TW201926436A - 製造半導體裝置的方法及其結構 - Google Patents

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Abstract

本發明實施例係關於一種製造一半導體裝置之方法，其包括：在一遮罩層之上形成一第一心軸及一第二心軸；在該第一心軸與第二心軸之上沈積一間隔件層；在該第一心軸與該第二心軸之間的該間隔件層之上形成一線端切割圖案；在該線端切割圖案之上沈積一保護層；蝕刻該線端切割圖案上之該保護層；減小該線端切割圖案之一寬度；藉由該減小之線端切割圖案作為一蝕刻遮罩，蝕刻該間隔件層之第一水平部分；移除該第一心軸及該第二心軸；及使用該經蝕刻間隔件層及該經蝕刻線端切割圖案作為一蝕刻遮罩，圖案化該遮罩層。

Description

製造半導體裝置的方法及其結構
本發明實施例係有關製造半導體裝置的方法及其結構。
伴隨先進半導體裝置的按比例縮小之當前趨勢，處理技術(例如，微影)經調適以允許具有更小尺寸及經提昇的準確度之裝置構件。然而，歸因於可用製造技術及設備之限制，可能阻止實現該處理性能(例如，光微影分辨率)之繼續改進。已作出延長購買之製造設備之生命週期之努力，以有助於開發製程及減小支出。隨著半導體裝置被製造為越來越小之大小，裝置之構件間隔(即，間距)可降低至使用現存微影設備及工藝可能無法實現之點。
本發明的一實施例係關於一種製造一半導體裝置之方法，其包含：在一遮罩層之上形成一第一心軸及一第二心軸；在該第一心軸及該第二心軸之上沈積一間隔件層；在該第一心軸與該第二心軸之間的該間隔件層之上，形成一線端切割圖案；在該線端切割圖案之上沈積一保護層；蝕刻該保護層；減小該線端切割圖案之寬度；藉由該減小之線端切割圖案作為一蝕刻遮罩，蝕刻該間隔件層之第一水平部分；移除該第一心軸及該第二心軸；及使用該經蝕刻間隔件層及該經蝕刻線端切割圖案作為一蝕刻遮罩，圖案化該遮罩層。
本發明的一實施例係關於一種製造一半導體裝置之方法，其包含：圖案化一心軸層中之一第一開口；在該第一開口之側壁之上且沿著該等側壁沈積一間隔件層；在該間隔件層之上形成一第一圖案化遮罩，其中該第一圖案化遮罩包含一第二開口，其曝露該第一開口之底部部分上的該間隔件層之一部分；在該第二開口中沈積一犧牲材料；移除該第一圖案化遮罩；經由蝕刻該犧牲材料形成一線端切割圖案；沈積覆蓋該線端切割圖案之一保護層；修整該線端切割圖案及該保護層；圖案化該間隔件層，使得該間隔件層之部分保留在該心軸層之側壁上；及藉由移除該心軸層，同時保留該經蝕刻線端切割圖案及該圖案化間隔件層，形成一第二圖案化遮罩。
本發明的一實施例係關於一種方法，其包含：在一遮罩層之上圖案化複數個心軸；在該複數個心軸之側壁之上且沿著該等側壁沈積一間隔件層；在該間隔件層之上形成一圖案化遮罩，該圖案化遮罩包含一開口，其曝露該複數個心軸之鄰近者之間的該間隔件層之一部分；在該圖案化遮罩之上在該開口中沈積一犧牲材料；移除該圖案化遮罩，藉此在該間隔件層上形成一線端切割圖案；沈積一保護層，其覆蓋該犧牲材料及該間隔件層；修整該保護層，同時保留由該保護層覆蓋之該間隔件層；減小該線端切割圖案之寬度；圖案化該間隔件層以曝露該複數個心軸；移除該複數個心軸；及使用該間隔件層之側壁部分及該減小線端切割圖案作為一蝕刻遮罩，圖案化該遮罩層。
以下揭露內容提供用於實施所提供之標的物之不同構件的許多不同實施例或實例。以下描述組件以及配置的特定實例以簡化本揭露內容。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一構件在第二構件上方或上的形成可包括第一構件及第二構件直接接觸地形成的實施例，且亦可包括額外構件可在第一構件與第二構件之間形成使得第一構件與第二構件可能不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標記及/或字母。此重複係出於簡化及清楚之目的，且本身並不指示所論述之各種實施例及/或組態之間的關係。
進一步，在本文中可使用空間相對術語，諸如「下方」、「以下」、「下部」、「以上」、「頂部」及類似者，以便於描述一個元件或構件相對於諸圖中所說明之其他元件或構件之關係。除諸圖中所描繪之定向以外，空間相對術語意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述詞同樣可相應地進行解釋。
當前揭露中描述之先進的光刻工藝、方法及材料可用於諸多應用程序，包括鰭狀場效電晶體(fin-type field effect transistor；FinFET)。舉例而言，散熱片可經圖案化以在構件之間產生相對緊密間隔，上文之揭露內容良好地適合該情形。此外，用於形成FinFET之散熱片之間隔件可根據以上揭露處理。
本揭露係針對用於半導體裝置之圖案化操作。特定地，引入自對準雙重圖案化(self-aligned patterning；SADP)操作，其中心軸經圖案化，隨後沿心軸側壁形成間隔件。心軸被移除，而間隔件被保留且被用於在心軸約一半間距處界定一圖案。上述圖案化操作可被執行至半導體裝置中之圖案線路。以此方式圖案化之線路可達到使用現存光微影設備難以單獨實現之間距。
在本揭露內容中，例示性導線界定於間隔件之鄰近側壁之間，且圖案化犧牲材料(有時被稱作逆相材料)形成在圖案化線路中。在形成犧牲材料之後，間隔件及犧牲材料被用於圖案化下層遮罩層，其繼而被用於圖案化遮罩層以下之目標層。圖案化在連續線路圖案中之犧牲材料被用於界定交叉該連續線路之阻礙部分。藉由遮罩層圖案化之目標層可由此以小於約30 nm之間隔(間距)容納鄰近的線段。此外，使用在本揭露內容中論述之原理，所揭露之圖案化操作可擴展至其他先進光微影技術，諸如自對準四倍圖案化(self-aligned quadruple patterning；SAQP)或類似者。
根據一些例示性實施例，圖1至圖5、圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖15A、圖15B及圖16係圖案化半導體裝置100中之目標層102之中間階段之示意剖面圖。在一些實施例中，半導體裝置100在更大晶圓上被處理。各種構件(例如，有源組件、被動組件、互連結構及類似者)可形成在半導體裝置100上。晶粒單粒化操作可應用於晶圓之切割線路區以分開晶圓為單獨半導體晶粒或晶片，其中之至少一者包括半導體裝置100。
在展示於圖1中之半導體裝置100之各層當中，目標層102係應在半導體裝置100之完成產品中保留之一層。如後續段落中所論述，目標層102可經由待經由其他層形成及轉移至其中之圖案處理。
參看圖1，獲得或提供基板104。基板104可由諸如矽之半導體材料，摻雜或未摻雜，或絕緣層上半導體(semiconductor-on-insulator；SOI)基板的主動層形成。基板104可包括：其他半導體材料，諸如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基板，諸如多層基板或梯度基板。在目標層102係FinFET之半導體基板之一些實施例中，基板104可省略。
膜堆疊形成在基板104之上。在所描繪之實施例中，膜堆疊包括目標層102、抗反射塗覆(anti-reflective coating；ARC)106、遮罩層108、介電層110及心軸層112。
目標層102形成在基板層104之上。在一些實施例中，目標層102係金屬間介電(inter-metal dielectric；IMD)層。IMD層102可含有互連導線及通孔以為半導體裝置100中之組件提供電連接。目標層102可包含電絕緣導線與通孔之介電材料。介電材料可為低k值材料，其例如具有低於3.8、低於約3.0或低於約2.5之介電常數(k值)。在替代實施例中，介電材料可為具高於3.8之介電常數之高k介電材料。導線或通孔可形成於介電材料之圖案化之開口中。
在一些實施例中，目標層102由諸如金屬或多晶矽之導電層形成。FinFET之導電構件，諸如導線通孔或閘極，可經由提出之圖案化操作形成於目標層102中。導線/通孔或閘極之間距可減小，而閘極密度可被增加。
在一些實施例中，目標層102係半導體基板。半導體基板可由諸如矽、矽鍺或類似者之半導體材料形成。在一些實施例中，半導體基板係結晶半導體基板。半導體裝置100之各種構件，諸如隔離結構、源極/汲極區、鰭板構造、電介質層或觸點，可經由在本揭露內容中論述之圖案化操作形成。
在一些實施例中，介入層(未單獨地展示)被放置於目標層102與基板104之間。例示性介入層包括層間介電(inter-layer dielectric；ILD)層，其包含低k值介電質，且具有形成在其中之觸點插頭，黏著層，及蝕刻終止層。在一些實施例中，額外IMD層被形成為另一中介層。
ARC 106形成在目標層102之上。當覆蓋光致抗蝕劑層經受曝光輻射時，ARC 106有助於圖案化操作之曝光及聚焦效能。在一些實施例中，ARC 106自介電材料，諸如SiON、碳化矽或類似者形成。在一些實施例中，ARC 106實質上不含氮，且係形成自氧化物。ARC 106可使用化學氣相沈積(Chemical Vapor Deposition；CVD)、物理氣相沈積(Physical Vapor Deposition；PVD)或類似者形成。
遮罩層108形成在ARC 106之上。在一些實施例中，遮罩層108係硬式遮罩。遮罩層108可由諸如氮化鈦、鈦、氮化鉭或鉭之金屬材料形成。遮罩層108可由金屬摻雜碳化物(例如，碳化鎢)或類金屬(例如，氮化矽、氮化硼或碳化矽)形成。遮罩層108可使用CVD、PVD、原子層沈積(Atomic Layer Deposition；ALD)或類似者形成。在一些實施例中，遮罩層108被初始地圖案化，且隨後目標層102藉由遮罩層108作為蝕刻遮罩經蝕刻。因此遮罩層108之圖案被轉移至目標層102。
介電層110形成在遮罩層108之上。介電層110可由介電材料形成，諸如氧化矽(例如，硼磷矽正矽酸四乙酯(borophosphosilicate tetraethylorthosilicate；BPTEOS)或未摻雜正矽酸四乙酯(tetraethylorthosilicate；TEOS)氧化物)。介電層110可使用CVD、ALD、旋塗式塗覆法或類似者形成。在一些實施例中，介電層110充當隨後在介電層110之上形成的心軸或間隔件層之蝕刻終止層。
心軸層112形成在介電層110之上。第一心軸層112可由諸如非晶矽、多晶矽、氮化矽、氧化矽或類似者之半導體材料形成。在一個實施例中，選擇底層，例如，介電層110，以獲取心軸層112與介電層110之間的高蝕刻選擇比。在一些實施例中，心軸層112與其底層之間的蝕刻選擇比在約2.0與約10.0之間。
光阻堆疊120形成在心軸層112之上。該光阻堆疊120包括底部層114、中間層116及頂部層118。底部層114及頂部層118可感光材料，諸如有機材料由形成，而中間層116可包含無機材料，諸如氮化物、氮氧化物、氧化物或類似者。在一些實施例中，中間層116相對於頂部層118及底部層114具有高蝕刻選擇比。在一些實施例中，底部層114係底部抗反射塗覆(BARC)層。光阻堆疊120之各層可使用旋塗式塗覆法、CVD或其他類似製程，以毯覆形式依序沈積。在一些實施例中，光阻堆疊120係單層或雙層結構，其中至少一個層(諸如中間層116)自光阻堆疊120省略。在遠紫外線(extreme ultraviolet；EUV)光刻操作中可使用該單層或雙層組態。
仍參看圖1，用於該心軸124之圖案化操作(參見圖4)自頂部層118上之圖案化操作開始。頂部層118被圖案化為第一階段蝕刻遮罩。因此形成開口122。在一些實施例中，圖案化頂部層118包括垂直於紙面延伸之經延長平行開口122。開口122之間距P1可為使用現存光微影製程可單獨實現的最小間距。在一些實施例中，開口122之間距P1大於約80 nm。開口122可使用諸如濕式蝕刻、乾式蝕刻或其組合之蝕刻操作形成。在本發明實施例中，採用乾式蝕刻以沿相對於頂部層118表面正交之方向執行非等向性蝕刻。
隨後參考圖2，中間層116經由以頂部層118為蝕刻遮罩之蝕刻操作圖案化。中間層116隨後被用作用於圖案化底部層114之第二階段蝕刻遮罩。類似地，如圖3中所顯示，底部層114被圖案化且充當用於圖案化心軸層112之第三階段蝕刻遮罩。
如圖4中所展示，心軸層112經由以底部層114作為蝕刻遮罩之蝕刻操作圖案化。因此，心軸124形成在介電層110之上。在一些實施例中，當自上方查看時，心軸124中之每一者具有條帶形狀。已觀察到，使用光阻堆疊120之三階段蝕刻程序可幫助以期望之圖案轉移性能蝕刻心軸層112。參考圖1至圖4，頂部層118中之開口122之間距P1可成功地經由中間層116及底部層114朝向心軸層112轉移。向下延伸直至心軸層112之上表面之開口122被曝露，且心軸124之間距實質上保持為P1。
在一些實施例中，頂部層118(參見圖2及圖3)在圖案化底部層114期間被完全或部分消耗。在一些實施例中，中間層116或底部層114 (參見圖3及圖4)在圖案化心軸層112期間被完全或部分消耗。在一些實施例中，在心軸124已形成之後，光阻堆疊120 (包括底部層114中間層116及頂部層118)之殘留物被移除或剝除，例如使用灰化製程。
在圖5中，間隔件層126形成在心軸124及介電層110之上。間隔件層126可覆蓋心軸124之側壁。間隔件層126之材料被選擇以在介電層110與心軸124之間具有高蝕刻選擇比。舉例而言，心軸124與介電層110之間的蝕刻選擇比在約2.0與約8.0之間。間隔件層126可包含AlO、AlN、AlON、TaN、TiN、TiO、Si、SiO、SiN、金屬、金屬合金或類似者。可使用諸如ALD、CVD或類似者之沈積操作形成間隔件層126。在一些實施例中，間隔件層126被保形地形成，使得間隔件層126遍及側壁及心軸124頂表面及開口122底表面具有實質上相等之厚度。在一些實施例中，間隔件層126之側壁之間中開口122區域界定隨後形成之導線之圖案。
以下描述論述在間隔件層126之經選擇部分之上在開口122中形成線端切割圖案148 (參見圖12A及圖12B)。初始地，犧牲材料138被沈積在線圖案之選擇區域。犧牲材料138隨後被圖案化以界定目標層102中之線端切割部分。舉例而言，線端切割圖案148被形成以界定線段之間未形成導電材料之區域。換言之，藉由在其間之線端切割部分，連續線路被切割為隔開之片段。
遍及圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖15A及圖15B，以標識「A」結尾之圖式說明與圖1至圖5相同之剖面圖，而以標識「B」結束之圖式說明沿具有標識「A」之各別圖式之線BB截取之剖面圖。舉例而言，圖6B說明沿圖6A之線BB截取之剖面圖。
參考圖6A及圖6B，光阻堆疊134形成在間隔件層126之上。該光阻堆疊134包括底部層128、中間層130及頂部層132。在一些實施例中，光阻134中之組件層之材料及組態與光阻120之彼等材料及組態相似。底部層128及頂部層132可由諸如有機材料之感光材料形成。底部層128可被沈積在心軸124之間，諸如用於間隔件層126之側壁之間的線圖案之間隔。在一些實施例中，底部層128係BARC。中間層130可包含無機材料，諸如氮化物、氮氧化物、氧化物或類似者。中間層130相對於頂部層132及底部層128具有較高之蝕刻選擇比。光阻堆疊134之各層可使用旋塗式塗覆法、CVD或其他類似製程，以毯覆形式串聯沈積。
仍參考圖6A及圖6B，用於線端切割圖案148之圖案化操作自頂部層132上之圖案化操作開始。頂部層132被圖案化為第一階段蝕刻遮罩。開口136 (例如，136A、136B及136C)被形成且實質上對準間隔件層126側壁之間的對應開口122。在一些實施例中，開口136之寬度小於間隔件層126側壁之間的開口122之寬度。開口136可使用諸如濕式蝕刻、乾式蝕刻或其組合之蝕刻操作形成。在本發明實施例中，採用乾式蝕刻以沿相對於頂部層132表面正交之方向執行非等向性蝕刻。展示於圖6A中之開口136A及136B係對應於在圖5中之不同平行開口122形成，且展示於圖6B中之開口136A及136C係對應於同一開口122形成。如自其在圖6A及圖6B中所顯示之剖面圖，開口136可具有環形形狀或多邊形形狀，諸如四邊形形狀。
隨後參考圖7A及圖7B，中間層130經由以頂部層132為蝕刻遮罩之蝕刻操作圖案化。中間層130隨後被用作用於圖案化底部層128之第二階段蝕刻遮罩。如圖7A及圖7B中所展示，開口136延伸穿過中間層116及底部層114，且曝露間隔件層126之部分。在一些實施例中，頂部層132在圖案化中間層130及底部層128期間被完全或部分消耗。
在圖8A及圖8B中，犧牲材料138沈積於中間層130上方。犧牲材料138可填充開口136。在一些實施例中(未說明)，中間層130在沈積犧牲材料138之前被移除。可使用乾式蝕刻、濕式蝕刻或其組合移除中間層130。在彼情況下，犧牲材料138被直接形成於底部層128之上表面上。
在一些實施例中，犧牲材料138包含無機材料。舉例而言，犧牲材料138係無機氧化物，三氧化鈦、氧化鉭、氧化矽或類似者。在一些實施例中，無機材料係低溫氧化物(low temperature oxide；LTO)。如遍及本揭露使用，術語「LTO」指代以相對較低之處理溫度(例如，200℃或以下)沈積之氧化物。低溫沈積操作之選擇可幫助保護底部層128免遭損壞。在相同蝕刻劑下，犧牲材料138相對於間隔件層126可具有足夠蝕刻選擇性。舉例而言，相對於同一蝕刻劑，犧牲材料138之蝕刻速率對間隔件層126之蝕刻速率之比率大於約2。因此，犧牲材料138之圖案化性能可經由其材料之合適選擇更佳地管理。
可使用合適的操作形成犧牲材料138，諸如旋塗式塗覆法、CVD、PVD、ALD或類似者。沈積操作可為保形操作，其中犧牲材料138沿開口136之側壁及底表面裝襯。在一些使用膜沈積操作之實施例中，開口136中之相對側壁上之犧牲材料138之部分可併入為沈積厚度增加，由此填充開口136。在一些實施例中，犧牲材料138之頂部表面並非平面的。舉例而言，犧牲材料138之頂部表面存在缺口139。相較於旋塗製程，膜沈積操作(例如，CVD、PVD或ALD)允許犧牲材料138以經改良的間隙填充性能填充在開口136中。經由膜沈積操作可引入更少缺陷(例如，氣泡)。
隨後，在圖9A及圖9B中，執行平坦化操作(例如，化學機械打磨(chemical mechanical polish；CMP)、磨削、乾式蝕刻或其組合)以移除在中間層130之上的犧牲材料138之過量部分。因此線端切割圖案148 (包括導柱148A、148B及148C)形成在底部層128中。在一些實施例中，中間層130亦在平坦化操作期間被移除。在一些實施例中，底部層128之一厚度亦在平坦化操作期間被移除。在平坦化操作之後，底部層128被曝露，且線端切割圖案148之上表面可與底部層128之上表面平行。
在圖10A及圖10B中，使用灰化製程移除底部層128。經由移除底部層128，開口122被再次曝露。在一些開口122之一些部分中，線端切割圖案148之導柱148A、148B及148C保留且填充開口122之部分。導柱148A、148B及148C亦遮罩間隔件層126之選擇部分。在一些實施例中，線端切割圖案148之導柱自第一心軸124上之間隔件層126之第一側壁部分橫跨至緊接於第一心軸之第二心軸124上之間隔件層126之鄰近的側壁部分。在一些實施例中，參看圖10B，線端切割圖案148之導柱148A或148B之寬度W1為約40 nm。
隨後，如圖11A及圖11B中所說明，保護層152被沈積於底部層128及線端切割圖案148之上。保護層152可沈積於線端切割圖案148之頂表面及側壁上。在一些實施例中，保護層152覆蓋間隔件層126之上表面。參考圖7A及圖7B，形成之開口136可具有自上表面至底表面之楔形側壁。因此，開口136中之每一者在頂部相較於在底部可具有較高寬度。因此，圖案化線端切割圖案148沿循開口136之寬度尺寸。在一些實施例中，經沈積保護層152用以塑形線端切割圖案148之導柱輪廓，其中保護層152相較於在線端切割圖案148之頂部表面周圍，在線端切割圖案148導柱之底部部分周圍具有更高厚度。可使用電漿輔助沈積，諸如PVD、CVD其他適合之操作執行不均勻厚度沈積。因而，導柱底部部分在後續蝕刻操作下可更佳地受保護。在一些實施例中，保護層152具有小於約30 nm之一厚度。在一些實施例中，保護層152具有在約5 nm與約30 nm之間的範圍內之厚度。
在一些實施例中，保護層152包括介電材料，諸如氮化物(諸如氮化矽)或氧化物(諸如氧化矽)。在一些實施例中，保護層152包括碳基材料，諸如碳氮化矽、氧碳氮化矽、硼碳氮化矽，或聚合材料，諸如環氧樹脂、聚醯亞胺(polyimide；PI)、苯環丁烷(benzocyclobutene；BCB)、聚苯并噁唑(polybenzoxazole；PBO)。在一些實施例中，聚合物材料包括CFx 類分子，其中下標x係自然數。在一些實施例中，保護層152以使用CVD、ALD或其他適合之操作以保形方式形成，該等操作使用合適之反應先質，諸如基於SiCH4 之氣體、基於之NF3 氣體、基於SiCl4 之氣體或基於CH4 之氣體。在一些實施例中，保護層152之CVD操作在垂直方向相較於在水平方向具有較高沈積速率。因此，保護層152在線端切割圖案148頂部以上之區域及間隔件層126以上之區域中，相較於線端切割圖案148側壁區域中具有更高厚度。在一個實施例中，採用電漿增強型化學氣相沈積(plasma-enhanced CVD；PECVD)操作以形成保護層152之不均勻側壁。歸因於電漿轟擊，使用電漿之側壁沈積連同側壁蝕刻一同執行。在一個實施例中，由於頂部相較於底部部分接收更多電漿轟擊，保護層152在側壁頂部部分處之淨沈積速率小於側壁在底部部分處之淨沈積速率。因此，形成保護層152之不均勻側壁，使得底部部分相較於頂部部分更厚。在一個實施例中，保護層152具有不均勻側壁厚度，其自底部部分至頂部部分楔形化。因此，因為線端切割圖案148之導柱在底部處相較於在頂部處具有更高寬度，由保護層152覆蓋之經修改線端切割圖案148具有更均一之寬度。
在圖12A及圖12B中，線端切割圖案148經修整以實現約30 nm以下之經減小寬度，例如10 nm。如先前所論述，使用現存光微影技術及設備獲取之導柱寬度W1可達到大於約40 nm之限制，且再也無法變得更薄(例如，小於30 nm)。在本揭露內容中，提出藉由應用修整操作，產生線端切割圖案148之經減小導柱寬度。此外，保護層152可充當修整線端切割圖案148導柱中之犧牲層，使得在修整期間導柱底部部分可受保護免遭破壞。如先前所論述，由於保護層152幫助塑形線端切割圖案148之側壁以使得線端切割圖案148/152之組成導柱具有更均一寬度，因此線端切割圖案148在蝕刻操作期間可受保護以免遭底部部分周圍之破壞。在一些實施例中，間隔件層126在線端切割圖案148之修整期間必然受影響。在彼情況下，在間隔件層126之上的保護層152可起到保護間隔件層126免遭蝕刻之另一功能。在一些實施例中，線端切割圖案148之導柱之上表面及側壁上之保護層152在線端切割圖案148之修整期間被完全移除。在一些實施例中，使用蝕刻劑，其中保護層152與間隔件層126之間的蝕刻選擇比大於約3。在一些實施例中，使用蝕刻劑，其中保護層152與間隔件層126之間的蝕刻選擇比在約3與約10之間。在一些實施例中，犧牲材料138在同一蝕刻劑下具有與保護層152相對於間隔件層126之蝕刻選擇比相似之蝕刻選擇比。在一些實施例中，使用蝕刻劑，其中犧牲材料138與間隔件層126之間的蝕刻選擇比在約3與約10之間。在間隔件層126由TiO形成之一實施例中，氟基蝕刻氣體，諸如CF4 、CH2 F2 或CH3 F，在修整保護層152及線端切割圖案148時提供足夠的蝕刻選擇比(例如，大於約5)，同時保持間隔件層126完好。
在一些實施例中，修整操作移除線端切割圖案148之導柱之高度至間隔件層126最頂表面以下(參見圖12A)。在一些實施例中，經修整線端切割圖案148具有低於心軸124之頂部表面之頂部表面。線端切割圖案148減小之高度H2。在一些實施例中，間隔件層126在減小之線端切割圖案148之上的側壁部分藉由修整操作被曝露。在一些實施例中，修邊操作移除線端切割圖案148之導柱之寬度至間隔件層126最頂表面以下(參見圖12B)。在一些實施例中，經修整線端切割圖案148之各導柱具有楔形側壁。線端切割圖案148之導柱具有減小之寬度W2。在一些實施例中，貫穿修整操作，間隔件層126之水平部分仍然由保護層152覆蓋。
在圖13A及圖13B中，在保護層152未連同線端切割圖案148之修整完全移除之情況下，在線端切割圖案148之修整操作之後使用蝕刻操作移除在間隔件層126之上的水平部分上的保護層152之殘餘。因此間隔件層126之水平部分被曝露。在一些實施例中，蝕刻操作包括乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，保護層152之全面移除在蝕刻線端切割圖案148之同一操作中執行，其中遍及操作利用不同蝕刻因素(例如，電漿轟擊角度、脈衝式電漿源之工作循環及脈衝式RF源之工作循環)。
參看圖13A，線端切割圖案148具有小於高度H2之減小高度H3。在一些實施例中，完成之線端切割圖案148相較於其原始高度H1減小超過約10%。在一些實施例中，線端切割圖案148減少其原始高度H1之約10%至約30%。在一些實施例中，所得線端切割圖案148具有小於約100 nm之經減小高度H3。在一些實施例中，高度H3在約30 nm與約100 nm之間。在一些實施例中，高度H3在約30 nm與約50 nm之間。
在一些實施例中，修整操作連續移除線端切割圖案148之各導柱之寬度，例如，自原始寬度W1 (圖10B)至減小之寬度W2 (圖12B)，且隨後至最終寬度W3 (圖13B)。在一些實施例中，寬度W2實質上等於寬度W3，使得在圖13B中之修整操作主要聚焦於移除間隔件層126上之保護層152。在一些實施例中，線端切割圖案148之各導柱之最終寬度W3自其原始寬度W1減小約10%至約30%。在一些實施例中，線端切割圖案148之各導柱之最終寬度W3自其原始寬度W1減小超過約30%。在一些實施例中，線端切割圖案148之各導柱之最終寬度W3自其原始寬度W1減小約30%至約50%。在一些實施例中，線端切割圖案148之所得寬度W3小於約30 nm。在一些實施例中，寬度W3小於約10 nm。在一些實施例中，寬度W3在約10 nm與約30 nm之間。在一些實施例中，寬度W3在約15 nm與約30 nm之間。
返回參考圖12A及圖12B，在本發明實施例中保護層152以及線端切割圖案148之修整操作可包括乾式蝕刻。在一些使用乾式蝕刻之實施例中，使用氟基蝕刻劑(例如，CF4 )。在一些實施例中，在經混合之蝕刻劑配方中，使用其他蝕刻劑，諸如氧氣(O2 )、氮氣(N2 )、氬氣 (Ar)或類似者。舉例而言，使用電漿輔助蝕刻，可經由蝕刻操作實現等向性蝕刻。使用高壓及低偏壓電漿源執行等向性蝕刻以增大電漿中之中性顆粒或基團之量，而非離子顆粒之量。增加之中性顆粒幫助提供線端切割圖案148側壁上之側面蝕刻。在此種狀態下，垂直方向及水平方向之蝕刻速率可為類似的。在一些實施例中，蝕刻操作之加壓例如在約40與約60毫托之間的範圍內，且偏壓電壓小於約40伏。
在一些實施例中，橫向方向(即，對向導柱148A之側壁之方向)與垂直方向(即，對向間隔件層126平面表面之方向)之間的蝕刻比率大於約2。在一些實施例中，蝕刻操作可以非等向性方式實現。在一個實施例中，蝕刻配方經調整以在導柱148之側壁上提供相較於其頂部部分上更高之蝕刻速率。在一個實施例中，藉由控制反應氣體之組成，薄膜(諸如聚合物)在蝕刻程序期間作為副產品同時形成。該膜覆蓋經蝕刻導柱148之上表面其防止電漿進一步自上方蝕刻導柱148，導致垂直方向之較低蝕刻速率。在一些實施例中，可使用脈衝式RF源，其中RF源之降低之工作循環減小垂直方向中之蝕刻速率。在一些實施例中，可使用脈衝式電漿源，其中較低量之離子顆粒減小垂直方向中之蝕刻速率。參考圖12A及圖12B，環及箭頭Fh指示水平蝕刻之方向，其中包圍點之環Fh意謂指向紙面之水平方向，包圍叉之環Fh意謂指向讀者之水平方向。進一步，圖12A、圖12B、圖13A及圖13B中展示之箭頭Fv指示垂直蝕刻之方向。
在一些實施例中，基於如上文所述之等向性蝕刻之配方使用非等向性蝕刻操作。提供之經稀釋之氟基氣體之濃度被進一步減小，使得處理腔室中之不同位置之濃度差異更明顯。氣體濃度之差異導致線端切割圖案148之導柱之側壁及頂部部分上之保護層152之蝕刻速率大於間隔件層126上之保護層152之蝕刻速率。因此，保護層152之部分保留在間隔件層126水平部分之上表面上。蝕刻操作可以第一蝕刻速率對於保護層152之蝕刻側壁執行，該蝕刻速率大於保護層152之水平部分上之第二蝕刻速率。在一個實施例中，蝕刻操作在橫向方向與垂直方向之間提供在約1與約2之間的範圍內之蝕刻比率。橫向方向相較於垂直方向之更高蝕刻性能有助於導柱148A之寬度縮減及保護間隔件層126。
隨後，參考圖14A及圖14B，執行蝕刻操作以移除間隔件層126之一些水平部分。間隔件層126之薄化豎直部分(標註為間隔件層127)可在蝕刻操作之後保留。在一些實施例中，間隔件層126由線端切割圖案148遮蔽之一些水平部分在蝕刻操作之後保留。在蝕刻操作之後介電層110之一部分被曝露。在一些實施例中，蝕刻操作使用乾式蝕刻執行，其藉由諸如CH4 、Cl2 、其組合及類似者之蝕刻劑。在乾式蝕刻操作期間，其他氣體，例如，氮氣(N2 )，可結合蝕刻劑使用。乾式蝕刻操作可包括不顯著移除間隔件層127或線端切割圖案148之垂直部分之非等向性蝕刻。
在圖15A及圖15B中，使用蝕刻操作移除心軸124。由於依據相對於同一蝕刻操作中蝕刻選擇比，心軸124與間隔件層126該線端切割圖案148有差別，因此心軸124被移除而無需顯著移除經蝕刻間隔件層127線端切割圖案148。下層介電層110在蝕刻心軸124期間充當蝕刻終止層。
在移除心軸124之後，線端切割圖案148具有寬度W3。在一些採用如上文所述之SADP製程之實施例中，寬度W3低於由光微影製程可單獨實現的臨界尺寸。間隔件層127及線端切割圖案148之組合限定用於遮罩層108之導線圖案。圖16說明由間隔件層127及線端切割圖案148限定之圖案之平面視圖。圖15A說明沿圖16之截面線AA截取之剖面圖，而圖15B說明沿圖16之截面線BB截取之剖面圖。在一些實施例中，除由間隔件層127及線端切割圖案148限定之區域外之空間對應於隨後形成之導線之圖案。如圖16所說明，線端切割圖案148，其包括導柱148A、148B及148C，在間隔件層127中之線圖案之鄰近片段之間切割。在導線隨後形成時，獲取期望之導電線片段之線間距W3。
圖17A、圖17B、圖18A、圖18B、圖19A、圖19B及圖20說明圖15A及圖15B中之操作之後處理目標層102之一種方法之剖面圖。在實施例中，目標層102係介電層，且圖案化導電構件係形成在此種介電層中。首先參看圖17A及圖17B，介電層110及遮罩層108使用間隔件層127及線端切割圖案148作為蝕刻遮罩被循序蝕刻。因此，遮罩層108接收平面視圖與由間隔件層127及線端切割圖案148組成之圖案相同的圖案。在一些實施例中，蝕刻操作包含非等向性乾式蝕刻或濕式蝕刻操作。在遮罩層108圖案化之後，可執行濕洗以移除間隔件層127、線端切割圖案148及介電層110之任何剩餘部分。
隨後，在圖18A及圖18B中，遮罩層108被用作蝕刻遮罩以圖案化目標層102中之開口140。使用蝕刻操作，其貫穿ARC 106及目標層102循序蝕刻。目標層102之剩餘部分可具有與圖16之間隔件127及線端切割圖案148形成之圖案相同的圖案。用於圖案化目標層102之蝕刻操作可包括乾式蝕刻、濕式蝕刻或其組合。在開口140經圖案化之後，可執行濕洗操作以移除遮罩層108該ARC 106之剩餘部分。
在開口140在目標層102中經圖案化之後，導電構件形成在目標層102之開口140中。在一些實施例中，目標層102由低介電係數材料形成，且圖案化目標層102提供IMD以用於形成互連結構。如圖19A及圖19B所說明，導線或導電通孔146形成在目標層102中。導線包括由例如銅、鎢、鈦或類似者形成之導電材料144。在一些實施例中，導線146包括一或多個層，諸如沿開口140之側壁及底表面之襯層142。襯層142包括TiO、TiN、TaO、TaN或類似者，且提供用於導電材料144之擴散阻障層、黏著層及/或晶種層。襯層142及導電材料144使用任何適合之製程沈積，諸如PVD、CVD、ALD及類似者。
在一些實施例中，執行平坦化製程以移除在目標層102之上的導電材料144之過量部分。因此，導電構件形成在目標層102中。圖20說明導線146之俯視圖。圖19A說明沿圖20之截面線AA截取之剖面圖，而圖19B說明沿圖20之截面線BB截取之剖面圖。在圖20中之例示性線端切割部分150對應於在圖16中之線端切割圖案148圖案之圖案。如由圖20所說明，線端切割部分150切割傳導線為鄰近的線段。由此保持由線端切割圖案150限定之約30 nm或以下之線間距。
根據本發明之一實施例，一種製造半導體裝置之方法包括：在一遮罩層之上形成一第一心軸及一第二心軸；在該第一心軸及該第二心軸之上沈積一間隔件層；在該第一心軸及該第二心軸之上沈積間隔件層；在該第一心軸與該第二心軸之間的該間隔件層之上，形成一線端切割圖案；在該線端切割圖案之上沈積一保護層；蝕刻該線端切割圖案上之該保護層；減小該線端切割圖案之寬度；減小該線端切割圖案之寬度；藉由該減小之線端切割圖案作為一蝕刻遮罩，蝕刻該間隔件層之第一水平部分；移除該第一心軸及該第二心軸；及使用該經蝕刻間隔件層及該經蝕刻線端切割圖案作為一蝕刻遮罩，圖案化該遮罩層。
根據本發明之一實施例，一種製造一半導體裝置之方法包括：圖案化一心軸層中之一第一開口；在該第一開口之側壁之上且沿著該等側壁沈積一間隔件層；在該間隔件層之上形成一第一圖案化遮罩，其中該第一圖案化遮罩包含一第二開口，其曝露該第一開口之底部部分上的該間隔件層之一部分；在該第二開口中沈積一犧牲材料；移除該第一圖案化遮罩；經由蝕刻該犧牲材料形成一線端切割圖案；沈積覆蓋該線端切割圖案之一保護層；修整該線端切割圖案及該保護層；圖案化該間隔件層，使得該間隔件層之部分保留在該心軸層之側壁上；及藉由移除該心軸層，同時保留該經蝕刻線端切割圖案及該圖案化間隔件層，形成一第二圖案化遮罩。
根據本發明之一實施例，一種製造半導體裝置之方法包括：在一遮罩層之上圖案化複數個心軸；在該複數個心軸之側壁之上且沿著該等側壁沈積一間隔件層；在該間隔件層之上形成一圖案化遮罩，該圖案化遮罩包含一開口，其曝露該複數個心軸之鄰近者之間的該間隔件層之一部分；在該圖案化遮罩之上在該開口中沈積一犧牲材料；移除該圖案化遮罩，藉此在該間隔件層上形成一線端切割圖案；沈積一保護層，其覆蓋該犧牲材料及該間隔件層；修整該保護層，同時保留由該保護層覆蓋之該間隔件層；修整該保護層，同時保留由該保護層覆蓋之該間隔件層；圖案化該間隔件層以曝露該複數個心軸；移除該複數個心軸；及使用該間隔件層之側壁部分及該減小線端切割圖案作為一蝕刻遮罩，圖案化該遮罩層。
前文概述數個實施例之構件，使得熟習此項技術者可較好地理解本揭露之態樣。熟習此項技術者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露之精神及範圍，且其可在不脫離本揭露之精神及範圍的情況下在本文中進行各種改變、替代及更改。
100‧‧‧半導體裝置
102‧‧‧目標層
104‧‧‧基板
106‧‧‧抗反射塗覆
108‧‧‧遮罩層
110‧‧‧介電層
112‧‧‧心軸層
114‧‧‧底部層
116‧‧‧中間層
118‧‧‧頂部層
120‧‧‧光阻堆疊
122‧‧‧開口
124‧‧‧心軸
126‧‧‧間隔件層
127‧‧‧間隔件層
128‧‧‧底部層
130‧‧‧中間層
132‧‧‧頂部層
134‧‧‧光阻堆疊
136‧‧‧開口
136A‧‧‧開口
136B‧‧‧開口
136C‧‧‧開口
138‧‧‧犧牲材料
139‧‧‧缺口
140‧‧‧開口
142‧‧‧襯層
144‧‧‧導電材料
146‧‧‧導線/導電通孔
148‧‧‧線端切割圖案
148A‧‧‧線端切割圖案
148B‧‧‧線端切割圖案
148C‧‧‧線端切割圖案
150‧‧‧線端切割部分
152‧‧‧保護層
Fh‧‧‧環
Fv‧‧‧箭頭
H1‧‧‧高度
H2‧‧‧高度
H3‧‧‧高度
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
當結合附圖閱讀時，自以下實施方式最佳地理解本揭露之態樣。應注意，根據業界中的標準慣例，各種構件未按比例繪製。特定地，可出於論述清楚起見而任意地增大或減小各種構件之尺寸。
根據一些實施例，圖1至圖5、圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖15A、圖15B及圖16係製造半導體裝置之中間階段之示意剖面圖。
根據一些其他實施例，圖17A、圖17B、圖18A、圖18B、圖19A、圖19B及圖20係製造半導體裝置之中間階段之示意剖面圖。

Claims (1)

  1. 一種製造一半導體裝置之方法，其包含： 在一遮罩層之上形成一第一心軸及一第二心軸； 在該第一心軸及該第二心軸之上沈積一間隔件層； 在該第一心軸與該第二心軸之間的該間隔件層之上，形成一線端切割圖案； 在該線端切割圖案之上沈積一保護層； 蝕刻該保護層； 減小該線端切割圖案之一寬度； 藉由該減小之線端切割圖案作為一蝕刻遮罩，蝕刻該間隔件層之第一水平部分； 移除該第一心軸及該第二心軸；及 使用該經蝕刻間隔件層及該經蝕刻線端切割圖案作為一蝕刻遮罩，圖案化該遮罩層。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI744059B (zh) * 2019-10-29 2021-10-21 台灣積體電路製造股份有限公司 半導體裝置的形成方法
TWI787587B (zh) * 2019-09-10 2022-12-21 日商鎧俠股份有限公司 半導體裝置及其製造方法
US11676821B2 (en) 2019-10-29 2023-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned double patterning

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10636667B2 (en) * 2017-11-21 2020-04-28 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor devices and structures thereof
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
DE102019120765B4 (de) * 2018-09-27 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum bilden eines halbleiterbauelements
CN111640655B (zh) * 2019-03-01 2023-04-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110211877A (zh) * 2019-05-28 2019-09-06 上海华力微电子有限公司 自对准双重图形工艺侧墙形成方法
CN113764274B (zh) * 2020-06-03 2024-06-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11961763B2 (en) * 2020-07-13 2024-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned metal gate for multigate device and method of forming thereof
US20220102198A1 (en) * 2020-09-28 2022-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing line end spacing and semicondcutor devices manufactured thereof
US20220102143A1 (en) * 2020-09-29 2022-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Metal Hard Masks for Reducing Line Bending
CN114388430A (zh) * 2020-10-22 2022-04-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法以及掩膜版
US11848209B2 (en) 2021-02-26 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Patterning semiconductor devices and structures resulting therefrom
CN113078056B (zh) * 2021-03-30 2022-06-24 长鑫存储技术有限公司 半导体结构的制作方法
KR20220138921A (ko) 2021-04-06 2022-10-14 삼성전자주식회사 반도체 소자의 제조방법
CN115966466A (zh) * 2021-10-12 2023-04-14 联华电子股份有限公司 高电子迁移率晶体管及其制作方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5628663A (en) * 1995-09-06 1997-05-13 Advanced Vision Technologies, Inc. Fabrication process for high-frequency field-emission device
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US8623770B1 (en) * 2013-02-21 2014-01-07 HGST Netherlands B.V. Method for sidewall spacer line doubling using atomic layer deposition of a titanium oxide
US9053279B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Pattern modification with a preferred position function
US8835323B1 (en) * 2013-03-14 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US20150024597A1 (en) * 2013-07-16 2015-01-22 HGST Netherlands B.V. Method for sidewall spacer line doubling using polymer brush material as a sacrificial layer
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9171922B1 (en) * 2014-07-11 2015-10-27 Globalfoundries Inc. Combination finFET/ultra-thin body transistor structure and methods of making such structures
US9786503B2 (en) 2015-04-08 2017-10-10 Tokyo Electron Limited Method for increasing pattern density in self-aligned patterning schemes without using hard masks
US10340141B2 (en) * 2017-04-28 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device and structures resulting therefrom
US10636667B2 (en) * 2017-11-21 2020-04-28 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor devices and structures thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI787587B (zh) * 2019-09-10 2022-12-21 日商鎧俠股份有限公司 半導體裝置及其製造方法
TWI744059B (zh) * 2019-10-29 2021-10-21 台灣積體電路製造股份有限公司 半導體裝置的形成方法
US11676821B2 (en) 2019-10-29 2023-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned double patterning
US11784056B2 (en) 2019-10-29 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned double patterning

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