KR101699154B1 - 반도체 디바이스에서의 대체 금속 게이트 공정을 사용한 자기 정렬 콘택 형성 방법 - Google Patents

반도체 디바이스에서의 대체 금속 게이트 공정을 사용한 자기 정렬 콘택 형성 방법 Download PDF

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Abstract

본 명세서에 개시된 기법들은 대체 금속 게이트 제조 방식에서 소스/드레인 콘택들을 생성하기 위한 게이트 피치 스케일링(gate pitch scaling) 해결책을 제공한다. 이러한 기법들은 오정렬된 패턴들로부터의 에칭으로 인한 단락으로부터 게이트 전극들을 보호하는 자기 정렬 콘택 공정을 제공한다. 본 명세서에서의 기법들은 RMG 형성 구조물들의 비평면 토포그래피 상에 세미 컨포멀 물질 퇴적을 행하는 것, 그리고 종횡비를 과도하게 증가시키지 않는 이중 층 보호 캡을 얻기 위해 선택적 에칭 및 평탄화를 사용하는 것에 의해 형성되는 이중 층 캡을 제공한다.

Description

반도체 디바이스에서의 대체 금속 게이트 공정을 사용한 자기 정렬 콘택 형성 방법{METHOD OF FORMING SELF-ALIGNED CONTACTS USING A REPLACEMENT METAL GATE PROCESS IN A SEMICONDUCTOR DEVICE}
본 개시 내용은 반도체 디바이스를 제조하는 것에 관한 것이다. 보다 상세하게는, 본 개시 내용은 게이트 구조물을 형성하는 것과 반도체 구조물의 소스 영역 및 드레인 영역에 대한 콘택(contact)들을 제조하는 것에 관한 것이다.
전계 효과 트랜지스터(field effect transistor; FET)와 같은 트랜지스터는 마이크로전자공학 및 집적 회로의 기본 요소이다. 밀도를 증가시키고 처리 성능을 향상시키기 위해 트랜지스터 및 다른 반도체 디바이스를 작게 만들거나 축소시키려는 노력이 계속되어 왔다. 트랜지스터를 제조하는 데 사용되는 하나의 기법은 대체 금속 게이트(replacement metal gate)(RMG) 공정이라고 한다. 대체 금속 게이트 공정은 제조 동안 희생 또는 더미 게이트(sacrificial or dummy gate)를 생성하는 단계, 그리고 이어서 나중에 더미 게이트를 금속 게이트 전극으로 대체하는 단계를 포함한다. FinFET(fin field effect transistor)의 유형들일 수 있는 MOSFET(metal-oxide-semiconductor field effect transistor) 및 CMOS(complementary metal oxide semiconductor)를 제조하는 데 이러한 대체 기법이 사용될 수 있다.
대체 금속 게이트 제조 공정에서, 트랜지스터는 더미 게이트 전극(dummy gate electrode)을 사용하여 제조될 수 있다. 더미 게이트 전극은 폴리실리콘 물질로 제조될 수 있다. 이것은 유익할 수 있는데, 그 이유는 폴리실리콘이 대부분의 금속들보다 고온 처리에 더 잘 견딜 수 있기 때문이다. 이와 같이, 폴리실리콘이 소스 영역 및 드레인 영역과 함께 고온에서 어닐링될 수 있다. 하나의 RMG 공정 흐름에서, 더미 게이트 전극이 형성되고, 이어서 소스 영역 및 드레인 영역이 더미 게이트에 인접하여 형성된다. 더미 게이트는 궁극적으로 고 유전 상수(하이-k) 게이트 유전체 및/또는 금속 게이트를 포함할 수 있는 게이트 스택(gate stack)으로 대체된다. 고온 처리 단계들 후에 게이트 스택을 형성하면, 하이-k 게이트 유전체 및 금속 게이트에 대한 손상이 최소로 될 수 있다. 그에 부가하여, 게이트 도체를 위해 보다 광범위한 금속들이 선택될 수 있다.
더미 게이트가 최종 게이트 또는 게이트 상태(gate state)로 대체된 후에, 소스 및 드레인에 대한 콘택들이 제조될 수 있다. 이러한 콘택들을 생성하는 단계는 기판 상의 하나 이상의 층들을 관통하게 에칭(etch through)하는 단계를 포함한다. 이 에칭은 리소그래피 기법들을 사용하여 패터닝된 에칭 마스크(etching mask)들에 의해 도움을 받을 수 있다. 소스 영역 및 드레인 영역에 대해 에칭된 개구부들이 생성된 경우, 금속 콘택들이 형성될 수 있고, 반도체 제조가 상호연결(interconnect) 또는 배선(wiring) 단계들과 같은 후속 단계들로 계속된다.
트랜지스터의 임계 치수가 축소됨에 따라, 소스 및 드레인에 정확히 연결하는 것이 더 어렵게 된다. FinFET 트랜지스터의 경우에 특히 그러하다. 예를 들어, 게이트 피치가 80 나노미터 이상인 경우, 종래의 패터닝 기술을 사용하여 그리고 보호 캡 층(protective cap layer)들을 사용함이 없이 소스 또는 드레인 콘택 에칭을 위한 마스크 패턴이 항상 트랜지스터의 게이트들 사이에 놓인다. 그렇지만, 게이트 피치가 축소됨에 따라, 리소그래피 오버레이(lithographic overlay) 오정렬은 상당한 문제가 된다. 오정렬로 인해, 에칭 단계들이 소스/드레인과 게이트 전극들 사이에 단락을 생성할 수 있는데, 그 이유는 에칭 패턴이 게이트 전극 및 소스 또는 드레인 둘 다와 겹칠 수 있기 때문이다. 오버레이 오차(overlay error)를 보상하기 위해 게이트 캡(gate cap)이 사용될 수 있다. 대체 게이트 공정 동안, 더미 게이트 상에 그리고 간극 충전 물질(gapfill material)에 인접하여 유전체 캡(dielectric cap)이 형성된다. 그렇지만, 이 캡은 전형적으로 소스/드레인 콘택들에 대한 채널을 생성하기 위해 자기 정렬 콘택 에칭을 실행하기 위한 마스크로서 기능하도록 적절히 사용하기에는 너무 얇다. 그렇지만, 캡 높이를 단지 증가시키는 것이 바람직한 해결책이 아닌데, 그 이유는 이것이 종횡비를 증가시켜, 게이트 에칭을 더 어렵게 만들고 또한 보이드 없는 산화물 충전(void free oxide fill)을 더 어렵게 만들기 때문이다.
본 명세서에 개시된 기법들은 대체 금속 게이트 제조 방식에서 소스/드레인 콘택들을 생성하기 위한 게이트 피치 스케일링(gate pitch scaling) 해결책을 제공한다. 이러한 기법들은 오정렬된 패턴들로부터의 에칭으로 인한 단락으로부터 게이트 전극들을 보호하는 자기 정렬 콘택 공정을 제공한다. 본 명세서에서의 기법들은 세미 컨포멀하게(semi-conformally) 퇴적되고 RMG 형성 구조물들의 일부 토포그래피를 이어받는(inherit) 물질을 사용하여 형성된 이중 층 캡(dual layer cap)을 제공한다.
하나의 실시예는 반도체 디바이스에서 자기 정렬 콘택들을 형성하는 방법을 포함한다. 이 방법은 제1 물질 조성물(material composition)의 제1 구조물 및 제2 물질 조성물의 제2 구조물을 가지는 기판을 수용하는, 생성하는, 또는 제공하는 단계를 포함한다. 제2 구조물은 제1 구조물에 바로 인접하여 형성된다. 제1 구조물과 제2 구조물이 함께 짝지어서(paired together) 구조물들의 상부 표면에 평면이 아닌 제1 토포그래피를 규정한다는 점에서 제1 구조물 및 제2 구조물이 상이한 높이이다. 제1 층이 제1 토포그래피 상에 퇴적된다. 이 제1 층은 부분적으로 컨포멀(partially conformal)하고, 그 결과 제1 층은 제2 토포그래피(비평면 토포그래피)를 규정한다. 제1 층이 제1 구조물 상에서는 밸리(valley)를 규정하고, 제2 구조물 상에서는 피크(peak)를 형성한다. 제2 층이 제1 층 상에 퇴적된다. 제2 층은 규정된 밸리를 채우고 제2 토포그래피의 피크를 덮도록 - 또는 규정된 밸리를 적어도 부분적으로 채우도록 - 충분히 두껍다. 이어서, 제1 층에서의 피크는 노출되지만 제1 층의 규정된 밸리는 제2 층으로 채워진 채로 있도록 제2 층이 제2 구조물 상의 제1 층까지 아래로 평탄화된다. 제1 층 아래에 있는 제2 구조물에 도달할 때까지 제1 층의 노출된 부분들이 이어서 에칭된다. 규정된 밸리에 있는 제2 층은 제2 구조물 상의 제1 층의 에칭에 비해 제1 구조물 상의 제1 층의 에칭을 방해하는 마스크로서 기능한다.
물론, 본 명세서에 기술되어 있는 바와 같은 상이한 단계들의 논의 순서는 명확함을 위해 제시된 것이다. 일반적으로, 이들 단계는 임의의 적당한 순서로 수행될 수 있다. 그에 부가하여, 본 명세서에서의 상이한 특징들, 기술들, 구성들, 기타 각각이 본 개시 내용의 상이한 곳에서 논의되고 있을 수 있지만, 개념들 각각이 서로 독립적으로 또는 서로 결합하여 실행될 수 있는 것으로 보아야 한다. 그에 따라, 본 발명이 많은 상이한 방식들로 구현되고 고찰될 수 있다.
유의할 점은, 이 발명의 내용 부분이 본 개시 내용 또는 청구된 발명의 모든 실시예 및/또는 점진적 신규 측면(incrementally novel aspect)을 명시하고 있는 것은 아니라는 것이다. 그 대신에, 이 발명의 내용은 단지 상이한 실시예들 및 종래의 기술들보다 신규성이 있는 대응하는 사항들에 대한 예비적 논의를 제공한다. 본 발명 및 실시예들의 부가 상세들 및/또는 가능한 측면들에 대해서는, 이하에서 더 논의되는 본 개시 내용의 발명을 실시하기 위한 구체적인 내용 섹션 및 대응하는 도면들을 참조하기 바란다.
첨부 도면과 관련하여 고려되는 이하의 발명을 실시하기 위한 구체적인 내용을 참조하면 본 발명의 다양한 실시예들 및 그에 부수하는 장점들 중 다수에 대한 보다 완전한 이해가 즉각 명백하게 될 것이다. 도면들이 꼭 축척대로 그려져 있지는 않으며, 그 대신에 특징들, 원리들 및 개념들을 설명하는 것에 중점을 두고 있다.
도 1a는 자기 정렬 콘택 공정(self-aligned contact process)을 사용하는 반도체 디바이스 제조의 시퀀스 단계(sequence step)의 단면도.
도 1b는 자기 정렬 콘택 공정을 사용하는 반도체 디바이스 제조의 시퀀스 단계의 단면도.
도 1c는 자기 정렬 콘택 공정을 사용하는 반도체 디바이스 제조의 시퀀스 단계의 단면도.
도 1d는 자기 정렬 콘택 공정을 사용하는 반도체 디바이스 제조의 시퀀스 단계의 단면도.
도 1e는 자기 정렬 콘택 공정을 사용하는 반도체 디바이스 제조의 시퀀스 단계의 단면도.
도 1f는 자기 정렬 콘택 공정을 사용하는 반도체 디바이스 제조의 시퀀스 단계의 단면도.
도 1g는 자기 정렬 콘택 공정을 사용하는 반도체 디바이스 제조의 시퀀스 단계의 단면도.
도 2a는 자기 정렬 콘택 공정을 사용하는 반도체 디바이스 제조의 시퀀스 단계의 단면도.
도 2b는 자기 정렬 콘택 공정을 사용하는 반도체 디바이스 제조의 시퀀스 단계의 단면도.
도 2c는 자기 정렬 콘택 공정을 사용하는 반도체 디바이스 제조의 시퀀스 단계의 단면도.
도 2d는 자기 정렬 콘택 공정을 사용하는 반도체 디바이스 제조의 시퀀스 단계의 단면도.
도 2e는 자기 정렬 콘택 공정을 사용하는 반도체 디바이스 제조의 시퀀스 단계의 단면도.
도 2f는 자기 정렬 콘택 공정을 사용하는 반도체 디바이스 제조의 시퀀스 단계의 단면도.
도 2g는 자기 정렬 콘택 공정을 사용하는 반도체 디바이스 제조의 시퀀스 단계의 단면도.
본 명세서에 개시된 기법들은 대체 금속 게이트 제조 방식에서 소스/드레인 콘택들을 생성하기 위한 게이트 피치 스케일링 해결책을 제공한다. 이러한 기법들은 오정렬된 패턴들을 사용한 에칭으로 인한 단락으로부터 게이트 전극들을 보호하는 자기 정렬 콘택 제조 공정을 제공한다. 본 명세서에서의 기법들은 RMG(replacement metal gate) 형성 구조물들 및 다른 비평면 구조물들의 토포그래피 상에 도포되는 부분적으로 컨포멀한 물질(partially conformal material)들을 사용하여 형성되는 이중 층 캡을 생성하는 단계를 포함한다.
본 명세서에 개시된 자기 정렬 콘택 공정이 많은 상이한 유형의 트랜지스터들 및 반도체 디바이스들의 제조에 적용될 수 있다. 실시예들을 기술하는 데 있어서의 편의를 위해, 본 개시 내용은 주로 FinFET 디바이스의 대체 금속 게이트 형성 후의 자기 정렬 콘택(self-aligned contact)(SAC) 에칭에 중점을 두고 있다.
도 1a 내지 도 1g는 대체 금속 게이트 구조물을 마련하는 종래의 방법을 예시한 것이다. 이 도면들은 핀(fin)에 평행하게 또는 게이트에 평행하게 보이는 직교 배향들을 보여주는 FinFET 형성의 단면도들을 나타낸 것이다. 도 1a는 더미 게이트 상에 스페이서를 형성한 후의 단면도를 나타낸 것이다. 더미 게이트(112)(희생 게이트)가 컨포멀 실리콘 질화물 스페이서(114)로 덮여 있다. 소스 영역 및/또는 드레인 영역을 포함할 수 있는 기판(105)이 더미 게이트(112) 및 스페이서(114) 아래에 있다. 더미 게이트(112)는 비정질 실리콘, 폴리실리콘(도핑된 또는 순수) 등과 같은 다양한 물질들 중에서 선택될 수 있다. 예시된 바와 같이, 스페이서(114)는 더미 게이트(112)의 측벽들을 덮고 있음은 물론, 더미 게이트(112) 상에 (실리콘 질화물 하드마스크와 같은) 캡(cap)을 제공한다. 스페이서들(114) 사이에 간극이 있다. 이 간극은 더미 게이트를 격리시키는 로우-k SiOCH와 같은 산화물(116) 또는 다른 충전 물질(fill material)로 채워진다. 스택(기판 상의 특징부들/층들의 세트)이 이어서 화학 기계적 평탄화 공정을 사용하는 등에 의해 평탄화될 수 있다. 평탄화 후에, 더미 게이트(112) 상의 캡 또는 하드마스크가 제거될 수 있고, 이어서 더미 게이트(112) 자체가 제거된다. 이러한 캡 및 더미 게이트 제거는 각각의 목표한 물질을 선택적으로 에칭하는 데 적절한 화학 물질(chemistry)을 가지는 에칭 공정을 사용하여 실행될 수 있다. 예를 들어, 반응성 이온 에칭 공정이 초기에 사용될 수 있고, 습식 에칭 공정이 뒤따른다.
도 1b는 산화물 충전(oxide fill), 더미 게이트 제거 및 캡 제거 후의 단면도를 나타낸 것이다. 더미 게이트(112)가 제거된 경우, 더미 게이트가 이전에 차지하고 있던 공간이 금속 게이트(121)로 대체될 수 있다. 금속 게이트를 퇴적하기 전에, 더미 게이트가 위치해 있던 트렌치(trench)가, ALD(atomic layer deposition) 등에 의해, 라이너(liner)(123)로 퇴적되어, 이전에 더미 게이트였던 트렌치의 내부를 코팅할 수 있다. 라이너(123)는 게이트 유전체로서 기능할 수 있다. 제조되는 주어진 디바이스에 따라 다수의 라이너들 또는 보호 막들이 도포될 수 있다. 이 라이너(123)는 산화물 라이너일 수 있고, 퇴적 동안 핀(fin)들 상에 기복이 있게(up and down) 래핑(wrap)될 수 있다. 라이너(123)가 완전히 퇴적된 후에, 일함수 금속(work-function metal) 퇴적이 실행될 수 있다. 예시적인 물질들은 티타늄 및 알루미늄 등의 질화물 또는 탄화물일 수 있다. 일함수 금속이 또한 컨포멀하게 퇴적될 수 있다. 일함수 층(work-function layer)의 총 두께 및 조성은 제조되는 트랜지스터의 유형에 의존할 수 있다. 게이트 유전체가 ALD를 통해 퇴적될 수 있다. 예를 들어, 이 트렌치는 하프늄 산화물로 코팅될 수 있다. 도 1c는 금속 게이트(121), 라이너(123)의 생성, 및 임의의 평탄화 단계들 후의 단면도를 나타낸 것이다. 금속 게이트(121)는 텅스텐, 알루미늄 등으로부터 선택될 수 있다. 금속 게이트(121)는 따라서 고 유전 상수(하이-k) 게이트 유전체일 수 있는 라이너(123) 및/또는 일함수 금속으로 둘러싸여 있게 될 수 있다. 유의할 점은, 금속 게이트를 퇴적시키는 단계가 몇몇 종래의 패터닝 단계들 및 층들(도시 생략) 중 임의의 것을 수반할 수 있다는 것이다.
금속 게이트(121)가 제자리에 있는 상태에서, 캡이 금속 게이트 상에 퇴적될 수 있다. 하나의 기법에서, 금속 게이트(121) 및 하이-k 게이트 유전체가 먼저 리세싱(recess)된다. 도 1d는 스페이서(116)의 상부 수평 표면 아래로 리세싱된 후의 금속 게이트(121)를 나타낸 것이다. 도 1e에서, 유전체 물질의 층과 같은 층(134)은 도 1d로부터의 구조물 상에 세미 컨포멀하게 퇴적된다. 유의할 점은, 층(134)의 수평 표면이 아래에 있는 구조물들에 대응하는 함몰부들 및 돌출부들을 가진다는 점에서 층(134)이 구조물 높이들에 부분적으로 부합(conform)한다는 것이다. 예를 들어, 층(134)은 금속 게이트(121) 상에서의 높이와 비교하여 스페이서(116) 상에서 더 높게 돌출해 있다. 층(134)의 퇴적 후에, 기판 스택(substrate stack)이 평탄화된다. 층(134)을 평탄화한 결과가 도 1f에 나타내어져 있다. 이 시점에서, 기판 스택이, 자기 정렬 콘택 에칭 등을 통해, 콘택들을 위해 에칭될 수 있다. 이것은 몇몇 패터닝 단계들 및 마스크 층들(도시 생략)을 수반할 수 있다. 그렇지만, 도 1f로부터의 구조물은 자기 정렬 콘택 에칭 단계에 대해 효과적이지 않다 - 선폭(feature size)이 감소함에 따라 특히 그러하다 -. 산화물 에칭의 선택도(selectivity)가 완벽하지 않기 때문에, 패턴 오버레이 또는 오정렬이 있을 때, 금속 게이트 상의 질화물 캡 코너를 관통하게 에칭해 게이트 전극과 소스/드레인 사이에 단락을 생성할 위험이 있다. 도 1g는 콘택(150)이 콘택을 위해 에칭된 그렇지만 역시 상당한 코너 에칭을 가지는 트렌치 또는 비아를 채우는 것을 나타낸 것이다. 유의할 점은, 콘택(150)이 금속 게이트(121)와 기판(105) 사이에 단락을 생성한다는 것이다.
이와 같이, SAC(self-aligned contact) 에칭을 실행하는 데 있어서의 중요한 과제는 코너 부식을 최소화하는 것이다. 금속 게이트에 대한 콘택이 단락을 야기하는 것을 방지하는 데 질화물 캡이 유용할 수 있다. 그에 따라, 2개의 금속들 사이에 최소한의 품질 및 두께의 유전체를 가지는 것이 도움을 줄 수 있다. 그 정도의 질화물 코너를 보존하는 것은 더 나은 에칭 중지 여유(etch stop margin)를 제공한다. 코너를 보존하는 것이 더 작은 선폭들에서 더 중요하게 된다. 예를 들어, 일부 캡들이 약 10 나노미터로 제한될 필요가 있을 수 있고, 따라서 질화물 코너에 대한 선택도를 유지/충족시키면서 고 종횡비 특징부를 에칭할 수 있는 것은 아주 힘든 일이다. 다른 과제는 (작은 선폭들에 대한) 스페이서 및 라이너 물질들이 저압 CVD(chemical vapor deposition) 퇴적된 질화물들 또는 다른 고품질 질화물들과 비교하여 매우 에칭 내성이 있는(etch resistant) 물질들을 생성하지 않는 비교적 저온 플라즈마 보조(plasma-assisted) CVD로 퇴적될 수 있다는 것이다.
코너 손실(corner loss)은 게이트의 도체와 콘택의 도체 사이에 최소 거리(예를 들어, 최소 질화물 두께)가 유지되도록 할 필요가 있다. 코너 손실을 최소화하는 일부 기법들은 금속 게이트 상부의 캡을 두껍게 만들려고 시도하는 것을 포함한다. 그렇지만, 이러한 간단한 캡 후막화(cap thickening)는 문제점들을 가져온다. 예를 들어, 캡 또는 스페이서 두께/높이를 실질적으로 증가시키는 것에 의해, 종횡비가 증가된다. 종횡비의 증가는 이어서 충전 공정(fill process) 동안 보이드(void)들을 생기게 한다. 관통하게 에칭할 특징부가 높은 종횡비를 갖는 경우 자기 정렬 콘택 에칭이 또한 어렵게 된다. 관련된 시도는 캡 높이를 증가시키는 것 대신에 라이너 두께를 증가시키는 것이지만, 그 결과 유전체 층이 더 넓어지고, 이는 또한 산화물 영역의 종횡비의 증가로 인해 보이드들을 생기게 한다. 종횡비를 증가시키는 일 없이 캡 높이를 증가시키는 수단으로서 금속을 더 깊게 리세싱하는 것도 또한 선택할 수 있는 것이 아닌데, 그 이유는 금속의 높이를 변화시키는 것이 게이트의 전도도(conductance)를 변화시키기 때문이다. 이와 같이, 캡 높이 또는 라이너 두께를 단순히 증가시키는 것은 충전재(fill)에서의 보이드들 및/또는 보다 긴 에칭 시간의 과제들을 가져온다.
도 2a 내지 도 2f는 본 명세서에서의 기법들에 따른, 반도체 디바이스에 자기 정렬 콘택들을 형성하는 방법을 나타낸 것이다. 제1 단계에서, 기판(205)이 수용되거나 제공된다. 기판(205)은 제1 물질 조성물의 제1 구조물(201) 및 제2 물질 조성의 제2 구조물(202)을 가진다. 제1 물질 조성물은 제2 물질 조성과 상이할 수 있다. 각각의 구조물은 2개 이상의 물질 또는 층을 포함할 수 있다. 예를 들어, 제2 구조물(202)은 스페이서(216)는 물론 측벽 보호 층(sidewall protection layer)(214)을 포함할 수 있다. 또한, 제1 구조물(201)은 금속 게이트(221) 및 라이너(223)를 포함할 수 있다. 제2 구조물(202)은 제1 구조물(201)에 바로 인접하여 형성된다. 제1 구조물(201) 및 제2 구조물(202)은 기판(205)에 대해(기판(205)으로부터 측정됨) 상이한 높이들을 가진다. 상이한 높이들은 제1 구조물(201) 및 제2 구조물(202)이 함께 이 구조물들의 상부 수평 표면에서 비평면인 제1 토포그래피를 규정하도록 되어 있다. 도 2a의 예에서 알 수 있는 바와 같이, 구조물들이 높이 차를 가지기 때문에 비평면인 상부 표면이 있다. 도 2a는 제1 구조물과 제2 구조물이 교번하는 패턴을 나타낸 것이지만, 본 명세서에서의 기법들은 인접한 구조물들의 쌍에 대해서만 기능할 수 있다.
일부 실시예들에서, 제1 물질 조성물의 제1 구조물 및 제2 물질 조성물의 제2 구조물을 가지는 기판을 수용하는 단계는 반도체 기판 상에 게이트 디바이스의 RMG(replacement metal gate) 구조물을 마련하는 단계를 포함할 수 있다. 이 RMG 구조물은 제1 물질 조성물의 제1 구조물로서 금속 게이트 전극을 가질 수 있고, 금속 게이트 전극은 측면 장벽 층(side barrier layer) 및 측면 장벽 층과 접촉하는 실리콘 산화물 스페이서를 가진다. 실리콘 산화물 스페이서는 제2 물질의 제2 구조물일 수 있다. 초기에 평탄화된 RMG 구조물로부터의 금속 게이트 전극에 리세스(recess)를 생성함으로써 금속 게이트 전극 및 실리콘 산화물 스페이서가 상이한 높이일 수 있다. 하나의 예에서, 금속 게이트 전극은 텅스텐으로부터 선택될 수 있다. 반도체 기판 상에 게이트 디바이스의 RMG(replacement metal gate) 구조물을 마련하는 단계는 FinFET(fin field effect transistor)의 RMG 구조물을 제조하는 단계를 포함할 수 있다. RMG 구조물은 더블 패터닝(double patterning) 또는 측벽 이미지 전사(side wall image transfer)를 사용하여 형성될 수 있다. 일부 실시예들에서, 약 64 나노미터 미만의 게이트 피치를 가지는 기판이 수용될 수 있다.
유의할 점은, 평면 및 3차원 FinFET 트랜지스터들을 비롯하여, 본 명세서에서의 기법들에서 사용될 수 있는 많은 상이한 디바이스 및 트랜지스터 배열들이 있다는 것이다. 그에 따라, 높이 및 종횡비가 특정 디바이스에 의해 규정되어 있을 수 있다. 예로서, 일부 FinFET 디바이스들에서, 핀은 약 30 nm일 수 있고, 금속 게이트는 핀 아래로 리세싱되어서는 안되며, 따라서 대략 약 35 내지 50 nm일 수 있다. 질화물 캡 층은 또 하나의 50 나노미터일 수 있고, 총 게이트 높이는 약 150 nm일 수 있다. 유의할 점은, 이들이 예시적인 높이들에 불과하다는 것이다. 실제 높이들은 부분적으로 트렌치에서의 층들의 제조 및 핀들의 높이에 의해 좌우될 수 있다.
기판 스택 상의 이러한 비평면 토폴로지에 의해, 제1 층(234)은 (도 2a에 도시된 초기 토포그래피와 같은) 제1 토포그래피 상에 퇴적된다. 이 제1 층(234)은 자신의 퇴적에서 부분적으로 컨포멀하고, 그 결과 제1 층이 제2 토포그래피를 규정한다. 도 2b는 이 제2 토포그래피의 단면도를 나타낸 것이다. 유의할 점은, 제1 층(234)이 제1 구조물(201) 상에서는 밸리(261)를 규정하고, 제2 구조물(201) 상에서는 피크(262)를 형성한다는 것이다. 퇴적이 완전히 컨포멀하지도 완전히 평탄화되지도 않기 때문에, 제1 층으로 인해 상부 표면이 제1 층의 상부 표면 상에 비평면 패턴을 가질 수 있다. 이 비평면 패턴은 아래에 있는 구조물들에 따라 상승 및 하강할 수 있다. 환언하면, 이 제1 층은 아래에 있는 구조물들을 덮는 그리고 아래에 있는 토폴로지를 이어받는 두께로 퇴적되지만, 제1 층이 거의 평면인 상부 표면에 도달할 때까지 계속하여 퇴적되지는 않는다. 제1 층은 실리콘 질화물 및 실리콘 탄화물과 같은 다양한 물질들로부터 선택될 수 있고, 유전체 캡 층으로서 기능할 수 있다. 제1 층이 종래의 CVD(chemical vapor deposition) 공정들 또는 다른 세미 컨포멀 퇴적 기법들을 통해 퇴적될 수 있다. RMG 구조물 상에 유전체 캡 층을 퇴적하는 단계는 실리콘 질화물의 컨포멀 층을 퇴적하는 단계를 포함할 수 있다.
이와 같이, 몇몇 유전체 캡 물질들 및 퇴적 기법들에 의해, 유전체 캡 층이 완벽하게 컨포멀하지도 않고 완벽하게 평탄화되지도 않으며, 따라서 유전체 캡 층에 리세스들이 생긴다. 더욱이, 유전체 캡이 퇴적 직후에 평탄화되지 않지만, 본 명세서에서의 기법들이 유리하게도 그의 세미 컨포멀 토포그래피를 사용한다.
제1 층(234)의 퇴적 후에, 제2 층(244)이 제1 층(234) 상에 퇴적된다. 규정된 밸리를 채우고 제2 토포그래피의 피크를 덮기 위해 제2 층이 충분한 물질을 퇴적하거나 충분히 두껍게 된다. 제2 층(244)은 컨포멀하게 도포되거나 세미 컨포멀하게 도포될 수 있다. 도 2c는 제2 층(244)이 제1 층(234) 상에 퇴적되어 있는 한 예시적인 기판 스택을 나타낸 것이다. 제2 층은 실리콘 산화물, 로우-k SiCOH와 같은 다양한 물질들로부터 선택될 수 있지만, 콘택 층간 유전체(contact interlevel dielectric)와 동일한 물질을 선택하는 것이 보다 유익하다.
그 다음에, 제1 층(234) 상의 상부 부분 상의 제2 층(244)이, 제1 층에서의 피크(262)는 노출되지만 규정된 밸리(261)는 제2 층(244)으로 채워진 채로 있도록, 제2 구조물 상의 제1 층(234)까지 아래로 평탄화될 수 있다. 도 2d는 제1 구조물(201) 상에서의 제1 층(234) 상의 제2 층(244)의 채워진 밸리들의 비제한적인 예시적 단면을 나타낸 것이다. 예를 들어, 이것은 질화물(제1) 층 상의 산화물 밸리 충전재들 또는 플러그(plug)들을 유지시키는 선택적 산화물-질화물(selective oxide to nitride) CMP(chemical mechanical planarization) 단계일 수 있다. 다른 실시예들에서, 피크를 노출된, 적어도 부분적으로 노출된 또는 얇게 덮인 채로 두면서 제2 층이 규정된 밸리를 채우도록 제2 층이 퇴적되고, 따라서 후속하는 에칭은 평탄화 단계를 필요로 함이 없이 제1 물질 층에까지 쉽게 돌파하여(break through) 제2 구조물 상에서 계속하여 에칭할 수 있다. 다른 대안으로서, 비선택적 건식 에치 백(non-selective dry etch back)이 실행될 수 있고, SiN 캡이 노출되면 중단한다.
도 2e에서, 제1 층(234) 아래에 있는 제2 구조물(202)에 도달할 때까지 제1 층(234)의 노출된 부분들을 에칭하는 에칭 단계가 이어서 실행될 수 있다. 규정된 밸리에 있는 제2 층은 제2 구조물(202) 상의 제1 층(234)의 에칭에 비해 제1 구조물(201) 상의 제1 층(234)의 에칭을 방해하는 마스크로서 기능할 수 있다. 제2 층 물질보다 실질적으로 더 빠르게 제1 층 물질을 에칭하는 에칭 화학 물질이 선택될 수 있다. 예를 들어, 게이트들 사이의 질화물을 제거하기 위해 실리콘 질화물 캡 개방 단계(silicon nitride cap open step)를 실행할 때, 산화물 밸리 충전재는 게이트들 상의 질화물 캡을 보호하고, 그 결과 보다 낮은 종횡비의 개구부들 또는 리세스들이 이어서 채워진다.
유전체 캡 층 아래에 있는 실리콘 산화물 스페이서에 도달할 때까지 유전체 캡 층의 부분들을 노출시키는 단계는 실리콘 산화물과 비교하여 실리콘 질화물에 대해 더 선택적인 에칭 화학 물질을 사용하는 단계를 포함할 수 있다. 예시적인 에칭 화학 물질들은 C4F8/Ar/O2 또는 C4F6/Ar/O2와 같은, SiN에 대해 선택적인 산화물 에칭 화학 물질들을 포함할 수 있다. 도 2e에서의 에칭 단계는 CH3F/Ar/O2 또는 CH2F2/Ar/O2 화학 물질들을 사용할 수 있는, SiO2에 대해 선택적인 SiN 에칭일 수 있다.
도 2f에서, 제1 층(234)에서의 간극들을 채우는 그리고 제1 층(234)을 덮는 제3 층(246)이 퇴적될 수 있다. 제3 층(246)은 제2 층(244)과 동일한 물질일 수 있고 제2 층(244)을 사실상 연장시킬 수 있다. 알 수 있는 바와 같이, 금속 게이트(221)는 이제 금속 게이트보다 과도하게 높지 않은 이중 층 캡을 가진다. 이 이중 물질 캡을 사용하여, 제3 층(246) 및 제2 구조물(202)을 관통하게 에칭하는 자기 정렬 콘택 에칭 단계가 이어서 실행될 수 있다. 에칭할 때, 에칭이 제1 층을 관통하지 않고 그 대신에 제1 층의 최소한의 부분을 에칭하는 것으로 제한되도록 제2 층 물질과 제1 층 물질 간의 선택도를 제공하는 화학 물질이 선택될 수 있다. 예시적인 에칭 화학물들은 플루오르 결핍 탄화 수소(fluorine deficient hydro carbon)(CxFy), 희석제(Ar/He/N2), 및 C4F8/Ar/O2 또는 C4F6/Ar/O2를 사용하는 것을 포함할 수 있는 중합체 제어(O2,CO,CO2,N2)를 포함할 수 있다. 도 2g는 콘텍이 제조될 수 있는 트렌치, 비아 또는 기타 개구부(250)를 노출시키는 이러한 에칭 단계의 한 예시적인 결과물을 나타낸 것이다. 본 명세서에서의 방법들은 또한 에칭된 자기 정렬 콘택 통로(self-aligned contact passage)를 금속화 콘택(metalized contact)으로 채우는 단계를 포함할 수 있다.
이상의 설명에서, 처리 시스템의 특규정 기하 형태 및 처리 시스템에서 사용되는 다양한 구성요소들 및 공정들의 설명 등의 구체적인 상세가 기술되어 있다. 그렇지만, 본 명세서에서의 기술들이 이들 구체적인 상세를 벗어나는 다른 실시예들에서 실시될 수 있다는 것과, 이러한 상세가 제한이 아니라 설명을 위한 것임을 잘 알 것이다. 본 명세서에 개시되어 있는 실시예들이 첨부 도면을 참조하여 기술되어 있다. 마찬가지로, 설명의 목적상, 완전한 이해를 제공하기 위해 특규정 숫자들, 물질들 및 구성들이 기재되어 있다. 그럼에도 불구하고, 실시예들이 이러한 구체적인 상세 없이 실시될 수 있다. 실질적으로 동일한 기능 구성을 가지는 구성요소들은 유사한 참조 번호로 표시되어 있고, 따라서 임의의 중복 설명이 생략되어 있을 수 있다.
다양한 실시예들을 이해하는 데 도움을 주기 위해 다양한 기술들이 다수의 개별 동작들로서 기술되어 있다. 설명의 순서가 이들 동작이 꼭 순서 의존적이라는 것을 암시하는 것으로 해석되어서는 안된다. 실제로, 이들 동작이 제시된 순서로 수행될 필요는 없다. 기술된 동작들이 기술된 실시예와 상이한 순서로 수행될 수 있다. 다양한 부가의 동작들이 수행될 수 있고 및/또는 기술된 동작들이 부가의 실시예들에서 생략될 수 있다.
"기판" 또는 "타겟 기판(target substrate)"은, 본 명세서에서 사용되는 바와 같이, 일반적으로 본 발명에 따라 처리되는 물체를 말한다. 기판은 장치의 임의의 물질 부분 또는 구조물, 특히 반도체 또는 기타 전자 디바이스를 포함할 수 있고, 예를 들어, 반도체 웨이퍼 등의 베이스 기판 구조물, 또는 박막 등의 베이스 기판 구조물 상의 또는 베이스 기판 구조물 위에 있는 층일 수 있다. 이와 같이, 기판이 임의의 특규정 베이스 구조물, 하부층(underlying layer) 또는 상부층(overlying layer), 패턴화됨 또는 패턴화되지 않음으로 제한되지 않고, 오히려 임의의 이러한 층 또는 베이스 구조물, 및 층들 및/또는 베이스 구조물들의 임의의 조합을 포함하는 것으로 생각된다. 이 설명이 특규정 유형의 기판들을 참조할 수 있지만, 이것은 단지 예시를 위한 것이다.
통상의 기술자는 또한 본 발명의 동일한 목적들을 여전히 달성하면서 이상에서 설명된 기술들의 동작들에 대해 다양한 변형들이 행해질 수 있다는 것을 잘 알 것이다. 이러한 변형들은 본 개시 내용의 범위에 속하는 것으로 보아야 한다. 그에 따라, 본 발명의 실시예들에 대한 이상의 설명이 제한하기 위한 것이 아니다. 오히려, 본 발명의 실시예들에 대한 임의의 제한은 이하의 특허청구범위에 제시되어 있다.

Claims (13)

  1. 반도체 디바이스에 자기 정렬 콘택(self-aligned contact)들을 형성하는 방법에 있어서,
    제1 물질 조성물(material composition)의 제1 구조물 및 제2 물질 조성물의 제2 구조물을 가지는 기판을 수용하는 단계 - 상기 제2 구조물은 상기 제1 구조물에 바로 인접하여 형성되고, 상기 제1 구조물과 상기 제2 구조물이 함께 상기 제1 구조물 및 상기 제2 구조물의 상부 표면에서 비평면(non-planar)인 제1 토포그래피(topography)를 규정하도록 상기 제1 구조물과 상기 제2 구조물이 상이한 높이임 -;
    상기 제1 토포그래피 상에 제1 층을 퇴적하는 단계 - 상기 제1 층은 부분적으로 컨포멀(conformal)하여, 상기 제1 층은 제2 토포그래피를 규정하며, 상기 제1 층은 상기 제1 구조물 위에 밸리(valley)를 규정하고, 상기 제2 구조물 위에 피크(peak)를 형성함 -;
    상기 제1 층 상에 제2 층을 퇴적하는 단계 - 상기 규정된 밸리를 채우고 상기 제2 토포그래피의 피크를 덮기 위해 상기 제2 층이 충분히 두꺼움 -;
    상기 제1 층에서의 상기 피크는 노출되지만 상기 규정된 밸리는 상기 제2 층으로 채워진 채로 있도록 상기 제2 층을 상기 제2 구조물 위의 상기 제1 층까지 아래로 평탄화하는 단계; 및
    상기 제1 층 아래에 있는 상기 제2 구조물에 도달할 때까지 상기 제1 층의 노출된 부분들을 에칭하는 단계 - 상기 규정된 밸리에 있는 상기 제2 층은 상기 제2 구조물 위의 상기 제1 층의 에칭에 비해 상기 제1 구조물 위의 상기 제1 층의 에칭을 방해하는 하드 마스크로서 기능함 -
    를 포함하는, 반도체 디바이스에 자기 정렬 콘택들을 형성하는 방법.
  2. 제1항에 있어서, 상기 제1 층에서의 간극들을 채우는 그리고 상기 제1 층을 덮는 제3 층을 퇴적하는 단계를 더 포함하는, 반도체 디바이스에 자기 정렬 콘택들을 형성하는 방법.
  3. 제2항에 있어서, 상기 제3 층 및 상기 제2 구조물을 관통하게 에칭(etch through)하는 자기 정렬 콘택 에칭 공정(self-aligned contact etch process)을 실행하는 단계를 더 포함하는, 반도체 디바이스에 자기 정렬 콘택들을 형성하는 방법.
  4. 제3항에 있어서, 제1 물질 조성물의 제1 구조물 및 제2 물질 조성물의 제2 구조물을 가지는 기판을 수용하는 단계는 반도체 기판 상에 게이트 디바이스의 대체 금속 게이트(replacement metal gate; RMG) 구조물을 마련하는 단계를 포함하고, 상기 RMG 구조물은 상기 제1 물질 조성물의 상기 제1 구조물인 금속 게이트 전극을 갖고, 상기 금속 게이트 전극은 측면 장벽 층 및 상기 측면 장벽 층과 접촉하는 실리콘 산화물 스페이서를 가지며, 상기 실리콘 산화물 스페이서는 상기 제2 물질의 상기 제2 구조물이며, 상기 금속 게이트 전극 및 상기 실리콘 산화물 스페이서가 상이한 높이인 것은 초기에 평탄화된 RMG 구조물로부터의 상기 금속 게이트 전극에 리세스를 생성하는 것을 포함하는 것인, 반도체 디바이스에 자기 정렬 콘택들을 형성하는 방법.
  5. 제4항에 있어서, 상기 제1 층은 유전체 캡 층(dielectric cap layer)이고, 상기 제2 층 및 상기 제3 층은 실리콘 산화물 층들인 것인, 반도체 디바이스에 자기 정렬 콘택들을 형성하는 방법.
  6. 제5항에 있어서, 게이트 피치(pitch)는 64 nm 이하인 것인, 반도체 디바이스에 자기 정렬 콘택들을 형성하는 방법.
  7. 제5항에 있어서, 상기 금속 게이트 전극은 텅스텐 플러그(plug)인 것인, 반도체 디바이스에 자기 정렬 콘택들을 형성하는 방법.
  8. 제5항에 있어서, 상기 반도체 기판 상에 상기 게이트 디바이스의 상기 RMG(replacement metal gate) 구조물을 마련하는 단계는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)의 상기 RMG 구조물을 마련하는 단계를 포함하는 것인, 반도체 디바이스에 자기 정렬 콘택들을 형성하는 방법.
  9. 제4항에 있어서, 상기 RMG 구조물은 더블 패터닝(double patterning) 또는 측벽 이미지 전사(side wall image transfer)를 사용하여 형성된 것인, 반도체 디바이스에 자기 정렬 콘택들을 형성하는 방법.
  10. 제5항에 있어서, 상기 RMG 구조물 상에 상기 유전체 캡 층을 퇴적하는 단계는 실리콘 질화물의 컨포멀 층(conformal layer)을 퇴적하는 단계를 포함하는 것인, 반도체 디바이스에 자기 정렬 콘택들을 형성하는 방법.
  11. 제10항에 있어서, 상기 유전체 캡 층 아래에 있는 상기 실리콘 산화물 스페이서에 도달할 때까지 상기 유전체 캡 층의 노출된 부분들을 에칭하는 단계는 실리콘 산화물과 비교하여 실리콘 질화물에 대해 더 선택적인 에칭 화학 물질(chemistry)을 사용하는 단계를 포함하는 것인, 반도체 디바이스에 자기 정렬 콘택들을 형성하는 방법.
  12. 제3항에 있어서, 에칭된 자기 정렬 콘택 통로(self-aligned contact passage)를 금속화 콘택(metalized contact)으로 채우는 단계를 더 포함하는, 반도체 디바이스에 자기 정렬 콘택들을 형성하는 방법.
  13. 반도체 디바이스에 자기 정렬 콘택들을 형성하는 방법에 있어서,
    제1 물질 조성물의 제1 구조물 및 제2 물질 조성물의 제2 구조물을 가지는 기판을 수용하는 단계 - 상기 제2 구조물은 상기 제1 구조물에 바로 인접하여 형성되고, 상기 제1 구조물과 상기 제2 구조물이 함께 상기 제1 구조물 및 상기 제2 구조물의 상부 표면에서 비평면(non-planar)인 제1 토포그래피를 규정하도록 상기 제1 구조물과 상기 제2 구조물이 상이한 높이임 -;
    상기 제1 토포그래피 상에 제1 층을 퇴적하는 단계 - 상기 제1 층은 부분적으로 컨포멀하여, 상기 제1 층은 제2 토포그래피를 규정하며, 상기 제1 층은 상기 제1 구조물 위에 밸리를 규정하고, 상기 제2 구조물 위에 피크를 형성함 -;
    상기 제1 층 상에 제2 층을 퇴적하는 단계 - 상기 제2 층은 상기 규정된 밸리를 채움 -; 및
    상기 제1 층 아래에 있는 상기 제2 구조물에 도달할 때까지 상기 제1 층의 부분들을 에칭하는 단계 - 상기 규정된 밸리에 있는 상기 제2 층은 상기 제2 구조물 위의 상기 제1 층의 에칭에 비해 상기 제1 구조물 위의 상기 제1 층의 에칭을 방해하는 하드 마스크로서 기능함 -
    를 포함하는, 반도체 디바이스에 자기 정렬 콘택들을 형성하는 방법.
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