CN109075124B - 使用具有多种材料的层对基底进行图案化的方法 - Google Patents
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Abstract
本文的技术包括形成单层或多层芯轴,然后形成沿芯轴的侧壁延伸的一条或更多条材料线。芯轴材料的相对薄的部分以芯轴为基础延伸至彼此并在侧壁间隔物和其他填充材料下面延伸,从而在下层上形成芯轴材料的膜,这提供了图案化工艺中的蚀刻选择性的优点。因此,利用具有不同抗蚀刻性的材料形成多线层,以能够选择性地蚀刻一种或更多种材料以创建特定的特征。使用位于该多线层上方或下方的蚀刻掩模的蚀刻进一步限定了转移到下层中的图案。
Description
相关申请的交叉引用
本申请要求于2016年4月29日提交的题为“使用具有多种材料的层对基底进行图案化的方法(Method for Patterning a Substrate Using a Layer with MultipleMaterials)”的美国临时专利申请第62/329,922号的权益,其全部内容通过引用并入本文中。
背景技术
本公开内容涉及基底处理,并且更具体地涉及用于对基底进行图案化包括对半导体晶片进行图案化的技术。
在光刻工艺中收缩线宽的方法历来涉及使用较大NA的光学器件(numericalaperture,数值孔径)、较短的曝光波长或除空气以外的界面介质(例如,水浸)。随着常规光刻工艺的分辨率接近理论极限,制造商已开始转向双重图案化(DP)方法以克服光学限制。
在材料处理方法学(例如,光刻)中,产生图案化的层包括将辐射敏感性材料(例如,光致抗蚀剂)的薄层施加到基底的上表面。该辐射敏感材料被转换成凹凸图案(reliefpattern),该凹凸图案可以用作将图案转移至基底上的下层中的蚀刻掩模。辐射敏感材料的图案化通常涉及使用例如光刻系统通过中间掩模(reticle)(和相关联的光学器件)将光化辐射暴露到辐射敏感材料上。然后,可以在该曝光之后使用显影溶剂移除辐射敏感材料的被辐射区域(如在正性光致抗蚀剂的情况下)或未被辐射区域(如在负性抗蚀剂的情况下)。该掩模层可以包括多个子层。
用于将辐射或光的图案暴露到基底上的常规光刻技术具有以下多种挑战:限制暴露的特征的尺寸以及限制暴露的特征之间的节距(pitch)或间隔。减轻暴露限制的一种常规技术是使用双重图案化方法以允许以比目前用常规光刻技术可能的节距更小的节距对较小特征进行图案化。
发明内容
半导体技术不断发展到更小的特征尺寸,包括14纳米、7nm、5nm和更小的特征尺寸。各种元件所制造的特征尺寸的该持续减小对用于形成特征的技术提出了越来越高的要求。可以使用“节距”的概念来描述这些特征的尺寸。节距是两个相邻重复特征中的两个相同点之间的距离。半节距则是阵列的相同特征之节距离的一半。
节距减小技术(通常有些错误但常规上被称为“节距倍增”,如通过“节距加倍”等所例示的)可以将光刻能力扩展到超越特征尺寸限制(光学分辨率限制)。也就是说,常规的使节距倍增(更准确地,节距减小或者节距密度的倍增)特定因数涉及将目标节距减小指定因数。通常认为193纳米浸没式光刻所使用的双重图案化技术是图案化22纳米节点及更小尺寸的最有前途的技术之一。值得注意的是,自对准间隔物双重图案化(SADP)已经被建立为节距密度加倍工艺,并且已经适用于NAND闪存装置的大批量制造。此外,可以获得超精细分辨率以重复SADP步骤两次作为使节距成四倍。
虽然存在增加图案密度或节距密度的若干图案化技术,但是常规图案化技术遭受蚀刻特征的不良分辨率或粗糙表面的问题。因此,常规技术无法提供非常小的尺寸(20nm和更小)所需的均匀性和保真度的水平。可靠的光刻技术可以产生具有约80nm节距的特征。然而,常规的和新兴的设计规范期望制造具有小于约20nm或10nm的临界尺寸的特征。此外,利用节距密度加倍和四倍技术,可以创建亚分辨率线,但是在这些线之间进行切割或连接具有挑战性,尤其是因为这种切割所需的节距和尺寸远低于常规光刻系统的能力。
本文中公开的技术提供了用于节距减小(增加节距/特征密度)以用于创建高分辨率特征并且还用于在亚分辨率特征的节距上进行切割的方法。本文中的技术包括:形成双层或多层芯轴,然后形成沿芯轴的侧壁延伸的一条或更多条材料线。不同的材料可以具有不同的蚀刻特性,以能够选择性地蚀刻一种或多种材料,从而创建特征并在指定的地方创建切口(cut)和块(block)。多种材料可以是交替的亚分辨率线的图案,并且每条线可以相对于其他线被优先蚀刻。使用位于该多线层上方或下方的蚀刻掩模的蚀刻进一步限定了被转移到下层中的图案。例如,当蚀刻已经填充在开放空间中但留下覆盖层(overburden)的旋涂反转外涂层材料时,具有两层或更多层材料的芯轴使得这些材料之一能够被牺牲。与蚀刻掩模结合的一条或更多条蚀刻线提供限定亚分辨率特征的组合蚀刻掩模。因此,本文中的方法提供了一系列材料,这一系列材料提供了选择性自对准(例如,用于阻挡或切割)。与下面的转移层或记忆层结合,可以获得许多不同的蚀刻选择性,以用于创建亚分辨率特征。
一个实施方案包括对基底进行图案化的方法。这样的图案化方法包括在基底的目标层上形成芯轴。芯轴包括至少两层材料。芯轴包括第一材料的底层和第二材料的顶层。目标层包括第五材料。在芯轴的侧壁上形成侧壁间隔物。侧壁间隔物包括第三材料。在基底上沉积填充材料,该填充材料至少部分地填充限定在侧壁间隔物之间的开放空间。填充材料包括第四材料。第一材料、第三材料和第四材料都在化学上彼此不同。第二材料和第四材料对于给定的蚀刻化学品具有相同的抗蚀刻性。执行蚀刻工艺,该蚀刻工艺蚀刻填充材料的未被覆盖部分并且蚀刻芯轴的顶层的未被覆盖部分。
当然,为了清楚起见,已经呈现了本文描述的不同步骤的讨论顺序。通常,这些步骤可以以任意合适的顺序执行。另外,虽然本文的不同的特征、技术、配置等中的每一个可以在本公开内容的不同地方论述,但是旨在可以彼此独立地或者彼此组合地执行构思中的每一个。因此,本发明可以以许多不同方式进行实施和观察。
注意,该发明内容部分没有详细说明本公开内容或要求保护的发明的每一个实施方案和/或增加的新颖方面。相反,本发明内容仅提供了相比于常规技术的不同实施方案和对应的新颖性的要点的初步讨论。对于本发明和实施方案的另外细节和/或可能的观点,读者参照如下进一步讨论的本公开内容的具体实施方式部分和对应的附图。
附图说明
参照结合附图考虑的以下详细描述,本发明的各种实施方案的更完整的理解及其许多随之而来的优点将容易变得明显。附图不一定按比例绘制,而是着重于说明特征、原理和构思。
图1A至15A是实例基底区段的截面侧视图,示出了根据本文所公开的实施方案的工艺流程。
图1B至15B是根据本文所公开的实施方案来自图1A至15A的相应实例基底区段的顶视图。虚线的截面线表示相应截面侧视图的截面。
图16A至21A是实例基底区段的截面侧视图,示出了根据本文所公开的实施方案的工艺流程。
图16B至21B是根据本文所公开的实施方案来自图16A至21A的相应实例基底区段的顶视图。虚线的截面线表示相应截面侧视图的截面。
具体实施方式
本文公开的技术提供了用于节距减小(增加节距/特征密度)以用于创建高分辨率特征并且还用于在亚分辨率特征的节距上进行切割的方法。本文的技术包括:形成单层、双层或多层芯轴(mandrel),然后形成沿芯轴的侧壁延伸的一条或更多条材料线。从而形成多线层。不同的材料可以具有不同的抗蚀刻性,以能够选择性地蚀刻一种或更多种材料,从而创建特征并在指定的位置处创建切口和块。多种材料可以是交替的亚分辨率线的图案,并且每条线可以相对于其他线优先地被蚀刻。结合一个或更多个常规蚀刻掩模,可以在自对准的同时完全执行亚分辨率切割和结构。
芯轴可以由给定层的材料形成而不完全蚀刻穿过该层,基本上在基底上留下芯轴材料表皮或膜。这个剩余的膜提供图案化益处。使用位于该多线层上方或下方的蚀刻掩模的蚀刻进一步限定了转移到下层中的图案。例如,当对已经填充在开放空间中但留下覆盖层的旋涂反转外涂层材料进行蚀刻时,具有两层或更多层材料的芯轴使得这些材料中的一种能够被牺牲。与蚀刻掩模结合的一条或更多条蚀刻线提供限定亚分辨率特征的组合蚀刻掩模。因此,本文的方法提供了提供选择性自对准的一系列材料(例如,用于阻挡或切割)。与下面的转移层或记忆层结合,可以获得许多不同的蚀刻选择性,以用于创建亚分辨率特征。
现参照图2A和2B,一个实施方案包括对基底进行图案化的方法。芯轴110形成或设置在基底105的目标层107上。基底105可以包括一个或更多个下层109。芯轴110可以包括至少两层材料。芯轴包括第一材料的底层115和第二材料的顶层112。第一材料的膜116可以覆盖芯轴110之间的目标层107,使得芯轴的底层的顶表面相比于第一材料的膜116的顶表面在高度上更高。目标层107包括第五材料。注意,可以包括其他界面膜、涂层和层以辅助微加工。还要注意,材料的数字修饰符仅仅是标记,以及给定的两种材料可以是相同的、化学上不同的,具有相同的抗蚀刻性,或者具有不同的抗蚀刻性。
存在形成这样的多层芯轴的几种不同方法。现在参照图1A和1B,可以使用诸如旋涂沉积、物理气相沉积、化学气相沉积等的常规沉积技术将底层115沉积在基底105上。在沉积底层115之后,同样可以形成顶层112作为形成在底层115的顶部上的相对平坦且完整/均匀的层。利用沉积的这两个层,可以在基底上形成凹凸图案103。凹凸图案103可以是已经曝光并显影的光致抗蚀剂。注意,可以使用诸如抗反射涂层的其他涂层或层(未示出)以辅助凹凸图案103的显影。在凹凸图案103形成之后,该凹凸图案可以用作蚀刻掩模以形成芯轴110。可以执行各向异性蚀刻以除去没有被凹凸图案103覆盖的材料。使用定向蚀刻使得形成芯轴110的(近似)垂直侧壁。注意,由于顶层112和底层115是不同的材料,因此可以使用不同的蚀刻化学品以形成芯轴110。图2A示出了定向蚀刻步骤之后的结果。在形成芯轴110之后,可以除去凹凸图案103。执行蚀刻工艺以将凹凸图案103转移到下层中并形成芯轴可以包括:将该凹凸图案转移完全穿过顶层112(第二材料)但仅部分穿过第一材料的未被覆盖部分而不完全蚀刻穿过第一材料使得形成第一材料的膜116。在形成芯轴110之后,可以除去凹凸图案103。
现参照图4A和4B,侧壁间隔物121形成在芯轴110的侧壁上。侧壁间隔物121包括第三材料。侧壁间隔物通常是形成为与芯轴110的侧壁接触的材料线。如图3A和3B中所示,可以通过在基底105上沉积共形膜120来形成侧壁间隔物。共形膜120围绕芯轴110缠绕,在水平表面和垂直表面二者上提供具有相对相同厚度的膜。可以执行间隔物蚀刻工艺,其定向蚀刻共形膜120,从而从覆盖水平表面除去共形膜120,除侧壁(垂直表面)沉积下的水平表面之外。因此,开放空间122被限定在侧壁间隔物121的暴露(未被覆盖)的垂直表面之间。这样的开放空间使得第一材料的膜不被覆盖。结果是侧壁间隔物121遵循芯轴110的形状。注意,芯轴110可以是为直线、曲线、具有弯曲的路由线(routed line)等的材料线。芯轴110也可以是平台(mesas)、圆柱等。如微制造工业中已知的,芯轴通常是垂直突出的结构,围绕其可以形成其他结构,并且通常具有矩形截面,但是取决于使用的材料和形成过程,侧壁可以具有各种量的坡度。
现参照图5A和5B,填充材料130沉积在基底105上,其至少部分地填充限定在侧壁间隔物121之间的开放空间122。填充材料130包括第四材料。可以通过气相沉积技术或旋涂沉积技术沉积这样的填充材料。使用旋涂沉积可以方便地沉积这样的填充材料,但通常导致外涂层沉积,在基底105上留下材料的覆盖层。注意,在图5A中,填充材料130可以覆盖侧壁间隔物121和芯轴110。第一材料(底层115)、第三材料(侧壁间隔物121)和第四材料(填充材料130)都在化学上彼此不同在于:这些材料中的每一种对于给定的蚀刻化学品具有不同的抗蚀刻性。然而,第二材料和第四材料对于给定的蚀刻化学品具有相同的抗蚀刻性。例如,第二材料和第四材料可以是相同的,或者对于特定的蚀刻剂具有类似的蚀刻特性。作为非限制性实例,第二材料可以为无定形碳,而第四材料为旋涂碳。
在填充材料130的外涂层下面,基底现在基本上提供具有不同抗蚀刻性的多条材料线作为多线层127。注意,在该特定实例中,如从顶部看对于多线层的不同材料存在A-B-C-B-A-B-C-B的重复图案。侧壁间隔物121具有均匀分布,然后侧壁间隔物121之间的区域被芯轴110和填充材料130交替占据。蚀刻掩模141沉积在基底上。
现参照图6A和6B,执行第一蚀刻工艺,该第一蚀刻工艺蚀刻填充材料的未被覆盖部分并且蚀刻芯轴的顶层的未被覆盖部分。在该特定实例中,未被覆盖部分由蚀刻掩模141的开口(其中没有蚀刻掩模)限定。所选择的给定蚀刻化学品蚀刻填充材料130。首先除去覆盖层,从而露出侧壁间隔物121和顶层112。利用具有不同的抗蚀刻性的侧壁间隔物,侧壁间隔物抗蚀剂被蚀刻。然而,顶层112可以具有与填充材料130相同的抗蚀刻性,并且因此可以与填充材料130一起被蚀刻掉。在一些实施方案中,同时蚀刻顶层和填充材料的至少一部分。可以使用相同的蚀刻化学品来蚀刻第四材料和第二材料。结果是:芯轴110的底层115现在没有被覆盖。
现参照图7A和7B,执行第二蚀刻工艺,该第二蚀刻工艺蚀刻第一材料的膜的未被覆盖部分直到达到目标层,并且部分地蚀刻芯轴的底层的未被覆盖部分使得芯轴的底层的未被覆盖部分仍然覆盖目标层。换而言之,间隔物之间的第一材料被蚀刻,而由第一材料形成的且较高的芯轴没有被完全蚀刻。然后可以除去填充材料130和蚀刻掩模材料,如图8A和8B中所示。换而言之,芯轴材料表皮或膜(其可以根据位置而被认为是反芯轴(anti-mandrels))被除去,而留下芯轴的大部分。因此,在一个实施方案中,在沉积填充材料之后并且在执行第一蚀刻工艺和第二蚀刻工艺之前在基底上形成第一凹凸图案。第一凹凸图案限定露出基底的部分的开口,其中第一蚀刻工艺和第二蚀刻工艺使用第一凹凸图案作为蚀刻掩模。
或者,在执行蚀刻工艺之后或者在执行蚀刻工艺之前,可以执行化学机械抛光步骤,其使用芯轴的底层作为平坦化停止材料层。化学机械抛光步骤除去芯轴的底层的顶表面上方的第三材料。
现参照图11A和11B,使用形成在基底上的第二凹凸图案例如利用蚀刻掩模142执行第三蚀刻工艺,如图10A和10B中所示。在形成蚀刻掩模142之前,可以将填充材料131沉积在基底上以使基底平坦化而足以光刻形成第二凹凸图案,如图9A和9B中所示。第三蚀刻工艺将填充材料的未被覆盖部分至少向下蚀刻至芯轴的底层的顶表面,实例结果在图11A和11B中示出。
现参照图12A和12B,执行第四蚀刻工艺,该第四蚀刻工艺蚀刻芯轴的底层的未被覆盖部分直到达到目标层。剩余的填充材料可以被除去,如图13A和13B中所示。
现参照图14A和14B,可以执行第五蚀刻工艺,该第五蚀刻工艺使用间隔物、剩余的芯轴和剩余的第一材料膜作为蚀刻掩模以将组合图案转移到目标层107中。图15A和15B示出了在除去覆层(overlying layer)之后被图案化的目标层107。
存在各种替代和另外的图案化步骤,其可以被任选地选择。实施方案可以包括在形成芯轴之前、在形成侧壁间隔物之前、以及在沉积填充材料之前在基底上形成图案化硬掩模层。图案化硬掩模层限定蚀刻掩模,并且图案化硬掩模层位于目标层上方。执行该蚀刻工艺可以包括将组合图案转移到目标层中,该组合图案由侧壁间隔物、芯轴和图案化硬掩模层限定,图案化硬掩模层限定横跨两个或更多个侧壁间隔物的开口。可以通过如下步骤来形成芯轴:在基底上沉积底层,在底层上沉积顶层,以及使用相同的蚀刻掩模图案各向异性地蚀刻穿过顶层和底层。可以同时蚀刻顶层和填充材料的至少一部分,并且其中可以使用相同的蚀刻化学品蚀刻第四材料和第二材料。
第一材料、第三材料和第四材料可以通过相对于彼此具有不同的抗蚀刻性而都在化学上彼此不同。注意,一些材料可以为相同的化合物,但根据结构布置具有不同的抗蚀刻性。第一材料、第三材料、第四材料和第五材料可以通过相对于彼此具有不同的抗蚀刻性而都在化学上彼此不同。
在其他实施方案中,形成侧壁间隔物可以包括在芯轴的暴露侧壁上形成第一侧壁间隔物,然后在第一侧壁间隔物的暴露侧壁上形成第二侧壁间隔物。第二侧壁间隔物相对于第一侧壁间隔物具有不同的抗蚀刻性。芯轴可以包括第六材料的中间层,中间层位于底层上方且在顶层下方,第六材料相对于第一材料和第二材料具有不同的抗蚀刻性。
在图16A至21A和16B至21B中示出了替代实施方案。图16A和16B与图1A和1B类似,不同之处在于仅沉积一种材料以形成芯轴。通过部分蚀刻底层115而不完全蚀刻穿过第一材料的层来形成芯轴110。从而芯轴由第一材料的层形成,同时第一材料的剩余部分仍然覆盖目标层107,如图17A和17B中所示。
侧壁间隔物121形成在芯轴的侧壁上。侧壁间隔物包括第三材料。侧壁间隔物限定彼此之间的开放空间,该开放空间使得第一材料的部分不被覆盖以及芯轴的顶部不被覆盖。实例结果示于图18A和18B中。
现参照图19A和19B,可以在基底上沉积填充材料130,然后形成蚀刻掩模141。可以蚀刻填充材料的未被覆盖部分(图20A和20B),然后蚀刻第一材料的未被覆盖部分而不完全蚀刻芯轴。然后可以进行与图8A和8B至图15A和15B类似的工艺流程。
替代实施方案包括首先在基底上形成硬掩模层,然后在硬掩模层的顶部上形成多线层。例如,在基底上形成图案化硬掩模层。图案化硬掩模层包括将下层的一部分掩蔽的硬掩模材料。图案化硬掩模层包括填充材料,该填充材料填充图案化硬掩模层的剩余部分。填充材料相对于硬掩模材料具有不同的抗蚀刻性。芯轴形成在图案化硬掩模层上,其中芯轴包括至少两层材料。芯轴包括第一材料的底层和第二材料的顶层。第一材料的膜覆盖在芯轴之间的目标层,使得芯轴的底层的顶表面相比于第一材料的膜的顶表面在高度上更高。侧壁间隔物形成在芯轴的侧壁上。侧壁间隔物包括第三材料。侧壁间隔物限定在侧壁间隔物的暴露侧壁之间的开放空间,该开放空间使得第一材料的膜不被覆盖。执行蚀刻工艺,该蚀刻工艺蚀刻第一材料的未被覆盖部分而不完全蚀刻芯轴。
因此,在不蚀刻金属的情况下可以创建/蚀刻自对准芯轴(self-alignedmandrel)和反芯轴块(anti-mandrel blocks)直到目标层,例如TiN硬掩模开口蚀刻。
在前面的描述中,已经陈述了具体细节,例如处理系统的特定几何形状以及对其中使用的各种部件和处理的描述。然而,应当理解,本文中的技术可以在脱离这些具体细节的其他实施方案中实行,并且这些细节是为了说明而不是限制的目的。已经参照附图描述了本文公开的实施方案。类似地,出于说明的目的,已经陈述了具体的数字、材料和配置,以便提供透彻的理解。然而,可以在没有这样的具体细节的情况下实行实施方案。具有基本上相同的功能构造的部件由相同的附图标记表示,因而可以省略任何多余的描述。
已经将各种技术描述为多个单独操作,以帮助理解各种实施方案。描述的顺序不应被解释为意味着这些操作必须依赖于该顺序。实际上,这些操作不需要按照呈现的顺序执行。可以以与所描述的实施方案不同的顺序来执行所描述的操作。在另外的实施方案中,可以执行各种另外操作和/或可以省略所描述的操作。
如本文中使用的“基底”或“目标基底”一般是指根据本发明正在处理的对象。基底可以包括器件(特别是半导体或其他电子器件)的任何材料部分或结构,并且可以例如是基础基底结构(例如半导体晶片、中间掩模)或者在基础基底结构上或覆盖基础基底结构的层(例如薄膜)。因此,基底不限于任何特定的基础结构、下层或覆层、图案化或未图案化,而是预期包括任何这样的层或基础结构以及层和/或基础结构的任何组合。描述可能参照特定类型的基底,但这仅仅是为了说明的目的。
本领域技术人员还将理解,可以对以上说明的技术的操作进行许多变型,同时仍然实现本发明的相同目的。这些变化旨在被本公开内容的范围所涵盖。如此,本发明的实施方案的前述描述并非旨在限制。相反,在所附权利要求中呈现了对本发明的实施方案的任何限制。
Claims (20)
1.一种对基底进行图案化的方法,所述方法包括:
在基底的目标层上形成芯轴,所述芯轴包括至少两层材料,所述芯轴包括第一材料的底层和第二材料的顶层,其中所述第一材料的膜覆盖在所述芯轴之间的所述目标层使得所述芯轴的所述底层的顶表面相比于所述第一材料的所述膜的顶表面在高度上更高,所述目标层包括第五材料;
在所述芯轴的侧壁上形成侧壁间隔物,所述侧壁间隔物包括第三材料,所述侧壁间隔物限定彼此之间的开放空间,所述开放空间使得所述第一材料的所述膜未被覆盖;
在所述基底上沉积填充材料,所述填充材料至少部分地填充限定在所述侧壁间隔物之间的所述开放空间,所述填充材料包括第四材料,其中所述第一材料、所述第三材料和所述第四材料都在化学上彼此不同,以及其中所述第二材料和所述第四材料对于特定的蚀刻化学品具有相同的抗蚀刻性;
执行第一蚀刻工艺,所述第一蚀刻工艺蚀刻所述填充材料的未被覆盖部分以及蚀刻所述芯轴的所述顶层的未被覆盖部分;以及
执行化学机械抛光工艺,所述化学机械抛光工艺使用所述芯轴的所述底层作为平坦化停止材料层以除去所述芯轴的所述底层的顶表面上方的所述第三材料。
2.根据权利要求1所述的方法,还包括:执行第二蚀刻工艺,所述第二蚀刻工艺蚀刻所述第一材料的所述膜的未被覆盖部分直到达到所述目标层,并且所述第二蚀刻工艺部分地蚀刻所述芯轴的所述底层的未被覆盖部分,使得所述芯轴的所述底层的所述未被覆盖部分仍然覆盖所述目标层。
3.根据权利要求2所述的方法,还包括在沉积所述填充材料之后且在执行所述第一蚀刻工艺和所述第二蚀刻工艺之前在所述基底上形成第一凹凸图案,所述第一凹凸图案限定开口,所述开口露出所述基底的部分,其中所述第一蚀刻工艺和所述第二蚀刻工艺使用所述第一凹凸图案作为蚀刻掩模。
4.根据权利要求3所述的方法,还包括使用形成在所述基底上的第二凹凸图案执行第三蚀刻工艺,所述第三蚀刻工艺将所述填充材料的未被覆盖部分至少向下蚀刻至所述芯轴的所述底层的所述顶表面。
5.根据权利要求4所述的方法,还包括执行第四蚀刻工艺,所述第四蚀刻工艺蚀刻所述芯轴的所述底层的未被覆盖部分直到达到所述目标层。
6.根据权利要求5所述的方法,还包括:
除去剩余的填充材料;以及
执行第五蚀刻工艺,所述第五蚀刻工艺使用所述侧壁间隔物、剩余的芯轴和剩余的所述第一材料的膜作为蚀刻掩模以将组合图案转移至所述目标层。
7.根据权利要求1所述的方法,其中形成芯轴包括:
在所述目标层上沉积所述第一材料的层;
在所述第一材料的层上沉积所述第二材料的层;
在所述第二材料的层上形成第三凹凸图案,所述第三凹凸图案限定芯轴位置;以及
执行第五蚀刻工艺,所述第五蚀刻工艺使用所述第三凹凸图案作为蚀刻掩模,所述第五蚀刻工艺将所述第三凹凸图案转移完全穿过所述第二材料的所述未被覆盖部分以及部分穿过所述第一材料的未被覆盖部分而不完全蚀刻穿过所述第一材料使得形成所述第一材料的所述膜。
8.根据权利要求1所述的方法,其中所述化学机械抛光工艺在所述第一蚀刻工艺之后执行。
9.根据权利要求1所述的方法,其中所述化学机械抛光工艺在所述第一蚀刻工艺之前执行。
10.根据权利要求1所述的方法,还包括:执行第二蚀刻工艺,所述第二蚀刻工艺使用第二蚀刻掩模蚀刻所述芯轴的所述底层的未被覆盖部分。
11.根据权利要求1所述的方法,还包括:在形成所述芯轴之前、在形成所述侧壁间隔物之前以及在沉积所述填充材料之前,在所述基底上形成图案化硬掩模层,所述图案化硬掩模层限定蚀刻掩模,所述图案化硬掩模层设置在所述目标层上方。
12.根据权利要求11所述的方法,其中执行所述第一蚀刻工艺包括将组合图案转移到所述目标层中,所述组合图案由所述侧壁间隔物、所述芯轴和所述图案化硬掩模层限定,所述图案化硬掩模层限定横跨两个或更多个侧壁间隔物的开口。
13.根据权利要求11所述的方法,还包括:执行第二蚀刻工艺,所述第二蚀刻工艺蚀刻所述芯轴的所述底层的未被覆盖部分,其中执行所述第二蚀刻工艺包括将第二组合图案转移到所述目标层中,所述第二组合图案由所述侧壁间隔物、所述填充材料和所述图案化硬掩模层限定,所述图案化硬掩模层限定横跨两个或更多个侧壁间隔物的开口。
14.根据权利要求1所述的方法,其中所述芯轴通过以下步骤形成:在所述基底上沉积所述底层,在所述底层上沉积所述顶层,以及使用相同的蚀刻掩模图案各向异性蚀刻穿过所述顶层和所述底层;其中同时蚀刻所述顶层和所述填充材料的至少一部分,其中使用相同的蚀刻化学品来蚀刻所述第四材料和所述第二材料。
15.根据权利要求1所述的方法,其中所述第一材料、所述第三材料和所述第四材料通过相对于彼此具有不同的抗蚀刻性而都在化学上彼此不同。
16.根据权利要求15所述的方法,其中所述第一材料、所述第三材料、所述第四材料和所述第五材料通过相对于彼此具有不同的抗蚀刻性而都在化学上彼此不同。
17.根据权利要求1所述的方法,其中形成所述侧壁间隔物包括在所述芯轴的暴露侧壁上形成第一侧壁间隔物,然后在所述第一侧壁间隔物的暴露侧壁上形成第二侧壁间隔物,所述第二侧壁间隔物相对于所述第一侧壁间隔物具有不同的抗蚀刻性。
18.根据权利要求1所述的方法,其中所述芯轴包括第六材料的中间层,所述中间层设置在所述底层上方且在所述顶层下方,所述第六材料相对于所述第一材料和所述第二材料具有不同的抗蚀刻性。
19.一种对基底进行图案化的方法,所述方法包括:
在基底上形成图案化硬掩模层,所述图案化硬掩模层包括将下层的一部分掩蔽的硬掩模材料,所述图案化硬掩模层包括填充材料,所述填充材料填充所述图案化硬掩模层的剩余部分,所述填充材料相对于所述硬掩模材料具有不同的抗蚀刻性;
在所述图案化硬掩模层上形成芯轴,所述芯轴包括至少两层材料,所述芯轴包括第一材料的底层和第二材料的顶层,其中所述第一材料的膜覆盖在所述芯轴之间的目标层,使得所述芯轴的所述底层的顶表面相比于所述第一材料的所述膜的顶表面在高度上更高;
在所述芯轴的侧壁上形成侧壁间隔物,所述侧壁间隔物包括第三材料,所述侧壁间隔物限定所述侧壁间隔物的暴露侧壁之间的开放空间,所述开放空间使得所述第一材料的所述膜未被覆盖;以及
执行蚀刻工艺,所述蚀刻工艺蚀刻所述第一材料的未被覆盖部分而不完全蚀刻芯轴。
20.一种对基底进行图案化的方法,所述方法包括:
在基底的目标层上形成芯轴,所述芯轴通过以下步骤形成:在所述基底上沉积第一材料的层,以及使用芯轴蚀刻掩模来各向异性地部分蚀刻到所述第一材料的层中而不完全蚀刻穿过所述第一材料的层,产生由所述第一材料形成的芯轴,而所述第一材料仍然覆盖在所述芯轴之间的所述目标层;
在所述芯轴的侧壁上形成侧壁间隔物,所述侧壁间隔物由第三材料构成,所述侧壁间隔物限定彼此之间的开放空间,所述开放空间使得所述第一材料的部分未被覆盖以及所述芯轴的顶部未被覆盖;
在所述基底上沉积填充材料,所述填充材料填充限定在所述侧壁间隔物之间的所述开放空间,所述填充材料包括第四材料,其中所述第一材料、所述第三材料和所述第四材料对于特定的蚀刻化学品相对于彼此都具有不同的抗蚀刻性;
执行第一蚀刻工艺,所述第一蚀刻工艺使用第一蚀刻掩模并蚀刻所述填充材料的未被覆盖部分;
执行化学机械抛光工艺以除去所述芯轴的顶表面上方的所述第三材料;以及
执行第二蚀刻工艺,所述第二蚀刻工艺使用所述第一蚀刻掩模并蚀刻所述第一材料的在侧壁间隔物之间的未被覆盖部分,使得所述目标层不被覆盖,同时仅部分地蚀刻未被覆盖的芯轴。
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Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10566195B2 (en) * | 2017-08-29 | 2020-02-18 | Globalfoundries Inc. | Multiple patterning with variable space mandrel cuts |
CN109755107B (zh) * | 2017-11-07 | 2020-09-29 | 联华电子股份有限公司 | 自对准双重图案方法 |
US10446395B1 (en) | 2018-04-11 | 2019-10-15 | Globalfoundries Inc. | Self-aligned multiple patterning processes with layered mandrels |
US10777419B2 (en) * | 2018-10-28 | 2020-09-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with fin isolation and method of forming the same |
US11164772B2 (en) * | 2018-10-30 | 2021-11-02 | International Business Machines Corporation | Spacer-defined process for lithography-etch double patterning for interconnects |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7115525B2 (en) * | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Method for integrated circuit fabrication using pitch multiplication |
US7611980B2 (en) * | 2006-08-30 | 2009-11-03 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
KR100771891B1 (ko) * | 2006-11-10 | 2007-11-01 | 삼성전자주식회사 | 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법 |
US8866254B2 (en) * | 2008-02-19 | 2014-10-21 | Micron Technology, Inc. | Devices including fin transistors robust to gate shorts and methods of making the same |
US8030218B2 (en) * | 2008-03-21 | 2011-10-04 | Micron Technology, Inc. | Method for selectively modifying spacing between pitch multiplied structures |
US8492282B2 (en) * | 2008-11-24 | 2013-07-23 | Micron Technology, Inc. | Methods of forming a masking pattern for integrated circuits |
US8273634B2 (en) * | 2008-12-04 | 2012-09-25 | Micron Technology, Inc. | Methods of fabricating substrates |
US8796155B2 (en) * | 2008-12-04 | 2014-08-05 | Micron Technology, Inc. | Methods of fabricating substrates |
WO2010096363A2 (en) * | 2009-02-19 | 2010-08-26 | Arkema Inc. | Nanofabrication method |
US8486611B2 (en) | 2010-07-14 | 2013-07-16 | Micron Technology, Inc. | Semiconductor constructions and methods of forming patterns |
US8629040B2 (en) * | 2011-11-16 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for epitaxially growing active regions between STI regions |
TWI488238B (zh) * | 2012-03-29 | 2015-06-11 | Powerchip Technology Corp | 一種半導體線路製程 |
US8629048B1 (en) | 2012-07-06 | 2014-01-14 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
JP5780246B2 (ja) | 2013-01-16 | 2015-09-16 | 信越化学工業株式会社 | パターン形成方法 |
US9209076B2 (en) * | 2013-11-22 | 2015-12-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of double patterning lithography process using plurality of mandrels for integrated circuit applications |
US9136162B2 (en) * | 2013-12-05 | 2015-09-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Trench formation using horn shaped spacer |
TWI545622B (zh) * | 2014-02-23 | 2016-08-11 | 東京威力科創股份有限公司 | 藉由交叉多重圖案化層以增加圖案密度的方法 |
US9437447B2 (en) * | 2014-02-23 | 2016-09-06 | Tokyo Electron Limited | Method for patterning a substrate for planarization |
US9257529B2 (en) | 2014-03-11 | 2016-02-09 | Tokyo Electron Limited | Method of forming self-aligned contacts using a replacement metal gate process in a semiconductor device |
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