CN108352304B - 形成用于亚分辨率衬底图案化的刻蚀掩模的方法 - Google Patents

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Abstract

本文公开的技术提供了一种用于减小间距(增加间距/特征密度)以用于创建高分辨率特征并且还用于对亚分辨率特征的间距进行切割的方法。技术包括使用具有不同刻蚀特性的多种材料来选择性刻蚀特征并在指定的位置创建切口。使用一系列材料或材料线的重复图案，其提供基于不同的抗刻蚀性的选择性自对准。结合下面的转移层或记忆层，可以获得多种不同的刻蚀选择性。刻蚀掩模限定多种材料的线的哪些区域可以被刻蚀。

Description

形成用于亚分辨率衬底图案化的刻蚀掩模的方法
相关申请的交叉引用
本申请要求于2015年9月24日提交的标题为“Methods of Forming Etch Masksfor Sub-Resolution Substrate Patterning”的美国临时专利申请第62/232,005号的权益，其通过引用整体并入本文中。本申请还要求于2015年11月20日提交的标题为“Methodsof Forming Etch Masks for Sub-Resolution Substrate Patterning”的美国临时专利申请第62/258,119号的权益，其通过引用整体并入本文中。
背景技术
本公开涉及衬底处理，并且更具体地涉及包括对半导体晶片进行图案化的用于对衬底进行图案化的技术。
在光刻工艺中收缩线宽的方法历来已涉及使用较大NA的光学器件(数值孔径)、较短的曝光波长或除空气以外的界面介质(例如，水浸)。随着常规光刻工艺的分辨率已经接近理论极限，制造商已经开始转向双重图案化(DP)方法以克服光学限制。
在材料处理方法(例如，光刻)中，创建图案化的层包括向衬底的上表面施加诸如光致抗蚀剂的辐射敏感材料的薄层。这种辐射敏感材料被转换成凹凸图案(reliefpattern)，其可以用作刻蚀掩模以将图案转移到衬底上的下层中。辐射敏感材料的图案化通常涉及使用例如光刻系统曝光于通过掩模版(reticle)(和相关联的光学器件)到辐射敏感材料上的光化辐射。然后可以在该曝光之后使用显影溶剂去除辐射敏感材料的被辐射的区域(如在正性光致抗蚀剂的情况下)或未被辐射的区域(如在负性抗蚀剂的情况下)。该掩模层可以包括多个子层。
用于将辐射或光的图案曝光到衬底上的常规光刻技术具有限制曝光的特征的尺寸以及限制曝光的特征之间的间距或间隔的各种挑战。减轻曝光限制的一种常规技术是如下技术：其使用双重图案化方法以允许与当前通过常规光刻技术可以实现的相比以更小的间距对较小的特征进行图案化。
发明内容
半导体技术不断进展到更小的特征尺寸或节点，包括14纳米、7纳米、5纳米及以下的特征尺寸。制造各种元件的特征的尺寸的持续减小对用于形成特征的技术提出了越来越高的要求。“间距”的概念可以用来描述这些特征的大小。间距是两个相邻重复特征中两个相同点之间的距离。半间距则是相邻特征的相同特征之间的距离的一半。
间距减小技术被称为如通过“间距加倍(pitch doubling)”等所示例的“间距倍增(pitch multiplication)”(通常稍微有些错误但仍是常规)。间距减小技术可以将光刻的能力扩展到特征尺寸限制(光学分辨率限制)以外。也就是说，按照一定因子的常规的间距倍增(更准确地说，间距减小或间距密度倍增)涉及按照指定的因子减小目标间距。通常认为与193nm浸没式光刻一起使用的双重图案化技术是对22nm节点及更小节点进行图案化的最有前途的技术之一。值得注意的是，自对准间隔双重图案化(SADP)或自对准四重图案化(SAQP)已经被确立为间距密度加倍工艺，并且已经适用于NAND闪存器件的大批量生产。而且，重复SADP步骤两次可以获得超高分辨率，因为间距成为四倍(pitch quadrupling)。
虽然存在增加图案密度或间距密度的若干图案化技术，但是常规图案化技术经受刻蚀特征的粗糙表面或差分辨率。因此，常规技术不能提供非常小的尺寸(20nm和更小)所需的均匀性和保真度(fidelity)水平。可靠的光刻技术可以产生具有约80nm间距的特征。然而，常规的和新兴的设计规范期望制造具有小于约20nm或10nm的关键尺寸的特征。此外，使用间距密度加倍和四倍技术，可以创建亚分辨率线，但是在这些线之间进行切割或连接是具有挑战性的，尤其是因为这种切割所需的间距和尺寸远在常规光刻系统的能力以下。
本文公开的技术提供了一种用于减小间距(增加间距/特征密度)以用于创建高分辨率特征并且还用于对亚分辨率特征的间距进行切割的方法。该技术包括使用具有不同刻蚀特性的多种材料来选择性刻蚀特征并在指定的位置创建切口。因此，本文的方法提供了提供选择性自对准的一系列材料。结合下面的转移层或记忆层，可以获得五种不同的刻蚀选择性。
一个实施方式包括对衬底进行图案化的方法。该方法包括提供具有位于下层上的心轴的衬底，其中心轴包括第一材料。在心轴的暴露的侧壁上形成第一侧壁间隔件，其中第一侧壁间隔件包括第二材料。在第一侧壁间隔件的暴露(未覆盖)的侧壁上形成第二侧壁间隔件，其中第二侧壁间隔件包括第三材料。形成填充结构，该填充结构填充限定在彼此面对的第二侧壁间隔件的暴露的侧壁之间的开放空间，其中填充结构包括第四材料。心轴、第一侧壁间隔件、第二侧壁间隔件和填充结构的顶表面均未被覆盖。第一材料、第二材料、第三材料和第四材料在化学上彼此不同之处在于：可以相对于其余材料选择性地刻蚀这些材料中的一种或更多种。
当然，为了清楚起见，已经呈现了如本文所述的不同步骤的讨论顺序。通常，这些步骤可以以任何合适的顺序执行。另外，尽管本文的不同特征、技术、配置等中的每一个可以在本公开的不同地方进行讨论，但意图是每个概念可以彼此独立地或彼此组合地执行。因此，本发明可以以许多不同的方式实现和考虑。
注意，该发明内容部分没有具体说明本公开或要求保护的发明的每个实施方式和/或递增地新的方面。替代地，本发明内容仅提供了不同实施方式和相对于常规技术的相应的新颖点的初步讨论。对于本发明和实施方式的另外的细节和/或可能的观点，读者参考下面进一步讨论的本公开的具体实施方式部分和相应的附图。
附图说明
参考结合附图考虑的以下详细描述，将更完全地理解本发明的各种实施方式并且本发明的许多附带的优点将容易地变得明显。附图不一定按比例，而是将重点放在说明特征、原理和概念上。
图1至图7是根据本文公开的实施方式的示例性衬底区段的截面侧视图。
图8是根据本文公开的实施方式的示例性衬底区段的截面透视图。
图9至图13是根据本文公开的实施方式的示例性衬底区段的截面侧视图。
图14至图21是根据本文公开的实施方式的示例性衬底区段的顶视图。
图22至图24是根据本文公开的实施方式的示例性衬底区段的截面侧视图。
具体实施方式
本文公开的技术提供了用于减小间距(增加间距/特征密度)以用于创建高分辨率特征以及还用于对亚分辨率特征的间距进行切割的方法和制造结构。技术包括使用具有不同刻蚀特性的多种材料来选择性刻蚀特征并且在指定的地方创建切口或块。这可以包括创建材料的重复图案，其具有A-B-C-D-C-B-A的图案，其中半间距在40纳米以下，甚至在12纳米以下以及更小。材料的关键尺寸可以通过诸如原子层沉积的沉积厚度的类型来控制，而不是仅通过光学分辨率来控制。
一个实施方式包括对衬底进行图案化的方法。这种方法对于半导体器件和集成电路的微细加工是有用的。现在参照图1，该方法包括提供具有位于下层115上的心轴111的衬底105。心轴111包括第一材料。衬底105可以包括硅晶片。根据给定制造流程内衬底的进展，可以包括一个或更多个另外的下层和/或掩埋结构。存在可以制造心轴的许多不同的材料。材料可以包括各种氮化物、氧化物、有机物、金属以及其他常规可用材料。可以使用常规的图案化技术形成心轴111。例如，心轴111可以是自对准双重图案化或自对准四重图案化技术的结果，并且因此可以具有亚分辨率半间距。
如图3所示，第一侧壁间隔件112形成在心轴111的暴露的侧壁上。第一侧壁间隔件112包括第二材料。请注意，图3示出了形成在心轴111的竖直侧壁上的间隔件。形成第一侧壁间隔件112可以包括将第二材料保形地沉积在衬底上。图2示出了已经沉积在衬底105上的保形膜(conformal film)122。这种间隔件形成是常规已知的。例如，可以选择诸如原子层沉积(ALD)的高度保形沉积技术来沉积间隔件材料，其大致均匀地覆盖心轴111和下层115。然后可以执行间隔件开口刻蚀以完成侧壁间隔件的形成。这种间隔件开口刻蚀通常是定向刻蚀，其从心轴111的顶表面以及从沉积在心轴111的侧壁上的第二材料之间的下层115(除了心轴的侧壁上的材料覆盖下层115的地方)去除第二材料。
如图5所示，在第一侧壁间隔件112的暴露的侧壁上形成有第二侧壁间隔件113。第二侧壁间隔件113包括第三材料。请注意，图5示出了形成在第一侧壁间隔件112的竖直侧壁上的间隔件。形成第二侧壁间隔件113可以包括将第三材料保形地沉积在衬底上。图4示出了已经沉积在衬底105上的保形膜123。这种间隔件形成是常规已知的。例如，可以选择诸如原子层沉积(ALD)的高度保形沉积技术来沉积间隔件材料，其大致均匀地覆盖衬底上的现有结构，现有结构可以包括心轴111、第一侧壁间隔件112以及下层115。然后可以执行间隔件开口刻蚀以完成侧壁间隔件的形成。这种间隔件开口刻蚀通常是定向刻蚀，其从心轴111的顶表面、第一侧壁间隔件112的顶表面以及从沉积在第一侧壁间隔件112的侧壁上的第三材料之间的下层115(除了结构的竖直侧壁上的材料覆盖下层115的地方)去除第三材料。在形成第二侧壁间隔件之前，第一侧壁间隔件112的至少一部分在彼此之间限定开放空间。在一些位置，心轴半间距可以缩短，使得形成第一侧壁间隔件完全填充所选心轴对之间的空间并且因此防止在这样的位置形成第二侧壁间隔件。换言之，心轴的变化间距可以引起来自第一侧壁间隔件或第二侧壁间隔件的一些合并的间隔件。例如，在形成集成电路的电力轨方面，这种制造技术可能是有益的。
现在参照图7，然后在衬底105上形成填充结构114。填充结构114填充(在形成填充结构114之前)限定在彼此面对的第二侧壁间隔件113的暴露的侧壁之间的开放空间。填充结构114包括第四材料。填充结构114被形成为使得心轴111、第一侧壁间隔件112、第二侧壁间隔件113以及填充结构114的顶表面均未被覆盖。在形成期间的材料选择使得第一材料、第二材料、第三材料和第四材料在化学上彼此均不同。形成填充结构114可以包括在衬底上沉积第四材料的覆盖层材料(overburden material)124。图6示出了沉积在衬底105上的覆盖层材料124，其可以完全覆盖现有结构。可以使用包括旋涂沉积的用于沉积覆盖层材料124的各种沉积技术。在沉积之后，可以对覆盖层材料124进行回蚀(etch back)直到第四材料凹陷到第二侧壁间隔件113的顶表面以下。第四材料也将凹陷到第一侧壁间隔件112和心轴111的顶表面以下。
图8示出了具有来自心轴111、第一侧壁间隔件112、第二侧壁间隔件113和填充结构114的四个不同线阵列的衬底区段的透视图。在该结果中，第一材料、第二材料、第三材料和第四材料在化学上彼此不同之处在于：第一刻蚀化学品相对于其余材料选择性刻蚀第一材料，第二刻蚀化学品相对于其余材料选择性刻蚀第二材料，第三刻蚀化学品相对于其余材料选择性刻蚀第三材料，以及第四刻蚀化学品相对于其余材料选择性刻蚀第四材料。换言之，四种不同材料中的任何一种材料均可以相对于其余材料被选择性刻蚀。在其他实施方式中，第一材料、第二材料、第三材料和第四材料在化学上彼此不同之处在于：当使用预定刻蚀化学品进行刻蚀时，给定的两种材料相对于其余材料被选择性地刻蚀。在另一实施方式中，第一材料、第二材料、第三材料和第四材料在化学上彼此不同之处在于：使用预定的刻蚀化学品刻蚀衬底，相对于其余材料选择性地刻蚀给定的三种材料。在另一实施方式中，第一材料、第二材料、第三材料和第四材料中的至少两种材料在化学上与其余材料不同。因此，可以使用预定的刻蚀化学品来执行刻蚀工艺，该化学刻蚀相对于其余材料刻蚀一种或更多种选定材料。
在其他实施方式中，第一材料、第二材料、第三材料和第四材料中的两种材料是同一材料，使得第一刻蚀化学品相对于其余材料同时并且选择性地刻蚀第一材料、第二材料、第三材料和第四材料中的两种材料。因此，代替具有均不相同的材料，两种或更多种材料是同一材料并且因此固有地具有匹配的刻蚀特性。某些不同的材料可以用与刻蚀两者兼容的特定化学品类似地刻蚀，因此存在不同的方法来创建可以被同时刻蚀的特征。同一材料的材料可以是例如给定衬底上的相邻线或交替线。
现在参照图9至图13，公开了可以有利于使覆盖层材料124凹陷的可替选方法。该方法涉及当形成第一侧壁间隔件112时部分地刻蚀到下层115中。除了间隔件开口刻蚀包括部分地刻蚀到下层115中之外，图9类似于图3。注意，下层115的暴露于定向刻蚀剂的顶表面现在在心轴111的底表面以下。该凹陷的益处在图10中更明显，因为保形膜123沉积在具有相对较高侧壁的结构上。图11示出了比第一侧壁间隔件112高的第二侧壁间隔件113。因此，当沉积覆盖层材料124时(图12)，沉积在第二侧壁间隔件113之间的覆盖层材料124的量更高，这意味着在执行回蚀以形成填充结构114时的更大的高度或容差，如图13所示的那样。
可以使用各种刻蚀化学品来选择性地刻蚀四种材料中的一种或更多种。可以相对于其他类型的材料以各种选择比选择性地刻蚀特定类型的材料的刻蚀化学品(工艺气体和气体组合)是已知的。
下层115可以包括在化学上与第一材料、第二材料、第三材料和第四材料不同的第五材料。利用与其他四种材料不同的第五材料，下层可以用作用于创建复合图案以转移到其他层中的记忆层或转印层。
使用掩模层还可以辅助图案转移。图14是来自图8的示例性衬底区段的顶视图。请注意，四种不同材料的线已形成为用于另外的图案化操作。通常，衬底的至少一部分可以包括线的重复图案，其中材料类型图案为区段130中所示的A-B-C-D-C-B-A。因此，根据材料的类型，可以获得各种间隔距离。例如，在材料A或材料D的重复的实例之间，存在5个不同的材料的线。这些材料可以对应于心轴材料和填充结构材料。在材料B或材料C的重复的实例之间，通常存在不同的材料类型的一个或三个线。
可以在衬底上设置限定不覆盖第一材料、第二材料、第三材料和第四材料的开口的第一刻蚀掩模141，如图15所示的那样。注意，这种刻蚀掩模可以限定在一个方向上具有较小尺寸且可以是线性的开口。第一刻蚀掩模141和相应的开口可以由常规的光刻系统来限定。
利用第一刻蚀掩模141和第一刻蚀化学品来选择性地刻蚀第一选定材料。图16示出了这种选择性刻蚀的示例结果。请注意，材料A的未被掩盖的部分已经被去除，并且现在在这些位置处下层115可见。还要注意，在这个刻蚀步骤期间其余的材料没有被去除。图17示出了去除了第一刻蚀掩模141的这些结果。在其他实施方式中，可以使用第一刻蚀掩模和第二化学品来选择性地刻蚀第二选定材料。可替选地，可以相对于其余的一种或更多种材料选择性刻蚀一种或更多种材料。
现在参照图18，可以在衬底上创建限定不覆盖第一材料、第二材料、第三材料和第四材料的开口的第二刻蚀掩模142。然后可以利用第二刻蚀掩模和第二刻蚀化学品来相对于其余材料选择性地刻蚀一种或更多种未被掩盖的材料。图18示出了材料C的未被掩盖的部分已经被刻蚀掉。图19示出了去除了第二刻蚀掩模142的衬底区段。图20示出了通过下层转移复合图案的结果。在图21所示的非限制性示例中，材料B和D已经被保持或反转(reverse)以与转移的区段或切口组合以提供图21中所示的结构。注意，心轴的间距小于给定光刻系统的光学分辨率。例如，心轴的半间距可以小于40纳米、12纳米或甚至更小，并且本文的技术可以利用常规光刻系统在这种窄间距线之间进行切割。
其他方法可以用于需要四种材料的共面表面的应用。在这样的实施方式中，提供具有位于下层上的心轴111的衬底105包括心轴包括两种材料。心轴的下部151包括第一材料，并且心轴的上部152包括第六材料。在图22中示出了这样的示例。选择第一材料作为耐化学机械抛光的停止材料层，例如氮化物。工艺流程然后如之前在图1至图6所描述的那样继续到在衬底105上沉积覆盖层材料124的点，如图23所示的那样。此时，可以省略或部分执行回蚀。该实施方式包括以下平坦化步骤：其通过执行化学机械抛光工艺来平坦化衬底，该化学机械抛光工艺将心轴、第一侧壁间隔件、第二侧壁间隔件和填充结构平坦化至心轴的下部151的顶表面，使得心轴、第一侧壁间隔件、第二侧壁间隔件和填充结构的顶表面全部共面，如图24所示的那样。这种技术的一个优点是去除侧壁间隔件的弯曲、尖锐或成角度的表面。
另一实施方式包括半导体衬底上的图案化结构。该图案化结构包括在衬底上的具有四种不同材料的线的纳米制造结构。四种不同材料的线在衬底的至少一部分中限定了A-B-C-D-C-B-A的重复序列。每个线的顶表面均未被覆盖，并且因此可以被定向刻蚀。已经使用保形沉积、随后进行定向刻蚀将至少两种线创建为侧壁间隔件。相应材料的线具有小于16纳米的半间距间隔。四种不同材料彼此在化学上的不同之处在于：可以相对于其余材料选择性刻蚀一种或更多种材料。图8是这种图案化结构的示例实施方式的图示。这种图案化结构通常不是最终的结构，而是用于随后的图案化、根据间距切割等的使能结构。
如可以理解的，可以创建材料组合和可选材料的矩阵，以在期望的位置和长度处创建在常规光刻系统的分辨率能力以下的特征。请注意，刻蚀特征本身可以被转移到记忆层和/或目标层中，并且也可以用来反转图案。因此，可以使用五种不同的材料进行选择性刻蚀。可以使用刻蚀掩模和不同材料的不同刻蚀选择性在衬底上的各个位置选择自对准。换言之，使用已知尺寸的四种不同材料，设计师可以选择在哪里执行刻蚀，并使该刻蚀以亚分辨率尺寸进行自对准。例如，如果来自光致抗蚀剂材料的给定接触图案相对较大并且跨越多种材料，则接触将仅在该接触图案开口内的一种材料处被刻蚀。
本文中的技术可用于提供基座化的配色方案(pedestalized color scheme)，即具有不同刻蚀选择性的材料。从本身可以是亚分辨率多重图案化的产品的心轴开始，心轴用间隔件(保形材料)双重包覆，并且其余空间用第四种材料填充。然后通过SADP/SAQP以及ALD技术来控制切割长度，可以将切割长度控制为相对于光刻分辨率显著更小的尺寸。例如，SADP/SAQP技术可以将光学设置的分辨率图案减小到开始尺寸的八分之一或十六分之一，并且间隔件沉积技术可以由纳米或更小尺寸来控制。通常，根据间距切割非常困难。常规的光刻系统可以制作约42纳米的切口。然而，通过本文的技术，可以随意地在任何位置放置或切割接触。这种图案化技术还使得可以跨越颜色进行间距分割。在一些区域，材料之间可能存在一个完整的半间距，而在其他区域，例如在心轴之间存在相对大量的自对准。此外，通过选择五种颜色材料中的其中两种材料彼此相邻的两种或更多种，可以执行非间距(off-pitch)或混合尺寸刻蚀，如可以在图21中看到的那样。因此，可以用本文的技术按照各种间距倍数制作切口或块。
在前面的描述中，已经阐述了具体的细节，例如处理系统的特定几何形状以及其中使用的各种部件和工艺的描述。然而，应当理解，本文中的技术可以在偏离这些具体细节的其他实施方式中实施，并且这些细节用于说明目的而不是限制目的。已经参照附图描述了本文公开的实施方式。类似地，出于说明的目的，已经阐述了具体的数字、材料和配置，以便提供透彻的理解。然而，可以在没有这些具体细节的情况下实施实施方式。具有基本上相同的功能构造的部件由相同的附图标记表示，并且因此可以省略任何冗余的描述。
已经将各种技术描述为多个离散操作以帮助理解各种实施方式。描述的顺序不应被解释为暗示这些操作必然顺序相关。实际上，这些操作不需要按照呈现的顺序执行。所描述的操作可以以与所描述的实施方式不同的顺序执行。在另外的实施方式中可以执行各种另外的操作和/或可以省略所描述的操作。
本文使用的“衬底”或“目标衬底”通常指根据本发明正在处理的对象。衬底可以包括器件、特别是半导体器件或其他电子器件的任何材料部分或结构，并且例如可以是诸如半导体晶片的基础衬底结构、掩模版或者基础衬底结构上的层或覆盖在基础衬底结构上的层，诸如薄膜。因此，衬底不限于图案化或未图案化的任何特定的基础结构、下层或上覆层，而是考虑包括任何这样的层或基础结构以及层和/或基础结构的任意组合。该描述可以参考特定类型的衬底，但是这仅仅是为了说明的目的。
本领域技术人员还将理解，在仍然实现本发明的相同目标的情况下，可以对上述技术的操作做出许多变化。这些变化旨在被本公开的范围所涵盖。因此，本发明的实施方式的前述描述不意图是限制性的。而是，在所附权利要求中呈现了对本发明的实施方式的任何限制。

Claims (19)

1.一种对衬底进行图案化的方法，所述方法包括：
提供具有位于下层上的心轴的衬底，所述心轴包括第一材料；
在所述心轴的暴露的侧壁上形成第一侧壁间隔件，所述第一侧壁间隔件包括第二材料；
在所述第一侧壁间隔件的暴露的侧壁上形成第二侧壁间隔件，所述第二侧壁间隔件包括第三材料；
形成填充结构，所述填充结构填充限定在彼此面对的所述第二侧壁间隔件的暴露的侧壁之间的开放空间，所述填充结构包括第四材料，其中，所述心轴、所述第一侧壁间隔件、所述第二侧壁间隔件和所述填充结构的顶表面均未被覆盖，并且其中，所述第一材料、所述第二材料、所述第三材料和所述第四材料彼此在化学上均不同；
在所述衬底上提供第一刻蚀掩模，所述第一刻蚀掩模限定不覆盖所述第一材料、所述第二材料、所述第三材料和所述第四材料的开口；以及
利用所述第一刻蚀掩模和第一刻蚀化学品选择性刻蚀第一选定材料。
2.根据权利要求1所述的方法，其中，所述第一材料、所述第二材料、所述第三材料和所述第四材料彼此在化学上的不同之处在于：第一刻蚀化学品相对于其余材料选择性刻蚀所述第一材料，第二刻蚀化学品相对于其余材料选择性刻蚀所述第二材料，第三刻蚀化学品相对于其余材料选择性刻蚀所述第三材料，以及第四刻蚀化学品相对于其余材料选择性刻蚀所述第四材料。
3.根据权利要求1所述的方法，其中，所述第一材料、所述第二材料、所述第三材料和所述第四材料彼此在化学上的不同之处在于：当使用预定刻蚀化学品进行刻蚀时，相对于其余材料选择性刻蚀给定的两种材料。
4.根据权利要求1所述的方法，其中，所述第一材料、所述第二材料、所述第三材料和所述第四材料彼此在化学上的不同之处在于：使用预定的刻蚀化学品刻蚀所述衬底时，相对于其余材料选择性地刻蚀给定的三种材料。
5.根据权利要求1所述的方法，其中，所述第一材料、所述第二材料、所述第三材料和所述第四材料中的两者是同一材料，使得第一刻蚀化学品相对于其余材料同时选择性刻蚀所述第一材料、所述第二材料、所述第三材料和所述第四材料中的两者。
6.根据权利要求1所述的方法，还包括使用预定的刻蚀化学品执行刻蚀工艺，所述预定的刻蚀化学品相对于其余材料选择性地刻蚀一种或更多种选定材料。
7.根据权利要求1所述的方法，其中，所述下层包括在化学上与所述第一材料、所述第二材料、所述第三材料和所述第四材料不同的第五材料。
8.根据权利要求1所述的方法，还包括：
利用所述第一刻蚀掩模和第二化学品选择性刻蚀第二选定材料。
9.根据权利要求1所述的方法，其中，在形成所述第二侧壁间隔件之前，所述第一侧壁间隔件中的至少一部分在彼此之间限定开放空间。
10.根据权利要求1所述的方法，其中，所述心轴的间距小于给定光刻系统的光学分辨率。
11.根据权利要求1所述的方法，其中，所述心轴的半间距间隔小于16纳米。
12.根据权利要求1所述的方法，其中，形成所述第二侧壁间隔件包括在所述衬底上保形地沉积所述第三材料，以及
执行间隔件开口刻蚀，所述间隔件开口刻蚀从所述心轴的顶表面以及从沉积在所述第一侧壁间隔件的侧壁上的所述第一材料之间的所述下层去除所述第三材料。
13.根据权利要求1所述的方法，其中，形成填充在所述第二侧壁间隔件的暴露的侧壁之间限定的开放空间的所述填充结构包括：
在所述衬底上沉积所述第四材料的覆盖层；以及
对所述第四材料进行回蚀，直到所述第四材料凹陷到所述第二侧壁间隔件的顶表面以下。
14.一种对衬底进行图案化的方法，所述方法包括：
提供具有位于下层上的心轴的衬底，其中，提供具有位于所述下层上的所述心轴的所述衬底包括：所述心轴包括两种材料；所述心轴的下部包括第一材料；以及所述心轴的上部包括第六材料，其中，所述第一材料被选择为耐化学机械抛光的停止材料层；
在所述心轴的暴露的侧壁上形成第一侧壁间隔件，所述第一侧壁间隔件包括第二材料；
在所述第一侧壁间隔件的暴露的侧壁上形成第二侧壁间隔件，所述第二侧壁间隔件包括第三材料；以及
形成填充结构，所述填充结构填充限定在彼此面对的所述第二侧壁间隔件的暴露的侧壁之间的开放空间，所述填充结构包括第四材料，其中，所述心轴、所述第一侧壁间隔件、所述第二侧壁间隔件和所述填充结构的顶表面均未被覆盖，并且其中，所述第一材料、所述第二材料、所述第三材料和所述第四材料中的至少两种材料在化学上不同于其余材料。
15.根据权利要求14所述的方法，还包括通过执行化学机械抛光工艺来平坦化所述衬底，所述化学机械抛光工艺使所述心轴、所述第一侧壁间隔件、所述第二侧壁间隔件和所述填充结构平坦化至所述心轴的下部的顶表面，使得所述心轴、所述第一侧壁间隔件、所述第二侧壁间隔件和所述填充结构的顶表面均共面。
16.一种对衬底进行图案化的方法，所述方法包括：
提供具有位于下层上的心轴的衬底，所述心轴包括第一材料；
在所述心轴的暴露的侧壁上形成第一侧壁间隔件，所述第一侧壁间隔件包括第二材料，其中，形成所述第一侧壁间隔件包括在所述衬底上保形地沉积所述第二材料，以及执行间隔件开口刻蚀，所述间隔件开口刻蚀从所述心轴的顶表面以及从沉积在所述心轴的侧壁上的所述第二材料之间的所述下层去除所述第二材料，其中，执行所述间隔件刻蚀包括部分地刻蚀到所述下层中；
在所述第一侧壁间隔件的暴露的侧壁上形成第二侧壁间隔件，所述第二侧壁间隔件包括第三材料；以及
形成填充结构，所述填充结构填充限定在彼此面对的所述第二侧壁间隔件的暴露的侧壁之间的开放空间，所述填充结构包括第四材料，其中，所述心轴、所述第一侧壁间隔件、所述第二侧壁间隔件和所述填充结构的顶表面均未被覆盖，并且其中，所述第一材料、所述第二材料、所述第三材料和所述第四材料中的至少两种材料在化学上不同于其余材料。
17.一种对衬底进行图案化的方法，所述方法包括：
提供具有位于下层上的心轴的衬底，所述心轴包括第一材料；
在所述心轴的暴露的侧壁上形成第一侧壁间隔件，所述第一侧壁间隔件包括第二材料；
在所述第一侧壁间隔件的暴露的侧壁上形成第二侧壁间隔件，所述第二侧壁间隔件包括第三材料；
形成填充结构，所述填充结构填充限定在彼此面对的所述第二侧壁间隔件的暴露的侧壁之间的开放空间，所述填充结构包括第四材料，其中，所述心轴、所述第一侧壁间隔件、所述第二侧壁间隔件和所述填充结构的顶表面均未被覆盖，并且其中，所述第一材料、所述第二材料、所述第三材料和所述第四材料中的至少两种材料在化学上不同于其余材料；
在所述衬底上提供第一刻蚀掩模，所述第一刻蚀掩模限定不覆盖所述第一材料、所述第二材料、所述第三材料和所述第四材料的开口；以及
利用所述第一刻蚀掩模和第一刻蚀化学品来相对于其余材料选择性刻蚀一种或更多种材料。
18.根据权利要求17所述的方法，还包括：
去除所述第一刻蚀掩模；
在所述衬底上提供第二刻蚀掩模，所述第二刻蚀掩模限定不覆盖所述第一材料、所述第二材料、所述第三材料和所述第四材料的开口；以及
利用所述第二刻蚀掩模和第二刻蚀化学品相对于其余材料选择性刻蚀一种或更多种材料。
19.一种半导体衬底上的图案化结构，所述图案化结构包括：
在衬底上的具有四种不同材料的线的纳米制造结构，所述四种不同材料的线在所述衬底的至少一部分中限定A-B-C-D-C-B-A的重复序列，每个线的顶表面均未被覆盖，已经使用心轴上的保形沉积、随后进行定向刻蚀来将所述四种不同材料的线中的至少两者创建为侧壁间隔件，至少一种线被形成为填充结构，其中，所述心轴具有小于16纳米的半间距间隔，并且其中，所述四种不同材料的线彼此在化学上的不同之处在于：能够相对于其余材料选择性地刻蚀一种或更多种材料。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
CN108701588B (zh) * 2016-01-29 2023-03-14 东京毅力科创株式会社 用于形成存储器鳍片图案的方法和系统
US9991156B2 (en) 2016-06-03 2018-06-05 International Business Machines Corporation Self-aligned quadruple patterning (SAQP) for routing layouts including multi-track jogs
US10629435B2 (en) 2016-07-29 2020-04-21 Lam Research Corporation Doped ALD films for semiconductor patterning applications
US10002762B2 (en) * 2016-09-09 2018-06-19 International Business Machines Corporation Multi-angled deposition and masking for custom spacer trim and selected spacer removal
US9911619B1 (en) * 2016-10-12 2018-03-06 Globalfoundries Inc. Fin cut with alternating two color fin hardmask
US10454029B2 (en) 2016-11-11 2019-10-22 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US10832908B2 (en) * 2016-11-11 2020-11-10 Lam Research Corporation Self-aligned multi-patterning process flow with ALD gapfill spacer mask
US10388644B2 (en) 2016-11-29 2019-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing conductors and semiconductor device which includes conductors
US9881794B1 (en) 2016-11-29 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor methods and devices
CN117219572A (zh) * 2016-12-23 2023-12-12 英特尔公司 高级光刻和自组装装置
US9934970B1 (en) * 2017-01-11 2018-04-03 International Business Machines Corporation Self aligned pattern formation post spacer etchback in tight pitch configurations
US10217633B2 (en) * 2017-03-13 2019-02-26 Globalfoundries Inc. Substantially defect-free polysilicon gate arrays
CN108735585B (zh) * 2017-04-17 2019-06-28 联华电子股份有限公司 掩模图案的制作方法
US10304728B2 (en) * 2017-05-01 2019-05-28 Advanced Micro Devices, Inc. Double spacer immersion lithography triple patterning flow and method
US20180323061A1 (en) * 2017-05-03 2018-11-08 Tokyo Electron Limited Self-Aligned Triple Patterning Process Utilizing Organic Spacers
CN109216163A (zh) * 2017-06-29 2019-01-15 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
US10147611B1 (en) * 2017-08-28 2018-12-04 Nanya Technology Corporation Method for preparing semiconductor structures
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
CN109545684B (zh) * 2017-09-22 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10340364B2 (en) 2017-11-14 2019-07-02 International Business Machines Corporation H-shaped VFET with increased current drivability
US10566207B2 (en) * 2017-12-27 2020-02-18 Samsung Electronics Co., Ltd. Semiconductor manufacturing methods for patterning line patterns to have reduced length variation
KR20200118504A (ko) 2018-03-02 2020-10-15 램 리써치 코포레이션 가수분해를 사용한 선택적인 증착
US10395926B1 (en) * 2018-04-17 2019-08-27 Globalfoundries Inc. Multiple patterning with mandrel cuts formed using a block mask
JP2019204815A (ja) * 2018-05-21 2019-11-28 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US10643846B2 (en) 2018-06-28 2020-05-05 Lam Research Corporation Selective growth of metal-containing hardmask thin films
US10763118B2 (en) * 2018-07-11 2020-09-01 International Business Machines Corporation Cyclic selective deposition for tight pitch patterning
US10910381B2 (en) 2018-08-01 2021-02-02 Applied Materials, Inc. Multicolor approach to DRAM STI active cut patterning
CN110911272A (zh) * 2018-09-17 2020-03-24 长鑫存储技术有限公司 在半导体器件中形成微图案的方法
US11164772B2 (en) 2018-10-30 2021-11-02 International Business Machines Corporation Spacer-defined process for lithography-etch double patterning for interconnects
EP3660890B1 (en) 2018-11-27 2021-08-11 IMEC vzw A method for forming an interconnection structure
CN111370309B (zh) * 2018-12-26 2023-12-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111640655B (zh) * 2019-03-01 2023-04-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10943816B2 (en) 2019-04-03 2021-03-09 International Business Machines Corporation Mask removal for tight-pitched nanostructures
US11315787B2 (en) * 2019-04-17 2022-04-26 Applied Materials, Inc. Multiple spacer patterning schemes
CN112017970B (zh) * 2020-07-24 2022-09-20 中国科学院微电子研究所 自对准金属层的制造方法、半导体器件及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080034234A (ko) * 2006-10-16 2008-04-21 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
WO2008150673A1 (en) * 2007-06-04 2008-12-11 Micron Technology, Inc. Pitch multiplication using self-assembling materials
CN101512726A (zh) * 2006-09-14 2009-08-19 美光科技公司 高效的间距倍增工艺
CN103943468A (zh) * 2014-05-08 2014-07-23 上海华力微电子有限公司 一种图形自对准形成方法
US8871651B1 (en) * 2013-07-12 2014-10-28 Globalfoundries Inc. Mask formation processing

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5223083A (en) 1992-01-23 1993-06-29 Micron Technology, Inc. Process for etching a semiconductor device using an improved protective etching mask
JP2827882B2 (ja) * 1994-02-24 1998-11-25 日本電気株式会社 半導体装置の製造方法
US6632741B1 (en) * 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US7190007B2 (en) 2004-08-05 2007-03-13 International Business Machines Corporation Isolated fully depleted silicon-on-insulator regions by selective etch
US7560390B2 (en) * 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7696101B2 (en) * 2005-11-01 2010-04-13 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
KR101348280B1 (ko) * 2007-07-06 2014-01-10 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
US8852851B2 (en) * 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7611980B2 (en) * 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US8907456B2 (en) * 2007-03-21 2014-12-09 Olambda, Inc. Multi-material hard mask or prepatterned layer for use with multi-patterning photolithography
US7994495B2 (en) * 2008-01-16 2011-08-09 Xerox Corporation Organic thin film transistors
JP2010080625A (ja) * 2008-09-25 2010-04-08 Toshiba Corp マスクパターンの形成方法および半導体装置の製造方法
JP4825891B2 (ja) * 2009-03-31 2011-11-30 株式会社東芝 半導体装置の製造方法およびテンプレート
KR101732936B1 (ko) * 2011-02-14 2017-05-08 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
CN102693898B (zh) * 2011-03-21 2016-02-24 华邦电子股份有限公司 缩小间距的方法
JP2013161987A (ja) * 2012-02-06 2013-08-19 Toshiba Corp パターン形成方法
US9034197B2 (en) * 2012-09-13 2015-05-19 HGST Netherlands B.V. Method for separately processing regions on a patterned medium
US9153477B2 (en) * 2012-09-28 2015-10-06 Intel Corporation Directed self assembly of block copolymers to form vias aligned with interconnects
CN103715068A (zh) * 2012-09-29 2014-04-09 中芯国际集成电路制造(上海)有限公司 半导体精细图案的形成方法
US9041217B1 (en) * 2013-12-18 2015-05-26 Intel Corporation Self-aligned via patterning with multi-colored photobuckets for back end of line (BEOL) interconnects
US9209077B2 (en) * 2013-12-20 2015-12-08 Intel Corporation Diagonal hardmasks for improved overlay in fabricating back end of line (BEOL) interconnects
KR102176758B1 (ko) * 2014-02-10 2020-11-10 에스케이하이닉스 주식회사 블록 코폴리머를 이용한 패턴 형성을 위한 구조 및 패턴 형성 방법
US9240329B2 (en) 2014-02-23 2016-01-19 Tokyo Electron Limited Method for multiplying pattern density by crossing multiple patterned layers

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101512726A (zh) * 2006-09-14 2009-08-19 美光科技公司 高效的间距倍增工艺
KR20080034234A (ko) * 2006-10-16 2008-04-21 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
WO2008150673A1 (en) * 2007-06-04 2008-12-11 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8871651B1 (en) * 2013-07-12 2014-10-28 Globalfoundries Inc. Mask formation processing
CN103943468A (zh) * 2014-05-08 2014-07-23 上海华力微电子有限公司 一种图形自对准形成方法

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