TWI622861B - 次解析度基板圖案化所用之蝕刻遮罩的形成方法 - Google Patents
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Abstract
本文所揭技術提供了用以產生高解析度特徵部之間距縮小與亦用以切割次解析度特徵部之間距的方法。技術包括使用具有不同蝕刻特性之多重材料以選擇性地蝕刻特徵部並在指定之處產生切割或阻擋。在底層上形成交替材料的圖案。蝕刻遮罩定位在交替材料的圖案上。交替材料之一或更多者可相對於其它材料優先移除以露出底層的一部分。蝕刻遮罩與剩餘的交替材料線一起形成定義次解析度特徵部之組合蝕刻遮罩。
Description
本揭露內容關於基板處理,且尤其關於包括圖案化半導體晶圓之圖案化基板的技術。
本專利申請案主張於2015年11月20日提出申請並題為「Methods of Forming Etch Masks for Sub-Resolution Substrate Patterning」之美國臨時專利申請案第62/258,119號之優先權,其整體以參考文獻合併於此。本專利申請案亦主張於2015年9月24日提出申請並題為「Methods of Forming Etch Masks for Sub-Resolution Substrate Patterning」之美國臨時專利申請案第62/232,005號之優先權,其整體以參考文獻合併於此。
微影製程中縮小線寬的方法在歷史上涉及使用較大NA的光學(數值孔徑)、較短的曝光波長、或不同於空氣之界面介質(例如,水浸式)。因習知微影製程之解析度已接近理論極限,故製造商開始轉向雙重圖案化(DP)方法以克服光學限制。
在材料處理方法(如微影)中,產生圖案化層包含將輻射敏感材料(如光阻)的薄層施加至基板的上表面。 將輻射敏感材料轉變成可用作為蝕刻遮罩以將圖案移轉至基板底層中之起伏圖案。輻射敏感材料的圖案化通常涉及使用例如微影系統,透過初縮遮罩(及相關光學元件)使光化輻射照射至輻射敏感材料上。 隨後,可接續此曝光而使用顯影溶劑移除輻射敏感材料之照射區(如在正型光阻的情形下)或未照射區域(如在負型光阻的情形下)。此遮罩層可包含多重子層。
用以將輻射或光的圖案照射至基板上之習知微影技術具有各種挑戰,其限制受曝特徵部的尺寸並限制曝光特徵部之間的間距或間隔。減輕曝光限制之一習知技術為:使用雙重圖案化方法以容許在比目前使用習知微影技術之可行間距更小的情形下而圖案化更小的特徵部。
半導體技術不斷地發展至更小的特徵部尺寸或節點(包括14奈米、7nm、5nm及以下的特徵部尺寸)。在自其製造各種元件之特徵部尺寸上之持續減小於用以形成特徵部之技術上提出不斷增加的需求。「間距」的概念可用以描述這些特徵部的尺寸。間距為兩相鄰重複特徵部中之兩相同點之間的距離。因此,半間距為相鄰特徵部之相同特徵之間一半的距離。
間距縮小技術(通常有些錯誤但經常地)被稱為「間距倍增」(例如「間距倍增」等)。間距縮小技術可使微影技術的能力擴展超過特徵部尺寸限制(光學解析度限制)。亦即,藉由某些因子之習知間距倍增(更準確地,間距減小或間距密度倍增)涉及藉由特定因子使目標間距縮小。通常認為使用193nm浸潤式微影之雙重圖案化技術係圖案化22nm節點以下之最具前景的技術之一。值得注意,自對準間隔件雙重圖案化(SADP)、或自對準四重圖案化(SAQP)已建立為間距密度加倍製程,且已適用於NAND快閃記憶體裝置之大量製造。再者,可獲得超細解析度以重複SADP步驟兩次作成間距四倍化。
雖有存在數種圖案化技術以增加圖案密度或間距密度,然習知圖案化技術遭遇受蝕特徵部之不佳的解析度或粗糙的表面困擾。因此,習知技術對於非常小的尺寸(20nm以下)無法提供所期望之均勻性與保真度的水準。可靠的微影技術可產生具有約80nm間距的特徵部。然而,習知與新興的設計規格期望製造具有小於約20nm或10nm之臨界尺寸的特徵部。再者,在使用間距密度加倍與四倍化技術的情形下可產生次解析度的線,但在這些線之間進行切割或連接係具挑戰性的,特別當這樣的切割所需之間距與尺寸遠低於習知微影系統的能力。
本文所揭技術提供了用以產生高解析度特徵部之間距縮小與亦用以切割次解析度特徵部之間距的方法。本文技術包括定位在基板上具有不同蝕刻特性之材料的多重線(多重鄰近材料)。隨後在材料的多重線上形成蝕刻遮罩以隔離那些材料的一部分而選擇性地蝕刻特徵部並在期望之處產生切割或阻擋。多種材料可為交替的次解析度線的圖案,且每一線可相對於其他線而優先地蝕刻。與一或更多蝕刻線結合之蝕刻遮罩提供定義次解析度特徵部之組合蝕刻遮罩。因此,本文方法提出提供選擇性自對準(如用以阻擋或切割)之材料序列。在與底下的移轉層或記憶層結合,可使用許多不同的蝕刻選擇性。
一實施例包括圖案化基板的方法。多線層形成在底層之上或上。多線層包括具有兩或更多不同材料之交替線圖案的區域。每一線具有水平厚度、垂直高度、並延伸橫跨底層。交替線圖案之每一線在多線層之頂端面上露出,且垂直延伸至多線層的底部面。兩或更多不同材料之至少兩者藉由具有相對於彼此之不同蝕刻抗性而在化學上彼此不同。在多線層上形成圖案化遮罩層。圖案化遮罩層包括遮蔽多線層的一部分的遮罩材料。選擇性地移除兩或更多不同材料之至少一者導致底層之一部分露出。
當然,如本文所述之不同步驟的討論次序已為清楚之目的呈現。 一般而言,這些步驟可依任何合適的次序執行。此外,雖本文不同特徵部、技術、構造等之任一者可在本揭露內容的不同地方討論,然欲使概念之任一者可彼此獨立或相互組合地執行。因此,本發明可以許多不同方式實施與查看。
應注意本發明內容部分並無指定本揭露內容或主張的發明之每一實施例及/或漸增的新穎實施態樣。取而代之,本發明內容僅提供不同實施例及相對應之勝過習知技術之新穎性重點的初步討論。對於本發明與實施例的附加細節及/或可行觀點,將導引讀者至以下進一步討論之本揭露內容的實施方式部分與對應圖式。
本文所揭技術提供用以產生高解析度特徵部之間距減小(增加間距/特徵密度)及亦用以在次解析度特徵部之間距切割的方法與製造結構。技術包括使用具有不同蝕刻特性之多重材料以選擇性地蝕刻特徵部並在規定之處產生切割或阻擋。在底層上形成交替材料的圖案。 蝕刻遮罩定位在交替材料的圖案上。交替材料之一或更多者可相對於其它材料優先移除以露出底層的一部分。 蝕刻遮罩與剩餘的交替材料線一起形成定義次解析度特徵部之組合蝕刻遮罩。可在底層上形成材料之各種圖案,且圖案可包括二、三、四、五或更多不同材料。圖案可包括具有40奈米以下、且甚至低於12奈米以下之半間距。材料之臨界尺寸可藉由沉積厚度的類型而控制(像是使用原子層沉積),而非僅藉由光學解析度控制。
一實施例包括圖案化基板的方法。這樣的方法對半導體元件與積體電路之微加工是有助益的。現參照圖1A、1B、1C、1D、2A、與2B,在底層135之上或上形成多線層。多線層可直接形成在底層上、或在任何中間層、或界面膜、或平坦化層上,例如在抗反射塗層(ARC)層上。多線層包括具有二或更多不同材料之交替線的圖案的區域。在一些實施例中,交替線可實質上覆蓋基板之整個表面,但在其他替代實施例中僅特定區域具有交替線的圖案。每一線具有水平厚度、垂直高度、及橫跨底層的延伸。應注意交替線可包括直線、曲線、軌道路徑等。交替線之另一範例為具有每一環為曲線之一組同心圓。交替線圖案之每一線在多線層之頂端面上露出,且垂直延伸至多線層的底部面。換言之,因,材料線與材料的垂直堆疊不同為橫跨基板表面水平交替,故特定材料之每一線可受到非等向性蝕刻至多線層的底部面,因而露出底層。二或更多不同材料之至少二者藉由具有相對彼此不同的蝕刻抗性而在化學上彼此不同。
具有彼此不同之蝕刻抗性(如本文所用)意味存在至少一蝕刻劑(或蝕刻劑組合),其以比其它(複數)材料更大的速率蝕刻給定之一材料。應注意可存在以相同速率蝕刻二或更多給定材料之特定蝕刻劑,但存在相對其它(複數)材料更快地蝕刻所含材料之至少一蝕刻劑。相對於另一材料而蝕刻一材料可包括在不實質蝕刻其他材料的情形下蝕刻一材料,或在比其他材料實質更大速率下(如具有3:1、4:1、10:1等之蝕刻速率比)蝕刻一材料。對於具有不同蝕刻抗性之兩種材料而言,此通常代表該兩種材料在化學上彼此不同(例如藉由包括特定原子元素或原子元素的排列)。除了兩材料之一者包括摻雜劑之外,大部分相同之兩材料仍可具有不同的蝕刻抗性。再者,具有相同原子元素但為不同分子或晶體結構之材料亦可提供蝕刻抗性差異。
圖1A、1B、1C、與1D說明形成特定多線層之範例性結果。例如, 圖1A與1B顯示具有於其上形成之材料的三線的側視橫剖面基板段。標記不同的材料為A、B、與C。應注意括號151顯示交替線之特定圖案段。此圖案遵循A-B-C-B的序列,隨後重複該序列。因此,此圖案可以A-B-C-B-A-B-C-B-A-B-C-B-A諸如此類的順序繼續。應注意在此特定的多線層中,材料A可藉由在材料A之兩側上具有材料B的線隔離,避免與材料C接觸。在其他實施例中,可變化給定材料之半間距,使得材料C可不存在於一些區域中、或在其他區域中較大。圖2A與2B顯示此基板段的俯視圖。應注意,來自多線層150之每一不同材料為露出的或可進入的(從頂視圖)。
圖1C顯示:因僅存在彼此交替(如括號152所示)之兩種材料(A和B),故具有交替線之不同圖案的多線層150。圖1D顯示具有四種材料的交替線之不同圖案的多線層150。括號153標記可重複之此範例性圖案的段。例如,重複線的交替圖案可具有A-B-C-D-C-B-A-B-C-D-C-B-A的序列,其可連續成或具有一些有間距變化的區域。在使用這些不同材料之二或更多線的交替線圖案的多線層之任何者的情形下,蝕刻遮罩可用以隔離多線層之特定區域,以選擇性移除這些材料之一或更多者而修飾組合蝕刻遮罩(添加至蝕刻遮罩或從蝕刻遮罩減去之任一者作成聚集蝕刻遮罩),如隨後將描述。
現參照圖3A、3B、4A、與4B,圖案化遮罩層140在基板105上形成。圖案化遮罩層包括遮蔽多線層150的一部分的遮罩材料141。應注意任何習知遮罩材料與圖案形成製程可用以形成圖案化遮罩層140。例如,圖案化遮罩層140可微影圖案化,或者可以為給定間距倍增製程的結果。遮罩材料141可包括有機材料與光阻、無機材料及含金屬的材料、有機金屬等。在一範例中,遮罩層材料藉由像是旋塗式沉積、化學氣相沉積等沉積在多線層150上。隨後圖案化與蝕刻遮罩材料以移除遮罩材料的一部分,因而在基板105上產生遮罩材料之起伏圖案。
給定遮罩材料可沉積成相對薄層或相對較厚的層。圖3A為貫穿圖4A中央部分之側視橫剖面圖。相對應之圖3B與4B顯示圖案化遮罩層140之不同圖案/構造,其中遮罩材料141為定義開口的平面高台,亦即,圍繞平面高台的區域為開口。 在圖式中顯示兩種類型的起伏圖案以說明來自不同材料排列之不同所得圖案(以下將顯而易見)。
在一些實施例中,圖案化遮罩層140可包括多重獨立遮罩層,該多重獨立遮罩層包含個別地圖案化的層。例如,在遮罩層形成期間可執行一些微影蝕刻操作。因此,遮罩層本身可包括多重遮罩圖案或膜,或可建立其為分解圖案形成技術的結果。
在多線層上形成圖案化遮罩層之後,可選擇性地移除二或更多不同材料之至少一者,導致底層135的一部分露出。可藉由如濕式蝕刻、乾式(電漿)蝕刻、灰化等之各種材料移除製程之任一者而執行選擇性移除。圖5A顯示這樣的選擇性移除的範例。在圖5A中,材料B已透過圖案化遮罩層140中的開口移除(如藉由定向蝕刻)。材料C與A保留為圖案化遮罩層140的一部分。在圖6A中,從俯視圖,底層135的部分露出。應注意:在圖6A中,圖案化遮罩層140的開口藉由材料A與C的線縮小或限制,當多線層150與圖案化遮罩層140結合以形成組合蝕刻遮罩時,留下兩相對較小的開口。
圖5B與6B顯示不同範例。在圖5B中,已移除材料A與B(如藉由定向蝕刻)。在一些實施例中,可一個接一個地移除材料A與B(如藉由使用不同的蝕刻化學)。在其他實施例中,可同時移除材料A與B,而留下材料A的線(其不被圖案化蝕刻遮罩阻擋)。本文材料的線可使用配置以在相同速率下蝕刻兩材料之蝕刻劑(製程氣體混合物)同時移除。在一些實施例中,正移除的兩材料可具有相同的化學組成以促進同時移除。應注意:在圖5B和6B中,在僅材料C保留的情形下,材料C添加至遮罩材料141,且此組合圖案在此特定基板段範例中實質上形成具有「H」形狀之蝕刻遮罩。可理解,存在多重不同選擇用以添加或移除材料,以形成具有定位在材料線上之給定圖案化遮罩層的組合蝕刻遮罩。
例如,在其他實施例中,二或更多不同材料包括三或更多不同材料。那麼,選擇性地移除二或更多不同材料之至少一者可包括選擇性地移除三或更多不同材料中兩者,導致圖案化遮罩層之對應部分露出。在另一實施例中,二或更多不同材料包括四或更多不同材料。那麼,選擇性地移除二或更多不同材料之至少一者包括選擇性地移除四或更多不同材料之兩者,導致圖案化遮罩層的對應部分露出。
在一些實施例中,二或更多不同材料之交替線圖案包括A-B-A-B的重複序列,其中材料A與材料B具有相對彼此不同的蝕刻抗性。在其他實施例中,二或更多不同材料之交替線圖案包括A-B-C-B-A-B-C-B的重複序列,其中材料A與材料B具有相對彼此不同的蝕刻抗性。例如,材料C可具有相對於材料A與材料B不同的蝕刻抗性。在另一實施例中,二或更多不同材料之交替線圖案包括A-B-C-D-C-B-A-B-C-D-C-B的重複序列,其中材料A、B、C、與D之至少二者具有相對彼此不同的蝕刻抗性。
各種不同製造技術可用以形成多線層。例如,可提供具有定位在底層上心軸的基板,其中心軸由第一材料構成。第一側壁間隔件隨後於心軸暴露的側壁上形成。第一側壁間隔件由第二材料構成。第二側壁間隔件於第一側壁間隔件暴露的側壁上形成。第二側壁間隔件由第三材料構成。隨後形成填充結構,其填充由彼此面對之第二側壁間隔件暴露的側壁之間所定義的開放空間。填充結構由第四材料構成。心軸、第一側壁間隔件、第二側壁間隔件、與填充結構的頂端面皆露出(暴露)。第一材料、第二材料、第三材料、與第四材料之至少兩材料在化學上彼此不同。
在另一實施例中,可提供具有定位在底層上心軸的基板,心軸由第一材料構成。第一側壁間隔件隨後在心軸暴露的側壁上形成。第一側壁間隔件由第二材料構成。隨後形成填充結構,其填充由彼此面對之第一側壁間隔件暴露的側壁之間所定義的開放空間。填充結構由第四材料構成。心軸、第一側壁間隔件、與填充結構的頂端面皆露出(暴露)。 第一材料、第二材料、與第四材料之至少兩材料在化學上彼此不同。
在另一實施例中,可提供具有定位在底層上心軸的基板,心軸由第一材料構成。隨後形成填充結構,填充結構填充由心軸暴露的側壁之間所定義的開放空間。填充結構由第四材料構成。心軸與填充結構的頂端面皆露出(暴露)。第一材料與第四材料之至少兩材料在化學上彼此不同。用以形成交替材料之二或三線的替代方法為執行嵌段共聚物之定向自組裝操作以形成不同材料之交替線。許多其它技術可用以形成多線層的全部或一部分,包括極紫外光微影技術、直寫轉印圖案、自對準四重圖案化,自對準雙重圖案化等。
現參照7A、8A、圖7B、與圖8B,本文技術可包括將組合圖案160移轉至底層135中。組合圖案160由遮罩材料與多線層之剩餘材料定義。在一些實施例中,多線層與底層之間的附加層可具有與多線層中其它材料相比不同的蝕刻抗性,並可因此提供用以控制圖案移轉之另一蝕刻選擇性選擇。或者,底層可提供此額外的蝕刻選擇性材料,且隨後在底層之下的目標層可為用以圖案移轉的目標。在一些實施例中,底層可為在組合圖案的移轉期間接收組合圖案的記憶層。此記憶層可由具有相對於多線層中之材料不同蝕刻抗性之材料構成。在使用這樣的構造之情形下,可將給定組合圖案移轉至記憶層中,隨後可移除多線層中目前存在的線,且可再次執行組合圖案移轉。
圖9A、10A、9B、與10B顯示在組合圖案移轉至底層135中及在已移除圖案化遮罩層與多線層之後的範例性圖案化基板段。如同先前圖式,圖9A為對應於俯視圖10A之橫剖面側視圖,而圖9B為對應於俯視圖10B之橫剖面側視圖。
在其他實施例中,將組合圖案移轉至底層中可包括在底層內切割一或更多掩埋結構。底層可具有可被切割或添加至組合圖案移轉之掩埋鰭狀結構或其他特徵部。可理解:在二或更多線中之給定材料線的間距可小於給定光微影系統的光學解析度。因心軸可藉由雙重或多重圖案化還原技術形成,且隨後可藉由原子層沉積或其他高度可控沉積技術沉積附加材料,故此可實現。以此方式形成的材料線可具有小於16奈米的半間距間隔。
圖11至18提供用以形成特定多線層之一範例性技術的更多細節。 在這些圖式中,正形成了四種不同材料的多線層。在圖11中,提供具有定位在底層135上心軸111的基板。心軸111由第一材料構成。基板可包括矽晶圓。取決於給定生產流程中給定基板的生產步驟,可包括一或更多附加底層及/或掩埋結構。有許多可自其建構心軸之不同材料。材料可包括各種氮化物、氧化物、有機物、金屬、與其他習知可用材料。使用習知圖案化技術可形成心軸111。例如,心軸111可為自對準雙重圖案化或自對準四重圖案化技術的結果,並因此可具有次解析度半間距。
第一側壁間隔件112形成在心軸111暴露的側壁上(如圖13所示)。第一側壁間隔件112由第二材料構成。應注意圖13顯示在心軸111垂直側壁上形成的間隔件。形成第一側壁間隔件112可包括在基板上保形沉積第二材料。圖12顯示已沉積在基板105上之保形膜122。這樣的間隔件形成在傳統上係已知的。例如,可選擇高度保形沉積技術(如原子層沉積ALD)以沉積間隔件材料,其大致均勻地覆蓋心軸111與底層135。隨後可執行間隔件開口蝕刻以完成側壁間隔件的形成。這樣的間隔件開口蝕刻通常為定向蝕刻,其自心軸111的頂端面與自在心軸111側壁上沉積的第二材料之間的底層135(除心軸側壁上的材料覆蓋底層135之處)移除第二材料的。。
第二側壁間隔件113形成在第一側壁間隔件112暴露的側壁上(如圖3所示)。第二側壁間隔件113由第三材料構成。應注意圖15顯示在第一側壁間隔件112之垂直側壁上形成的間隔件。形成第二側壁間隔件113可包括在基板上保形沉積第三材料。圖14顯示已沉積在基板105上之保形膜123。這樣的間隔件形成在傳統上係已知的。例如,可選擇高度保形沉積技術(如原子層沉積ALD)以沉積間隔件材料,其大致均勻地覆蓋基板上現存結構(可包括心軸111、第一側壁間隔件112、與圖案化遮罩層140)。隨後可執行間隔件開口蝕刻以完成側壁間隔件的形成。這樣的間隔件開口蝕刻通常為定向蝕刻,其自心軸111的頂端面、第一側壁間隔件112、與自在第一側壁間隔件112側壁上沉積的第三材料之間的圖案化遮罩層140(除結構垂直側壁上的材料覆蓋圖案化遮罩層140之處)移除第三材料。在形成第二側壁間隔件之前,第一側壁間隔件112之至少一部分在彼此之間定義開口空間。在一些位置中,可縮短心軸半間距,使得形成第一側壁間隔件完全填充選定的心軸對之間的空間,並因而避免在這樣的位置中形成第二側壁間隔件。換言之,變化心軸的間距可能導致一些合併的間隔件(其來自第一側壁間隔件或第二側壁間隔件之任一者)。例如,在形成積體電路之動力軌中,這樣的製造技術可能為有益的。
現參照圖17,填充結構114隨後在基板105上形成,其填充由彼此面對之第二側壁間隔件113暴露的側壁之間(在形成填充結構114之前)所定義的開放空間。填充結構114由第四材料構成。形成填充結構114,使得心軸111、第一側壁間隔件112、第二側壁間隔件113、與填充結構114之頂端面皆露出。在形成期間之材料選擇使得第一材料、第二材料、第三材料、與第四材料在化學上彼此不同。形成填充結構114可包括在基板上沉積第四材料之覆蓋層材料124。圖16顯示在基板105上沉積的覆蓋層材料124,其可完全覆蓋現存結構。可使用各種用以沉積覆蓋層材料124之沉積技術(包括旋塗式沉積)。在沉積之後,可回蝕覆蓋層材料124直到第四材料凹陷至第二側壁間隔件113之頂端面以下。第四材料亦將凹陷至第一側壁間隔件112與心軸111之頂端面以下。在形成此多線層之後,可在其上形成圖案化遮罩層140,像是光阻或硬遮罩材料的起伏圖案。
其他實施例可排除填充結構,而是具有用作多線層之一或更多線的溝槽(未填充線)。例如,在底層之上形成多線層。在多線層上形成圖案化遮罩。多線層包括具有二或更多不同材料之交替線圖案的區域。在此區域中,每一線具有水平厚度、垂直高度、與橫跨圖案化遮罩層的延伸,且交替線圖案之每一線在多線層之頂端面上露出並垂直延伸至多線層之底部面。二或更多不同材料之至少二者藉由具有相對於彼此不同的蝕刻抗性而在化學上彼此不同。多線層亦定義溝槽為二或更多不同材料之交替線圖案的部分。因此,定義的溝槽平行於材料線延伸並使圖案化遮罩層的一部分露出。
於圖15中顯示這樣的多線層之一範例為準備圖案移轉或使蝕刻遮罩定位於其上之後之多線層。因此,在此特定範例性實施例中,省略沉積覆蓋層材料與下拉覆蓋層材料。因某些填充材料可能比其它填充材料更難以填充溝槽和下拉,故此在一些應用中係有益的。給定設計可解釋有保留於多線層中之溝槽圖案並使用這些開口作為第一圖案移轉位置。因此,組合圖案可移轉至底層中。隨後,組合圖案藉由遮罩材料與覆蓋圖案化遮罩層之多線層的材料定義。因此,在一線不具有材料的情形下,可不必先選擇性地移除線之一者而執行初始圖案移轉。可在圖1B中見另一範例。圖1B中之圖案為A-B-C-B-A-B-C-B(隨後重複)。在此多線層中,可省略形成材料C,且因此在表明材料C之處將為溝槽替代。此構造可藉由將材料A形成為心軸、保形沉積材料B、並隨後在材料B上執行間隔件開口蝕刻以在材料A上產生側壁間隔件及自底層移除材料B而產生。
因此,多線層150於底層135上形成。可以選擇性地移除來自多線層150之任何線或線的組合,並隨後可將剩餘線與圖案化遮罩層140之組合圖案移轉至底層135中。
可理解:可建立可選擇的材料與材料組合之矩陣以在期望位置與長度下產生低於習知微影系統之解析度能力的特徵部。應注意受蝕刻的特徵部本身可被移轉至記憶層及/或目標層中,並亦可用以反轉圖案。因此,可使用五種不同的材料於選擇性蝕刻。在使用蝕刻遮罩與不同材料之差分蝕刻選擇性的情形下,可在基板上不同位置選擇自對準。換言之,在使用已知尺寸的四種不同材料情形下,設計者可選擇執行蝕刻之處,並且使該蝕刻在次解析度尺寸下自對準。例如,若來自光阻材料之給定接點圖案相對的大且跨越多重材料,則將僅在該接點圖案開口內材料之一處蝕刻接點。
因此,本文技術可用以提供基礎化顏色架構,即具有不同蝕刻選擇性的材料。再者,製作材料之交替線圖案可取決於設計利益以具有不同間距。通常,在間距上切割非常地難。習知微影系統可進行約42奈米的切割。然而,在使用本文技術的情形下,可隨意在任何地方設置或切割接點。此圖案化技術亦使跨顏色之間距分割得以進行。在一些區域中,材料之間可為完整半間距,且在其他區域為相對大量的自對準(如在心軸之間)。再者,藉由選擇其中材料之二者彼此相鄰之五種顏色材料之二或更多者,可執行非間距或混合尺寸蝕刻(如可見於圖21中)。因此,各種間距倍數可以本文技術作成切口或阻擋。
在使用這樣的結構或形成的圖案之情形下,許多選擇可用以圖案移轉。例如,一選項為自移轉中添加或減去給定遮罩圖案。藉由非限制性範例的方法,因添加阻擋至兩線,故添加阻擋可導致「H」形。減去阻擋可提供給定阻擋遮罩之自對準切割。任何亮場或暗場遮罩可被添加至多重覆蓋材料之任一者(在選擇性蝕刻之後)、或自其減去,以形成組合蝕刻遮罩。換言之,任何二維多重材料層可在基板上形成,隨後任何二維遮罩圖案可以形成在多重材料層上。即使遮罩層最初可藉由微影圖案化形成(對齊),且即使多重材料層最初亦可微影地對齊,但因兩層及選擇性地蝕刻一或更多多重露出材料之能力的組合增強微影對齊,以提供許多精準蝕刻移轉操作及選擇(包括自對準閘極與自對準阻擋蝕刻),故兩層之交叉點提供次解析度圖案化。
在先前描述中,已提出特定細節,像是處理系統的特定幾何結構與在其中所用的各種元件與製程的描述。然而,應理解本文技術可在偏離這些特定細節的其他實施例中實現,且這樣的細節係為說明而非限制的目的。在此揭露的實施例已參照附圖描述。類似地,為解釋之目的,提出特定數字、材料、及構造以提供徹底了解。然而,實施例可在缺少這樣的特定細節下實現。具有實質相同功能結構的元件以相同的參考符號表示,並因此省略任何冗餘的描述。
各種操作將以最有助於理解本發明的方式,依序描述為複數分立操作。描述的次序不應被理解成暗示這些操作必定為次序相依。尤其,這些操作不需以呈現之次序執行。所述之操作可依不同於所述實施例中的次序而執行。於其他的實施例中,可執行各種附加操作及/或省略所描述的操作。
如同在此所用之「基板」或「目標基板」通常指依據本發明正進行製程之物件。基板可包括元件(尤其是半導體或其他電子元件)之任何材料的部分或結構,並且可例如為基礎基板結構(像是半導體晶圓)、初縮遮罩、或基礎基板結構上或覆蓋其該基礎基板結構之疊層(例如薄膜)。因此,基板不受限於任何特定的基礎結構、底層或覆蓋層、圖案化或未圖案化,而是設想到包括任何這樣的疊層或基礎結構、及疊層及/或基礎結構之任何組合。描述可參照特定的基板樣式,但這僅為說明性目的。
本領域之技術人員應理解可對以上說明的技術操作做出許多變化,而仍達到本發明之相同目的。欲使這樣的變化由本揭露內容的範疇所覆蓋。 因此,不欲使本發明實施例的先前描述係限制性的。相反,對本發明實施例的任何限制將在以下申請專利範圍中呈現。
105‧‧‧基板
111‧‧‧心軸
112‧‧‧第一側壁間隔件
113‧‧‧第二側壁間隔件
114‧‧‧填充結構
122‧‧‧第一保形膜
123‧‧‧第二保形膜
124‧‧‧覆蓋材料
135‧‧‧覆蓋層
140‧‧‧遮罩層
141‧‧‧遮罩材料
150‧‧‧多線層
151‧‧‧括號
152‧‧‧括號
160‧‧‧組合圖案
111‧‧‧心軸
112‧‧‧第一側壁間隔件
113‧‧‧第二側壁間隔件
114‧‧‧填充結構
122‧‧‧第一保形膜
123‧‧‧第二保形膜
124‧‧‧覆蓋材料
135‧‧‧覆蓋層
140‧‧‧遮罩層
141‧‧‧遮罩材料
150‧‧‧多線層
151‧‧‧括號
152‧‧‧括號
160‧‧‧組合圖案
參考結合附圖所考慮的以下詳細描述,本發明各種實施例及許多其伴隨的優點之更完整的瞭解將顯而易見。附圖未必按比例繪製,而將重點放在說明特徵、原理、與概念。
圖1A、1B、1C、與1D為依據本文所揭實施例之範例性基板段的橫剖面側視圖。
圖2A與2B為依據本文所揭實施例之範例性基板段的俯視圖。
圖3A與3B為依據本文所揭實施例之範例性基板段的橫剖面側視圖。
圖4A與4B為依據本文所揭實施例之範例性基板段的俯視圖。
圖5A與5B為依據本文所揭實施例之範例性基板段的橫剖面側視圖。
圖6A與6B為依據本文所揭實施例之範例性基板段的俯視圖。
圖7A與7B為依據本文所揭實施例之範例性基板段的橫剖面側視圖。
圖8A與8B為依據本文所揭實施例之範例性基板段的俯視圖。
圖9A與9B為依據本文所揭實施例之範例性基板段的橫剖面側視圖。
圖10A與10B為依據本文所揭實施例之範例性基板段的俯視圖。
圖11至18為依據本文所揭實施例之範例性基板段的橫剖面側視圖。
Claims (19)
- 一種圖案化基板的方法,該方法包含:在一基板之一底層上形成一多線層,該多線層包括具有二或更多不同材料之一交替線圖案之一區域,其中每一線具有一水平厚度、一垂直高度,並延伸橫跨該底層,其中該交替線圖案之每一線於該多線層之一頂端面露出且垂直延伸至該多線層之一底部面,其中該二或更多不同材料之至少二者藉由具有相對於彼此不同的蝕刻抗性在化學上彼此不同,該形成一多線層的步驟包含形成該等不同材料的一第一材料的複數線,及藉由分別在該等線上沉積該等不同材料的一第二材料而形成相鄰的複數線;在該多線層上形成一圖案化遮罩層,該圖案化遮罩層包括遮蔽該多線層之一部分之遮罩材料;及選擇性地移除該二或更多不同材料之至少一者,導致該底層之一部分露出。
- 如申請專利範圍第1項之圖案化基板的方法,其中該二或更多不同材料包括三或更多不同材料,其中選擇性地移除該二或更多不同材料之至少一者包括選擇性地移除該三或更多不同材料之兩者,導致該底層之相對應部份露出。
- 如申請專利範圍第1項之圖案化基板的方法,其中該二或更多不同材料包括四或更多不同材料,其中選擇性地移除該二或更多不同材料之至少一者包括選擇性地移除該四或更多不同材料之兩者,導致該底層之相對應部份露出。
- 如申請專利範圍第1項之圖案化基板的方法,其中該二或更多不同材料之該交替線圖案包括A-B-A-B之一重複序列,其中材料A與材料B具有相對於彼此不同的蝕刻抗性。
- 如申請專利範圍第1項之圖案化基板的方法,其中該二或更多不同材料之該交替線圖案包括A-B-C-B-A-B-C-B之一重複序列,其中材料A與材料B具有相對於彼此不同的蝕刻抗性。
- 如申請專利範圍第5項之圖案化基板的方法,其中材料C具有相對於材料A與材料B不同的蝕刻抗性。
- 如申請專利範圍第1項之圖案化基板的方法,其中該二或更多不同材料之該交替線圖案包括A-B-C-D-C-B-A-B-C-D-C-B之一重複序列,其中材料A、B、C、與D之至少二者具有相對於彼此不同的蝕刻抗性。
- 如申請專利範圍第1項之圖案化基板的方法,其中形成該圖案化遮罩包括形成遮罩材料之一起伏圖案。
- 如申請專利範圍第1項之圖案化基板的方法,其中該遮罩材料包括一金屬。
- 如申請專利範圍第1項之圖案化基板的方法,其中形成該多線層包括:提供具有定位在該底層上之心軸之該基板,該心軸包含該第一材料;在該心軸暴露的側壁上形成第一側壁間隔件,該第一側壁間隔件包含該第二材料;在該第一側壁間隔件暴露的側壁上形成第二側壁間隔件,該第二側壁間隔件包含一第三材料;及形成填充結構,其填充由彼此面對之該第二側壁間隔件暴露的側壁之間所定義之開放空間,該填充結構由一第四材料構成,其中該心軸、該第一側壁間隔件、該第二側壁間隔件、與該填充結構之頂端面全部露出,且其中該第一材料、該第二材料、該第三材料、與該第四材料之至少兩材料在化學上彼此不同。
- 如申請專利範圍第1項之圖案化基板的方法,其中形成該多線層包括:提供具有定位在該底層上之心軸之該基板,該心軸包含該第一材料;在該心軸暴露的側壁上形成第一側壁間隔件,該第一側壁間隔件包含該第二材料;及形成填充結構,其填充由彼此面對之該第一側壁間隔件暴露的側壁之間所定義之開放空間,該填充結構由一第四材料構成,其中該心軸、該第一側壁間隔件、該第二側壁間隔件、與該填充結構之頂端面全部露出,且其中該第一材料、該第二材料、與該第四材料之至少兩材料在化學上彼此不同。
- 如申請專利範圍第1項之圖案化基板的方法,其中形成該多線層包括:提供具有定位在該底層上之心軸之該基板,該心軸包含該第一材料;形成填充結構,其填充由彼此面對之該心軸暴露的側壁之間所定義之開放空間,該填充結構由一第四材料構成,其中該心軸與該填充結構之頂端面全部露出,且其中該第一材料與該第四材料在化學上彼此不同。
- 如申請專利範圍第1項之圖案化基板的方法,更包含將一組合圖案移轉至該底層中,該組合圖案藉由該遮罩材料與該多線層之剩餘材料所定義。
- 如申請專利範圍第13項之圖案化基板的方法,其中該底層係在該組合圖案移轉期間接受該組合圖案之一記憶層。
- 如申請專利範圍第14項之圖案化基板的方法,其中該記憶層係由具有相對於該多線層中的材料不同的蝕刻抗性的材料構成。
- 如申請專利範圍第13項之圖案化基板的方法,其中移轉該組合圖案至該底層中包括切割該底層中之一或更多掩埋結構。
- 如申請專利範圍第1項之圖案化基板的方法,其中該二或更多線中材料之一給定線之一間距係小於一給定微影系統之一光學解析度。
- 如申請專利範圍第1項之圖案化基板的方法,其中個別的材料線具有小於16奈米之一半間距間隔。
- 一種圖案化基板的方法,該方法包含:形成一多線層於一基板之一底層上,該多線層包括具有二或更多不同材料之一交替線圖案之一區域,其中每一線具有一水平厚度、一垂直高度、並延伸橫跨該底層,其中該交替線圖案之每一線於該多線層之一頂端面露出,並垂直延伸至該多線層之一底部面,其中該二或更多不同材料之至少二者藉由具有相對於彼此不同的蝕刻抗性而在化學上彼此不同,該形成一多線層的步驟包含形成該等不同材料的一第一材料的複數線,及藉由分別在該等線上沉積該等不同材料的一第二材料而形成相鄰的複數線,且該多線層亦定義溝槽為二或更多不同材料之該交替線圖案之部分,其中定義之溝槽平行於材料的線延伸,並使該底層之一部分露出;形成一圖案化遮罩層於該多線層上,該圖案化遮罩層包括遮蔽該多線層之一部分之遮罩材料;及移轉一組合圖案至該底層中,該組合圖案係藉由遮罩材料與覆蓋該底層之該多線層之材料所定義。
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US9911619B1 (en) * | 2016-10-12 | 2018-03-06 | Globalfoundries Inc. | Fin cut with alternating two color fin hardmask |
US10832908B2 (en) * | 2016-11-11 | 2020-11-10 | Lam Research Corporation | Self-aligned multi-patterning process flow with ALD gapfill spacer mask |
US10454029B2 (en) | 2016-11-11 | 2019-10-22 | Lam Research Corporation | Method for reducing the wet etch rate of a sin film without damaging the underlying substrate |
US10388644B2 (en) | 2016-11-29 | 2019-08-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing conductors and semiconductor device which includes conductors |
US9881794B1 (en) | 2016-11-29 | 2018-01-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor methods and devices |
CN110337715B (zh) * | 2016-12-23 | 2023-08-25 | 英特尔公司 | 高级光刻和自组装装置 |
US9934970B1 (en) * | 2017-01-11 | 2018-04-03 | International Business Machines Corporation | Self aligned pattern formation post spacer etchback in tight pitch configurations |
US10217633B2 (en) * | 2017-03-13 | 2019-02-26 | Globalfoundries Inc. | Substantially defect-free polysilicon gate arrays |
CN108735585B (zh) * | 2017-04-17 | 2019-06-28 | 联华电子股份有限公司 | 掩模图案的制作方法 |
US10304728B2 (en) * | 2017-05-01 | 2019-05-28 | Advanced Micro Devices, Inc. | Double spacer immersion lithography triple patterning flow and method |
US20180323061A1 (en) * | 2017-05-03 | 2018-11-08 | Tokyo Electron Limited | Self-Aligned Triple Patterning Process Utilizing Organic Spacers |
CN109216163A (zh) * | 2017-06-29 | 2019-01-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
US10147611B1 (en) * | 2017-08-28 | 2018-12-04 | Nanya Technology Corporation | Method for preparing semiconductor structures |
US10269559B2 (en) | 2017-09-13 | 2019-04-23 | Lam Research Corporation | Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer |
CN109545684B (zh) * | 2017-09-22 | 2020-11-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
US10340364B2 (en) * | 2017-11-14 | 2019-07-02 | International Business Machines Corporation | H-shaped VFET with increased current drivability |
US10566207B2 (en) * | 2017-12-27 | 2020-02-18 | Samsung Electronics Co., Ltd. | Semiconductor manufacturing methods for patterning line patterns to have reduced length variation |
US11404275B2 (en) | 2018-03-02 | 2022-08-02 | Lam Research Corporation | Selective deposition using hydrolysis |
US10395926B1 (en) * | 2018-04-17 | 2019-08-27 | Globalfoundries Inc. | Multiple patterning with mandrel cuts formed using a block mask |
JP2019204815A (ja) * | 2018-05-21 | 2019-11-28 | 東京エレクトロン株式会社 | 基板処理方法及び基板処理装置 |
US10643846B2 (en) | 2018-06-28 | 2020-05-05 | Lam Research Corporation | Selective growth of metal-containing hardmask thin films |
US10763118B2 (en) * | 2018-07-11 | 2020-09-01 | International Business Machines Corporation | Cyclic selective deposition for tight pitch patterning |
US10910381B2 (en) * | 2018-08-01 | 2021-02-02 | Applied Materials, Inc. | Multicolor approach to DRAM STI active cut patterning |
CN110911272B (zh) * | 2018-09-17 | 2024-05-03 | 长鑫存储技术有限公司 | 在半导体器件中形成微图案的方法 |
US11164772B2 (en) * | 2018-10-30 | 2021-11-02 | International Business Machines Corporation | Spacer-defined process for lithography-etch double patterning for interconnects |
EP3660890B1 (en) | 2018-11-27 | 2021-08-11 | IMEC vzw | A method for forming an interconnection structure |
CN111370309B (zh) * | 2018-12-26 | 2023-12-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN111640655B (zh) * | 2019-03-01 | 2023-04-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
US10943816B2 (en) | 2019-04-03 | 2021-03-09 | International Business Machines Corporation | Mask removal for tight-pitched nanostructures |
US11315787B2 (en) * | 2019-04-17 | 2022-04-26 | Applied Materials, Inc. | Multiple spacer patterning schemes |
CN111952165A (zh) * | 2019-05-17 | 2020-11-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN112017970B (zh) * | 2020-07-24 | 2022-09-20 | 中国科学院微电子研究所 | 自对准金属层的制造方法、半导体器件及电子设备 |
US11990409B2 (en) | 2021-04-19 | 2024-05-21 | Samsung Electronics Co., Ltd. | Semiconductor device with fine metal lines for BEOL structure and method of manufacturing the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090179194A1 (en) * | 2008-01-16 | 2009-07-16 | Xerox Corporation | Organic thin film transistors |
US20140072830A1 (en) * | 2012-09-13 | 2014-03-13 | Jeffrey S. Lille | Method for separately processing regions on a patterned medium |
US20140091476A1 (en) * | 2012-09-28 | 2014-04-03 | Paul A. Nyhus | Directed self assembly of block copolymers to form vias aligned with interconnects |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5223083A (en) * | 1992-01-23 | 1993-06-29 | Micron Technology, Inc. | Process for etching a semiconductor device using an improved protective etching mask |
JP2827882B2 (ja) * | 1994-02-24 | 1998-11-25 | 日本電気株式会社 | 半導体装置の製造方法 |
US6632741B1 (en) * | 2000-07-19 | 2003-10-14 | International Business Machines Corporation | Self-trimming method on looped patterns |
US7190007B2 (en) * | 2004-08-05 | 2007-03-13 | International Business Machines Corporation | Isolated fully depleted silicon-on-insulator regions by selective etch |
US7560390B2 (en) * | 2005-06-02 | 2009-07-14 | Micron Technology, Inc. | Multiple spacer steps for pitch multiplication |
US7696101B2 (en) * | 2005-11-01 | 2010-04-13 | Micron Technology, Inc. | Process for increasing feature density during the manufacture of a semiconductor device |
KR101348280B1 (ko) | 2007-07-06 | 2014-01-10 | 삼성전자주식회사 | 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법 |
US8852851B2 (en) * | 2006-07-10 | 2014-10-07 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
US7611980B2 (en) * | 2006-08-30 | 2009-11-03 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
US7666578B2 (en) * | 2006-09-14 | 2010-02-23 | Micron Technology, Inc. | Efficient pitch multiplication process |
KR20080034234A (ko) * | 2006-10-16 | 2008-04-21 | 삼성전자주식회사 | 반도체 장치의 미세 패턴 형성 방법 |
WO2008115600A1 (en) * | 2007-03-21 | 2008-09-25 | Olambda, Inc. | Multi-material hard mask or prepatterned layer for use with multi-patterning photolithography |
US7923373B2 (en) * | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
JP2010080625A (ja) * | 2008-09-25 | 2010-04-08 | Toshiba Corp | マスクパターンの形成方法および半導体装置の製造方法 |
JP4825891B2 (ja) * | 2009-03-31 | 2011-11-30 | 株式会社東芝 | 半導体装置の製造方法およびテンプレート |
KR101732936B1 (ko) * | 2011-02-14 | 2017-05-08 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
CN102693898B (zh) * | 2011-03-21 | 2016-02-24 | 华邦电子股份有限公司 | 缩小间距的方法 |
JP2013161987A (ja) * | 2012-02-06 | 2013-08-19 | Toshiba Corp | パターン形成方法 |
CN103715068A (zh) * | 2012-09-29 | 2014-04-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体精细图案的形成方法 |
US8871651B1 (en) * | 2013-07-12 | 2014-10-28 | Globalfoundries Inc. | Mask formation processing |
US9041217B1 (en) * | 2013-12-18 | 2015-05-26 | Intel Corporation | Self-aligned via patterning with multi-colored photobuckets for back end of line (BEOL) interconnects |
US9209077B2 (en) * | 2013-12-20 | 2015-12-08 | Intel Corporation | Diagonal hardmasks for improved overlay in fabricating back end of line (BEOL) interconnects |
KR102176758B1 (ko) * | 2014-02-10 | 2020-11-10 | 에스케이하이닉스 주식회사 | 블록 코폴리머를 이용한 패턴 형성을 위한 구조 및 패턴 형성 방법 |
WO2015126812A1 (en) | 2014-02-23 | 2015-08-27 | Tokyo Electron Limited | Method for multiplying pattern density by crossing multiple patterned layers |
CN103943468A (zh) * | 2014-05-08 | 2014-07-23 | 上海华力微电子有限公司 | 一种图形自对准形成方法 |
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Patent Citations (3)
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---|---|---|---|---|
US20090179194A1 (en) * | 2008-01-16 | 2009-07-16 | Xerox Corporation | Organic thin film transistors |
US20140072830A1 (en) * | 2012-09-13 | 2014-03-13 | Jeffrey S. Lille | Method for separately processing regions on a patterned medium |
US20140091476A1 (en) * | 2012-09-28 | 2014-04-03 | Paul A. Nyhus | Directed self assembly of block copolymers to form vias aligned with interconnects |
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