CN111952165A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 95
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 239000000463 material Substances 0.000 claims abstract description 141
- 238000005530 etching Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims description 15
- 230000000873 masking effect Effects 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 claims description 7
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 239000007789 gas Substances 0.000 description 16
- 238000000059 patterning Methods 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 6
- 229910010271 silicon carbide Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- -1 silicon carbide nitride Chemical class 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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Abstract
一种半导体结构及其形成方法，方法包括：提供待刻蚀层，待刻蚀层上具有图形化的第一牺牲层，图形化的第一牺牲层内具有第一开口和第二开口，第一开口在平行于待刻蚀层表面方向上具有第一尺寸，第二开口在平行于待刻蚀层表面方向上具有第二尺寸，第一尺寸小于第二尺寸；在待刻蚀层暴露出的表面、以及第一牺牲层的侧壁表面和顶部表面形成侧墙材料层，在第一开口内形成第三开口，在第二开口内形成第四开口，所述第三开口的深宽比大于第四开口的深宽比；回刻蚀侧墙材料层，直至暴露出第四开口底部的待刻蚀层，在第三开口的底部和侧壁表面形成第一掩膜结构，在第四开口的侧壁形成第二掩膜结构。所形成的半导体结构性能得到改善。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着对高容量的半导体存储装置需求的日益增加，半导体存储装置的集成密度受到人们的关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，自对准多重图案技术是一种在半导体器件制备过程中得到广泛的接受和应用的解决途径。
目前常用的自对准多重图案技术包括自对准双图案技术(Self aligned doublepatterning，简称SADP)和对准四重图案技术(Self aligned quadruple patterning，简称SAQP)。自对准多重图案技术可以在现有的光刻技术下，制备更小节点的器件，以提供更小的过程波动。
而现有的自对准多重图案技术由于必须引入复杂的膜层叠层来实现图案的转移，在刻蚀膜层在半导体衬底形成目标图案时，容易出现图形转移质量差，形成的目标图案失真的问题，对器件的稳健性造成负面影响。
因此，使用现有的自对准多重图案技术形成的半导体器件性能有待改善。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够提升半导体结构的性能。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供待刻蚀层，所述待刻蚀层上具有图形化的第一牺牲层，所述图形化的第一牺牲层内具有第一开口和第二开口，所述第一开口和第二开口暴露出部分所述待刻蚀层的表面，且所述第一开口在平行于所述待刻蚀层表面方向上具有第一尺寸，所述第二开口在平行于所述待刻蚀层表面方向上具有第二尺寸，所述第一尺寸小于第二尺寸；在所述待刻蚀层暴露出的表面、以及第一牺牲层的侧壁表面和顶部表面形成侧墙材料层，在所述第一开口内形成第三开口，在所述第二开口内形成第四开口，所述第三开口的深宽比大于所述第四开口的深宽比；回刻蚀所述侧墙材料层，直至暴露出所述第四开口底部的待刻蚀层，在第三开口的底部和侧壁表面形成第一掩膜结构，在第四开口的侧壁形成第二掩膜结构。
可选的，所述第一尺寸的范围为20～60nm。
可选的，所述第二尺寸的范围为大于60nm。
可选的，所述第三开口的深宽比范围为大于5。
可选的，所述第四开口的深宽比范围为小于或等于5。
可选的，回刻蚀所述侧墙材料层的工艺参数包括：刻蚀气体包括CHxFy、CH4、O2、He和Ar；气体流量范围为：CHxFy：50标准毫升/分钟～300标准毫升/分钟，CH4：10标准毫升/分钟～300标准毫升/分钟，O2：5标准毫升/分钟～200标准毫升/分钟，He和Ar总流量：50标准毫升/分钟～1000标准毫升/分钟；离子源偏压范围为：0伏特～500伏特；气体压强范围为：4毫托～500毫托。
可选的，所述侧墙材料层的形成工艺包括原子层沉积工艺或者化学气相沉积工艺。
可选的，所述侧墙材料层的厚度范围为10nm～20nm。
可选的，所述图形化的第一牺牲层还包括位于第一牺牲层上的第一掩膜层。
可选的，形成所述第一牺牲层的方法包括：在所述待刻蚀层上形成第一牺牲材料层；在所述第一牺牲材料层上形成第一掩膜材料层以及位于第一掩膜材料层上的图形层，所述图形层暴露出部分所述第一掩膜材料层的表面；以所述图形层为掩膜，刻蚀所述第一掩膜材料层和所述第一牺牲材料层，在所述待刻蚀层上形成第一牺牲层以及位于牺牲层上的第一掩膜层。
可选的，刻蚀所述第一掩膜材料层和第一牺牲材料层的工艺包括干法刻蚀工艺。
可选的，在所述待刻蚀层表面、第一牺牲层的侧壁表面和顶部表面形成侧墙材料层之前，还包括：去除所述第一掩膜层。
可选的，去除所述第一掩膜层的方法包括：湿法刻蚀工艺。
可选的，形成所述第一掩膜结构和第二掩膜结构之后，还包括：去除所述第一牺牲层。
可选的，去除所述第一牺牲层的工艺包括湿法刻蚀工艺。
可选的，所述待刻蚀层包括：基底；位于基底上的第二牺牲材料层；位于第二牺牲材料层上的第二掩膜材料层。
可选的，还包括：以所述第一掩膜结构和第二掩膜结构为掩膜，刻蚀所述第二掩膜材料层和所述第二牺牲材料层，在所述基底上形成第二牺牲层和位于第二牺牲层上的第二掩膜层。
相应的，本发明实施例还提供一种采用上述任一方法所形成的半导体结构。
与现有技术相比，本发明的技术方案具有以下有益效果：
在所述待刻蚀层表面、牺牲层的侧壁表面和顶部表面形成侧墙材料层，在所述第一开口内形成第三开口，在所述第二开口内形成第四开口之后，在回刻蚀所述侧墙材料层时，由于所述第三开口的深宽比大于所述第四开口的深宽比，则进入到第三开口内的刻蚀气体较少则对第三开口内的侧墙材料层刻蚀速率慢，进入到第四开口内的刻蚀气体较多则对第四开口内的侧墙材料层刻蚀速率快，则所述第三开口的底部和侧壁表面的侧墙材料层形成第一侧墙，所述第四开口侧壁的侧墙材料层形成第二侧墙；避免为了满足不同线宽的工艺需求，在所述第一开口和第二开口内形成两层侧墙材料层并进行刻蚀形成侧墙时，所述刻蚀工艺对第四开口内侧墙造成损伤以及所述刻蚀工艺对第三开口的底部造成损伤的问题，形成的所述第一侧墙和第二侧墙的形貌较好，可以满足半导体结构不同尺寸的多样性，同时使得半导体结构的性能得到提升。
进一步，回刻蚀所述第四开口底部侧墙材料层时，通过调节CHxFy的流量以及反应气体的总压强，使得对第四开口底部的侧墙材料层进行刻蚀的速率大，对所述第三开口的侧墙材料层进行刻蚀的速率小，从而可以在第四开口的侧壁形成第二侧墙，在所述第三开口的底部和侧壁形成第一侧墙。
附图说明
图1至图4是一种半导体器件形成过程的剖面结构示意图；
图5至图8是本发明实施例的半导体结构形成过程的剖面结构示意图。
具体实施方式
正如背景技术所述，使用现有的自对准四重图案技术形成的半导体器件性能有待改善。现结合一种半导体器件的形成过程进行分析。
图1至图4是一种半导体器件形成过程的剖面结构示意图。
请参考图1，提供待刻蚀层100，所述待刻蚀层100上具有图形化的牺牲层101，所述牺牲层101之间具有第一开口102和第二开口103，所述第一开口102和第二开口103暴露出所述待刻蚀层100的表面，且所述第一开口102在平行于待刻蚀层100表面X方向的尺寸小于所述第二开口103在平行于待刻蚀层100表面X方向的尺寸。
请参考图2，在所述待刻蚀层上、牺牲层101的侧壁表面和顶部表面形成第一侧墙材料层112，在所述第一开口102内形成第三开口110，在所述第二开口103内形成第四开口111，所述第三开口110的深宽比大于所述第四开口111的深宽比。
请参考图3，在所述第三开口110内、第四开口111的底部表面和侧壁表面以及牺牲层101顶部表面形成第二侧墙材料层113。
请参考图4，去除所述第二侧墙材料层113，直至暴露出所述第四开口111底部的第一侧墙材料层112，在所述第三开口110的底部和侧壁形成初始第一侧墙。
所述方法形成的半导体结构中，为了满足不同线宽的工艺需求，所述第一开口102在平行于待刻蚀层100表面X方向的尺寸小于所述第二开口103在平行于待刻蚀层100表面X方向的尺寸，在所述待刻蚀层上、牺牲层101的侧壁表面和顶部表面形成第一侧墙材料层112后，在所述第一开口102内形成的第三开口110的深宽比大于5，也在所述第二开口103内形成的第四开口111的深宽比小于或等于5，所述第三开口110的深宽比远大于所述第四开口111的深宽比。
后续在第三开口110内形成第二侧墙材料层113时，由于第三开口110的深宽比较大，所述第二侧墙材料优先在第三开口110顶部沉积导致进入第三开口110底部的反应气体较少，因此在第三开口110内形成的第二侧墙材料层113结构疏松有空隙。在继续去除所述第二侧墙材料层113、在所述第三开口110的底部和侧壁形成初始第一侧墙时，由于第三开口110内的第二侧墙材料层113结构疏松有空隙，则第三开口110内的第二侧墙材料层113容易被去除而暴露出底部的第一侧墙材料层112，后续在回刻蚀所述第一侧墙材料层112在所述第三开口110的底部和侧壁形成第一侧墙、在所述第四开口111的侧壁形成第二侧墙时，第三开口110底部的第一侧墙材料层112也会被刻蚀从而无法形成第一侧墙，从而无法满足工艺的需求，影响半导体的性能。
另一方面，去除所述第二侧墙材料层113时，会对所述第四开口111内的第一侧墙材料层112的侧壁造成损伤，后续回刻蚀所述第一侧墙材料层112形成的第二侧墙表面形貌较差，以所述第二侧墙为掩膜继续刻蚀所述待刻蚀层100时，所形成的半导体结构尺寸精度无法控制，从而影响半导体结构的性能。
为了解决上述问题，本发明提供一种半导体的结构和形成方法，通过在所述待刻蚀层表面、牺牲层的侧壁表面和顶部表面形成侧墙材料层，在所述第一开口内形成第三开口，在所述第二开口内形成第四开口后，通过调节刻蚀工艺使得第四开口底部的侧墙材料层去除完全，使得第三开口底部的侧墙材料层保留，从而在所述第四开口的侧壁形成第二侧墙，在所述第三开口的底部和侧壁形成第一侧墙，所形成的第一侧墙和第二侧墙的形貌良好，使得半导体结构的尺寸精度可控制，从而使得半导体结构的性能得到提升。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图8是本发明实施例的半导体结构形成过程的剖面结构示意图。
请参考图5，提供待刻蚀层。
所述待刻蚀层上具有图形化的第一牺牲层203，所述图形化的第一牺牲层203内具有第一开口206和第二开口207，所述第一开口206和第二开口207暴露出所述待刻蚀层的表面。
在本实施例中，所述图形化的第一牺牲层203还包括位于第一牺牲层203上的第一掩膜层204。在其他实施例中，所述图形化的第一牺牲层203上能够不包括所述第一掩膜层204。
形成所述第一牺牲层203的方法包括：在所述待刻蚀层上形成第一牺牲材料层(未图示)；在所述第一牺牲材料层上形成第一掩膜材料层(未图示)以及位于第一掩膜材料层上的图形层(未图示)，所述图形层暴露出部分所述第一掩膜材料层的表面；以所述图形层为掩膜，刻蚀所述第一掩膜材料层和所述第一牺牲材料层，在所述待刻蚀层上形成第一牺牲层203以及位于牺牲层上的第一掩膜层204。
在本实施例中，刻蚀所述第一掩膜材料层和第一牺牲材料层的工艺包括干法刻蚀工艺。
在本实施例中，所述第一开口206在平行于所述待刻蚀层表面X方向上具有第一尺寸，所述第二开口207在平行于所述待刻蚀层表面X方向上具有第二尺寸，所述第一尺寸小于第二尺寸。
在本实施例中，所述第一尺寸的范围为20nm～60nm；所述第二尺寸的范围为大于60nm。
在本实施例中，所述待刻蚀层包括：基底200；位于基底上的第二牺牲材料层201；位于第二牺牲材料层上的第二掩膜材料层202。
所述基底200的材料为半导体材料。在本实施例中，所述基底200的材料为硅。其他实施例中，所述基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述第一牺牲层203的材料包括多晶硅。
在本实施例中，所述第一掩膜层204的材料包括氮化物或氮碳化物，所述氮化物或氮碳化物包括氮化硅或氮碳化硅。
在本实施例中，所述第二牺牲材料层201的材料与所述第一牺牲层203的材料相同；在其他实施例中，所述第二牺牲材料层201的材料能够与所述第一牺牲层203的材料不相同。
在本实施例中，所述第二掩膜材料层202的材料与所述第一掩膜层204的材料不相同。所述第二掩膜材料层202的材料包括氧化物，所述氧化物包括氧化硅。
所述第二掩膜材料层202的材料与所述第一掩膜层204的材料不相同的意义在于：氧化硅和氮化硅具有不同的刻蚀比，后续在去除所述第一掩膜层204时，避免去除所述第一掩膜层204的工艺对所述第二掩膜材料层202造成损伤，从而影响图案传递的精准度。
在其他实施例中，所述第二掩膜材料层202的材料能够与所述第一掩膜层204的材料相同。
请参考图6，在所述待刻蚀层暴露出的表面、以及第一牺牲层203的侧壁表面和顶部表面形成侧墙材料层208，在所述第一开口206内形成第三开口306，在所述第二开口207内形成第四开口307，所述第三开口的深宽比大于所述第四开口的深宽比。
在本实施例中，在所述待刻蚀层表面、第一牺牲层203的侧壁表面和顶部表面形成侧墙材料层208之前，还包括：去除所述第一掩膜层204。
在本实施例中，去除所述第一掩膜层204的方法包括：各向同性湿法刻蚀工艺。在其他实施例中，去除所述第一掩膜层204的方法包括：各向异性干法刻蚀工艺。
选用各向同性湿法刻蚀工艺去除所述第一掩膜层204，对所述第一牺牲层203的侧壁和顶部损伤较小，后续在所述第一牺牲层203的侧壁表面和顶部表面形成的侧墙材料层表面形貌较好，可以提高后续图案传递的精准度。
在本实施例中，所述侧墙材料层208的材料包括氮化物或氮碳化物，所述氮化物或氮碳化物包括氮化硅或氮碳化硅。
在本实施例中，所述侧墙材料层208的厚度范围为10nm～20nm。
所述侧墙材料层208的厚度范围为10nm～20nm的意义在于：所述第一尺寸的范围为20nm～60nm，所述第二尺寸的范围为大于60nm，在所述第一开口206的内壁两侧形成10nm～20nm的侧墙材料层208厚度尺寸小于所述第一尺寸的范围，因而可以在第一开口206内形成第三开口306；在所述第二开口207的内壁两侧形成10nm～20nm的侧墙材料层208厚度尺寸小于所述第二尺寸的范围，因而可以在第二开口207内形成第四开口307。
由于第一尺寸小于第二尺寸，则在第一开口206内形成的第三开口306的深宽比大于所述在第二开口207内形成的第四开口307的深宽比。
在本实施例中，所述第三开口306的深宽比范围为大于5；所述第四开口307的深宽比范围为小于或等于5。
形成所述侧墙材料层208的工艺包括原子层沉积工艺或者化学气相沉积工艺。在本实施例中，形成所述侧墙材料层208的工艺包括原子层沉积工艺。
所述侧墙材料层208的厚度范围为10nm～20nm，厚度较小，选用原子层沉积工艺形成所述侧墙材料层208，可以得到结构致密的侧墙材料层208，同时所述侧墙材料层208的厚度范围可精准控制；后续回刻蚀所述侧墙材料层208形成的第一掩膜结构和第二掩膜结构形貌良好，尺寸精准，有利于提高图案传递的稳健性。
请参考图7，回刻蚀所述侧墙材料层208，直至暴露出所述第四开口307底部的待刻蚀层，在第三开口306的底部和侧壁表面形成第一掩膜结构209，在第四开口的侧壁形成第二掩膜结构210。
在本实施例中，回刻蚀所述侧墙材料层的工艺参数包括：刻蚀气体包括CHxFy、CH4、O2、He和Ar；气体流量范围为：CHxFy：50标准毫升/分钟～300标准毫升/分钟，CH4：10标准毫升/分钟～300标准毫升/分钟，O2：5标准毫升/分钟～200标准毫升/分钟，He和Ar总流量：50标准毫升/分钟～1000标准毫升/分钟；离子源偏压范围为：0伏特～500伏特；气体压强范围为：4毫托～500毫托。
在本实施例中，通过调节刻蚀工艺中气体CHxFy的含氢比例以及气体总体的压强，使得气体CHxFy的含氢量大、气体总压大，由于所述第三开口306的深宽比大于5，使得进入第三开口306底部的刻蚀气体少从而能量弱，所述刻蚀气体对所述第三开口306底部的侧墙材料层进行刻蚀的速率小，从而所述第三开口306底部的侧墙材料层刻蚀程度小，进而使得所述第三开口306的底部和侧壁形成第一侧墙得以实现；同时，由于所述第四开口307的深宽比小于或等于5，所述第四开口307的深宽比远小于所述第三开口306的深宽比，则进入到第四开口307底部的刻蚀气体多从而能量强，所述刻蚀气体对所述第四开口307底部的侧墙材料层进行刻蚀的速率大，从而所述第四开口307底部的侧墙材料层被刻蚀去除，进而使得在所述第四开口307的侧壁形成第二侧墙得以实现，形成的所述第一侧墙和第二侧墙的形貌较好，可以满足半导体结构不同尺寸的多样性，同时使得半导体结构的性能得到提升。
在本实施例中，形成所述第一掩膜结构209和第二掩膜结构210之后，还包括：去除所述第一牺牲层203。
在本实施例中，去除所述第一牺牲层203的工艺包括湿法刻蚀工艺。在其他实施例中，去除所述第一牺牲层203的工艺包括干法刻蚀工艺。
请参考图8，形成所述第一掩膜结构209和第二掩膜结构210之后，以所述第一掩膜结构209和第二掩膜结构210为掩膜，刻蚀所述第二掩膜材料层202和所述第二牺牲材料层201，在所述基底200上形成第二牺牲层301和位于第二牺牲层301上的第二掩膜层302。
在本实施例中，刻蚀所述第二掩膜材料层202和所述第二牺牲材料层201的工艺包括各向异性干法刻蚀工艺。选用各向异性干法刻蚀工艺对所述第二掩膜材料层202和所述第二牺牲材料层201进行刻蚀，可以得到形貌良好的第二牺牲层301和位于第二牺牲层301上的第二掩膜层302，有利于后续图案的稳定地传递。
相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图8，包括：基底200；位于基底200上的第二牺牲层301；位于第二牺牲层301上的第二掩膜层302。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构的形成方法，其特征在于，包括：
提供待刻蚀层，所述待刻蚀层上具有图形化的第一牺牲层，所述图形化的第一牺牲层内具有第一开口和第二开口，所述第一开口和第二开口暴露出部分所述待刻蚀层的表面，且所述第一开口在平行于所述待刻蚀层表面方向上具有第一尺寸，所述第二开口在平行于所述待刻蚀层表面方向上具有第二尺寸，所述第一尺寸小于第二尺寸；
在所述待刻蚀层暴露出的表面、以及第一牺牲层的侧壁表面和顶部表面形成侧墙材料层，在所述第一开口内形成第三开口，在所述第二开口内形成第四开口，所述第三开口的深宽比大于所述第四开口的深宽比；
回刻蚀所述侧墙材料层，直至暴露出所述第四开口底部的待刻蚀层，在第三开口的底部和侧壁表面形成第一掩膜结构，在第四开口的侧壁形成第二掩膜结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一尺寸的范围为20～60nm。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二尺寸的范围为大于60nm。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三开口的深宽比范围为大于5。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第四开口的深宽比范围为小于或等于5。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，回刻蚀所述侧墙材料层的工艺参数包括：刻蚀气体包括CHxFy、CH4、O2、He和Ar；气体流量范围为：CHxFy：50标准毫升/分钟～300标准毫升/分钟，CH4：10标准毫升/分钟～300标准毫升/分钟，O2：5标准毫升/分钟～200标准毫升/分钟，He和Ar总流量：50标准毫升/分钟～1000标准毫升/分钟；离子源偏压范围为：0伏特～500伏特；气体压强范围为：4毫托～500毫托。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙材料层的形成工艺包括原子层沉积工艺或者化学气相沉积工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙材料层的厚度范围为10nm～20nm。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述图形化的第一牺牲层还包括位于第一牺牲层上的第一掩膜层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述第一牺牲层的方法包括：在所述待刻蚀层上形成第一牺牲材料层；在所述第一牺牲材料层上形成第一掩膜材料层以及位于第一掩膜材料层上的图形层，所述图形层暴露出部分所述第一掩膜材料层的表面；以所述图形层为掩膜，刻蚀所述第一掩膜材料层和所述第一牺牲材料层，在所述待刻蚀层上形成第一牺牲层以及位于牺牲层上的第一掩膜层。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，刻蚀所述第一掩膜材料层和第一牺牲材料层的工艺包括干法刻蚀工艺。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述待刻蚀层表面、第一牺牲层的侧壁表面和顶部表面形成侧墙材料层之前，还包括：去除所述第一掩膜层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，去除所述第一掩膜层的方法包括：湿法刻蚀工艺。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一掩膜结构和第二掩膜结构之后，还包括：去除所述第一牺牲层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，去除所述第一牺牲层的工艺包括湿法刻蚀工艺。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述待刻蚀层包括：基底；位于基底上的第二牺牲材料层；位于第二牺牲材料层上的第二掩膜材料层。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，还包括：以所述第一掩膜结构和第二掩膜结构为掩膜，刻蚀所述第二掩膜材料层和所述第二牺牲材料层，在所述基底上形成第二牺牲层和位于第二牺牲层上的第二掩膜层。
18.一种如权利要求1至17任一项方法所形成的半导体结构。
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