CN108292591A - 形成用于亚分辨率衬底图案化的刻蚀掩模的方法 - Google Patents

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Abstract

本文公开的技术提供了一种用于减小间距以用于创建高分辨率特征并且还用于对亚分辨率特征的间距进行切割的方法和制造结构。技术包括使用具有不同刻蚀特性的多种材料来选择性刻蚀特征并在指定的位置创建切口或块。在下层上形成交替材料的图案。将刻蚀掩模安置在交替材料的图案上。交替材料中的一种或更多种可以相对于其他材料优先被去除以露出下层的一部分。刻蚀掩模和交替材料的其余线一起形成限定亚分辨率特征的组合刻蚀掩模。

Description

形成用于亚分辨率衬底图案化的刻蚀掩模的方法
相关申请的交叉引用
本申请要求于2015年11月20日提交的标题为“Methods of Forming Etch Masksfor Sub-Resolution Substrate Patterning”的美国临时专利申请第62/258,119号的权益,其通过引用整体并入本文中。本申请还要求于2015年9月24日提交的标题为“Methodsof Forming Etch Masks for Sub-Resolution Substrate Patterning”的美国临时专利申请第62/232,005号的权益,其通过引用整体并入本文中。
背景技术
本公开涉及衬底处理,并且更具体地涉及包括对半导体晶片进行图案化的用于对衬底进行图案化的技术。
在光刻工艺中收缩线宽的方法历来已涉及使用较大NA的光学器件(数值孔径)、较短的曝光波长或除空气以外的界面介质(例如,水浸)。随着常规光刻工艺的分辨率已经接近理论极限,制造商已经开始转向双重图案化(DP)方法以克服光学限制。
在材料处理方法(例如,光刻)中,创建图案化的层包括向衬底的上表面施加诸如光致抗蚀剂的辐射敏感材料的薄层。这种辐射敏感材料被转换成凹凸图案(reliefpattern),其可以用作刻蚀掩模以将图案转移到衬底上的下层中。辐射敏感材料的图案化通常涉及使用例如光刻系统曝光于通过掩模版(reticle)(和相关联的光学器件)到辐射敏感材料上的光化辐射。然后可以在该曝光之后使用显影溶剂去除辐射敏感材料的被辐射的区域(如在正性光致抗蚀剂的情况下)或未被辐射的区域(如在负性抗蚀剂的情况下)。该掩模层可以包括多个子层。
用于将辐射或光的图案曝光到衬底上的常规光刻技术具有限制曝光的特征的尺寸以及限制曝光的特征之间的间距或间隔的各种挑战。减轻曝光限制的一种常规技术是如下技术:其使用双重图案化方法以允许与当前通过常规光刻技术可以实现的相比以更小的间距对较小的特征进行图案化。
发明内容
半导体技术不断进展到更小的特征尺寸或节点,包括14纳米、7纳米、5纳米及以下的特征尺寸。制造各种元件的特征的尺寸的持续减小对用于形成特征的技术提出了越来越高的要求。“间距”的概念可以用来描述这些特征的大小。间距是两个相邻重复特征中两个相同点之间的距离。半间距则是相邻特征的相同特征之间的距离的一半。
间距减小技术被称为如通过“间距加倍(pitch doubling)”等所示例的“间距倍增(pitch multiplication)”(通常稍微有些错误但仍是常规)。间距减小技术可以将光刻的能力扩展到特征尺寸限制(光学分辨率限制)以外。也就是说,按照一定因子的常规的间距倍增(更准确地说,间距减小或间距密度倍增)涉及按照指定的因子减小目标间距。通常认为与193nm浸没式光刻一起使用的双重图案化技术是对22nm节点及更小节点进行图案化的最有前途的技术之一。值得注意的是,自对准间隔双重图案化(SADP)已经被确立为间距密度加倍工艺,并且已经适用于NAND闪存器件的大批量生产。而且,重复SADP步骤两次可以获得超高分辨率,因为间距成为四倍(pitch quadrupling)。
虽然存在增加图案密度或间距密度的若干图案化技术,但是常规图案化技术经受刻蚀特征的粗糙表面或差分辨率。因此,常规技术不能提供非常小的尺寸(20nm和更小)所需的均匀性和保真度(fidelity)水平。可靠的光刻技术可以产生具有约80nm间距的特征。然而,常规的和新兴的设计规范期望制造具有小于约20nm或10nm的关键尺寸的特征。此外,使用间距密度加倍和四倍技术,可以创建亚分辨率线,但是在这些线之间进行切割或连接是具有挑战性的,尤其是因为这种切割所需的间距和尺寸远在常规光刻系统的能力以下。
本文公开的技术提供了一种用于减小间距(增加间距/特征密度)以用于创建高分辨率特征并且还用于对亚分辨率特征的间距进行切割的方法。本文的技术包括将具有不同刻蚀特性的多个材料线(多个相邻材料)安置在衬底上。然后在多个材料线上形成刻蚀掩模以隔离这些材料的一部分以选择性地刻蚀特征并在需要的位置创建切口和块。多个材料可以是交替的亚分辨率线的图案,并且每个线可以相对于其他线优先被刻蚀。与一个或多个刻蚀线组合的刻蚀掩模提供了限定亚分辨率特征的组合刻蚀掩模。因此,本文的方法提供了提供选择性自对准的材料的序列,例如用于阻挡或切割。结合下层转移层或记忆层,可以获得许多不同的刻蚀选择性。
一个实施方式包括对衬底进行图案化的方法。多线层形成在下层上方或下层上。多线层包括具有两种或更多种不同材料的交替线的图案的区域。每个线具有水平厚度、竖直高度并且跨下层延伸。交替线的图案的每个线在多线层的顶表面上均没有被覆盖,并且竖直地延伸到多线层的底表面。两种或更多种不同材料中的至少两种材料彼此在化学上的不同之处在于:相对于彼此具有不同的抗刻蚀性。在多线层上形成图案化的掩模层。图案化的掩模层包括掩盖多线层的一部分的掩模材料。两种或更多种不同材料中的至少一种材料被选择性地去除,使得下层的一部分不被覆盖。
当然,为了清楚起见,已经呈现了如本文所述的不同步骤的讨论顺序。通常,这些步骤可以以任何合适的顺序执行。另外,尽管本文的不同特征、技术、配置等中的每一个可以在本公开的不同地方进行讨论,但意图是每个概念可以彼此独立地或彼此组合地执行。因此,本发明可以以许多不同的方式实现和考虑。
注意,该发明内容部分没有具体说明本公开或要求保护的发明的每个实施方式和/或递增地新的方面。替代地,本发明内容仅提供了不同实施方式和相对于常规技术的相应新颖点的初步讨论。对于本发明和实施方式的另外的细节和/或可能的观点,读者参考下面进一步讨论的本公开的具体实施方式部分和相应的附图。
附图说明
参考结合附图考虑的以下详细描述,将更完全地理解本发明的各种实施方式并且本发明的许多附带的优点将容易地变得明显。附图不一定按比例,而是将重点放在说明特征、原理和概念上。
图1A、图1B、图1C和图1D是根据本文公开的实施方式的示例性衬底区段的截面侧视图。
图2A和图2B是根据本文公开的实施方式的示例性衬底区段的顶视图。
图3A和图3B是根据本文公开的实施方式的示例性衬底区段的截面侧视图。
图4A和图4B是根据本文公开的实施方式的示例性衬底区段的顶视图。
图5A和图5B是根据本文公开的实施方式的示例性衬底区段的截面侧视图。
图6A和图6B是根据本文公开的实施方式的示例性衬底区段的顶视图。
图7A和图7B是根据本文公开的实施方式的示例性衬底区段的截面侧视图。
图8A和图8B是根据本文公开的实施方式的示例性衬底区段的顶视图。
图9A和图9B是根据本文公开的实施方式的示例性衬底区段的截面侧视图。
图10A和图10B是根据本文公开的实施方式的示例衬底区段的顶视图。
图11至图18是根据本文公开的实施方式的示例性衬底区段的截面侧视图。
具体实施方式
本文公开的技术提供了减小间距(增加间距/特征密度)以用于创建高分辨率特征并且还用于对亚分辨率特征的间距进行切割的方法和制造结构。技术包括使用具有不同刻蚀特性的多种材料来选择性刻蚀特征并且在指定的地方创建切口或块。在下层上形成交替材料的图案。将刻蚀掩模安置在交替材料的图案上。可以相对于其他材料优先去除交替材料中的一种或更多种以露出下层的一部分。刻蚀掩模和其余的交替材料的线一起形成限定亚分辨率特征的组合刻蚀掩模。可以在下层上形成各种材料图案,并且图案可以包括两种、三种、四种、五种或更多种不同的材料。图案可以具有在40纳米以下、甚至在12纳米以下以及更小的半间距。材料的关键尺寸可以通过沉积的类型(例如,用原子层沉积)来控制,而不是仅依赖于光刻系统的光学分辨率。
一个实施方式包括对衬底进行图案化的方法。这种方法对于半导体器件和集成电路的微细加工是有用的。现在参照图1A、图1B、图1C、图1D、图2A和图2B,在下层135上方或下层135上形成有多线层。多线层可以直接形成在下层上或者任何中间层或界面膜或平坦化层上,例如形成在抗反射涂层(ARC)层上。多线层包括具有两种或更多种不同材料的交替线的图案的区域。在一些实施方式中,交替线基本上可以覆盖衬底的整个表面,但在其他可替选的实施方式中,仅特定区域具有交替线的图案。每个线具有水平厚度、竖直高度,并跨下层延伸。请注意,交替线可以包括直线、曲线、赛道路径(race track path)等。交替线的另一示例是每个环均是曲线的一组同心圆。交替线的图案的每个线在多线层的顶表面上均不被覆盖,并且竖直地延伸到多线层的底表面。换言之,特定材料的每个线可以被各向异性地刻蚀到多线层的底表面,从而露出下层,因为与材料的竖直堆叠相比,材料的线跨衬底表面在水平方向上交替。两种或更多种不同材料中的至少两种材料彼此在化学上的不同之处在于:相对于彼此具有不同的抗刻蚀性。
如本文所使用的,具有彼此不同的抗刻蚀性意味着存在至少一种如下刻蚀剂(或刻蚀剂组合):该刻蚀剂(或刻蚀剂组合)与其他的(一种更多种)材料相比以更大的速率刻蚀给定的一种材料。注意,可以存在以相同速率刻蚀两种或更多种给定材料的特定刻蚀剂,但是存在相对于(一种或更多种)其他材料更快地刻蚀所包含的材料的至少一种刻蚀剂。相对于另一种材料刻蚀一种材料可以包括:刻蚀一种材料而基本上不刻蚀另一种材料,或者与另一种材料相比以显著更大的速率刻蚀一种材料,例如刻蚀速率比为3:1、4:1、10:1等。对于具有不同的抗刻蚀性的两种材料,这通常意味着两种材料例如通过所包括的特定原子元素或原子元素的排列而在化学上彼此不同。除了两种材料中的一种包含掺杂剂之外大程度地相同的两种材料仍然可以具有不同的抗刻蚀性。此外,具有相同原子元素但具有不同分子或晶体结构的材料也可提供不同的抗刻蚀性差异。
图1A、图1B、图1C和图1D示出形成特定多线层的示例性结果。例如,图1A和图1B示出了其上形成有三种材料线的侧截面衬底区段。不同的材料被标记为A、B和C。注意括号151示出交替线的特定图案区段。该图案按照A-B-C-B的序列,其然后重复。因此,该图案可以以A-B-C-B-A-B-C-B-A-B-C-B-A等的顺序继续。注意,在该特定多线层中,材料A可以通过在材料A的两侧上具有材料B的线而与材料C隔离、不与材料C接触。在其他实施方式中,给定材料的半间距可以变化,使得材料C可以在一些区域中不存在或在其他区域中较大。图2A和图2B示出该衬底区段的顶视图。注意,从顶视图看,来自多线层150的每种不同材料均不被覆盖或可被访问。
图1C示出具有交替线的不同图案的多线层150,其中如括号152所示的那样仅存在彼此交替的两种材料(A和B)。图1D示出具有四种材料的交替线的不同图案的多线层150。括号153标记可以重复的该示例图案的区段。例如,重复线的交替图案可以具有A-B-C-D-C-B-A-B-C-D-C-B-A的序列,其可以按原样继续或具有一些间距变化的区域。对于不同材料的两个或更多个线的交替线的图案的这些多线层中的任何,可以使用刻蚀掩模来隔离多线层的特定区域,以选择性去除这些材料中的一种或更多种以修改组合刻蚀掩模(添加到作为聚集刻蚀掩模的刻蚀掩模或从作为聚集刻蚀掩模的刻蚀掩模减去),如随后将描述的。
现在参照图3A、图3B、图4A和图4B,在衬底105上形成图案化的掩模层140。图案化的掩模层包括掩盖多线层150的一部分的掩模材料141。注意,可以使用任何常规的掩模材料和图案形成工艺来形成图案化的掩模层140。例如,图案化的掩模层140可以被光刻图案化,或者可以是给定间距倍增工艺的结果。掩模材料141可以包括有机材料和光致抗蚀剂、无机材料以及含金属的材料、有机金属等。在一个示例中,掩模层材料例如通过旋涂沉积、化学气相沉积等沉积在多线层150上。然后对掩模材料进行图案化和刻蚀以去除一部分掩模材料,从而得到在衬底105上的掩模材料的凹凸图案。
给定的掩模材料可以沉积为相对较薄的层或相对较厚的层。图3A是穿过图4A的中心部分的侧视截面视图。相应的图3B和图4B示出了图案化的掩模层140的不同图案/配置,其中掩模材料141是限定开口的台面,即围绕台面的区域是开口。附图中示出了两种类型的凹凸图案,以示出来自不同的材料布置的不同的结果图案,如在下文将是明显的。
在一些实施方式中,图案化的掩模层140可以包括分别包含图案化的层的多个单独的掩模层。例如,可以在掩模层形成期间执行一些光刻刻蚀操作。因此,掩模层本身可以包括多个掩模图案或膜,或者可以作为分解图案形成技术的结果而被创建。
在多线层上形成图案化的掩模层之后,可以选择性地去除两种或更多种不同材料中的至少一种,使得下层135的一部分不被覆盖。可以通过诸如湿法刻蚀、干法(等离子体)刻蚀、灰化等各种材料去除工艺中的任何工艺来执行选择性去除。图5A示出了这种选择性去除的示例。在图5A中,已经通过图案化的掩模层140中的开口例如经由定向刻蚀去除了材料B。材料C和材料A保留为图案化的掩模层140的一部分。在图6A中,从顶视图看,下层135的部分不被覆盖。注意,在图6A中,图案化的掩模层140中的开口被材料A和材料C的线窄化或限制,当多线层150与图案化的掩模层140组合以形成组合刻蚀掩模时留下两个相对较小的开口。
图5B和图6B示出了不同的示例。在图5B中,材料A和材料B已经例如通过定向刻蚀被去除。在一些实施方式中,材料A和材料B可以例如通过使用不同的刻蚀化学剂依次被去除。在其他实施方式中,可以同时去除材料A和B,而留下(未被图案化的刻蚀掩模阻挡的)材料A的线。本文中材料的线可以用被配置成以相同速率刻蚀两种材料的刻蚀剂(工艺气体混合物)同时去除。在一些实施方式中,正在被去除的两种材料可以具有相同的化学组成以促进同时去除。注意,在图5B和图6B中,仅留下材料C,材料C添加到掩模材料141,并且在这个特定的衬底区段示例中该组合图案基本上形成具有“H”形状的刻蚀掩模。如可以理解的,存在用于添加或去除材料以形成其中给定图案化的掩模层位于材料的线上的组合刻蚀掩模的多种不同选择。
例如,在其他实施方式中,两种或更多种不同的材料包括三种或更多种不同的材料。于是选择性地去除两种或更多种不同材料中的至少一种可以包括选择性地去除三种或更多种不同材料中的两种材料,使得图案化的掩膜层的相应部分不被覆盖。在另一实施方式中,两种或更多种不同的材料包括四种或更多种不同的材料。于是选择性地去除两种或更多种不同材料中的至少一种包括选择性地去除四种或更多种不同材料中的两种材料,使得图案化的掩膜层的相应部分不被覆盖。
在一些实施方式中,两种或更多种不同材料的交替线的图案包括A-B-A-B的重复序列,其中材料A和材料B相对于彼此具有不同的抗刻蚀性。在其他实施方式中,两种或更多种不同材料的交替线的图案包括A-B-C-B-A-B-C-B的重复序列,其中材料A和材料B相对于彼此具有不同的抗刻蚀性。例如,材料C可以相对于材料A和材料B具有不同的抗蚀性。在另一实施方式中,两种或更多种不同材料的交替线的图案包括A-B-C-D-C-B-A-B-C-D-C-B的重复序列,其中材料A、材料B、材料C和材料D中的至少两种相对于彼此具有不同的抗刻蚀性。
可以使用各种不同的制造技术来形成多线层。例如,可以提供具有位于下层上的心轴的衬底,其中心轴包括第一材料。然后在心轴的暴露的侧壁上形成第一侧壁间隔件。第一侧壁间隔件包括第二材料。第二侧壁间隔件形成在第一侧壁间隔件的暴露的侧壁上。第二侧壁间隔件包括第三材料。然后形成填充结构,该填充结构填充限定在彼此面对的第二侧壁间隔件的暴露的侧壁之间的开放空间。填充结构包括第四材料。心轴、第一侧壁间隔件、第二侧壁间隔件和填充结构的顶表面均不被覆盖(暴露)。第一材料、第二材料、第三材料和第四材料中的至少两种材料在化学上彼此不同。
在另一实施方式中,可以提供具有位于下层上的心轴的衬底,其中心轴包括第一材料。然后在心轴的暴露的侧壁上形成第一侧壁间隔件。第一侧壁间隔件包括第二材料。然后形成填充结构,该填充结构填充限定在彼此面对的第一侧壁间隔件的暴露的侧壁之间的开放空间。填充结构包括第四材料。心轴、第一侧壁间隔件和填充结构的顶面均不被覆盖(暴露)。第一材料、第二材料和第四材料中的至少两种材料在化学上彼此不同。
在另一实施方式中,可以提供具有位于下层上的心轴的衬底,其中心轴包括第一材料。然后形成填充结构,该填充结构填充限定在心轴的暴露的侧壁之间的开放空间。填充结构包括第四材料。心轴和填充结构的顶表面均不被覆盖(暴露)。第一材料和第四材料中的至少两种材料在化学上彼此不同。用于形成两个或三个交替材料的线的可替选方法是执行嵌段共聚物的定向自组装操作以形成不同材料的交替线。可以使用包括极紫外光刻、直写印刷图案、自对准四重图案化、自对准双重图案化等的许多其他技术来形成多线层的全部或一部分。
现在参照7A、图8A、图7B和图8B,本文的技术可以包括将组合图案160转移到下层135中。组合图案160由掩模材料和多线层的其余材料限定。在一些实施方式中,与多线层中的其他材料相比,多线层与下层之间的另外的层可以具有不同的抗刻蚀性,并且因此可以提供用于控制图案转移的另一刻蚀选择性选择。可替选地,下层可以提供这种另外的刻蚀选择材料,并且于是下层下面的目标层可以成为图案转移的目标。在一些实施方式中,下层可以是在转移组合图案期间接收组合图案的记忆层。该记忆层可以包括相对于多线层中的材料具有不同的抗刻蚀性的材料。利用这样的配置,可以将给定的组合图案转移到记忆层中,然后可以去除多线层中的当前存在的线,并且可以再次执行组合图案转移。
图9A、图10A、图9B和图10B示出了在组合图案转移到下层135中之后并且在已经去除图案化的掩模层和多线层之后的示例性图案化衬底区段。如同之前的附图,图9A是对应于顶视图10A的截面侧视图,而图9B是对应于顶视图10B的截面侧视图。
在其他实施方式中,将组合图案转移到下层中可以包括在下层中切割一个或更多个掩埋结构。下层可以具有掩埋的鳍式结构或可以通过组合图案转移来切割或添加的其他特征。如可以理解的,两个或更多个线中的给定材料的线的间距可以小于给定光刻系统的光学分辨率。这可以实现,因为心轴可以通过双重或多重图案化减少技术来形成,并且然后可以通过原子层沉积或其他高度可控的沉积技术来沉积另外的材料。以这种方式形成的材料的线可以具有小于16纳米的半间距间隔。
图11至图18提供了用于形成特定多线层的一个示例技术的更多细节。在这些图中,正在形成四种不同材料的多线层。在图11中,提供了具有位于下层135上的心轴111的衬底。心轴111包括第一材料。衬底可以包括硅晶片。根据给定制造流程中的给定衬底的制造步骤,可以包括一个或更多个另外的下层和/或掩埋结构。存在可以用来制造心轴的许多不同的材料。材料可以包括各种氮化物、氧化物、有机物、金属以及其他常规可用材料。可以使用常规的图案化技术形成心轴111。例如,心轴111可以是自对准双重图案化技术或自对准四重图案化技术的结果,并且因此可以具有亚分辨率半间距。
如图13所示,第一侧壁间隔件112形成在心轴111的暴露的侧壁上。第一侧壁间隔件112包括第二材料。请注意,图13示出了形成在心轴111的竖直侧壁上的间隔件。形成第一侧壁间隔件112可以包括将第二材料保形地沉积在衬底上。图12示出了已经沉积在衬底105上的第一保形膜(conformal film)122。这种间隔件形成是常规已知的。例如,可以选择诸如原子层沉积(ALD)的高度保形沉积技术来沉积间隔件材料,其大致均匀地覆盖心轴111和下层135。然后可以执行间隔件开口刻蚀以完成侧壁间隔件的形成。这种间隔件开口刻蚀通常是定向刻蚀,其从心轴111的顶表面以及从沉积在心轴111的侧壁上的第二材料之间的下层135(除了心轴的侧壁上的材料覆盖下层135的地方)去除第二材料。
如图15所示,在第一侧壁间隔件112的暴露的侧壁上形成有第二侧壁间隔件113。第二侧壁间隔件113包括第三材料。请注意,图15示出了形成在第一侧壁间隔件112的竖直侧壁上的间隔件。形成第二侧壁间隔件113可以包括将第三材料保形地沉积在衬底上。图14示出了已经沉积在衬底105上的第二保形膜123。这种间隔件形成是常规已知的。例如,可以选择诸如原子层沉积(ALD)的高度保形沉积技术来沉积间隔件材料,其大致均匀地覆盖衬底上的现有结构,现有结构可以包括心轴111、第一侧壁间隔件112以及图案化的掩模层140。然后可以执行间隔件开口刻蚀以完成侧壁间隔件的形成。这种间隔件开口刻蚀通常是定向刻蚀,其从心轴111的顶表面、第一侧壁间隔件112的顶表面以及从沉积在第一侧壁间隔件112的侧壁上的第三材料之间的图案化的掩模层140(除了结构的竖直侧壁上的材料覆盖图案化的掩模层140的地方)去除第三材料。在形成第二侧壁间隔件之前,第一侧壁间隔件112的至少一部分在彼此之间限定开放空间。在一些位置,心轴半间距可以缩短,使得形成第一侧壁间隔件完全填充所选心轴对之间的空间并且因此防止在这样的位置形成第二侧壁间隔件。换言之,心轴的变化间距可以引起来自第一侧壁间隔件或第二侧壁间隔件的一些合并的间隔件。(例如)在形成集成电路的电力轨方面,这种制造技术可能是有益的。
现在参照图17,然后在衬底105上形成填充结构114,填充结构114填充(在形成填充结构114之前)限定在彼此面对的第二侧壁间隔件113的暴露的侧壁之间的开放空间。填充结构114包括第四材料。填充结构114被形成为使得心轴111、第一侧壁间隔件112、第二侧壁间隔件113以及填充结构114的顶表面均不被覆盖。在形成期间的材料选择使得第一材料、第二材料、第三材料和第四材料彼此在化学上均不同。形成填充结构114可以包括在衬底上沉积第四材料的覆盖层材料(overburden material)124。图16示出了沉积在衬底105上的覆盖层材料124,其可以完全覆盖现有结构。可以使用包括旋涂沉积的用于沉积覆盖层材料124的各种沉积技术。在沉积之后,可以对覆盖层材料124进行回蚀(etch back),或者以其他方式下拉(pull down)覆盖层材料124,直到第四材料凹陷到第二侧壁间隔件113的顶表面以下。第四材料也可以将凹陷到第一侧壁间隔件112和心轴111的顶表面以下。在形成该多线层之后,可以在其上形成图案化的掩模层140,诸如光致抗蚀剂或硬掩模材料的凹凸图案。
其他实施方式可以排除填充结构,并且替代地具有用作多线层的一个或更多个线的沟槽(未被填充的线)。例如,在下层上方形成多线层。在多线层上形成图案化的掩模。多线层包括具有两种或更多种不同材料的交替线的图案的区域。在该区域中,每个线具有水平厚度、竖直高度,并跨图案化的掩模层延伸,并且交替线的图案的每个线在多线层的顶表面上均不被覆盖并且竖直延伸到多线层的底表面。两种或更多种不同材料中的至少两种彼此在化学上的不同之处在于:相对于彼此具有不同的抗刻蚀性。多线层还限定沟槽作为两种或更多种不同材料的交替线的图案的一部分。因此,限定的沟槽与材料的线并行延伸并且不覆盖图案化的掩模层的一部分。
这种多线层的一个示例在图15中示出为准备用于图案转移的或在其上安置刻蚀掩模之后的多线层。因此,在这个特定的示例性实施方式中,省略了沉积覆盖层材料和下拉覆盖层材料。这在一些应用中,这可能是有益的,因为某些填充材料可能比其他填充材料更难以填充沟槽和下拉。给定的设计可以考虑在多线层中剩余有沟槽的图案并且将这些开口用作第一图案转移位置。因此,可以将组合图案转移到下层。然后组合图案由掩模材料和覆盖图案化的掩模层的多线层的材料限定。因此,在一种线没有材料的情况下,可以执行初始图案转移,而不需要首先选择性地去除其中一种线。另一示例可以在图1B中看到。图1B的图案是A-B-C-B-A-B-C-B,其然后重复。在该多线层中,可以省略成形材料C,并且因此替代地,在指示材料C的地方将存在沟槽。可以通过以下来创建这种配置:将材料A形成为心轴,保形地沉积材料B,然后对材料B执行间隔件开口刻蚀以在材料A上产生侧壁间隔件并且从下层去除材料B。
因此,在下层135上形成多线层150。可以选择性地去除来自多线层150的任何线或线的组合,并且然后可以将其余线和图案化的掩模层140的组合图案转移到下层135中。
如可以理解的,可以创建材料组合和可选材料的矩阵,以在期望的位置和长度处创建在常规光刻系统的分辨率能力以下的特征。请注意,刻蚀特征本身可以被转移到记忆层和/或目标层中,并且也可以用来反转图案。因此,可以使用两种、三种、四种、五种或更多种不同的材料进行选择性刻蚀。可以使用图案化的掩模和不同材料的不同刻蚀选择性在衬底上的各个位置选择自对准。换言之,使用已知尺寸的不同材料,设计师可以选择在哪里执行刻蚀,并使该刻蚀以亚分辨率尺寸进行自对准。例如,如果来自光致抗蚀剂材料的给定接触图案相对较大并且跨越多种材料,则接触将仅在特定接触图案开口内的一种材料处被刻蚀。
因此,本文中的技术可以用于提供稳定的配色方案(pedestalized colorscheme),即具有不同刻蚀选择性的材料。此外,根据设计兴趣,可以将材料的交替线的图案制造成具有不同的间距。通常,对间距进行切割非常困难。常规的光刻系统可以制作约42纳米的切口。然而,通过本文的技术,可以随意地在给定衬底上的任何位置放置接触。这种图案化技术还使得可以跨越颜色进行间距分割。在一些区域,材料之间可能存在一个完整的半间距,而在其他区域,例如在心轴之间存在相对大量的自对准。此外,通过选择可获得的材料中的其中两种材料彼此相邻的两种或更多种材料,可以执行非间距(off-pitch)或混合尺寸的刻蚀。因此,可以用本文的技术按照各种间距倍数制作切口或块。
利用形成的这种结构或图案,许多选择可以用于图案转移。例如,一种选择是从转移中添加或减去给定的掩模图案。作为非限制性示例,添加块可能引起“H”形状,因为块被添加到两个线。减去块可以提供给定块掩模的自对准切割。(在选择性刻蚀之后)可以向多个上覆材料中的任何添加或者从多个上覆材料中的任何减去任何清晰场掩膜或暗场掩模,以形成组合刻蚀掩模。换言之,可以在衬底上形成任何二维多材料层,并且然后可以在多材料层上形成任何二维掩模图案。尽管掩模层最初可以通过光刻图案化形成(登记),并且即使多材料层也可以初始被光刻登记,但是这两层的交叉点提供了亚分辨率图案化,因为两层的组合以及选择性刻蚀多种未被覆盖的材料中的一种或更多种的能力,增强了光刻登记以提供许多精确的刻蚀转移操作和包括自对准栅极和自对准块刻蚀的选择。
在前面的描述中,已经阐述了具体的细节,例如处理系统的特定几何形状以及其中使用的各种部件和工艺的描述。然而,应当理解,本文中的技术可以在偏离这些具体细节的其他实施方式中实施,并且这些细节用于说明目的而非限制目的。已经参照附图描述了本文公开的实施方式。类似地,出于说明的目的,已经阐述了具体的数字、材料和配置,以便提供透彻的理解。然而,可以在没有这些具体细节的情况下实施实施方式。具有基本上相同的功能构造的部件由相同的附图标记表示,并且因此可以省略任何冗余的描述。
已经将各种技术描述为多个离散操作以帮助理解各种实施方式。描述的顺序不应被解释为暗示这些操作必然顺序相关。实际上,这些操作不需要按照呈现的顺序执行。所描述的操作可以以与所描述的实施方式不同的顺序执行。在另外的实施方式中可以执行各种另外的操作和/或可以省略所描述的操作。
本文使用的“衬底”或“目标衬底”通常指根据本发明正在处理的对象。衬底可以包括器件、特别是半导体器件或其他电子器件的任何材料部分或结构,并且例如可以是诸如半导体晶片的基础衬底结构、掩模版或者基础衬底结构上的层或覆盖在基础衬底结构上的层,诸如薄膜。因此,衬底不限于图案化或未图案化的任何特定的基础结构、下层或上覆层,而是考虑包括任何这样的层或基础结构以及层和/或基础结构的任意组合。该描述可以参考特定类型的衬底,但是这仅仅是为了说明的目的。
本领域技术人员还将理解,在仍然实现本发明的相同目标的情况下,可以对上述技术的操作做出许多变化。这些变化旨在被本公开的范围所涵盖。因此,本发明的实施方式的前述描述不意图是限制性的。而是,在所附权利要求中呈现了对本发明的实施方式的任何限制。

Claims (20)

1.一种对衬底进行图案化的方法,所述方法包括:
在衬底的下层上形成多线层,所述多线层包括具有两种或更多种不同材料的交替线的图案的区域,其中,每个线具有水平厚度、竖直高度并且跨所述下层延伸,其中,所述交替线的图案的每个线在所述多线层的顶表面上均不被覆盖并且竖直延伸到所述多线层的底表面,其中,所述两种或更多种不同材料中的至少两种材料彼此在化学上的不同之处在于:相对于彼此具有不同的抗刻蚀性;
在所述多线层上形成图案化的掩模层,所述图案化的掩模层包括掩盖所述多线层的一部分的掩模材料;以及
选择性地去除所述两种或更多种不同材料中的至少一种,使得所述下层的一部分不被覆盖。
2.根据权利要求1所述的方法,其中,所述两种或更多种不同材料包括三种或更多种不同材料,其中,选择性地去除所述两种或更多种不同材料中的至少一种包括:选择性地去除所述三种或更多种不同材料中的两种,使得所述下层的相应部分不被覆盖。
3.根据权利要求1所述的方法,其中,所述两种或更多种不同材料包括四种或更多种不同材料,其中,选择性地去除所述两种或更多种不同材料中的至少一种包括:选择性地去除所述四种或更多种不同材料中的两种,使得所述下层的相应部分不被覆盖。
4.根据权利要求1所述的方法,其中,所述两种或更多种不同材料的交替线的图案包括A-B-A-B的重复序列,其中,材料A和材料B相对于彼此具有不同的抗刻蚀性。
5.根据权利要求1所述的方法,其中,所述两种或更多种不同材料的交替线的图案包括A-B-C-B-A-B-C-B的重复序列,其中,材料A和材料B相对于彼此具有不同的抗刻蚀性。
6.根据权利要求5所述的方法,其中,材料C相对于材料A和材料B具有不同的抗刻蚀性。
7.根据权利要求1所述的方法,其中,所述两种或更多种不同材料的交替线的图案包括A-B-C-D-C-B-A-B-C-D-C-B的重复序列,其中,材料A、材料B、材料C和材料D中的至少两种材料相对于彼此具有不同的抗刻蚀性。
8.根据权利要求1所述的方法,其中,形成所述图案化的掩模包括形成掩模材料的凹凸图案。
9.根据权利要求1所述的方法,其中,所述掩模材料包括金属。
10.根据权利要求1所述的方法,其中,形成所述多线层包括:
提供具有位于所述下层上的心轴的衬底,所述心轴包括第一材料;
在所述心轴的暴露的侧壁上形成第一侧壁间隔件,所述第一侧壁间隔件包括第二材料;
在所述第一侧壁间隔件的暴露的侧壁上形成第二侧壁间隔件,所述第二侧壁间隔件包括第三材料;以及
形成填充结构,所述填充结构填充限定在彼此面对的所述第二侧壁间隔件的暴露的侧壁之间的开放空间,所述填充结构包括第四材料,其中,所述心轴、所述第一侧壁间隔件、所述第二侧壁间隔件和所述填充结构的顶表面均不被覆盖,并且其中,所述第一材料、所述第二材料、所述第三材料和所述第四材料中的至少两种材料彼此在化学上不同。
11.根据权利要求1所述的方法,其中,形成所述多线层包括:
提供具有位于所述下层上的心轴的衬底,所述心轴包括第一材料;
在所述心轴的暴露的侧壁上形成第一侧壁间隔件,所述第一侧壁间隔件包括第二材料;以及
形成填充结构,所述填充结构填充限定在彼此面对的所述第一侧壁间隔件的暴露侧壁之间的开放空间,所述填充结构包括第四材料,其中,所述心轴、所述第一侧壁间隔件和所述填充结构的顶表面均不被覆盖,并且其中,所述第一材料、所述第二材料和所述第四材料中的至少两种材料彼此在化学上不同。
12.根据权利要求1所述的方法,其中,形成所述多线层包括:
提供具有位于所述下层上的心轴的衬底,所述心轴包括第一材料;以及
形成填充结构,所述填充结构填充限定在所述心轴的暴露的侧壁之间的开放空间,所述填充结构包括第四材料,其中,所述心轴和所述填充结构的顶表面均不被覆盖,并且其中,所述第一材料和所述第四材料彼此在化学上不同。
13.根据权利要求1所述的方法,还包括将组合图案转移到所述下层中,所述组合图案由所述掩模材料和所述多线层的其余材料限定。
14.根据权利要求13所述的方法,其中,所述下层是在转移所述组合图案期间接收所述组合图案的记忆层。
15.根据权利要求14所述的方法,其中,所述记忆层包括相对于所述多线层中的材料具有不同抗刻蚀性的材料。
16.根据权利要求13所述的方法,其中,将所述组合图案转移到所述下层中包括在所述下层中切割一个或更多个掩埋结构。
17.根据权利要求1所述的方法,其中,两个或更多个线中的给定材料的线的间距小于给定光刻系统的光学分辨率。
18.根据权利要求1所述的方法,其中,形成所述多线层包括执行嵌段共聚物的定向自组装操作以形成不同材料的交替线。
19.根据权利要求1所述的方法,其中,相应材料的线具有小于16纳米的半间距间隔。
20.一种对衬底进行图案化的方法,所述方法包括:
在衬底的下层上形成多线层,所述多线层包括具有两种或更多种不同材料的交替线的图案的区域,其中,每个线具有水平厚度、竖直高度并且跨所述下层延伸,其中,所述交替线的图案的每个线在所述多线层的顶表面上均不被覆盖并且竖直延伸到所述多线层的底表面,其中,所述两种或更多种不同材料中的至少两种材料彼此在化学上的不同之处在于:相对于彼此具有不同的抗刻蚀性,所述多线层还限定沟槽作为两种或更多种不同材料的交替线的图案的一部分,其中,限定的沟槽与材料的线并行延伸并且露出图案化的掩模层的一部分;
在所述多线层上形成所述图案化的掩模层,所述图案化的掩模层包括掩盖所述多线层的一部分的掩模材料;以及
将组合图案转移到所述下层中,所述组合图案由覆盖所述下层的多线层的材料和掩模材料限定。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110911272A (zh) * 2018-09-17 2020-03-24 长鑫存储技术有限公司 在半导体器件中形成微图案的方法
CN111370309A (zh) * 2018-12-26 2020-07-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
KR102207120B1 (ko) * 2016-01-29 2021-01-22 도쿄엘렉트론가부시키가이샤 메모리 핀 패턴을 형성하기 위한 방법 및 시스템
US9991156B2 (en) * 2016-06-03 2018-06-05 International Business Machines Corporation Self-aligned quadruple patterning (SAQP) for routing layouts including multi-track jogs
US10629435B2 (en) 2016-07-29 2020-04-21 Lam Research Corporation Doped ALD films for semiconductor patterning applications
US10002762B2 (en) * 2016-09-09 2018-06-19 International Business Machines Corporation Multi-angled deposition and masking for custom spacer trim and selected spacer removal
US9911619B1 (en) * 2016-10-12 2018-03-06 Globalfoundries Inc. Fin cut with alternating two color fin hardmask
US10454029B2 (en) 2016-11-11 2019-10-22 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US10832908B2 (en) * 2016-11-11 2020-11-10 Lam Research Corporation Self-aligned multi-patterning process flow with ALD gapfill spacer mask
US10388644B2 (en) * 2016-11-29 2019-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing conductors and semiconductor device which includes conductors
US9881794B1 (en) 2016-11-29 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor methods and devices
US10892223B2 (en) * 2016-12-23 2021-01-12 Intel Corporation Advanced lithography and self-assembled devices
US9934970B1 (en) * 2017-01-11 2018-04-03 International Business Machines Corporation Self aligned pattern formation post spacer etchback in tight pitch configurations
US10217633B2 (en) * 2017-03-13 2019-02-26 Globalfoundries Inc. Substantially defect-free polysilicon gate arrays
CN108735585B (zh) * 2017-04-17 2019-06-28 联华电子股份有限公司 掩模图案的制作方法
US10304728B2 (en) 2017-05-01 2019-05-28 Advanced Micro Devices, Inc. Double spacer immersion lithography triple patterning flow and method
US20180323061A1 (en) * 2017-05-03 2018-11-08 Tokyo Electron Limited Self-Aligned Triple Patterning Process Utilizing Organic Spacers
CN109216163A (zh) * 2017-06-29 2019-01-15 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
US10147611B1 (en) * 2017-08-28 2018-12-04 Nanya Technology Corporation Method for preparing semiconductor structures
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
CN109545684B (zh) * 2017-09-22 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10340364B2 (en) * 2017-11-14 2019-07-02 International Business Machines Corporation H-shaped VFET with increased current drivability
US10566207B2 (en) * 2017-12-27 2020-02-18 Samsung Electronics Co., Ltd. Semiconductor manufacturing methods for patterning line patterns to have reduced length variation
WO2019169335A1 (en) 2018-03-02 2019-09-06 Lam Research Corporation Selective deposition using hydrolysis
US10395926B1 (en) * 2018-04-17 2019-08-27 Globalfoundries Inc. Multiple patterning with mandrel cuts formed using a block mask
JP2019204815A (ja) * 2018-05-21 2019-11-28 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US10643846B2 (en) 2018-06-28 2020-05-05 Lam Research Corporation Selective growth of metal-containing hardmask thin films
US10763118B2 (en) * 2018-07-11 2020-09-01 International Business Machines Corporation Cyclic selective deposition for tight pitch patterning
US10910381B2 (en) * 2018-08-01 2021-02-02 Applied Materials, Inc. Multicolor approach to DRAM STI active cut patterning
US11164772B2 (en) * 2018-10-30 2021-11-02 International Business Machines Corporation Spacer-defined process for lithography-etch double patterning for interconnects
EP3660890B1 (en) 2018-11-27 2021-08-11 IMEC vzw A method for forming an interconnection structure
CN111640655B (zh) * 2019-03-01 2023-04-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10943816B2 (en) 2019-04-03 2021-03-09 International Business Machines Corporation Mask removal for tight-pitched nanostructures
US11315787B2 (en) * 2019-04-17 2022-04-26 Applied Materials, Inc. Multiple spacer patterning schemes
CN112017970B (zh) * 2020-07-24 2022-09-20 中国科学院微电子研究所 自对准金属层的制造方法、半导体器件及电子设备

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070099431A1 (en) * 2005-11-01 2007-05-03 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
US20090179194A1 (en) * 2008-01-16 2009-07-16 Xerox Corporation Organic thin film transistors
CN101490807A (zh) * 2006-07-10 2009-07-22 美光科技公司 在半导体装置及包含半导体装置的系统形成期间使用交替间隔物沉积的间距减小技术
JP2010080625A (ja) * 2008-09-25 2010-04-08 Toshiba Corp マスクパターンの形成方法および半導体装置の製造方法
US20100187658A1 (en) * 2007-03-21 2010-07-29 Haiqing Wei Multi-material hard mask or prepatterned layer for use with multi-patterning photolithography
US20120208361A1 (en) * 2011-02-14 2012-08-16 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device
CN102693898A (zh) * 2011-03-21 2012-09-26 华邦电子股份有限公司 缩小间距的方法
JP2013161987A (ja) * 2012-02-06 2013-08-19 Toshiba Corp パターン形成方法
US20140072830A1 (en) * 2012-09-13 2014-03-13 Jeffrey S. Lille Method for separately processing regions on a patterned medium
CN103715068A (zh) * 2012-09-29 2014-04-09 中芯国际集成电路制造(上海)有限公司 半导体精细图案的形成方法
CN103943468A (zh) * 2014-05-08 2014-07-23 上海华力微电子有限公司 一种图形自对准形成方法
CN104584204A (zh) * 2012-09-28 2015-04-29 英特尔公司 用以形成与互连件对准的过孔的嵌段共聚物的定向自组装

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5223083A (en) 1992-01-23 1993-06-29 Micron Technology, Inc. Process for etching a semiconductor device using an improved protective etching mask
JP2827882B2 (ja) * 1994-02-24 1998-11-25 日本電気株式会社 半導体装置の製造方法
US6632741B1 (en) * 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US7190007B2 (en) * 2004-08-05 2007-03-13 International Business Machines Corporation Isolated fully depleted silicon-on-insulator regions by selective etch
US7560390B2 (en) * 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
KR101348280B1 (ko) * 2007-07-06 2014-01-10 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
US7611980B2 (en) * 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7666578B2 (en) * 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
KR20080034234A (ko) * 2006-10-16 2008-04-21 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US7923373B2 (en) * 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
JP4825891B2 (ja) * 2009-03-31 2011-11-30 株式会社東芝 半導体装置の製造方法およびテンプレート
US8871651B1 (en) * 2013-07-12 2014-10-28 Globalfoundries Inc. Mask formation processing
US9041217B1 (en) * 2013-12-18 2015-05-26 Intel Corporation Self-aligned via patterning with multi-colored photobuckets for back end of line (BEOL) interconnects
US9209077B2 (en) * 2013-12-20 2015-12-08 Intel Corporation Diagonal hardmasks for improved overlay in fabricating back end of line (BEOL) interconnects
KR102176758B1 (ko) * 2014-02-10 2020-11-10 에스케이하이닉스 주식회사 블록 코폴리머를 이용한 패턴 형성을 위한 구조 및 패턴 형성 방법
US9240329B2 (en) * 2014-02-23 2016-01-19 Tokyo Electron Limited Method for multiplying pattern density by crossing multiple patterned layers

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070099431A1 (en) * 2005-11-01 2007-05-03 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
CN101490807A (zh) * 2006-07-10 2009-07-22 美光科技公司 在半导体装置及包含半导体装置的系统形成期间使用交替间隔物沉积的间距减小技术
US20100187658A1 (en) * 2007-03-21 2010-07-29 Haiqing Wei Multi-material hard mask or prepatterned layer for use with multi-patterning photolithography
US20090179194A1 (en) * 2008-01-16 2009-07-16 Xerox Corporation Organic thin film transistors
JP2010080625A (ja) * 2008-09-25 2010-04-08 Toshiba Corp マスクパターンの形成方法および半導体装置の製造方法
US20120208361A1 (en) * 2011-02-14 2012-08-16 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device
CN102693898A (zh) * 2011-03-21 2012-09-26 华邦电子股份有限公司 缩小间距的方法
JP2013161987A (ja) * 2012-02-06 2013-08-19 Toshiba Corp パターン形成方法
US20140072830A1 (en) * 2012-09-13 2014-03-13 Jeffrey S. Lille Method for separately processing regions on a patterned medium
CN104584204A (zh) * 2012-09-28 2015-04-29 英特尔公司 用以形成与互连件对准的过孔的嵌段共聚物的定向自组装
CN103715068A (zh) * 2012-09-29 2014-04-09 中芯国际集成电路制造(上海)有限公司 半导体精细图案的形成方法
CN103943468A (zh) * 2014-05-08 2014-07-23 上海华力微电子有限公司 一种图形自对准形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110911272A (zh) * 2018-09-17 2020-03-24 长鑫存储技术有限公司 在半导体器件中形成微图案的方法
CN111370309A (zh) * 2018-12-26 2020-07-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111370309B (zh) * 2018-12-26 2023-12-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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