CN110911272A - 在半导体器件中形成微图案的方法 - Google Patents
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Abstract
本发明提供一种在半导体器件中形成微图案的方法，步骤如下：提供一基底，在基底上形成一层硬掩膜层，在硬掩膜层上形成第一牺牲层，在第一牺牲层上形成第二牺牲层，在第二牺牲层上形成第三牺牲层；首先形成第一点状图案；然后形成第二点状图案；再形成第三点状图案；最后对第一牺牲层进行刻蚀形成微图案。本发明提高了电容图案制作过程中的套刻精度，避免了接触电阻和寄生电容问题的产生，大大提高了产品成品率，同时本发明方法操作过程简单，成本低和周期短。
Description
技术领域
本发明涉及半导体制造领域，特别涉及半导体集成电路制造领域，具体涉及在半导体器件中形成微图案的方法。
背景技术
光刻是制造集成电路中所使用的基本工艺。总的来说，光刻包括在材料层或衬底(substrate)上方形成光或辐射敏感材料层，例如光阻。将该辐射敏感材料选择性暴露于由光源(例如深紫外或极紫外源)产生的光，以将由掩膜定义的图案转移至该辐射敏感材料。该辐射敏感材料的暴露层经显影以定义图案化掩膜层。接着，通过该图案化掩膜层在该下方材料层或衬底上可执行各种工艺操作，例如蚀刻或离子注入工艺。
集成电路制造的目的是在集成电路产品上忠实地复制原始的电路设计。现有技术公开了光刻工艺是集成电路制造过程中的关键工艺之一。随着集成电路特征尺寸不断缩小，版图图案密度不断增加，但光刻所用光源的波长并未显著减小，曝光解析度并未显著提升，由此导致在同一掩膜版上，图案冲突数量不断增加。所述图案冲突定义为两个版图图案相隔距离小于某一特定值，这一特定值称为冲突距离。研究显示，多重曝光光刻技术是解决图案冲突的有效途径之一。
多重曝光光刻工艺是将版图图案分解到多张不同的掩膜版上，通过多次曝光和刻蚀的迭代过程，最终形成完整的硅片图案。如何将GDSII设计版图图案分配到多张不同的掩膜版上，使得在同一张掩膜版上的图案冲突最少，是多重曝光版图分配方法的关键；同时，为了减少冲突数量，同一版图图案可能会被分割并分配到不同的掩膜版上。
在20/22纳米工艺技术节点中，双重曝光光刻工艺已得到广泛应用。在双重曝光光刻工艺中，分配到两张掩膜版上的图案通常使用曝光-刻蚀-曝光-刻蚀工艺(LELE)进行制造，双重图案化是一种曝光方法，其包括将密集的总体目标电路图案分为(也就是划分或分离)两个独立的较不密集图案。接着，通过使用两个独立的掩膜(其中，该掩膜的其中一个用以对该较不密集图案的其中一个成像，且另一个掩膜用以对另一个较不密集图案成像)，将该简单的较不密集图案独立印刷于晶圆上。此技术有效降低光刻工艺的复杂性，提高可达到的分辨率并能够印刷更小的特征，否则的话，使用现有的光刻工具是不可能的。光刻-蚀刻-光刻-蚀刻(LELE)是一种这样的多重图案化技术。
但在14/16纳米工艺技术节点，随着集成电路特征尺寸的进一步缩小，版图图案更加密集，很难将原始版图图案分解在两张掩膜版上且不产生图案冲突，为此引入三重曝光光刻工艺。在三重曝光工艺中，通常使用曝光-刻蚀-曝光-刻蚀-曝光-刻蚀(LELELE)工艺进行生产，三重图案化是一种更为复杂的曝光方法，其包括将密集的总体目标电路图案分为(也就是划分或分离)三个独立的较不密集图案。接着，通过使用三个独立的掩膜，将简单的较不密集图案独立印刷于晶圆上。此技术有效降低光刻工艺的复杂性，提高可达到的分辨率并能够印刷更小的特征，否则的话，使用现有的光刻工具是不可能的。光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(litho-etch-litho-etch-litho-etch；LELELE)是一种这样的多重图案化技术。图案无法通过单个掩膜形成，而是被分成三个图案。向各个图案分配不同的颜色，其中，在各种的颜色内都满足设计规则。不过，LELELE需要在掩膜之间仔细对准，该项技术存在过程繁琐、成本高和周期长且层间套刻精准度低等问题。
专利公开号为CN103578952A的中国专利，公开了一种利用间隙壁技术形成栅极的晶体管的制造方法。在该发明的方法中，在虚设栅极堆栈的侧面，依次形成第一间隙壁、第二间隙壁和第三间隙壁，通过去除第二间隙壁形成了宽度由第二间隙壁控制的栅极凹槽，继而在栅极凹槽中形成所需要的栅极和栅极绝缘层。
专利公开号为CN105470117A的中国专利，公开了一种基于双图案的半导体器件及其制造方法、电子装置，所述方法包括以下步骤：提供半导体衬底，在所述半导体衬底上形成有若干间隔设置的虚拟核叠层；在所述虚拟核叠层的侧壁上依次形成方形的第一间隙壁和第二间隙壁；去除所述虚拟核叠层，以得到由所述第一间隙壁和所述第二间隙壁组成的间隙壁阵列；回蚀刻所述第一间隙壁或所述第二间隙壁，以使所述间隙壁阵列之间的距离相等。
以上方法工艺操作复杂，不能大规模推广使用。
发明内容
本发明要解决的技术问题是提供一种套刻精度高、操作过程简单、成本低和周期短的半导体精细微图案的形成方法。为实现上述技术目的，本发明采取的具体的技术方案为：
一种在半导体器件中形成微图案的方法，步骤如下：
步骤S1：提供一基底，在所述基底上设置一层硬掩膜层，在所述硬掩膜层上设置有第一牺牲层，在所述第一牺牲层上设置有第二牺牲层，在所述第二牺牲层上设置有第三牺牲层；
步骤S2：刻蚀所述第三牺牲层，利用曝光显影和图形转置形成第一点状图案，所述第一点状图案由第一列图案柱在所述第二牺牲层上组合形成；
步骤S3：刻蚀所述第二牺牲层，利用曝光显影和图形转置形成第二点状图案，所述第二点状图案由第一列图案柱和第二列图案柱在所述第一牺牲层上组合构成，所述第一列图案柱和所述第二列图案柱之间的间隔包括小间隔和大间隔；
步骤S4：在所述第二点状图案上沉积自对准覆盖层，所述自对准覆盖层完全覆盖所述小间隔，在所述自对准覆盖层上沉积第四牺牲层，再利用自对准形成第三点状图案，所述第三点状图案由第一列图案柱、第二列图案柱及第三列图案柱在所述第一牺牲层上组合形成，所述第三列图案柱位于所述大间隔内；
步骤S5：以所述第三点状图案为掩膜对所述第一牺牲层进行刻蚀形成微图案。
作为改进的技术方案，所述自对准覆盖层的沉积厚度大于所述小间隔宽度的二分之一。
作为改进的技术方案，所述自对准覆盖层的沉积厚度小于所述大间隔宽度的二分之一。
作为改进的技术方案，在所述步骤S2中，在所述第三牺牲层上涂布光刻胶，进行第一次光刻工艺，形成第一光刻胶图形，以所述第一光刻胶图形为掩膜，刻蚀所述第三牺牲层，将所述第一光刻胶图形转移至所述第三牺牲层上形成所述第一点状图案。
作为改进的技术方案，所述刻蚀方法为干法刻蚀。
作为改进的技术方案，在所述步骤S3中，在所述第一点状图案上涂布光刻胶，进行第二次光刻工艺，形成第二光刻胶图形，以所述第一点状图案和所述第二光刻胶图形为掩膜，对所述第二牺牲层进行刻蚀，将所述第一点状图案和所述第二光刻胶图形转移至所述第二牺牲层上形成所述第二点状图案。
作为改进的技术方案，在所述步骤S4中，在所述第二点状图案上沉积自对准覆盖层，所述自对准覆盖层完全覆盖所述小间隔，在所述自对准覆盖层上沉积所述第四牺牲层，刻蚀所述第四牺牲层使得所述第四牺牲层仅残留于所述大间隔中，进一步刻蚀所述自对准覆盖层，形成第三点状图案。
作为改进的技术方案，所述第三牺牲层和所述第二牺牲层的蚀刻选择比为1:2以上。
作为改进的技术方案，所述第二牺牲层和所述第一牺牲层的蚀刻选择比为1:3以上。
作为改进的技术方案，所述第三牺牲层和所述第一牺牲层采用相同的材料，所述第三牺牲层包含硼磷硅玻璃层。
作为改进的技术方案，所述自对准覆盖层与所述第二牺牲层的蚀刻选择比介于1：5～1：10，所述自对准覆盖层与第四牺牲层的蚀刻选择比介于3：1～10：1，所述自对准覆盖层与第一牺牲层的蚀刻选择比介于1：5～1：10。
作为改进的技术方案，所述第二牺牲层和所述第四牺牲层采用相同的材料，所述第二牺牲层包含氧化硅层。
作为改进的技术方案，所述步骤S4中采用回蚀刻工艺和湿浸工艺中的一种刻蚀所述第四牺牲层。
作为改进的技术方案，通过使用不同蚀刻目标之间的蚀刻速率差来实施所述第一牺牲层、所述第二牺牲层、所述第三牺牲层和所述第四牺牲层的蚀刻。
有益效果
本发明提供一种在半导体器件中形成微图案的方法，利用曝光显影和图形转置形成第一点状图案和第二点状图案，第二点状图案由第一列图案柱和第二列图案柱形成，第一列图案柱和所述第二列图案柱之间的间隔包括小间隔和大间隔；在第二点状图案上沉积自对准覆盖层，自对准覆盖层完全覆盖所述小间隔，自对准覆盖层充分保护了第二点状图案不受后续沉积和蚀刻步骤的影响。再利用自对准技术形成第三点状图案，本发明提高了电容图案制作过程中的套刻精度，避免了接触电阻和寄生电容问题的产生，大大提高了产品成品率。同时本发明方法操作过程简单，成本低和周期短。
附图说明
图1绘示本发明实施例中步骤S1后得到的结构断面图。
图2绘示本发明实施例中形成第一光刻胶图形后的结构的断面图。
图3绘示本发明实施例中形成第一光刻胶图形后的结构的俯视图。
图4绘示本发明实施例中刻蚀第三牺牲层后的结构的断面图。
图5绘示本发明实施例中形成第一点状图案后的结构的俯视图。
图6绘示本发明实施例中步骤S3中在第一点状图案上涂布光刻胶后的结构的断面图。
图7绘示本发明实施例中步骤S3中在第一点状图案上涂布光刻胶后的结构的俯视图。
图8绘示本发明实施例中形成第二光刻胶图形后的结构的断面图。
图9绘示本发明实施例中形成第二光刻胶图形后的结构的俯视图。
图10绘示本发明实施例中刻蚀第二牺牲层后的结构的断面图。
图11绘示本发明实施例中形成第二点状图案后的结构的俯视图。
图12绘示本发明实施例中沉积自对准覆盖层后的结构的断面图。
图13绘示本发明实施例中沉积自对准覆盖层后的结构的俯视图。
图14绘示本发明实施例中沉积第四牺牲层后的结构的断面图。
图15绘示本发明实施例中沉积第四牺牲层后的结构的俯视图。
图16绘示本发明实施例中刻蚀第四牺牲层后的结构的断面图。
图17绘示本发明实施例中刻蚀第四牺牲层后的结构的俯视图。
图18绘示本发明实施例中刻蚀自对准覆盖层后的结构的断面图。
图19绘示本发明实施例中形成第三点状图案后的结构的俯视图。
图20绘示本发明实施例中刻蚀第一牺牲层后的结构的断面图。
图21绘示本发明实施例中形成微图案后的结构的俯视图。
图中，101、基底；102、光刻胶；11、小间隔；110、硬掩膜层；12、大间隔；120、第一牺牲层；130、第二牺牲层；140、第三牺牲层；150、自对准覆盖层；160、第四牺牲层。
具体实施方式
为使本发明实施例的目的和技术方案更加清楚，下面将结合本发明实施例对本发明的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样定义，不会用理想化或过于正式的含义来解释。
为了解决现有技术中光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE)存在的套刻精度低引起的接触电阻和寄生电容的问题，本发明提供一种在半导体器件中形成微图案的方法。
本发明实施方案涉及在半导体器件中形成微图案的方法，该方法可使用自对准多图案化技术形成具有小于允许的分辨率的间距的微型孔图案。
此外，该方法包括实施两次光刻技术。因此，可以减少在使用典型多图案化技术时因曝光掩模的失准(misalignment)而常产生的不期望的临界尺寸(CD)。并且，因为减少曝光工艺的实施次数，所以可以降低成本。
图2至21图示在半导体器件中形成微图案的方法的结构断面图及俯视图。图2、4、6、8、10、12、14、16、18及20表示半导体器件的结构断面图，图3、5、7、9、11、13、15、17、19及21分别表示图2、4、6、8、10、12、14、16、18及20所示的半导体器件的俯视图。本发明的具体方法如下：
步骤S1：如图1所示，提供一基底101，在基底101上形成硬掩膜层110，在硬掩膜层110上形成第一牺牲层120，在第一牺牲层120上形成第二牺牲层130，在第二牺牲层130上形成第三牺牲层140；
步骤S2：如图2、3所示，在第三牺牲层140上涂布光刻胶102，进行第一次光刻工艺，形成第一光刻胶图形。如图4、5所示，以第一光刻胶图形为掩膜，将第一光刻胶图形通过刻蚀传递至第三牺牲层140上形成第一点状图案。第一点状图案由第一列图案柱在第二牺牲层130上组合形成；其中刻蚀方法可以为干法刻蚀；
步骤S3：如图6、7、8、9、10、11所示，在第一点状图案上涂布光刻胶102，进行第二次光刻工艺，形成第二光刻胶图形，以第一点状图案和第二光刻胶图形为掩膜，将第一点状图案和第二光刻胶图形通过刻蚀传递至所述第二牺牲层130上形成第二点状图案。第二点状图案由第一列图案柱和第二列图案柱在所述第一牺牲层120上组合构成，第一列图案柱和第二列图案柱之间的间隔包括小间隔11和大间隔12；
步骤S4：如图12、13、14、15、16、17、18、19所示，在第二点状图案上沉积自对准覆盖层150，优选的，自对准覆盖层150的沉积厚度大于小间隔11宽度的二分之一，或自对准覆盖层150的沉积厚度小于大间隔12宽度的二分之一，更优选的，自对准覆盖层150的沉积厚度大于小间隔11宽度的二分之一且小于大间隔12宽度的二分之一，在自对准覆盖层150上沉积第四牺牲层160，刻蚀所述第四牺牲层160使得第四牺牲层160仅残留于所述大间隔12中，刻蚀无第四牺牲层160覆盖的自对准覆盖层150并保留第二点状图案中的第二牺牲层130，形成第三点状图案。第三点状图案由第一列图案柱、第二列图案柱及第三列图案柱在第一牺牲层120上组合形成，其中第三列图案柱位于大间隔12内。
步骤S5：如图20、21所示，以第三点状图案为掩膜对第一牺牲层120进行刻蚀形成微图案。
本实施例中第一点状图案的面积可以小于第二点状图案的面积，第二点状图案的面积可以小于第三点状图案的面积。
第三牺牲层140和第二牺牲层130的蚀刻选择比、第二牺牲层130和第一牺牲层120的蚀刻选择比及自对准覆盖层150与第二牺牲层130蚀刻选择比可以不同，第三牺牲层140和第二牺牲层130的蚀刻选择比为1:2以上，第二牺牲层130和第一牺牲层120的蚀刻选择比为1:3以上。自对准覆盖层150与第二牺牲层130的蚀刻选择比介于1:5～1:10，自对准覆盖层150与第四牺牲层160的蚀刻选择比介于3：1～10：1，自对准覆盖层150与第一牺牲层120的蚀刻选择比介于1：5～1：10。第三牺牲层140和第一牺牲层120可以采用相同的材料，第二牺牲层130和第四牺牲层160可以采用相同的材料。第三牺牲层140可以包含硼磷硅玻璃层；第二牺牲层130可以包含氧化硅层；第四牺牲层160可以包含氧化硅层；第一牺牲层120可以包含硼磷硅玻璃层。在步骤S4中可以采用回蚀刻工艺和湿浸工艺中的一种刻蚀第四牺牲层160
本发明通过使用不同蚀刻目标之间的蚀刻速率差来实施所述第三牺牲层140、第二牺牲层130、第四牺牲层160和第一牺牲层120的蚀刻。
依据本发明的实施方案，通过自对准多图案化技术，形成具有小于允许的分辨率的间距的微型孔图案。再者，由于少实施一次光刻工艺，可有效减少在使用典型多图案化技术时因曝光掩模的失准而常产生的图案之间的不期望的临界尺寸(CD)。并且，因为减少曝光工艺的实施次数，所以可以降低成本。
在本发明中形成硬掩膜层110用以减少对蚀刻层的影响，其中该影响可能由硬掩膜层110中所要形成的后续的孔图案的倾斜所产生。硬掩膜层110可以包括碳层、多晶硅层及基于氧化物的层中的一种。硬掩膜层110包括相对第一牺牲层120具有蚀刻选择性的材料。例如，如果硬掩膜层110可以包括基于氧化物的层，第一牺牲层120形成为包括多晶硅层和基于氮化物的层中的一种，如果硬掩膜层110包括多晶硅层，则第一牺牲层120形成包括基于氧化物的层。
第三牺牲层140还可以包括碳层，在第三牺牲层140上形成光刻胶102层，实施曝光和显影工艺来图案化光刻胶102层，以形成具有沟槽型开口的光刻胶102图案。在形成光刻胶102图案之前，可以额外地形成底部抗反射涂层。可以使用光刻胶102图案PR作为掩模，蚀刻底部抗反射涂层及第三牺牲层140。此时，因为使用具有沟槽型开口的光刻胶102图案作为掩模来蚀刻第三牺牲层140，所以将光刻胶102图案的开口反映至第三牺牲层140上，由此可以在第三牺牲层140中形成沟槽型开口。
在本发明的一个实施例中，可使用实施光刻胶102移除工艺，以移除光刻胶102图案及底部抗反射涂层的余留部分。实施后清洗工艺。此时，如果第一牺牲图案包括可通过光刻胶102移除工艺轻易移除的材料，则可以省略光刻胶102移除工艺。
在本发明的一个实施例中，自对准覆盖层150可以包括具有0.9或更大阶梯覆盖度(step coverage)和相对于第二牺牲层130和第四牺牲层160具有蚀刻选择性的材料。例如，自对准覆盖层150可以包括基于氧化物的层和多晶硅层中的一种。
在本发明的一个实施例中，在一定的温度下使用一定的沉积气体来形成自对准覆盖层150，其中可以选择温度以对牺牲层不具有负面影响。例如，如果牺牲层包括碳层，则当在高温度下形成自对准覆盖层150时，牺牲层可能收缩和变形。因此，可以在约25℃至约300℃的低温范围下形成自对准覆盖层150。而且，可以使用对牺牲层不具负面影响的气体来形成自对准覆盖层150，以便在自对准覆盖层150的形成期间所使用的气体不会移除牺牲层。
在本发明的一个实施例中，对自对准覆盖层150可以实施回蚀刻工艺，在第二点状图案上沉积自对准覆盖层150，自对准覆盖层150的沉积厚度大于小间隔11宽度的二分之一且小于大间隔12宽度的二分之一，在自对准覆盖层150上沉积第四牺牲层160，刻蚀所述第四牺牲层160使得第四牺牲层160仅残留于所述大间隔12中，刻蚀无第四牺牲层160覆盖的自对准覆盖层150并保留第二点状图案中的第二牺牲层130，形成第三点状图案。第三点状图案由第一列图案柱、第二列图案柱及第三列图案柱在第一牺牲层120上组合形成，其中第三列图案柱位于大间隔12内。本发明提高了电容图案制作过程中套刻精度，避免了接触电阻和寄生电容问题的产生，大大提高了产品成品率。同时本发明方法操作过程简单，成本低和周期短。
以上仅为本发明的实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些均属于本发明的保护范围。
Claims (14)
1.一种在半导体器件中形成微图案的方法，其特征在于，步骤如下：
步骤S1：提供一基底，在所述基底上设置一层硬掩膜层，在所述硬掩膜层上设置有第一牺牲层，在所述第一牺牲层上设置有第二牺牲层，在所述第二牺牲层上设置有第三牺牲层；
步骤S2：刻蚀所述第三牺牲层，利用曝光显影和图形转置形成第一点状图案，所述第一点状图案由第一列图案柱在所述第二牺牲层上组合形成；
步骤S3：刻蚀所述第二牺牲层，利用曝光显影和图形转置形成第二点状图案，所述第二点状图案由第一列图案柱和第二列图案柱在所述第一牺牲层上组合构成，所述第一列图案柱和所述第二列图案柱之间的间隔包括小间隔和大间隔；
步骤S4：在所述第二点状图案上沉积自对准覆盖层，所述自对准覆盖层完全覆盖所述小间隔，在所述自对准覆盖层上沉积第四牺牲层，再利用自对准形成第三点状图案，所述第三点状图案由第一列图案柱、第二列图案柱及第三列图案柱在所述第一牺牲层上组合形成，所述第三列图案柱位于所述大间隔内；
步骤S5：以所述第三点状图案为掩膜对所述第一牺牲层进行刻蚀形成微图案。
2.根据权利要求1所述的方法，其特征在于，所述自对准覆盖层的沉积厚度大于所述小间隔宽度的二分之一。
3.根据权利要求1所述的方法，其特征在于，所述自对准覆盖层的沉积厚度小于所述大间隔宽度的二分之一。
4.根据权利要求1所述的方法，其特征在于，在所述步骤S2中，在所述第三牺牲层上涂布光刻胶，进行第一次光刻工艺，形成第一光刻胶图形，以所述第一光刻胶图形为掩膜，刻蚀所述第三牺牲层，将所述第一光刻胶图形转移至所述第三牺牲层上形成所述第一点状图案。
5.根据权利要求4所述的方法，其特征在于，所述刻蚀方法为干法刻蚀。
6.根据权利要求1所述的方法，其特征在于，在所述步骤S3中，在所述第一点状图案上涂布光刻胶，进行第二次光刻工艺，形成第二光刻胶图形，以所述第一点状图案和所述第二光刻胶图形为掩膜，对所述第二牺牲层进行刻蚀，将所述第一点状图案和所述第二光刻胶图形转移至所述第二牺牲层上形成所述第二点状图案。
7.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，在所述第二点状图案上沉积自对准覆盖层，所述自对准覆盖层完全覆盖所述小间隔，在所述自对准覆盖层上沉积所述第四牺牲层，刻蚀所述第四牺牲层使得所述第四牺牲层仅残留于所述大间隔中，进一步刻蚀所述自对准覆盖层，形成第三点状图案。
8.根据权利要求1所述的方法，其特征在于，所述第三牺牲层和所述第二牺牲层的蚀刻选择比为1:2以上。
9.根据权利要求1所述的方法，其特征在于，所述第二牺牲层和所述第一牺牲层的蚀刻选择比为1:3以上。
10.根据权利要求1所述的方法，其特征在于，所述第三牺牲层和所述第一牺牲层采用相同的材料，所述第三牺牲层包含硼磷硅玻璃层。
11.根据权利要求1所述的方法，其特征在于，所述自对准覆盖层与所述第二牺牲层的蚀刻选择比介于1:5～1:10，所述自对准覆盖层与第四牺牲层的蚀刻选择比介于3:1～10:1，所述自对准覆盖层与第一牺牲层的蚀刻选择比介于1:5～1:10。
12.根据权利要求1所述的方法，其特征在于，所述第二牺牲层和所述第四牺牲层采用相同的材料，所述第二牺牲层包含氧化硅层。
13.根据权利要求7所述的方法，其特征在于，所述步骤S4中采用回蚀刻工艺和湿浸工艺中的一种刻蚀所述第四牺牲层。
14.根据权利要求1所述的方法，其特征在于，通过使用不同蚀刻目标之间的蚀刻速率差来实施所述第一牺牲层、所述第二牺牲层、所述第三牺牲层和所述第四牺牲层的蚀刻。
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