TWI508131B - 形成精細圖案之方法 - Google Patents
形成精細圖案之方法 Download PDFInfo
- Publication number
- TWI508131B TWI508131B TW099125552A TW99125552A TWI508131B TW I508131 B TWI508131 B TW I508131B TW 099125552 A TW099125552 A TW 099125552A TW 99125552 A TW99125552 A TW 99125552A TW I508131 B TWI508131 B TW I508131B
- Authority
- TW
- Taiwan
- Prior art keywords
- pattern
- layer
- hard mask
- forming
- region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 147
- 125000006850 spacer group Chemical group 0.000 claims description 87
- 229920002120 photoresistant polymer Polymers 0.000 claims description 80
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 79
- 229920005591 polysilicon Polymers 0.000 claims description 79
- 238000005530 etching Methods 0.000 claims description 56
- 230000002093 peripheral effect Effects 0.000 claims description 45
- 238000002955 isolation Methods 0.000 claims description 26
- 230000003667 anti-reflective effect Effects 0.000 claims description 17
- 238000000671 immersion lithography Methods 0.000 claims description 10
- 238000000231 atomic layer deposition Methods 0.000 claims description 8
- 229910052735 hafnium Inorganic materials 0.000 claims description 5
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 4
- 238000004528 spin coating Methods 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000005520 cutting process Methods 0.000 claims description 2
- XNGIFLGASWRNHJ-UHFFFAOYSA-L phthalate(2-) Chemical compound [O-]C(=O)C1=CC=CC=C1C([O-])=O XNGIFLGASWRNHJ-UHFFFAOYSA-L 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 390
- 238000000059 patterning Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 229910052727 yttrium Inorganic materials 0.000 description 5
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 229910052758 niobium Inorganic materials 0.000 description 4
- 239000010955 niobium Substances 0.000 description 4
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 150000002362 hafnium Chemical class 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Inorganic Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
本專利申請案主張2010年3月29日提出申請之韓國第10-2010-0028175號專利申請案之優先權,而此韓國案係以全文引用方式被併入本文中作為參考。
本發明之多個示範性實施例係有關於一種用於製造半導體裝置之技術;更具體而言,本發明係有關於一種用於形成半導體裝置之精細圖案的方法。
由於半導體裝置成為高度整合者,以致於諸圖案之行列寬度變窄。然而,憑藉傳統之光阻技術,由於在曝光設備之分辨率上之限制,以致於已變為難以形成可供運用低於40nm之製程的半導體裝置用之圖案。
為滿足此一憂慮,一雙圖案化技術(DPT)製程及一隔片圖案化技術(SPT)製程可被運用。此DPT製程包括一雙曝光蝕刻技術(DE2T)製程及一使具有目標圖案週期兩倍寬之週期的圖案曝光並執行一蝕刻作業的製程。
此DE2T製程由於配合使用兩個光罩所進行之額外製程可能變得相對複雜,且此DE2T製程引起下列憂慮:當此兩光罩間發生未對準現象時,無法適當地形成一圖案。
因此,SPT製程之使用經常係合宜的。因為此SPT製程一次只使用一可供形成圖案用之製程,所以與諸光罩間未對準有關之憂慮將可被減緩。
然而,在使用SPT製程時,一用於切割一線條圖案之製程及一用於在一周邊區域形成圖案之製程被運用以形成一隔離層圖案,並且界定多個有效區域,其中多個額外之光罩及多個運用此諸額外光罩之額外蝕刻與沉積製程經常被執行。
此諸額外光罩經常會顯著地增加成本,並降低在一半導體裝置製程中之生產率。
因此,一種用於簡化此SPT製程以便降低生產成本並提高生產率之方法將是有所幫助的。
本發明之實施例係有關於一種用於形成精細圖案之方法,其可在一隔片圖案化技術(SPT)製程進行期間改良大量生產率及製程邊界。
根據本發明之一實施例所實施之一種方法包括下列步驟:在一蝕刻目標層上形成一伸展跨越一第一區域及一第二區域之硬光罩層;在第一區域之硬光罩層上形成一犧牲層圖案;在形成一隔片圖案於其諸側壁上之後移除犧牲層圖案;藉運用隔片圖案作為一蝕刻屏蔽而選擇性地蝕刻第一區域之硬光罩層,同時防護第二區域之硬光罩層以免於被蝕刻;移除隔片圖案;在第一及第二區域之硬光罩層上形成一經切割之光罩圖案;藉運用此經切割之光罩圖案作為一蝕刻屏蔽而蝕刻第一及第二區域之硬光罩層;移除此經切割之光罩圖案;及藉運用第一及第二區域之硬光罩層作為一蝕刻屏蔽並對蝕刻目標層進行蝕刻而分別在第一及第二區域中形成圖案。
第一區域之硬光罩層的選擇性蝕刻可包括下列之步驟:在第二區域之硬光罩層上形成一光罩圖案,其中此光罩圖案暴露該第一區域;及藉運用隔片圖案及光罩圖案而蝕刻第一區域之硬光罩層。此光罩圖案可藉由運用一光源進行曝光所形成之光阻層圖案,而此光源係由一I-Line光源、一KrF光源、及一ArF光源所組成之群組中所選取的任一光源。
硬光罩層及犧牲層圖案之形成可包括下列步驟:在硬光罩層上形成一犧牲層;在犧牲層上形成一抗反射層;在第一區域之抗反射層上形成一第一光罩圖案;及藉運用第一光罩圖案作為一蝕刻屏蔽並蝕刻犧牲層而形成犧牲層圖案。第一光罩圖案可經由一浸潤式微影製程而被形成。硬光罩層係一多晶矽層或一堆疊層,其具有被堆疊在一起的一氮氧化矽層及一多晶矽層。犧牲層圖案可由一非晶質碳層或一旋塗碳(SOC)層所形成。
隔片圖案相對於犧牲層圖案及硬光罩層可具有一蝕刻選擇比。隔片圖案係一氧化層或一氮化層。犧牲層圖案可為一光阻層圖案。隔片圖案可為一低溫氧化層。
隔片圖案之形成可包括下列步驟:在一包括犧牲層圖案之結構的輪廓上形成一隔片隔離層;及將此隔片隔離層蝕刻成使其可保留在犧牲層圖案之諸側壁上。此隔片隔離層可經由一原子層沉積(ALD)製程而被形成。
經切割之光罩圖案可為一光阻層圖案,其係經由執行一以浸潤式微影技術為基礎之圖案化製程而被獲得。此經切割之光罩圖案可界定多個分別位於第一區域及第二區域中之不同圖案。此經切割之光罩圖案可被用以蝕刻硬光罩層以便在第一區域中形成一孔圖案,其中此硬光罩層在第二區域中界定一線條圖案。此線條圖案可界定第二區域之一有效區域。
本方法可另包括下列步驟:在形成經切割之光罩圖案前先在第一及第二區域之硬光罩層上形成一平坦化層。此平坦化層可為一旋轉塗佈(SOC)層或一旋塗介電(SOD)層。此平坦化層可被形成為較厚於硬光罩層。本方法可另包括下列步驟:在形成該經切割之光罩圖案前,先在平坦化層上形成一抗反射層。
蝕刻目標層可由一氧化層所形成,且此氧化層包括一四乙基矽酸鹽(TEOS)層。該第一區域可為一胞元區域,而該第二區域則可為一周邊區域。
本發明之諸示範性實施例將參照諸附圖而被詳細說明於下文中。然而,本發明可被體現成多種不同型式,且不應該被理解為受限於本文中所提出之諸實施例。更確切而言,這些實施例之提供將使得本揭示內容更為周全並完整,且將使本發明之範圍得以完全地傳達給熟習本項技藝之人士。遍及本揭示內容,在本發明之各個不同圖式與實施例中,相同的元件符號代表相同之部件。
諸圖式並不必然依照比例繪製;在某些情況中,比例甚至被誇大以便可清晰地顯示諸實施例之特徵。當一第一層被稱係位於一第二層「上」或位於一基底「上」時,此不僅意謂第一層被直接形成於第二層或基底上之情況,且還意謂一第三層存在於第一層與第二層或基底間之情況。
一種隔片圖案化技術(SPT)製程包括一正SPT製程及一負SPT製程。正SPT製程運用一隔片圖案作為一可供圖案化製程用之硬光罩,而負SPT製程則用一隔離材料來填滿諸隔片圖案之間的間隔,並在移除此諸隔片圖案之後運用此填滿諸隔片圖案間之間隔的隔離材料作為一硬光罩。
使用負SPT製程,將使得運用一隔片圖案作為一硬光罩之光罩製程可被避免,但由於最後線條關鍵尺寸均一性較低,因而導致一有效區域之關鍵尺寸均一性(CDU)可能被降低。因此,根據諸示範性實施例,正SPT製程被運用於改良CDU。
第1A,1C,1E,1G,1I,1K,1M及1O圖係分別地沿著第1B,1D,1F,1H,1J,1L,1N及1P圖中所示半導體結構之A-A’線所取之剖面圖,並說明一種根據本發明之第一實施例所實施之用於形成精細圖案之方法。第1B,1D,1F,1H,1J,1L,1N及1P圖係說明一根據本發明之第一實施例所實施之用於形成精細圖案之方法的平面圖。[前述對一被沿取剖面圖之線條的指定及一針對位於諸圖中之此線條的說明似乎是合宜的,特別是在第1K及1L圖中,其中相對照於若干位在胞元區域之光罩21中之圓形開口的第1L圖,第1K圖則顯示一被蝕刻跨過位於胞元區域中之光罩21的直線。]
參照第1A及1B圖,一硬光罩層被形成於一包括一第一區域及一第二區域之蝕刻目標層10上。第一區域可為一胞元區域,且第二區域可為一周邊區域。下文中,根據一範例,第一區域是一胞元區域,且第二區域是一周邊區域。此周邊區域包括一核心區域,其中次字元線或一感測放大器可被配置在鄰接該胞元區域處。
雖然圖中未示,但蝕刻目標層10作為一硬光罩,其被用以蝕刻一位於蝕刻目標層10下方之基底。蝕刻目標層10可由一氧化層所形成。例如,蝕刻目標層10可為一四乙基矽酸鹽(TEOS)層。
硬光罩層被形成用於蝕刻該蝕刻目標層10。此硬光罩層可被形成為具有一由一多晶矽層12所組成之單一結構,或一在其中將一氮氧化矽層11與一多晶矽層12相疊置之堆疊結構。在本發明之此實施例中,此硬光罩層具有一由氮氧化矽層11與多晶矽層12所組成之堆疊結構。
隨後,一犧牲層13被形成於多晶矽層12上。犧牲層13被用作為一犧牲層圖案,以便可在一後續製程中形成一隔片圖案。犧牲層13係由一可輕易被移除之材料所構成。犧牲層13可為非晶質碳或旋塗碳(SOC)層。
接著,一氮氧化矽層14以及一第一抗反射層15被堆疊。氮氧化矽層14可被用作為一硬光罩,且當一光阻層圖案在一後續製程中被形成時,氮氧化矽層14將可連同第一抗反射層15作為一抗反射層。
其後,一第一光阻層圖案16被形成於胞元區域之第一抗反射層15上。第一光阻層圖案16界定一犧牲層圖案,其係形成一可供後續之隔片圖案化技術(SPT)製程用之隔片所需者。因此,由於諸犧牲層圖案間之線條寬度係寬闊的,所以曝光邊界可被確保。在形成第一光阻層圖案16期間,將執行浸潤式微影技術。
參照第1C及1D圖,第一抗反射層15(示於第1A及1B圖中)及氮氧化矽層14(示於第1A及1B圖中)係利用第一光阻層圖案16(示於第1A及1B圖中)作為一蝕刻屏蔽而被蝕刻。
隨後,一犧牲層圖案13A藉由蝕刻犧牲層13而被形成。因為第一光阻層圖案16被形成於胞元區域中,所以犧牲層圖案13A亦被形成於此胞元區域中。氮氧化矽層14(示於第1A及1B圖中)、第一抗反射層15(示於第1A及1B圖中)、及位於犧牲層圖案13A上之第一光阻層圖案16可在犧牲層圖案13A被形成之同時被全部移除,或其等可在犧牲層圖案13A形成之後再經由一乾蝕刻製程而被移除。
接著,一隔片圖案17被形成於犧牲層圖案13A之諸側壁上。為了形成隔片圖案17,首先在包含犧牲層圖案13A之基底結構的輪廓上形成一隔片隔離層。此隔片隔離層係一用於形成隔片圖案17之層,且此隔片隔離層可由一種相對於位在基底結構下部中之多晶矽層12及犧牲層圖案13A具有一蝕刻選擇比之材料所形成。例如,此隔片隔離層可包含一氧化層及一氮化層。此隔片隔離層也可被形成為具有一高的階梯覆蓋,以便可形成一具有均一線條寬度之圖案。為了高的階梯覆蓋,此隔片隔離層可利用原子層沉積(ALD)製程而被形成。
其後,隔片圖案17藉由蝕刻此隔片隔離層而保留在犧牲層圖案13A之諸側壁上。隔片隔離層可經由一回蝕刻製程而被蝕刻,且其被蝕刻以便開啟犧牲層圖案13A之上部及多晶矽層12之表面。
參照第1D圖所示基底結構之平面圖,因為隔片圖案17保留在犧牲層圖案13A之諸側壁上,所以隔片圖案17之諸端部被相互連接。
參照第1E及1F圖,犧牲層圖案13A被移除。此犧牲層圖案13A係藉由一回蝕刻製程而被移除。此犧牲層圖案13A亦可藉由利用其他合理適當之方法包括使用氧電漿而被移除。
結果,藉由一預定間隔而被彼此隔開之多個隔片圖案17被形成於胞元區域之多晶矽層12的上部中。
隨後,一用以開啟胞元區域之第二光阻層圖案18被形成於周邊區域之多晶矽層12上。此第二光阻層圖案18係一可供選擇地蝕刻胞元區域用之胞元開放光罩圖案。此第二光阻層圖案18被形成以保護周邊區域。為達此目的,第二光阻層圖案18藉由用一光阻層被覆包含隔片圖案17之基底結構而被形成,且然後圖案化光阻層以便經由曝光及顯影程序而開啟胞元區域。第二光阻層圖案18可由一光阻層所形成,及可藉運用一光源進行曝光而被形成,而此光源係由I-Line光源、KrF光源、及ArF光源所組成之群組中所選取的任一光源。根據一範例,此光阻層可利用I-Line作為光源而被形成。
參照第1F圖,第二光阻層圖案18被選擇地形成於位在胞元區域外側之周邊區域中,而隔片圖案17則被形成於胞元區域中。
參照第1G及1H圖,多晶矽層12(示於第1E及1F圖中)係運用隔片圖案17(示於第1E及1F圖中)及第二光阻層圖案18作為蝕刻屏蔽而被蝕刻。在此,蝕刻製程係運用一矽蝕刻劑氣體而被執行,以致使得位於基底結構下部中之氮氧化矽層11不會被蝕刻,且位於被隔片圖案17及第二光阻層圖案18所遮蓋之區域外之諸區域中的多晶矽層12(示於第1E及1F圖中)被選擇地蝕刻。
結果,多晶矽層圖案12A及12B被分別形成於胞元區域及周邊區域中。位於胞元區域中之多晶矽層圖案12A可被形成為一裝置間距的兩倍。位於周邊區域中之多晶矽層圖案12B係多晶矽層12(示於第1E及1F圖中)的一部分,其受第二光阻層圖案18防護以免於被蝕刻並保留在周邊區域中。
如上所述,在將多晶矽層圖案12A形成於胞元區域內之製程中,因為位於周邊區域中之多晶矽層圖案12B由於第二光阻層圖案18之存在而並未被曝光其如一胞元開放光罩般運作並繼續存在,故位於胞元區域中之多晶矽層圖案12A及位於周邊區域中之多晶矽層圖案12B兩者均可在一後續之蝕刻製程中被運用作為蝕刻屏蔽。
同樣地,因為一用於形成一圖案於周邊區域中之額外製程,例如層沉積,並未被執行,故製程邊界可被確保。此外,因為位於胞元區域中之多晶矽層圖案12A及位於周邊區域中之多晶矽層圖案12B基本上係由相同材料所製成,所以其等具有相同之蝕刻特質,此有利於蝕刻製程。
參照第1I及1J圖,隔片圖案17(示於第1G及1H圖中)被移除。隔片圖案17(示於第1G及1H圖中)可藉由一乾蝕刻製程、一濕蝕刻製程或任何其他合理適當之蝕刻製程而被移除。用於移除隔片圖案17(示於第1G及1H圖中)之製程可被執行,以致使得諸多晶矽層圖案12A與12B以及位於下部中之氮氧化矽層11不會受到損壞。
隨後,第二光阻層圖案18(顯示於第1G及1H圖中)被移除。此第二光阻層圖案18(顯示於第1G及1H圖中)可藉由一乾蝕刻製程而被移除。此乾蝕刻製程可為一氧剝離製程。根據本發明之一示範性實施例,第二光阻層圖案18(示於第1G及1H圖中)係在隔片圖案17(示於第1G及1H圖中)被移除之後再被移除。然而,根據另一個示範性實施例,隔片圖案17(示於第1G及1H圖中)可在第二光阻層圖案18(示於第1G及1H圖中)被移除之後再被移除。
如上所述,位於胞元區域中並被蝕刻以相同於隔片圖案17(示於第1G及1H圖中)的線條寬度及間隙之多晶矽層圖案12A以及位於周邊區域中並受第二光阻層圖案18(示於第1G及1H圖中)防護以免於被蝕刻之多晶矽層圖案12B保留於最上層。因此,胞元區域及周邊區域運用相同之多晶矽作為一硬光罩(亦即12A及12B),並達成在一後續之用於形成一隔離層的製程進行期間具有大致相同之蝕刻特質,其中諸大致相同之蝕刻特質將有助於蝕刻製程。
尤其,因為位在先前被一犧牲層圖案所占據之空間的右及左側處之不對稱隔片圖案17(示於第1G及1H圖中)將在一後續蝕刻製程之前先被移除,故在該後續蝕刻製程中可確保有一具正常輪廓之圖案。結果,與錯位及圖案失效有關之憂慮將可獲得改善。
參照第1K及1L圖,一平坦化層19可被形成於包含多晶矽層圖案12A與12B之基底結構上。此平坦化層19被形成以平坦化胞元區域之輪廓,其包括由圖案化所導致之多個階梯高度。平坦化層19可由任何合理適當之平坦化材料所形成。例如,平坦化層19可由一旋轉塗佈(SOC)層或一旋塗介電(SOD)層所形成。尤其,平坦化層19可被形成為較厚於多晶矽層圖案12B,以便可充分地平坦化該輪廓。
隨後,一第二抗反射層20被形成於平坦化層19上。第二抗反射層20可為一矽抗反射塗佈層(Si-ARC),其包含矽並可作用如一硬光罩,或一抗反射層。
根據另一實施例,第二抗反射層20可被直接地形成在多晶矽層圖案12A與12B上,而無需形成平坦化層19,如此使得第二抗反射層20可作用如一平坦化層。
隨後,一第三光阻層圖案21被形成於第二抗反射層20上。第三光阻層圖案21係一經切割之光罩圖案,其切割位於胞元區域中之多晶矽層圖案12A,以致使得多晶矽層圖案12A與12B可界定多個位於胞元區域及周邊區域中之有效區域。如第1L平面圖所示,第三光阻層圖案21被形成為可開啟一位於胞元區域中之接觸孔圖案,並界定位於周邊區域中成一線條型式之圖案。在此,因為第三光阻層圖案21在位於胞元區域處之多晶矽層圖案12A中形成多個接觸孔,其中此第三光阻層圖案被形成為線條型式並界定多個有效區域,所以位於胞元區域中之多晶矽層圖案12A的上部與該接觸孔圖案之開放區域可能相重疊。
在形成第三光阻層圖案21期間,一浸潤式微影製程可被執行。
參照第1M及1N圖,第二抗反射層20(示於第1K及1L圖中)及平坦化層19(示於第1K及1L圖中)係運用第三光阻層圖案21(示於第1K及1L圖中)作為一蝕刻屏蔽而被蝕刻。
隨後,最後多晶矽圖案12C及12D係藉由蝕刻多晶矽層圖案12A(示於第1K及1L圖中)於胞元區域中以及蝕刻多晶矽層圖案12B(示於第1K及1L圖中)於周邊區域中而被形成。
如第1N平面圖中所示,位於胞元區域中之最後多晶矽圖案12C係由第三光阻層圖案21(示於第1K及1L圖中)所分割,以便可界定多個有效區域,且位於周邊區域中之最後多晶矽圖案12D亦界定多個用於形成一隔離層之有效區域。
參照第1O及1P圖,氮氧化矽層11(示於第1M及1N圖中)及蝕刻目標層10(示於第1M及1N圖中)係運用諸最後多晶矽圖案12C及12D(示於第1M及1N圖中)作為蝕刻屏蔽而被蝕刻,以便可形成諸圖案10A及10B,其界定多個位於胞元區域及周邊區域中之有效區域。
當執行上述之SPT製程時,因為經由浸潤式微影之圖案化只用三分之二個用於形成光阻層之製程予以執行,所以製程邊界及大量生產率可被改良。經由正SPT製程,一與由負SPT製程所發生之關鍵尺寸均一性(CDU)失效有關之憂慮也可同時被減緩。
第2A,2C,2E,2G,2I,2K,2M及2O圖係分別地沿著第2B,2D,2F,2H,2J,2L,2N及2P圖中所示半導體結構之B-B’線所取之剖面圖,並說明一種根據本發明之第二實施例所實施之用於形成精細圖案之方法。第2B,2D,2F,2H,2J,2L,2N及2P圖係說明一根據本發明之第二實施例所實施之用於形成精細圖案之方法的平面圖。[前述對一被沿取剖面圖之線條的指定及一針對位於諸圖中之此線條的說明似乎是合宜的,特別是在第2K及2L圖中,其中相對照於顯示若干位在胞元區域處之光罩39中之圓形開口的第2L圖,第2K圖則顯示一被蝕刻跨過位於胞元區域處之光罩39的直線。]
參照第2A及2B圖,一硬光罩層被形成於一包括一第一區域及一第二區域之蝕刻目標層30上。第一區域可為一胞元區域,且第二區域可為一周邊區域。下文中,根據一範例,第一區域是一胞元區域,且第二區域是一周邊區域。此周邊區域包括一核心區域,其中一次字元線或一感測放大器可被配置在鄰接該胞元區域處。
雖然圖中未示,但蝕刻目標層30作為一硬光罩,其被用以蝕刻一位於蝕刻目標層30下方之基底。蝕刻目標層30可由一氧化層所形成。例如,蝕刻目標層30可為一四乙基矽酸鹽(TEOS)層。
硬光罩層被形成用於蝕刻該蝕刻目標層30。此硬光罩層可被形成為具有一由一多晶矽層32所組成之單一結構,或一在其中將一氮氧化矽層31與一多晶矽層32相疊置之堆疊結構。在本發明之此實施例中,此硬光罩層具有一由氮氧化矽層31與多晶矽層32所組成之堆疊結構。
隨後,一第一抗反射層33被形成於多晶矽層32上。
其後,一第一光阻層圖案34被形成於胞元區域之第一抗反射層33上。第一光阻層圖案34被運用作為一犧牲層圖案,以便形成一可供後續隔片圖案化技術(SPT)製程用之隔片。下文中,第一光阻層圖案34被稱為一犧牲層圖案34。因為犧牲層圖案在諸圖案之間具有寬的線條寬度,故曝光邊界可被確保。在形成犧牲層圖案34期間,將執行浸潤式微影技術。
參照第2C及2D圖,一第一抗反射層圖案33A係藉運用犧牲層圖案34(示於第2A及2B圖中)作為一蝕刻屏蔽來蝕刻第一抗反射層33(示於第2A及2B圖中)而被形成。
接著,一隔片圖案35被形成於第一抗反射層圖案33A及犧牲層圖案34之諸側壁上。為了形成隔片圖案35,首先在包含犧牲層圖案34之基底結構輪廓上形成一隔片隔離層。此隔片隔離層係一用於形成隔片圖案35之層,且此隔片隔離層可由一低溫氧化層所形成,而此低溫氧化層被配置在一比一光阻層之烘烤溫度更低之溫度處,以便可保護此作為犧牲層圖案34之光阻層免於被變形。為了高階梯覆蓋,隔片隔離層可藉由運用原子層沉積(ALD)製程而被形成。
其後,隔片圖案35藉由蝕刻此隔片隔離層而保留在犧牲層圖案34之諸側壁上。此隔片隔離層可經由一回蝕刻製程而被蝕刻,以便可開啟犧牲層圖案34之上部及多晶矽層32之下表面,除了位於犧牲層圖案34及第一抗反射層圖案33A之諸側壁上之犧牲層圖案34。
參照第2D圖所示之平面圖,因為隔片圖案35保留在第一抗反射層圖案33A及犧牲層圖案34之諸側壁上,故隔片圖案35之諸端部被相互連接。
參照第2E及2F圖,犧牲層圖案34被移除。此犧牲層圖案34係藉由一回蝕刻製程而被移除。此犧牲層圖案34亦可藉由利用其他合理適當之方法包括使用氧電漿而被移除。當犧牲層圖案34被移除時,第一抗反射層圖案33A也可被移除。
結果,根據一範例,藉由一預定間隔而被彼此隔開之多個隔片圖案35被形成於胞元區域之多晶矽層32的上部中。
隨後,一用以開啟胞元區域之第二光阻層圖案36被形成於周邊區域之多晶矽層32上。此第二光阻層圖案36係一可供選擇地蝕刻胞元區域用之胞元開放光罩圖案。此第二光阻層圖案36被形成以保護周邊區域。為達此目的,第二光阻層圖案36藉由用一光阻層被覆包含隔片圖案35之基底結構而被形成,且然後圖案化光阻層以便經由曝光及顯影程序而開啟胞元區域。第二光阻層圖案36可由一光阻層所形成,及可藉由曝光而被形成,而此曝光係運用由I-Line光源、KrF光源及ArF光源所組成之群組中所選取的任一者作為光源。根據一範例,此光阻層可利用I-Line作為光源而被形成。
參照第2F圖,第二光阻層圖案36被選擇地形成於位在胞元區域外側之周邊區域中,而隔片圖案35則被形成於胞元區域中。
參照第2G及2H圖,示於2E及2F圖中之多晶矽層32係運用示於第2E及2F圖中之隔片圖案35及第二光阻層圖案36作為蝕刻屏蔽而被蝕刻。在此,蝕刻製程係運用一矽蝕刻劑氣體而被執行,以致使得位於基底結構下部中之氮氧化矽層31不會被蝕刻,而多晶矽層32(示於第2E及2F圖中)則被選擇地蝕刻。
結果,多晶矽層圖案32A及32B被分別形成於胞元區域及周邊區域中。位於胞元區域中之多晶矽層圖案32A可被形成為一裝置間距的兩倍。位於周邊區域中之多晶矽層圖案32B係多晶矽層32(示於第2E及2F圖中)的一部分,其受第二光阻層圖案36防護以免於被蝕刻並保留在周邊區域中。
如上所述,在將多晶矽層圖案32A形成於胞元區域內之製程中,因為位於周邊區域中之多晶矽層圖案32B由於第二光阻層圖案36之存在而並未被曝光其如一胞元開放光罩般運作並繼續存在,故位於胞元區域中之多晶矽層圖案32A及位於周邊區域中之多晶矽層圖案32B兩者均可在一後續之蝕刻製程中被運用作為蝕刻屏蔽。
同樣地,因為一用於形成一圖案於周邊區域中之額外製程,例如層沉積,並未被執行,故製程邊界可被確保。此外,因為位於胞元區域中之多晶矽層圖案32A及位於周邊區域中之多晶矽層圖案32B基本上係由相同材料所製成,所以其等具有相同之蝕刻特質,此有利於蝕刻製程。
參照第2I及2J圖,隔片圖案35(示於第2G及2H圖中)被移除。隔片圖案35(示於第2G及2H圖中)可藉由一乾蝕刻製程、一濕蝕刻製程或任何其他合理適當之蝕刻製程而被移除。用於移除隔片圖案35(示於第2G及2H圖中)之製程可被執行,以致使得諸多晶矽層圖案32A與32B以及位於下部中之氮氧化矽層31不會受損。
隨後,第二光阻層圖案36(顯示於第2G及2H圖中)被移除。此第二光阻層圖案36(顯示於第2G及2H圖中)可藉由一乾蝕刻製程而被移除。此乾蝕刻製程可為一氧剝離製程。根據本發明之一示範性實施例,第二光阻層圖案36(示於第2G及2H圖中)係在隔片圖案35(示於第2G及2H圖中)被移除之後再被移除。然而,根據另一個示範性實施例,隔片圖案35(示於第2G及2H圖中)可在第二光阻層圖案36(示於第2G及2H圖中)被移除之後再被移除。
如上所述,位於胞元區域中並被蝕刻以相同於隔片圖案35(示於第2G及2H圖中)的線條寬度及間隙之多晶矽層圖案32A以及位於周邊區域中並受第二光阻層圖案36(示於第2G及2H圖中)防護以免於被蝕刻之多晶矽層圖案32B保留在最上層。因此,胞元區域及周邊區域運用相同之多晶矽作為一硬光罩(亦即32A及32B),並達成在一後續之用於形成一隔離層的製程進行期間具有大致相同之蝕刻特質,其中諸大致相同之蝕刻特質將有助於蝕刻製程。
尤其,因為位在先前被一犧牲層圖案所占據之空間的右及左側處之不對稱隔片圖案35(示於第2G及2H圖中)將在一後續蝕刻製程之前先被移除,故在該後續蝕刻製程中可確保有一具正常輪廓之圖案。結果,與錯位及圖案失效有關之憂慮將可獲得改善。
參照第2K及2L圖,一平坦化層37可被形成於包含多晶矽層圖案32A與32B之基底結構上。此平坦化層37被形成以平坦化胞元區域之輪廓,其包括由圖案化所導致之多個階梯高度。平坦化層37可由任何合理適當之平坦化材料所形成。例如,平坦化層37可由一旋轉塗佈(SOC)層或一旋塗介電(SOD)層所形成。尤其,此平坦化層37可被形成為較厚於多晶矽層圖案32B,以便可充分地平坦化該輪廓。
隨後,一第二抗反射層38被形成於平坦化層37上。第二抗反射層38可為一矽抗反射塗佈層(Si-ARC),其包含矽並可作用如一硬光罩,或一抗反射層。
根據另一實施例,第二抗反射層38可被直接地形成在多晶矽層圖案32A與32B上,而無需形成平坦化層37,如此使得第二抗反射層38可作用如一平坦化層。
隨後,一第三光阻層圖案39被形成於第二抗反射層38上。第三光阻層圖案39係一經切割之光罩圖案,其切割多晶矽層圖案32A,以致使得多晶矽層圖案32A與32B可界定多個位於胞元區域及周邊區域中之有效區域。如第2L平面圖所示,第三光阻層圖案39被形成為可開啟一位於胞元區域中之接觸孔圖案,並界定位於周邊區域中成一線條型式之圖案。在此,因為第三光阻層圖案39被蝕刻以便在位於胞元區域處之多晶矽層圖案32A中形成多個接觸孔,其中多晶矽層圖案32A被形成為一線條型式,並界定多個有效區域,所以位於胞元區域中之多晶矽層圖案32A的上部與該接觸孔圖案之開放區域可能相重疊。
在形成第三光阻層圖案39期間,一浸潤式微影製程可被執行。
參照第2M及2N圖,第二抗反射層38(示於第2K及2L圖中)及平坦化層37(示於第2K及2L圖中)係運用第三光阻層圖案39(示於第2K及2L圖中)作為一蝕刻屏蔽而被蝕刻。
隨後,最後多晶矽圖案32C及32D係藉由蝕刻多晶矽層圖案32A(示於第2K及2L圖中)於胞元區域中以及蝕刻多晶矽層圖案32B(示於第2K及2L圖中)於周邊區域中而被形成。
如第2N平面圖中所示,位於胞元區域中之最後多晶矽圖案32C係由第三光阻層圖案39(示於第2K及2L圖中)所分割,以便可界定多個有效區域,且位於周邊區域中之最後多晶矽圖案32D亦界定多個用於形成一隔離層之有效區域。
參照第2O及2P圖,氮氧化矽層31(示於第2M及2N圖中)及蝕刻目標層30(示於第2M及2N圖中)係運用諸最後多晶矽圖案32C及32D(示於第2M及2N圖中)作為蝕刻屏蔽而被蝕刻,以便可形成諸圖案30A及30B,其界定多個位於胞元區域及周邊區域中之有效區域。
當執行上述之SPT製程時,因為經由浸潤式微影之圖案化只用三分之二個用於形成光阻層之製程予以執行,所以製程邊界及大量生產率可被改良。經由正SPT製程,一與由負SPT製程所發生之關鍵尺寸均一性(CDU)失效有關之憂慮也可同時被減緩。
根據本發明之諸實施例所實施之用於形成精細圖案之方法可在一SPT製程進行期間針對生產餘裕及大量生產率來改良一光罩製程。
根據本發明之諸實施例所實施之用於形成精細圖案之方法也可藉由運用一正SPT製程來改善關鍵尺寸均一性。
根據本發明之諸實施例所實施之用於形成精細圖案之方法也可藉由在形成一硬光罩圖案後移除隔片圖案而不是將此隔片圖案保留至一後續製程被進行時才移除,來確保有一具正常輪廓之圖案並可減緩對錯位與圖案變形之憂慮。
此外,根據本發明之諸實施例所實施之用於形成精細圖案之方法在一多晶矽層被形成於胞元區域中時,用一胞元開放光罩圖案保護周邊區域之多晶矽,以便可在無需於後續製程中形成一額外硬光罩圖案下執行一蝕刻製程,且具相同之蝕刻特質亦有利於此蝕刻製程。
雖然本發明已針對諸特定實施例被加以說明,但對於熟習本藝之人士顯然明白各種不同之變更與修改均可在不脫離如下附申請專利範圍中所界定之本發明的精神與範圍下達成。
10...蝕刻目標層
11...氮氧化矽層
10A/10B...圖案
12...多晶矽層
12A/12B...多晶矽層圖案
12C/12D...最後多晶矽圖案
13...犧牲層
13A...犧牲層圖案
14...氮氧化矽層
15...第一抗反射層
16...第一光阻層圖案
17...隔片圖案
18...第二光阻層圖案
19...平坦化層
20...第二抗反射層
21...光罩/第三光阻層圖案
30...蝕刻目標層
31...氮氧化矽層
32...多晶矽層
32A/32B...多晶矽層圖案
32C/32D...最後多晶矽圖案
33...第一抗反射層
33A...第一抗反射層圖案
34...第一光阻層圖案
35...隔片圖案
36...第二光阻層圖案
37...平坦化層
38...第二抗反射層
39...光罩/第三光阻層圖案
第1A,1C,1E,1G,1I,1K,1M及1O圖係用於說明一根據本發明之第一實施例所實施之用於形成一精細圖案之方法的諸剖面視圖。
第1B,1D,1F,1H,1J,1L,1N及1P圖係用於說明一根據本發明之第一實施例所實施之用於形成一精細圖案之方法的諸平面視圖。
第2A,2C,2E,2G,2I,2K,2M及2O圖係用於說明一根據本發明之第二實施例所實施之用於形成一精細圖案之方法的諸剖面視圖。
第2B,2D,2F,2H,2J,2L,2N及2P圖係用於說明一根據本發明之第二實施例所實施之用於形成一精細圖案之方法的諸平面視圖。
10...蝕刻目標層
11...氮氧化矽層
12...多晶矽層
17...隔片圖案
18...第二光阻層圖案
Claims (23)
- 一種形成精細圖案之方法,其包括下列步驟:在一蝕刻目標層上形成一伸展跨越一第一區域及一第二區域之硬光罩層;在該第一區域之該硬光罩層上形成一犧牲層圖案;在形成一隔片圖案於其諸側壁上之後移除該犧牲層圖案;藉運用該隔片圖案作為一蝕刻屏蔽並蝕刻該第一區域之該硬光罩層而在該等第一及該第二區域形成初級硬光罩圖案,其中每一個該初級硬光罩圖案之左側和右側係彼此對稱;移除該隔片圖案;在該等第一及第二區域之該初級硬光罩圖案上形成一經切割之光罩圖案,其中該經切割之光罩圖案分別使該等第一及第二區域之該初級硬光罩圖案的部分暴露以供隨後蝕刻;藉運用該經切割之光罩圖案作為一蝕刻屏蔽並蝕刻該等第一及第二區域之該初級硬光罩圖案而同時在該等第一及該第二區域形成最終硬光罩圖案;移除該經切割之光罩圖案;及藉運用該等第一及第二區域之該最終硬光罩圖案作為一蝕刻屏蔽並對該蝕刻目標層進行蝕刻,而分別在該等第一及第二區域中形成圖案。
- 如申請專利範圍第1項之方法,其中在該等第一及該第二區域形成初級硬光罩圖案包括下列步驟:在該第二區域之該硬光罩層上形成一光罩圖案,其中該光罩圖案暴露該第一區域;及藉運用該隔片圖案及該光罩圖案而蝕刻該第一區域之該硬光罩層。
- 如申請專利範圍第2項之方法,其中該光罩圖案係藉由運用一光源進行曝光所形成之光阻層圖案,而該光源係由I-Line光源、KrF光源、及ArF光源所組成之群組中所選取的任一光源。
- 如申請專利範圍第1項之方法,其中該硬光罩層及該犧牲層圖案之形成包括下列步驟:在該硬光罩層上形成一犧牲層;在該犧牲層上形成一抗反射層;在該第一區域之該抗反射層上形成一第一光罩圖案;及藉運用該第一光罩圖案作為一蝕刻屏蔽並蝕刻該犧牲層而形成該犧牲層圖案。
- 如申請專利範圍第4項之方法,其中該第一光罩圖案係經由一浸潤式微影製程而被形成。
- 如申請專利範圍第1項之方法,其中該硬光罩層係一多晶矽層或一堆疊層,其具有被堆疊在一起的一氮氧化矽層及一多晶矽層。
- 如申請專利範圍第1項之方法,其中該犧牲層圖案係由一非晶質碳層或一旋塗碳(SOC)層所形成。
- 如申請專利範圍第1項之方法,其中該隔片圖案相對於該犧牲層圖案及該硬光罩層具有一蝕刻選擇比。
- 如申請專利範圍第1項之方法,其中該隔片圖案係一氧化層或一氮化層。
- 如申請專利範圍第1項之方法,其中該犧牲層圖案係一光阻層圖案。
- 如申請專利範圍第1項之方法,其中該隔片圖案係一低溫氧化層。
- 如申請專利範圍第1項之方法,其中該隔片圖案之形成包括下列步驟:在一包括該犧牲層圖案之結構的輪廓上形成一隔片隔離層;及將該隔片隔離層蝕刻成使其可保留在該犧牲層圖案之諸側壁上。
- 如申請專利範圍第12項之方法,其中該隔片隔離層係經由一原子層沉積(ALD)製程而被形成。
- 如申請專利範圍第1項之方法,其中該經切割之光罩圖案係一光阻層圖案,其係經由執行一以浸潤式微影技術為基礎之圖案製程而被獲得。
- 如申請專利範圍第1項之方法,其中該經切割之光罩圖案界定多個分別位於該第一區域及該第二區域中之不同 圖案。
- 如申請專利範圍第1項之方法,其中藉運用該經切割之光罩圖案作為一蝕刻屏蔽而蝕刻該等第一及第二區域之該初級硬光罩圖案的步驟包括蝕刻該初級硬光罩圖案以便在該第一區域中形成一孔圖案,其中該硬光罩層在該第二區域中界定一線條圖案。
- 如申請專利範圍第16項之方法,其中該線條圖案界定該第二區域之一有效區域。
- 如申請專利範圍第1項之方法,其另包括下列步驟:在形成該經切割之光罩圖案前,先在該等第一及第二區域之該初級硬光罩圖案上形成一平坦化層。
- 如申請專利範圍第18項之方法,其中該平坦化層係一旋轉塗佈(SOC)層或一旋塗介電(SOD)層。
- 如申請專利範圍第18項之方法,其中該平坦化層被形成為較厚於該初級硬光罩圖案。
- 如申請專利範圍第18項之方法,其另包括下列步驟:在形成該經切割之光罩圖案前,先在該平坦化層上形成一抗反射層。
- 如申請專利範圍第1項之方法,其中該蝕刻目標層係由一氧化層所形成,且該氧化層包括一四乙基矽酸鹽(TEOS)層。
- 如申請專利範圍第1項之方法,其中該第一區域係一胞元區域,而該第二區域係一周邊區域。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100028175A KR101105431B1 (ko) | 2010-03-29 | 2010-03-29 | 미세 패턴 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201133548A TW201133548A (en) | 2011-10-01 |
TWI508131B true TWI508131B (zh) | 2015-11-11 |
Family
ID=44656898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW099125552A TWI508131B (zh) | 2010-03-29 | 2010-08-02 | 形成精細圖案之方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8574819B2 (zh) |
KR (1) | KR101105431B1 (zh) |
CN (1) | CN102208330B (zh) |
TW (1) | TWI508131B (zh) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20120120729A (ko) * | 2011-04-25 | 2012-11-02 | 에스케이하이닉스 주식회사 | 반도체장치의 금속패턴 제조 방법 |
KR20130026119A (ko) * | 2011-09-05 | 2013-03-13 | 에스케이하이닉스 주식회사 | 패드리스 구조를 갖는 반도체 장치 및 그 제조방법 |
US8728940B2 (en) * | 2012-01-26 | 2014-05-20 | Micron Technology, Inc. | Memory arrays and methods of forming same |
KR101948222B1 (ko) * | 2012-06-15 | 2019-02-14 | 에스케이하이닉스 주식회사 | 홀 패터닝을 위한 마스크패턴 및 그를 이용한 반도체장치 제조 방법 |
CN103676493B (zh) * | 2012-09-21 | 2017-05-03 | 中国科学院微电子研究所 | 降低线条粗糙度的混合光刻方法 |
US9263279B2 (en) | 2013-04-17 | 2016-02-16 | Qualcomm Incorporated | Combining cut mask lithography and conventional lithography to achieve sub-threshold pattern features |
CN106158745B (zh) * | 2015-03-23 | 2019-03-08 | 华邦电子股份有限公司 | 同时制作晶胞区与周围区的半导体元件的方法 |
CN105405969B (zh) * | 2015-10-29 | 2018-02-06 | 江苏时代全芯存储科技有限公司 | 相变化记忆体结构的制造方法 |
KR102491661B1 (ko) * | 2016-01-12 | 2023-01-26 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
KR20200050138A (ko) * | 2018-11-01 | 2020-05-11 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조 방법 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050142497A1 (en) * | 2003-12-26 | 2005-06-30 | Samsung Electronics Co., Ltd. | Method of forming a pattern in a semiconductor device and method of forming a gate using the same |
KR20100004705A (ko) * | 2008-07-04 | 2010-01-13 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005183438A (ja) * | 2003-12-16 | 2005-07-07 | Matsushita Electric Ind Co Ltd | パターン形成方法 |
US7572572B2 (en) * | 2005-09-01 | 2009-08-11 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
KR100752674B1 (ko) * | 2006-10-17 | 2007-08-29 | 삼성전자주식회사 | 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법 |
KR100882205B1 (ko) | 2007-06-27 | 2009-02-06 | 삼성전자주식회사 | 글로벌 워드라인 디코더의 레이아웃 면적을 줄이는비휘발성 메모리 장치 및 그 동작 방법 |
KR101061316B1 (ko) * | 2007-09-28 | 2011-08-31 | 주식회사 하이닉스반도체 | 반도체 소자의 미세패턴 형성방법 |
KR20090044834A (ko) * | 2007-11-01 | 2009-05-07 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
KR100961203B1 (ko) * | 2008-04-29 | 2010-06-09 | 주식회사 하이닉스반도체 | 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법 |
KR20100006012A (ko) | 2008-07-08 | 2010-01-18 | 주식회사 하이닉스반도체 | 스페이서 패터닝 과정을 이용한 반도체 소자의 미세 패턴형성 방법 |
-
2010
- 2010-03-29 KR KR1020100028175A patent/KR101105431B1/ko active IP Right Grant
- 2010-07-09 US US12/833,833 patent/US8574819B2/en active Active
- 2010-08-02 TW TW099125552A patent/TWI508131B/zh active
- 2010-10-15 CN CN201010508383.5A patent/CN102208330B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050142497A1 (en) * | 2003-12-26 | 2005-06-30 | Samsung Electronics Co., Ltd. | Method of forming a pattern in a semiconductor device and method of forming a gate using the same |
KR20100004705A (ko) * | 2008-07-04 | 2010-01-13 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR101105431B1 (ko) | 2012-01-17 |
TW201133548A (en) | 2011-10-01 |
US8574819B2 (en) | 2013-11-05 |
KR20110108780A (ko) | 2011-10-06 |
US20110236836A1 (en) | 2011-09-29 |
CN102208330B (zh) | 2015-07-15 |
CN102208330A (zh) | 2011-10-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI508131B (zh) | 形成精細圖案之方法 | |
KR101087835B1 (ko) | 반도체 소자의 미세 패턴 형성방법 | |
TWI471903B (zh) | 使用間隙物罩幕以倍增頻率之方法 | |
US7994056B2 (en) | Method for forming pattern in semiconductor device | |
US8309463B2 (en) | Method for forming fine pattern in semiconductor device | |
TWI556066B (zh) | 執行自對準微影蝕刻製程的方法 | |
US8802510B2 (en) | Methods for controlling line dimensions in spacer alignment double patterning semiconductor processing | |
US7910443B2 (en) | Method involving trimming a hard mask in the peripheral region of a semiconductor device | |
TWI540650B (zh) | 鰭狀場效電晶體元件製造方法 | |
KR20170042056A (ko) | 반도체 소자의 패턴 형성 방법 | |
US20130157461A1 (en) | Method for fabricating semiconductor memory device | |
US20120175745A1 (en) | Methods for fabricating semiconductor devices and semiconductor devices using the same | |
KR20060113162A (ko) | 반도체 소자의 패턴 형성 방법 | |
KR20100006012A (ko) | 스페이서 패터닝 과정을 이용한 반도체 소자의 미세 패턴형성 방법 | |
JP2009071306A (ja) | 半導体素子の微細パターン形成方法 | |
US8524604B2 (en) | Method for forming fine pattern of semiconductor device | |
CN109003937B (zh) | 半导体存储器件的制作方法 | |
KR20070113604A (ko) | 반도체 소자의 미세패턴 형성방법 | |
KR20100004705A (ko) | 반도체 장치 제조 방법 | |
US20070161189A1 (en) | Method of fabricating the floating gate of flash memory device | |
KR20120120639A (ko) | 반도체장치 제조 방법 | |
KR20100005602A (ko) | 반도체 소자의 게이트 패턴 형성방법 | |
KR20090000882A (ko) | 반도체소자의 미세 패턴 형성방법 | |
KR20100076608A (ko) | 반도체 장치의 콘택홀 형성방법 | |
TWI552313B (zh) | 同時製作晶胞區與周邊區之半導體元件的方法 |