KR20100005602A - 반도체 소자의 게이트 패턴 형성방법 - Google Patents

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Abstract

사진식각 공정을 줄여 공정을 단순화할 수 있는 스페이서를 이용한 반도체 소자의 게이트 형성방법은, 반도체기판 상에 게이트 도전층을 포함하는 식각 대상막을 형성하는 단계와, 식각 대상막 상에 제1 하드마스크층을 형성하는 단계와, 그 일단에 제1 패드를 포함하는 게이트용 마스크를 사용하여 제1 하드마스크층을 패터닝하는 단계와, 패터닝된 제1 하드마스크층의 측면에 스페이서를 형성하는 단계와, 스페이서 사이의 노출된 식각 대상막 상에 제2 하드마스크층을 형성하는 단계와, 셀 영역 및 제1 패드의 반대 측 제2 패드를 덮는 마스크를 이용하여 제1 및 제2 하드마스크층을 식각하는 단계와, 스페이서를 제거하는 단계, 및 제1 및 제2 하드마스크층을 이용하여 식각 대상막을 패터닝하는 단계를 포함한다.
스페이서 패터닝 기술(SPT), 게이트, 패드, 하드마스크

Description

반도체 소자의 게이트 패턴 형성방법{Method for forming gate pattern in semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 스페이서를 이용하여 반도체 소자의 게이트 패턴을 형성하는 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 포토리소그래피(photolithography) 장비를 이용하여 분해가능한 최소 해상력보다 반도체 소자에서 요구되는 해상력이 더욱 작아지고 있다. 예를 들어, 포토리소그래피 장비를 사용한 단일 노광을 통해 분해가능한 최소 해상력이 45㎚라 할 때, 반도체 소자에서 요구되는 해상력은 40㎚보다 작은 분해능을 요구하고 있다. 이러한 포토리소그래피 장비의 한계를 극복하여 초미세 패턴을 형성하기 위한 다양한 기술들이 제안되고 있다. 그 기술 중의 하나가 스페이서(spacer)를 이용한 패터닝 기술이다. 스페이서를 이용한 패터닝 기술은, 패턴을 형성하고자 하는 식각 대상막 위에 일정 크기의 물질막 패턴을 형성하고 그 물질막 패턴의 주위에 스페이서를 형성한 다음 스페이서를 식각 마스크로 사용하여 하부의 식각 대상막을 식각함으로써, 스페이서의 두께 정도로 미세한 패턴을 형성할 수 있도록 하는 방법이다. 스페이서를 이용하는 패터닝 기술은 오버레 이(overlay)의 영향을 받지 않는 자기정렬 방식이므로 실현 가능성이 매우 높은 방식이다.
그런데, 디램(DRAM)과 같은 반도체 메모리소자에 있어서 게이트의 레이아웃은 매우 복잡하여 스페이서 패터닝 기술을 이용할 경우 세 번의 사진식각 공정을 수행해야 구현할 수 있다. 즉, 라인/스페이스 타입의 게이트 라인을 형성하기 위한 사진식각 공정과, 셀 어레이 가장자리의 불필요한 스페이서를 제거하기 위한 사진식각 공정, 그리고 게이트 라인 끝단의 패드부분을 패터닝하기 위한 사진식각 공정 등 세 번의 사진식각 공정이 필요하며, 두 개의 하드마스크가 사용되어 공정이 복잡한 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 사진식각 공정을 줄여 공정을 단순화할 수 있는 스페이서를 이용한 반도체 소자의 게이트 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자의 게이트 형성방법은, 반도체기판 상에 게이트 도전층을 포함하는 식각 대상막을 형성하는 단계와, 식각 대상막 상에 제1 하드마스크층을 형성하는 단계와, 그 일단에 제1 패드를 포함하는 게이트용 마스크를 사용하여 제1 하드마스크층을 패터닝하는 단계와, 패터닝된 제1 하드마스크층의 측면에 스페이서를 형성하는 단계와, 스페이서 사이의 노출된 식각 대상막 상에 제2 하드마스크층을 형성하는 단계와, 셀 영역 및 상기 제1 패드의 반대 측 제2 패드를 덮는 마스크를 이용하여 제1 및 제2 하드마스크층을 식각하는 단계와, 스페이서를 제거하는 단계, 및 제1 및 제2 하드마스크층을 이용하여 식각 대상막을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 하드마스크층을 형성하는 단계는, 스페이서가 형성된 결과물 상에 제2 하드마스크용 물질을 증착하는 단계와, 제2 하드마스크용 물질에 대해 화학기계적연마(CMP) 공정을 수행하여 제1 하드마스크층을 노출시키는 단계로 이루어질 수 있다.
상기 제1 하드마스크층과 제2 하드마스크층은 동일한 물질로 형성할 수 있 다.
상기 제1 하드마스크층과 제2 하드마스크층은 식각 선택비가 없는 물질로 형성할 수 있다.
본 발명에 의한 반도체 소자의 게이트 형성방법에 따르면, 사진식각 공정을 종래의 3회에서 2회로 줄일 수 있어 공정을 단순화할 수 있고, 스페이서 패터닝 공정을 이용하여 노광장비의 한계를 넘어 미세한 게이트 패턴을 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 1a 내지 도 5b는 본 발명에 따른 스페이서를 이용한 반도체 소자의 게이트 형성방법을 설명하기 위한 도면들로서, 도 1a 내지 도 5a는 평면도들이고, 도 1b 내지 도 5b는 단면도들이다. 도 1b 내지 도 5b에서, 좌측은 상기 평면도의 A-A'선을 자른 단면을 나타내고, 우측은 B-B'선을 자른 단면을 나타낸다.
도 1a 및 도 1b를 참조하면, 반도체기판(100) 상에 패터닝할 식각 대상막(110)을 형성한다. 식각 대상막(110)은 단일층, 또는 두 층 이상이 적층된 다층막일 수 있다. 디램(DRAM) 소자의 경우 식각 대상막(110)은 예컨대 폴리실리콘막, 또는 폴리실리콘막과 텅스텐실리사이드가 적층되어 이루어진 게이트 도전층이 될 수 있고, 게이트 도전층 하부에는 게이트절연막이 형성됨은 물론이다.
다음에, 식각 대상막(110) 상에 하드마스크(120)를 형성하고, 하드마스크(120) 상에 반사방지막(130)을 형성한다. 하드마스크(120)는 식각 대상막(110)을 패터닝하기 위한 식각 공정에서 식각 대상막(110)을 보호하기 위한 것으로, 식각 대상막을 식각하는 공정에서 식각 대상막(110)에 대해 식각 선택비를 갖는 물질로 형성할 수 있다. 예컨대, 식각 대상막(110)을 폴리실리콘막으로 형성할 경우, 하드마스크(120)는 질화막 또는 산화막으로 형성할 수 있다. 상기 하드마스크(120)를 다층막으로 형성할 수도 있다.
상기 반사방지막(130) 상에 하드마스크를 패터닝하기 위한 포토레지스트 패턴(140a, 140b)을 형성한다. 이때, 구현하고자 하는 게이트 패턴 중 하나 건너 하나씩을 형성하되, 도시된 바와 같이 한쪽 끝단의 패드를 포함하도록 포토레지스트 패턴을 형성한다. 도면에서, 좌측은 게이트를 구현하기 위한 포토레지스트 패턴(140a)을, 우측은 게이트 패드를 구현하기 위한 포토레지스트 패턴(140b)을 나타내고 있다.
도 2a 및 도 2b를 참조하면, 포토레지스트 패턴들을 마스크로 하여 반사방지막 및 하드마스크를 패터닝한 다음, 포토레지스트 패턴과 반사방지막을 제거한다.
다음, 하드마스크가 패터닝된 결과물 상에 스페이서를 형성하기 위한 물질을 증착한 다음, 에치백을 실시하여 하드마스크의 측벽에 스페이서(150a, 150b)를 형성한다. 상기 스페이서(150a, 150b)는 하드마스크 패턴(120a, 120b) 및 식각대상막(110)에 대해 식각 선택비를 갖는 물질로 형성할 수 있다.
도 3a 및 도 3b를 참조하면, 스페이서가 형성된 결과물의 전면에 다시 하드마스크 물질을 일정 두께 증착한 다음, 하드마스크 패턴(120a, 120b)의 표면이 노출되도록 화학기계적연마(CMP) 공정을 실시한다. 그러면, 스페이서(150a, 150b) 사이는 모두 하드마스크(160)로 채워지고 식각 대상막(110)은 노출되지 않는다.
도 4a 및 도 4b를 참조하면, CMP가 수행된 결과물 상에 제2 포토레지스트 패턴(170)을 형성한다. 제2 포토레지스트 패턴(170)은 스페이서 중 불필요한 부분과 게이트 끝단의 패드를 패터닝하기 위한 것으로, 셀 게이트 부분과 도 1a 단계에서 패터닝되지 않은 반대쪽의 게이트 패드를 덮는 모양으로 형성된다. 다음, 제2 포토레지스트 패턴(170)을 마스크로 하여 하드마스크의 노출된 부분을 식각한다.
도 4a에 도시되지 않았지만, 도 4b는 도 3b와 동일한 절단면을 따른 단면을 나타낸다.
도 5a 및 도 5b를 참조하면, 제2 포토레지스트 패턴을 제거한 다음 스페이서를 제거하면, 셀 게이트를 패터닝하기 위한 하드마스크 패턴(120a)과 패드를 패터닝하기 위한 하드마스크 패턴(120b)이 남게 된다. 계속해서, 하드마스크 패턴들을 이용하여 식각 대상막을 식각하여 셀 게이트 패턴(110a)과 패드 패턴(110b)을 형성한다.
이와 같이 본 발명에 따르면, 스페이서를 형성하기 위한 파티션용 하드마스크 패턴을 형성하는 1차 사진식각 공정에서 한 쪽 끝단에 패드를 포함하도록 형성하고, 스페이서의 내 외부를 하드마스크 물질로 채운 후 2차 사진식각 공정에서 셀을 덮고 반대쪽 패드와 셀 이외의 패턴을 한꺼번에 패터닝한다. 따라서, 사진식각 공정을 종래의 3회에서 2회로 줄일 수 있어 공정을 단순화할 수 있고, 스페이서 패터닝 공정을 이용하여 노광장비의 한계를 넘어 미세한 게이트 패턴을 구현할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1a 내지 도 5b는 본 발명에 따른 스페이서를 이용한 반도체 메모리소자의 게이트 형성방법을 설명하기 위한 도면들이다.

Claims (4)

  1. 반도체기판 상에 게이트 도전층을 포함하는 식각 대상막을 형성하는 단계;
    상기 식각 대상막 상에 제1 하드마스크층을 형성하는 단계;
    그 일단에 제1 패드를 포함하는 게이트용 마스크를 사용하여 상기 제1 하드마스크층을 패터닝하는 단계;
    패터닝된 상기 제1 하드마스크층의 측면에 스페이서를 형성하는 단계;
    상기 스페이서 사이의 노출된 식각 대상막 상에 제2 하드마스크층을 형성하는 단계;
    셀 영역 및 상기 제1 패드의 반대 측 제2 패드를 덮는 마스크를 이용하여 상기 제1 및 제2 하드마스크층을 식각하는 단계;
    상기 스페이서를 제거하는 단계; 및
    상기 제1 및 제2 하드마스크층을 이용하여 상기 식각 대상막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
  2. 제1항에 있어서,
    상기 제2 하드마스크층을 형성하는 단계는,
    상기 스페이서가 형성된 결과물 상에 제2 하드마스크용 물질을 증착하는 단계와,
    상기 제2 하드마스크용 물질에 대해 화학기계적연마(CMP) 공정을 수행하여 상기 제1 하드마스크층을 노출시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
  3. 제1항에 있어서,
    상기 제1 하드마스크층과 제2 하드마스크층은 동일한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
  4. 제1항에 있어서,
    상기 제1 하드마스크층과 제2 하드마스크층은 식각 선택비가 없는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
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