CN103367120A - 高分辨率沟槽图形的形成方法 - Google Patents
高分辨率沟槽图形的形成方法 Download PDFInfo
- Publication number
- CN103367120A CN103367120A CN2013102850716A CN201310285071A CN103367120A CN 103367120 A CN103367120 A CN 103367120A CN 2013102850716 A CN2013102850716 A CN 2013102850716A CN 201310285071 A CN201310285071 A CN 201310285071A CN 103367120 A CN103367120 A CN 103367120A
- Authority
- CN
- China
- Prior art keywords
- photoresist
- groove
- secondary lobe
- resolution
- hard mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
本发明的高分辨率沟槽图形的形成方法,包括:提供一个半导体衬底,在半导体衬底上依次形成目标材料层、第一硬掩膜层、第二硬掩膜层、第一底部抗反射层和第一光刻胶;经第一次光刻,在第一光刻胶内形成第一光刻胶主图形和第一光刻胶旁瓣图形;经刻蚀,在第二硬掩膜层内形成第一主图形和第一旁瓣图形;在第二硬掩膜层上涂覆第二光刻胶;经第二次光刻,在第二光刻胶内形成第二光刻胶主图形和第二光刻胶旁瓣图形;第二光刻胶主图形位于第一旁瓣图形区域的上方,第二光刻胶旁瓣图形位于第一主图形区域的上方;采用自对准技术,将第一旁瓣图形和第二光刻胶旁瓣图形刻蚀传递至目标材料层中,形成沟槽图形。本发明形成了小线宽沟槽图形,提高了其分辨率。
Description
技术领域
本发明涉及半导体制造技术领域,具体涉及一种高分辨率沟槽图形的形成方法。
背景技术
随着集成电路制造技术的不断发展,半导体芯片的特征尺寸不断缩小,为达到缩小图形尺寸的目的,一系列技术应运而生,典型地如众多分辨率增强技术(RET),双重曝光技术等等都达到了提高图形尺寸的目的。除了新的光刻技术外,通过刻蚀的缩胶(trim)工艺也可以有效地降低线条图形的线宽。
相移掩膜技术(phase-shifting mask,PSM),利用通过掩膜的相移层与未经相移层的光束间的相位差形成破坏性干涉,使电场振幅和向量E为0,从而使光强度I=0,使两相邻图形得以解析,实际上,各种类型的PSM技术都是利用相移材料来增加铬膜图案边界的空间图像对比度,最终改进光刻的分辨率。其中,对于孤立的图案或者接触孔,衰减型相移掩膜(attenuated PSM)是一种比较理想的技术。这种掩膜使用一种半色调的薄膜来取代传统掩膜上的不透明部分,其中半色调薄膜的透光率不超过10%,而且它的厚度正好可让光线产生180度相移。部分光线通过衰减相移区域之后光强变弱并产生负的振幅,使得在原来图案的边缘处光强为0,如此便提高了分辨率。
然而,衰减型相移掩膜的一个最大的问题在于光刻后会产生不希望有的旁瓣图形(sidelobe image),这种图形来源于相邻衍射光之间的相长干涉。
由于旁瓣图形通常具有较小的线宽,如果能将其加以利用,便能够实现现有设备无法达到的小线宽沟槽,从而使光刻设备的现有能力得到一定程度的提高。
发明内容
为了克服上述问题,本发明旨在提供一种高分辨率沟槽图形的形成方法,从而将在衰减型相移掩膜中出现的旁瓣图形这一不利因素加以利用,形成具有小线宽的沟槽图形,从而提高沟槽的分辨率,提高现有光刻设备的光刻能力。
本发明提供了一种高分辨率沟槽图形的形成方法,包括:
步骤S01:提供一个半导体衬底,在所述半导体衬底上依次形成目标材料层、第一硬掩膜层、第二硬掩膜层、第一底部抗反射层和第一光刻胶;
步骤S02:经第一次光刻,在所述第一光刻胶内形成第一光刻胶主图形和第一光刻胶旁瓣图形;
步骤S03:经刻蚀,在所述第二硬掩膜层内形成第一主图形和第一旁瓣图形;
步骤S04:在所述第二硬掩膜层上涂覆第二光刻胶;
步骤S05:经第二次光刻,在所述第二光刻胶内形成第二光刻胶主图形和第二光刻胶旁瓣图形;其中,所述第二次光刻相对于所述第一次光刻发生位置偏移,所述的第二光刻胶主图形位于所述第一旁瓣图形区域的上方,所述的第二光刻胶旁瓣图形位于所述第一主图形区域的上方;
步骤S06:采用自对准技术,将所述第一旁瓣图形和所述第二光刻胶旁瓣图形刻蚀传递至所述目标材料层中,形成所述高分辨率沟槽图形;
其中,所述第一主图形和所述第一旁瓣图形分别与所述第一光刻胶主图形和所述第一光刻胶旁瓣图形相同;
所述沟槽图形由与所述的第一旁瓣图形相同的第一沟槽图形和与所述的第二光刻胶旁瓣图形相同的第二沟槽图形构成。
优选地,所述步骤是S05中和所述步骤S02中,所述第一次光刻和所述第二次光刻中采用的掩膜版图形完全相同,并且相应图形的透光率完全相同。
优选地,所述步骤S04中,在涂覆所述第二光刻胶之前,将所述第一底部抗反射层和所述第一光刻胶去除。
优选地,所述步骤S06中,首先,以所述第二硬掩膜层和所述第二光刻胶叠加所形成的图案为掩膜,将所述第二光刻胶旁瓣图形和所述第一旁瓣图形刻蚀传递至所述第一硬掩膜层中,然后再将第一硬掩膜层中的图形刻蚀传递至所述目标材料层中形成所述高分辨率沟槽图形。
优选地,所述步骤S06中,形成所述高分辨率沟槽图形之后,将所述第一硬掩膜层和所述第二硬掩膜层去除。
优选地,所述步骤S02中所述的光刻,采用的是衰减型相移掩膜。
优选地,所述步骤S02中采用的是6%衰减型相移掩膜。
优选地,所述步骤S02中,采用的光刻机数值孔径为0.55-0.92,相干系数为0.3-0.8。
优选地,所述目标材料层的材料为金属或绝缘材料。
优选地,所述目标材料层的材料为低介电常数材料。
本发明的高分辨率沟槽图形的形成方法,通过将衰减型相移掩膜技术应用中出现的旁瓣图形加以利用,并结合双重图形技术,使原有的沟槽图形间距减半,从而最终得到了具有更小线宽沟槽图形,进一步提高了沟槽图形的分辨率;并且,利用本发明的方法,在现有设备的能力不能满足更高的分辨率要求时,只需对现有光刻基础设施进行很小的改动,就能够最终实现现有设备无法达到的更高分辨率的沟槽图形,提升了光刻设备的光刻能力。
附图说明
图1为本发明一个较佳实施例中一种高分辨率沟槽图形的形成方法的流程示意图
图2-7为本发明上述实施例中一种高分辨率沟槽图形的形成方法的各步骤所对应的剖面结构示意图
具体实施方式
体现本发明特征与优点的实施例将在后段的说明中详细叙述。应理解的是本发明能够在不同的示例上具有各种的变化,其皆不脱离本发明的范围,且其中的说明及图示在本质上当做说明之用,而非用以限制本发明。
以下结合附图1-7,通过具体实施例对本发明的一种高分辨率沟槽图形的形成方法作进一步详细说明。需说明的是,附图均采用非常简化的形式、使用非精准的比例,且仅用以方便、明晰地达到辅助说明本发明实施例的目的。
如前所述,衰减型相移掩膜在光刻后会形成旁瓣图形,虽然旁瓣图形在光刻过程中是不利的,但是,由于旁瓣图形具有较小的线宽,如果能将其加以利用,不仅能够形成具有较小线宽的图形,例如沟槽图形,不仅克服了现有设备的光刻分辨率不足的问题,可谓一举两得。
由此,本发明提出了一种高分辨率沟槽图形的形成方法,请参阅图1,图1是本发明的一个较佳实施例中一种高分辨率沟槽图形的形成方法的流程示意图。该方法将旁瓣图形和双重图形技术相结合,以提高沟槽图形的分辨率。
本发明的本实施例的一种高分辨率沟槽图形的形成方法,如图2-7,为本发明上述实施例中一种高分辨率沟槽图形的形成方法的各步骤所对应的剖面结构示意图,包括:
步骤S01:请参阅图2,提供一个半导体衬底301,在半导体衬底301上依次形成目标材料层302、第一硬掩膜层303、第二硬掩膜层304、第一底部抗反射层305和第一光刻胶306;
具体的,本发明的本实施例中,所采用的半导体衬底301可以但不限于为覆盖电介质的硅衬底,所采用的目标材料层305的材料可以为金属或者绝缘材料,较佳的,可以采用低介电常数材料,比如,掺碳二氧化硅(SiCOH)等。
步骤S02:请参阅图3,经第一次光刻,在第一光刻胶306内形成第一光刻胶主图形307和第一光刻胶旁瓣图形308;
具体的,本发明的本实施例中,为了在第一次光刻时形成旁瓣图形308,所采用的掩膜版为衰减型相移掩膜版,较佳地,可以采用6%衰减型相移掩膜版。首先,进行曝光工艺,如前所述,旁瓣图形是由于相邻衍射光之间的相长干涉形成的,所以,曝光时产生的衍射光相干干涉后的能量超过第一光刻胶感光成像阈值后,才能形成旁瓣图形;因此,需要设定合适的光刻数值孔径和相干系数,以及较大的曝光能量;
这里,不同的光刻胶或不同的掩膜图形需要的曝光能量不同,可根据实际需要进行调节。本发明的本实施例中,较佳的,光刻机数值孔径(NA)采用0.55-0.92,相干系数(sigma)采用0.3-0.8;
此外,该步骤中,第一次光刻所经历的过程包括:首先,进行曝光工艺,在第一光刻胶306内形成了第一光刻胶主图形区域和第一光刻胶旁瓣图形区域;然后,将带有上述图形区域的半导体衬底301进行烘烤工艺;最后,进行显影工艺,在第一光刻胶306内形成了所需要的第一光刻胶主图形307和第一光刻胶旁瓣图形308。
步骤S03:请参阅图4,经刻蚀,在第二硬掩膜层304内形成第一主图形309和第一旁瓣图形310;
具体的,本实施例中,可以但不限于采用等离子体干法刻蚀,利用步骤S02中的第一光刻胶306为掩膜,将上述的第一光刻胶主图形307和第一光刻胶旁瓣图形308转移到第二硬掩膜层304中,在第二硬掩膜层304中形成与第一光刻胶主图形307相同的第一图形309,以及形成与第一光刻胶旁瓣图形308相同的第一旁瓣图形310;
在本实施例中,在进行后续步骤S04之前,可以但不限于采用干法刻蚀与湿法清洗工艺相结合的方法,将第一底部抗反射层305和第一光刻胶306去除。
步骤S04:请参阅图5,在第二硬掩膜层304上涂覆第二光刻胶311;
步骤S05:请参阅图6,经第二次光刻,在第二光刻胶311内形成第二光刻胶主图形312和第二光刻胶旁瓣图形313;
具体的,本实施例中,第二光刻胶311与第一光刻胶306的材料和性能参数完全相同;为了在第二次光刻后得到第二光刻胶旁瓣图形313,第二次光刻采用的光刻数值孔径、相干系数以及曝光能量,与第一次光刻相同;
为了得到更小线宽的沟槽图形,也即是要将第一旁瓣图形310的间距减小,本发明在设计第二次光刻的图形时,将其与第一次光刻的图形发生位移,也即是第二次光刻相对于第一次光刻发生位置偏移,使得第二光刻胶主图形312位于第一旁瓣图形310区域的上方,第二光刻胶旁瓣图形313位于第一主图形309区域的上方;这样,可以经后续的刻蚀后,相应地把第一旁瓣图形310的间距减小。
本实施例中,较佳的,第一次光刻和第二次光刻所采用的掩膜版图形以及透光率完全相同,这样,在后续形成的第一沟槽图形和第二沟槽图形完全相同。
步骤S06:请参阅图7,采用自对准技术,将第一旁瓣图形310和所述第二光刻胶旁瓣图形313刻蚀传递至目标材料层302中,形成高分辨率沟槽图形314;
具体的,首先,可以但不限于采用等离子体干法刻蚀,利用步骤S05中如图6所示的第二光刻胶311和第二硬掩膜层304叠加形成的图案为掩膜,将第一旁瓣图形和第二光刻胶旁瓣图形传递至第一硬掩膜层303内;
然后,可以但不限于采用干法刻蚀与湿法清洗相结合的方法,将残留的第二光刻胶311去除。当然,在本发明中,在后续的刻蚀过程中也会将第二光刻胶同时刻蚀掉,所以对此不作限制。
接着,可以但不限于采用等离子体干法刻蚀工艺,在目标材料层302中刻蚀出所需要的高分辨率沟槽图形314;这里,以上述第一硬掩膜层303为掩膜,在目标材料层302中刻蚀出沟槽图形314;在目标材料层302内形成了与第一旁瓣图形区相同的第一沟槽图形和与第二光刻胶旁瓣图形相同的第二沟槽图形,第一沟槽图形和第二沟槽图形构成了沟槽图形314。
最后,可以但不限于采用湿法刻蚀工艺将第一硬掩膜层303和第二硬掩膜层304去除。
如前所述,由于第二次光刻相对于第一次光刻发生了位置偏移,经刻蚀后,相当于将第一次刻蚀出的图形进行了分割,即利用形成的第二沟槽图形将与第一旁瓣图形310相同的第一沟槽图形间距进行了分割,使得最后在目标材料层301中形成的沟槽图形314具有比第一旁瓣图形310或第二光刻胶旁瓣图形313更小的间距,得到了更小线宽的沟槽图形314,提高了沟槽图形的分辨率。
以上所述的仅为本发明的实施例,所述实施例并非用以限制本发明的专利保护范围,因此凡是运用本发明的说明书及附图内容所作的等同结构变化,同理均应包含在本发明的保护范围内。
Claims (10)
1.一种高分辨率沟槽图形的形成方法,其特征在于,包括:
步骤S01:提供一个半导体衬底,在所述半导体衬底上依次形成目标材料层、第一硬掩膜层、第二硬掩膜层、第一底部抗反射层和第一光刻胶;
步骤S02:经第一次光刻,在所述第一光刻胶内形成第一光刻胶主图形和第一光刻胶旁瓣图形;
步骤S03:经刻蚀,在所述第二硬掩膜层内形成第一主图形和第一旁瓣图形;
步骤S04:在所述第二硬掩膜层上涂覆第二光刻胶;
步骤S05:经第二次光刻,在所述第二光刻胶内形成第二光刻胶主图形和第二光刻胶旁瓣图形;其中,所述第二次光刻相对于所述第一次光刻发生位置偏移,所述的第二光刻胶主图形位于所述第一旁瓣图形区域的上方,所述的第二光刻胶旁瓣图形位于所述第一主图形区域的上方;
步骤S06:采用自对准技术,将所述第一旁瓣图形和所述第二光刻胶旁瓣图形刻蚀传递至所述目标材料层中,形成所述高分辨率沟槽图形;
其中,所述第一主图形和所述第一旁瓣图形分别与所述第一光刻胶主图形和所述第一光刻胶旁瓣图形相同;
所述沟槽图形由与所述的第一旁瓣图形相同的第一沟槽图形和与所述的第二光刻胶旁瓣图形相同的第二沟槽图形构成。
2.根据权利要求1所述的高分辨率沟槽图形的形成方法,其特征在于,所述步骤是S05中和所述步骤S02中,所述第一次光刻和所述第二次光刻中采用的掩膜版图形完全相同,并且相应图形的透光率完全相同。
3.根据权利要求1所述的高分辨率沟槽图形的形成方法,其特征在于,所述步骤S04中,在涂覆所述第二光刻胶之前,将所述第一底部抗反射层和所述第一光刻胶去除。
4.根据权利要求1所述的高分辨率沟槽图形的形成方法,其特征在于,所述步骤S06中,首先,以所述第二硬掩膜层和所述第二光刻胶叠加所形成的图案为掩膜,将所述第二光刻胶旁瓣图形和所述第一旁瓣图形刻蚀传递至所述第一硬掩膜层中,然后再将第一硬掩膜层中的图形刻蚀传递至所述目标材料层中形成所述高分辨率沟槽图形。
5.根据权利要求1所述的高分辨率沟槽图形的形成方法,其特征在于,所述步骤S06中,形成所述高分辨率沟槽图形之后,将所述第一硬掩膜层和所述第二硬掩膜层去除。
6.根据权利要求1所述的高分辨率沟槽图形的形成方法,其特征在于,所述步骤S02中所述的光刻,采用的是衰减型相移掩膜。
7.根据权利要求1所述的高分辨率沟槽图形的形成方法,其特征在于,所述步骤S02中采用的是6%衰减型相移掩膜。
8.根据权利要求1所述的高分辨率沟槽图形的形成方法,其特征在于,所述步骤S02中,采用的光刻机数值孔径为0.55-0.92,相干系数为0.3-0.8。
9.根据权利要求1所述的高分辨率沟槽图形的形成方法,其特征在于,所述目标材料层的材料为金属或绝缘材料。
10.根据权利要求9所述的高分辨率沟槽图形的形成方法,其特征在于,所述目标材料层的材料为低介电常数材料。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310285071.6A CN103367120B (zh) | 2013-07-08 | 2013-07-08 | 高分辨率沟槽图形的形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310285071.6A CN103367120B (zh) | 2013-07-08 | 2013-07-08 | 高分辨率沟槽图形的形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103367120A true CN103367120A (zh) | 2013-10-23 |
CN103367120B CN103367120B (zh) | 2018-01-26 |
Family
ID=49368220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310285071.6A Active CN103367120B (zh) | 2013-07-08 | 2013-07-08 | 高分辨率沟槽图形的形成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103367120B (zh) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104909334A (zh) * | 2015-04-17 | 2015-09-16 | 上海华虹宏力半导体制造有限公司 | Mems器件的制作方法 |
CN106206274A (zh) * | 2016-07-29 | 2016-12-07 | 中国电子科技集团公司第十三研究所 | 一种纳米栅的制备方法 |
CN108231796A (zh) * | 2018-01-03 | 2018-06-29 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
CN109103074A (zh) * | 2018-08-06 | 2018-12-28 | 上海华虹宏力半导体制造有限公司 | 自对准双重图形化工艺的修正方法及其半导体器件 |
CN110911272A (zh) * | 2018-09-17 | 2020-03-24 | 长鑫存储技术有限公司 | 在半导体器件中形成微图案的方法 |
WO2022100055A1 (zh) * | 2020-11-11 | 2022-05-19 | 长鑫存储技术有限公司 | 半导体结构的制造方法及半导体结构 |
CN115390362A (zh) * | 2021-05-25 | 2022-11-25 | 赫智科技(苏州)有限公司 | 一种4k光刻的方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1992156A (zh) * | 2005-12-28 | 2007-07-04 | 海力士半导体有限公司 | 制造半导体装置的方法 |
US20070243492A1 (en) * | 2006-04-14 | 2007-10-18 | Mcelheny Peter J | Double exposure photolithographic process |
CN102096312A (zh) * | 2009-12-15 | 2011-06-15 | 中芯国际集成电路制造(上海)有限公司 | 光刻方法 |
CN103065948A (zh) * | 2012-12-28 | 2013-04-24 | 上海集成电路研发中心有限公司 | 小线宽沟槽图形的制备方法 |
CN103187246A (zh) * | 2011-12-31 | 2013-07-03 | 中国科学院微电子研究所 | 一种混合线条的制造方法 |
-
2013
- 2013-07-08 CN CN201310285071.6A patent/CN103367120B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1992156A (zh) * | 2005-12-28 | 2007-07-04 | 海力士半导体有限公司 | 制造半导体装置的方法 |
US20070243492A1 (en) * | 2006-04-14 | 2007-10-18 | Mcelheny Peter J | Double exposure photolithographic process |
CN102096312A (zh) * | 2009-12-15 | 2011-06-15 | 中芯国际集成电路制造(上海)有限公司 | 光刻方法 |
CN103187246A (zh) * | 2011-12-31 | 2013-07-03 | 中国科学院微电子研究所 | 一种混合线条的制造方法 |
CN103065948A (zh) * | 2012-12-28 | 2013-04-24 | 上海集成电路研发中心有限公司 | 小线宽沟槽图形的制备方法 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104909334A (zh) * | 2015-04-17 | 2015-09-16 | 上海华虹宏力半导体制造有限公司 | Mems器件的制作方法 |
CN106206274A (zh) * | 2016-07-29 | 2016-12-07 | 中国电子科技集团公司第十三研究所 | 一种纳米栅的制备方法 |
CN108231796A (zh) * | 2018-01-03 | 2018-06-29 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
CN109103074A (zh) * | 2018-08-06 | 2018-12-28 | 上海华虹宏力半导体制造有限公司 | 自对准双重图形化工艺的修正方法及其半导体器件 |
CN109103074B (zh) * | 2018-08-06 | 2021-07-02 | 上海华虹宏力半导体制造有限公司 | 自对准双重图形化工艺的修正方法及其半导体器件 |
CN110911272A (zh) * | 2018-09-17 | 2020-03-24 | 长鑫存储技术有限公司 | 在半导体器件中形成微图案的方法 |
CN110911272B (zh) * | 2018-09-17 | 2024-05-03 | 长鑫存储技术有限公司 | 在半导体器件中形成微图案的方法 |
WO2022100055A1 (zh) * | 2020-11-11 | 2022-05-19 | 长鑫存储技术有限公司 | 半导体结构的制造方法及半导体结构 |
US11978637B2 (en) | 2020-11-11 | 2024-05-07 | Changxin Memory Technologies, Inc. | Manufacturing method for semiconductor structure and semiconductor structure |
CN115390362A (zh) * | 2021-05-25 | 2022-11-25 | 赫智科技(苏州)有限公司 | 一种4k光刻的方法 |
Also Published As
Publication number | Publication date |
---|---|
CN103367120B (zh) | 2018-01-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103367120A (zh) | 高分辨率沟槽图形的形成方法 | |
US8101338B2 (en) | Method of forming micro pattern of semiconductor device | |
KR20070122049A (ko) | 이중 노광 공정을 이용한 미세 패턴 형성방법 | |
CN111640656B (zh) | 半导体器件及其形成方法 | |
KR20120126442A (ko) | 반도체 소자의 패턴 형성 방법 | |
US5888678A (en) | Mask and simplified method of forming a mask integrating attenuating phase shifting mask patterns and binary mask patterns on the same mask substrate | |
TW201923834A (zh) | 半導體結構的形成方法 | |
US6605396B2 (en) | Resolution enhancement for alternating phase shift masks | |
US20200279738A1 (en) | Semiconductor devices and fabrication methods thereof | |
TWI726370B (zh) | 具有縮減臨界尺寸的半導體元件及其製備方法 | |
US20090170310A1 (en) | Method of forming a metal line of a semiconductor device | |
CN103065948B (zh) | 小线宽沟槽图形的制备方法 | |
CN103839769B (zh) | 形成图案的方法 | |
CN111640655B (zh) | 半导体器件及其形成方法 | |
US9412615B2 (en) | Patterning method and semiconductor structure including forming a plurality of holes using line pattern masks | |
US20060189122A1 (en) | Method of forming isolated features of semiconductor devices | |
TWI567785B (zh) | 半導體裝置圖案化結構之製作方法 | |
US11978637B2 (en) | Manufacturing method for semiconductor structure and semiconductor structure | |
CN106610563B (zh) | 掩膜版及双重图形化法的方法 | |
KR100798738B1 (ko) | 반도체 소자의 미세 패턴 제조 방법 | |
KR20070113604A (ko) | 반도체 소자의 미세패턴 형성방법 | |
CN104157556A (zh) | 金属硬掩模开口刻蚀方法 | |
CN111640666B (zh) | 半导体器件及其形成方法 | |
TWI478212B (zh) | 形成圖案的方法 | |
KR100390963B1 (ko) | 반도체 소자의 콘택홀 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |