CN109148269A - 半导体装置的形成方法 - Google Patents

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Abstract

本发明公开一种半导体装置的形成方法，其包含以下步骤。首先，在基底上形成材料层。并且，进行侧壁图案转移制作工艺，以在材料层上形成多个第一掩模图案，第一掩模图案平行地沿着第一方向延伸。接着，进行图案分裂制作工艺，移除一部分的第一掩模图案，以形成多个第二开口图案，第二开口图案平行地沿着第二方向延伸，并横跨第一掩模图案。然后，以剩余的第一掩模图案作为掩模进行图案化制作工艺，以在材料层形呈一阵列排列的多个图案。

Description

半导体装置的形成方法
技术领域
本发明涉及一种半导体装置的制作工艺，特别是涉及一种利用多重图案化(multiple patterning)制作工艺来形成半导体装置的制作工艺。
背景技术
在半导体制作工艺中，一些微结构的制造，需要在半导体基材/膜层、介电材料层或金属材料层等适当的基材或材料层中，利用光刻及蚀刻等制作工艺，形成具有精确尺寸的微小图案。为达到此目的，在传统的半导体技术中，在目标材料层之上形成掩模层(masklayer)，以便先在该掩模层中形成/定义这些微小图案，随后将该等图案转移至目标膜层。一般而言，掩模层例如是通过光刻制作工艺形成的图案化光致抗蚀剂层，和/或利用该图案化光致抗蚀剂层形成的图案化掩模层。
随着集成电路的复杂化，这些微小图案的尺寸不断地减小，所以用来产生特征图案的设备就必须满足制作工艺分辨率及叠对准确度(overlay accuracy)的严格要求，单一图案化(single patterning)方法已无法满足制造微小线宽图案的分辨率需求或制作工艺需求。是以，如何改良该些微结构的现有制作工艺即为本领域现今的重要课题之一。
发明内容
本发明的一目的在于提供一种半导体装置的形成方法，其是利用多重图案化制作工艺，例如是侧壁图案转移(sidewall image transfer,SIT)技术与图案分裂(patternsplitting)技术等，分别形成相互交错的掩模图案与开口图案。由此，可在简化制作工艺与节省掩模数的前提下，形成布局相对密集且尺寸相对微小的半导体结构。
为达上述目的，本发明的一实施例提供一种半导体装置的形成方法，其包含以下步骤。首先，在一个基底上形成一个材料层。并且，进行一侧壁图案转移(sidewall imagetransfer,SIT)制作工艺，以在该材料层上形成多个第一掩模图案，该些第一掩模图案平行地沿着一第一方向延伸。接着，进行一多重图案化(pattern splitting)制作工艺，移除一部分的该些第一掩模图案，以形成多个第二开口图案，该第二开口图案平行地沿着一第二方向延伸，并横跨该些第一掩模图案。然后，以剩余的该些第一掩模图案作为掩模进行一图案化制作工艺，以在该材料层形成多个图案，该些图案形成一阵列排列。
整体来说，本发明是利用多重图案化制作工艺，例如是侧壁转移技术以及图案分裂技术，分别在一材料层上，例如是一硬掩模层及/或一目标层，形成掩模图案与开口图案。该些掩模图案与该些开口图案是分别沿着不同的方向延伸，并可选择互相垂直设置或仅交错设置，由此，原先形成的各掩模图案可在形成各开口图案的过程中被部分移除，而形成具有相同且规则形状(如平行四边形、矩形或正方形)的数个图案，且该些图案是成一阵列排列。据此，即可利用该些图案来图案化其下方的该材料层，而在该材料层内形成布局相对密集且尺寸相对微小的硬掩模图案及/或目标图案。因此，本发明提供的制作工艺可在简化制作工艺并节省光掩模的前提下，形成半导体装置的微结构。
附图说明
图1至图8为本发明第一优选实施例中半导体装置的形成方法的步骤示意图；其中
图1为一半导体装置于形成第一掩模图案后的上视示意图；
图2为一半导体装置于形成第一掩模图案后的剖面示意图；
图3为一半导体装置于形成第一初始开口后的上视示意图；
图4为一半导体装置于形成第一初始开口后的剖面示意图；
图5为一半导体装置于形成第二初始开口后的上视示意图；
图6为一半导体装置于形成第二初始开口后的剖面示意图；
图7为一半导体装置于形成数个图案后的上视示意图；
图8为一半导体装置于形成数个图案后的剖面示意图；
图9为本发明优选实施例中半导体装置的剖面示意图；
图10为本发明第二优选实施例中半导体装置的形成方法的步骤示意图；
图11至图13为本发明第三优选实施例中半导体装置的形成方法的步骤示意图；
图11为一半导体装置于形成第一初始开口后的上视示意图；
图12为一半导体装置于形成第一初始开口后的剖面示意图；
图13为一半导体装置于形成数个图案后的上视示意图。
主要元件符号说明
100 基底层
100a 第一区域
100b 第二区域
101 基底
102、104 开口
103 介电层
110 目标层
115 导电图案
130 硬掩模层
131 第一硬掩模层
133 第二硬掩模层
135 第三硬掩模层
150 掩模层
155、175 掩模图案
170 掩模层
171、171a 掩模图案
173、173b 图案
180、180a、180b 开口图案
181、181a、181b 开口图案
182、182a、182b 开口图案
190 虚框
210、220、250 复合光致抗蚀剂
211、221、251 牺牲层
212、222、252 初始开口
213、223、253 掩模层
215、225、255 图案化光致抗蚀剂
D1 第一方向
D2 第二方向
D3 第三方向
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图8，所绘示者为本发明第一优选实施例中，一半导体装置的形成方法的步骤示意图，其中，图1、图3、图5与图7为该半导体装置于形成阶段的上视示意图，其余附图则为该半导体装置于形成阶段中沿着图1、图3、图5与图7中切线A-A’、B-B’与C-C’的剖面示意图。
首先，提供一基底层(substrate layer)100，其例如包含依序堆叠的一半导体基底(未绘示)，如硅基底(silicon substrate)、含硅基底(silicon-containingsubstrate)、外延硅基底(epitaxial silicon substrate)、硅覆绝缘基底(silicon-on-insulator substrate)等，及/或一介电层(未绘示)，如包含氧化硅、氮化硅、氮氧化硅等，但不以此为限。基底层100定义有一第一区域100a以及一第二区域100b，其上还进一步形成有由下而上依序堆叠的一目标层110、一硬掩模层130以及掩模层150等。该些堆叠层是同时覆盖在基底层100的第一区域100a与第二区域100b上，如图2所示。
在本实施例中，硬掩模层130例如是具有一复合层结构，其可包含由下而上依序堆叠的第一硬掩模层131例如包含氮化硅(SiN)等材质，第二硬掩模层133例如包含APF膜(商品名，可自美国应用材料公司获得)等材质，以及第三掩模层135例如包含氮氧化硅(SiON)等材质，但并不限于此。在另一实施例中，该硬掩模层也可具有一单层结构，例如是仅包含单一膜层的硬掩模层(未绘示)，其可包含氮化硅、富硅氮化物、氮氧化硅、APF膜或碳化硅等。而位于硬掩模层130上方的掩模层150则较佳是包含与硬掩模层130之间具蚀刻选择的材质，如多晶硅(polysilicon)等。
接着，在掩模层150上再形成掩模层170，其同样是同时覆盖在第一区域100a与第二区域100b上。然而，位于第一区域100a内的掩模层170事先经由一图案化制作工艺，而形成多个朝一第一方向D1延伸的掩模图案171，而位于第二区域100b内的掩模层170则是整体性地覆盖于掩模层150。其中，第一方向D1较佳是x方向或y方向以外的方向，使掩模图案171的延伸方向不等于x方向或y方向，如图1及图2所示。在一实施例中，掩模图案171的形成方式例如是通过一侧壁图案转移(sidewall image transfer,SIT)技术，其包含进行一光刻暨蚀刻(lithography and etching)制作工艺在掩模层170上先形成多个图案化牺牲层(未绘示)，其形成位置例如是如图1中的虚框190所示，接着进行沉积及蚀刻制作工艺，以于各该图案化牺牲层的侧壁形成一间隙壁(未绘示)。后续，去除该等图案化牺牲层，保留该些间隙壁，即可通过间隙壁而在掩模层170上形成掩模图案171。
然后，进行一图案分裂(pattern splitting)技术，在掩模层170上形成多个开口图案180，贯穿各掩模图案171，以分次并阶段性地形成部分的开口图案180。举例来说，本实施例是依序进行两阶段的光刻暨蚀刻(photolithography-etch-photolithography-etch,2P2E)制作工艺。首先，在掩模层170上形成一复合光致抗蚀剂210，例如包含牺牲层211、掩模层213以及图案化光致抗蚀剂215，使平坦的牺牲层211整体性地覆盖在掩模层170上，并进一步填满第一区域100a内各掩模图案171之间的空隙，再于其上依序形成掩模层213以及图案化光致抗蚀剂215，如图4所示。需注意的是，在第一阶段的光刻暨蚀刻制作工艺中，是利用图案化光致抗蚀剂215在第一区域100a上定义出多个初始开口212，使其下方的掩模层213可自初始开口212暴露出。另一方面，在定义初始开口212的同时，图案化光致抗蚀剂215在第二区域100b一并定义出两个相互分隔设置的实初始体图案，而暴露出大部分的掩模层213，如图3及图4所示。其中，位于第二区域100b内的该初始实体图案以及位于第一区域100a内的初始开口212，都是沿着不同于第一方向D1的一第二方向D2延伸，且第二方向D2较佳是如图3所示的y方向，或者是x方向(未绘示)。
之后，依据图案化光致抗蚀剂215进行第一阶段的蚀刻制作工艺，依序移除暴露出的掩模层213、牺牲层211以及一部分的掩模图案171，如图5及图6所示。并且，完全移除复合光致抗蚀剂210。然后，再继续形成另一复合光致抗蚀剂220，其例如包含牺牲层221、掩模层223以及图案化光致抗蚀剂225。平坦的牺牲层221同样是整体性地覆盖在掩模层170上，并进一步填满各掩模图案171之间的空隙，再于其上依序形成掩模层223以及图案化光致抗蚀剂225，如图6所示。在第二阶段的光刻暨蚀刻制作工艺中，同样是利用图案化光致抗蚀剂225在第一区域100a上定义出多个沿着第二方向D2延伸的初始开口222，使其下方的掩模层223可自初始开口222暴露出。另一方面，在形成初始开口222时，使图案化光致抗蚀剂225一并在第二区域100b定义出两个相互分隔并沿着第二方向D2延伸的初始实体图案，而暴露出大部分的掩模层223，如图5及图6所示。需注意的是，二次光刻暨蚀刻制作工艺所定义的初始开口212、222在第一区域100a内是相互交替并分隔设置，且各开口212、222之间并不重叠。同样地，由图案化光致抗蚀剂215、225在第二区域100b内所构成的该初始实体图案，同样是相互交替并分隔设置，且彼此间并不重叠，如图6所示。
而后，依据图案化光致抗蚀剂225进行第二阶段的蚀刻制作工艺，依序移除暴露出的掩模层223、牺牲层221、另一部分的掩模图案171及其下方的掩模层150，再者，完全移除复合光致抗蚀剂220，如图7及图8所示。其中，在进行该蚀刻制作工艺时，不仅是移除初始开口222下方的掩模图案171，还进一步移除其下方的掩模层150，因而会同时在第一区域100a内的掩模层170、150上形成开口图案182。
具体来说，本实施例是利用前述二阶段的光刻暨蚀刻制作工艺，分别在第一区域100a内的掩模层170上形成开口图案181、182，其是相互平行且交替地沿着第二方向D2延伸，并横跨各掩模图案171，如图7所示。也就是说，在前述二阶段的光刻暨蚀刻制作工艺中，是分别移除一部分的各掩模图案171，来形成各开口图案181、182，因此，各开口图案181、182可分别重叠于一部分的各掩模图案171。由此，在两阶段的光刻暨蚀刻制作工艺，即可将原先位于第一区域100a内的各掩模图案171进一步被图案化，而形成多个图案173。并且，若从如图7所示的上视图来看，各图案173分别具有相同且规则的形状，如平行四边形，且所有图案173形成一阵列排列(array arrangement)。
另一方面，在前述二阶段的光刻暨蚀刻制作工艺中，是在开口图案181、182形成的同时，一并在第二区域100b内的掩模层170上形成掩模图案175，以及，在第二区域100b内的掩模层150上形成掩模图案155，如图7及图8所示。需注意的是，在进行第二阶段的蚀刻制作工艺时，不仅是移除暴露于复合光致抗蚀剂220外的掩模图案171，还进一步移除其下方的掩模层150，因而会同时在第一区域100a内的掩模层170、150上形成较深的形成开口图案182。同理，可在第二区域100b内的掩模层150上形成掩模图案155。
后续，则可进行另一蚀刻制作工艺，利用位于第一区域100a内的图案173，以及位于第二区域100b内的掩模图案175、155作为蚀刻掩模来图案化下方的硬掩模层130及/或目标层110，以在硬掩模层130及/或目标层110内形成可对位于各图案173与掩模图案175、155的多个硬掩模图案及/或多个目标图案(未绘示)，该些硬掩模图案及/或目标图案于第一区域100a内同样具有相同且规则形状(如平行四边形)，并形成一阵列排列。
由此，即完成本发明第一优选实施例的制作工艺。依据本实施例的制作工艺，主要是先利用多重图案化制作工艺来形成半导体装置的微结构。举例来说，其是先进行一侧壁转移技术，在一区域100a内的掩模层170上形成掩模图案171，再搭配一图案分裂技术，在掩模图案171上进一步定义开口图案180，使各开口图案180朝向与各掩模图案171的延伸方向D1不同的方向D2延伸，并横跨各掩模图案171。由此，原先形成的各掩模图案171则在操作该图案分裂技术时被部分移除，而剩余的掩模图案171则形成具有相同且规则形状(如平行四边形)的图案173，且所有图案173形成一阵列排列。另一方面，本实施例的制作工艺还可选择在进行该图案分裂技术的同时，在另一区域100b上一并形成沿方向D2延伸的掩模图案175、155。据此，即可利用图案173来图案化其下方的膜层，如硬掩模层130及/或目标层110，以在该些膜层内形成对应图案。
由上述的实施例可知，本发明的形成方法，主要是通过不同的多重图案化制作工艺，例如是侧壁图案转移技术与图案分裂技术等，分别形成相互交错的掩模图案与开口图案的方式。由此，可在简化制作工艺的前提下，形成布局相对密集且尺寸相对微小的硬掩模图案及/或目标图案。此外，本发明的方法是在进行该图案分裂技术时，同时定义位于两不同区域内的开口图案与实体图案，因而更可达到节省光掩模的优点。本发明的形成方法可实际应用于半导体制作工艺中，例如用以形成一半导体存储装置中，例如是一动态随机处理存储器(dynamic random access memory,DRAM)装置，电连接各存储节点(storage nodecontact,SNC)的接触垫。
也就是说，在一实施例中，可使基底层100包含半导体基底101例如是硅基底，以及形成于其上的一介电层103例如包含氮化硅，其中，基底层100的第一区域100a可作为一存储区(cell region)，而第二区域100b则作为一周边区(periphery region)。并且，基底101内还形成有一埋藏式晶体管结构(未绘示)以作为字符线，而基底101上的介电层103内则进一步形成有多个位线(bit line,BL,未绘示)结构以及插塞结构105，如图9所示。
而本实施例的目标层110则可选择包含一导电层，例如包含钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)等低阻值金属材质，由此，即可利用本发明前述的形成方法，利用图案171与掩模图案175、155依序图案化下方的硬掩模层130、目标层110(即该导电层)以及一部分的介电层103，而在存储区(记忆体区)100a与周边区100b分别形成多个开口102、104，同时将该导电层图案化为多个导电图案115，如图9所示。在此情况下，若从一上视图(未绘示)来看，位于存储区100a内的各导电图案115应同样具有规则且相同的形状，如平行四边形，并且可成一阵列排列并对位于下方的各插塞结构105。
由此，各导电图案115可直接连接下方的插塞结构105，而作为一存储节点接垫(SNpad)，使各插塞结构105能通过位于基底101表面的一金属硅化物层(silicide layer,未绘示)而电连接至一晶体管元件的一源极/漏极区(未绘示)，而作为一存储节点(storagenode contact,SNC)。然而，本发明的实际应用应不限于前述实施样态，在其他实施例中，也可选择应用于其他半导体制作工艺，以在制作工艺简化与成本节省的前提下，形成布局相对密集且尺寸相对微小的半导体结构。
本领域通常知识者也应了解，本发明的形成方法并不限于前述的步骤，也可通过其他方式达成。举例来说，一些实施例中，也可选择省略硬掩模层130，而将掩模层150、170直接形成于目标层110上。下文将针对本发明形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。
请参照图10所示，其绘示本发明第二优选实施例中的半导体装置的形成方法，本实施例的步骤大体上与前述第一优选实施例相同，于此不在赘述。本实施例的多重图案化制作工艺与前述第一优选实施例主要差异在于，先利用侧壁转移制作工艺在第一区域100a内的掩模层170上形成多个沿着第二方向D2延伸的掩模图案171a，然后，再进行图案分裂制作工艺在第一区域100a内形成多个沿着第一方向D1延伸的开口图案180a，并同时在第二区域100b内形成掩模图案175、155。
具体来说，在本实施例中是通过两阶段光刻暨蚀刻制作工艺分别形成开口图案181a、182a，开口图案181a、182a是相互交替且平行地延伸于第一方向D1上，横跨各掩模图案171a但不与之垂直，如图10所示。换言之，在前述制作工艺中，是分别移除一部分的各掩模图案171a，来形成各开口图案181a、182a，而可将原先位于第一区域100a内的各掩模图案171a进一步图案化，形成多个图案173。若从如图10所示的上视图来看，各图案173分别具有相同且规则的形状，如平行四边形，且所有图案173形成一阵列排列。
因此，在后续制作工艺中，同样可进行另一蚀刻制作工艺，利用位于第一区域100a内的图案173，以及位于第二区域100b内的掩模图案175、155作为蚀刻掩模来图案化下方的硬掩模层130及/或目标层110，以在硬掩模层130及/或目标层110内形成可对位于各图案173与掩模图案175、155的多个硬掩模图案及/或多个目标图案(未绘示)，该些硬掩模图案及/或目标图案同样具有相同且规则形状(如平行四边形)，且形成一阵列排列。
由此，即完成本发明第二优选实施例的制作工艺。依据本实施例的制作工艺，可弹性地选择利用侧壁转移技术以及图案分裂技术分别形成延伸方向不同但彼此交错的掩模图案与开口图案，以形成布局相对密集且尺寸相对微小的硬掩模图案及/或目标图案，而达到简化制作工艺并节省光掩模的目的。
请参照图11至图13所示，其绘示本发明第三优选实施例中的半导体装置的形成方法，本实施例的步骤大体上与前述第二优选实施例相同，于此不在赘述。本实施例的多重图案化制作工艺与前述实施例主要差异在于，在第一区域100a内的掩模层170上形成掩模图案171a后，再利用图案分裂制作工艺在第一区域100a内形成多个沿着一第三方向D3延伸的开口图案180b，并同时在第二区域100b内形成掩模图案175、155。其中，第三方向D3是垂直于第二方向D2，且第三方向D3与第二方向D2较佳是分别为x方向与y方向，如图11所示。因此，本实施例的掩模图案171a与开口图案180b是彼此垂直。
具体来说，在本实施例中是在掩模层170上形成一复合光致抗蚀剂250，其包含整体性地覆盖在掩模层170上并进一步填满各掩模图案171a之间的空隙的一牺牲层251，以及位于牺牲层251上的掩模层253与图案化光致抗蚀剂255，如图12所示。需注意的是，在本实施例第一阶段的光刻暨蚀刻制作工艺中，是利用图案化光致抗蚀剂255在第一区域100a上定义出多个初始开口252，使其下方的掩模层253可自初始开口252暴露出。另一方面，使图案化光致抗蚀剂255在第二区域100b定义出两个相互分隔设置的初始实体图案，而暴露出大部分的掩模层253，如图11及图12所示。
之后，则如前述实施例中的图5至图6所述，依据图案化光致抗蚀剂255进行第一阶段的蚀刻制作工艺，依序移除暴露出的掩模层253、牺牲层251以及一部分的掩模图案171a，而在第一区域100a内的掩模层170内形成开口图案181b。之后，则可利用类似的方式，进行第二阶段的光刻暨蚀刻制作工艺中，利用另一复合光致抗蚀剂(未绘示)的图案化光致抗蚀剂(未绘示)再次蚀刻掩模层253、牺牲层251、掩模图案171a及其下方的得掩模层150，形成如图13所示的开口图案182b。
本实施例的制作工艺是通过两阶段光刻暨蚀刻制作工艺分别形成与掩模图案171a垂直的开口图案181b、182b。由于开口图案181b、182b在形成时，分别移除了一部分的各掩模图案171a，因而可将原先位于第一区域100a内的各掩模图案171a进一步图案化，形成多个图案173b。若从如图13所示的上视图来看，各图案173b分别具有相同且规则的形状，如矩形或正方形，且所有图案173b形成一阵列排列。
因此，在后续制作工艺中，则可同样地进行另一蚀刻制作工艺，利用位于第一区域100a内的图案173b，以及位于第二区域100b内的掩模图案175、155作为蚀刻掩模来图案化下方的硬掩模层130及/或目标层110，以在硬掩模层130及/或目标层110内形成可对位于各图案173b与掩模图案175、155的多个硬掩模图案及/或多个目标图案(未绘示)，该些硬掩模图案及/或目标图案同样具有相同且规则形状(如矩形或正方形)，且形成一阵列排列。
由此，即完成本发明第三优选实施例的制作工艺。依据本实施例的制作工艺同样可利用侧壁转移技术配合图案分裂技术，分别形成沿着不同方向延伸的掩模图案与开口图案。并且，使该些掩模图案与开口图案相互交错或是垂直，来构成布局相对密集且尺寸相对微小的硬掩模图案及/或目标图案，而达到简化制作工艺并节省光掩模的目的。
整体来说，本发明是利用多重图案化制作工艺，例如是侧壁转移技术以及图案分裂技术，分别在一材料层上，例如是一硬掩模层及/或一目标层，形成掩模图案与开口图案。该些掩模图案与该些开口图案是分别沿着不同的方向延伸，并可选择互相垂直设置或仅交错设置，由此，原先形成的各掩模图案可在形成各开口图案的过程中被部分移除，而形成具有相同且规则形状(如平行四边形、矩形或正方形)的数个图案，且该些图案是成一阵列排列。据此，即可利用该些图案来图案化其下方的该材料层，而在该材料层内形成布局相对密集且尺寸相对微小的硬掩模图案及/或目标图案。因此，本发明提供的制作工艺可在简化制作工艺并节省光掩模的前提下，形成半导体装置的微结构。
本领域者具有通常知识者应可理解，本发明前述实施例中的图案分裂技术，虽是以两阶段的光刻暨蚀刻(2P2E)作为实施样态，但不局限于此。在其他实施例中，也可选择利用两次光刻与一次蚀刻(photolithography-photolithography-etch,2P1E)的方式来形成该些开口图案。举例来说，在图1与图2所示的掩模图案171与掩模层170上另形成一掩模结构(未绘示)与第一光致抗蚀剂(未绘示)，利用该第一光致抗蚀剂于该掩模结构上定义第一初始开口212，与第二区域100b上的初始实体图案，之后再形成第二光致抗蚀剂(未绘示)；利用该第二光致抗蚀剂于该掩模结构上定义第二初始开口222，与第二区域100b上的初始实体图案；最后再依据该掩模结构进行一蚀刻制作工艺，以同时图案化掩模图案171与掩模层150、170，形成图案173与掩模图案155、175。或者，也可选择利用该第一光致抗蚀剂于第一区域100a与第二区域100b内该掩模结构上直接定义多个初始实体图案，在移除该第一光致抗蚀剂后，于该掩模结构上形成另一掩模结构(未绘示)与该第二光致抗蚀剂，利用该第二光致抗蚀剂于第一区域100a与第二区域100b内的该另一掩模结构上再直接定义多个初始实体图案，并且使两次形成的实体图案彼此交替设置。最后，再同时依据该掩模结构以及该另一掩模结构进行一蚀刻制作工艺，图案化掩模层150、170而在对应位置处形成图案173与掩模图案155、175。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (16)

1.一种半导体装置的形成方法，其特征在于包含：
在一个基底上形成一个材料层；
进行一侧壁图案转移制作工艺，以在该材料层上形成多个第一掩模图案，该些第一掩模图案平行地沿着一第一方向延伸；
进行一图案分裂制作工艺，移除一部分的该些第一掩模图案，以形成多个第二开口图案，该第二开口图案平行地沿着一第二方向延伸，并横跨该些第一掩模图案；以及
以剩余的该些第一掩模图案作为掩模进行一图案化制作工艺，以在该材料层形成多个图案，该些图案形成一阵列排列。
2.依据权利要求1所述的半导体装置的形成方法，其特征在于，该图案分裂制作工艺包含：
形成一个牺牲层与一个掩模层，覆盖在该第一掩模图案上，该牺牲层充填于各该第一掩模图案之间；
部分移除该掩模层，以在该掩模层内形成多个第一初始开口，该些第一初始开口沿着该第二方向延伸；
图案化该牺牲层以及该第一掩模图案，以形成一部分的该些第二开口图案；
形成另一个牺牲层与另一个掩模层，覆盖在该第一掩模图案上，该另一牺牲层充填于各该第一掩模图案之间；
部分移除该另一掩模层，以在该另一掩模层内形成多个第二初始开口，该些第二初始开口沿着该第二方向延伸；以及
图案化该另一牺牲层以及该第一掩模图案，以形成另一部分的该些第二开口图案。
3.依据权利要求1所述的半导体装置的形成方法，其特征在于，该图案分裂制作工艺包含：
形成一个掩模结构，覆盖在该第一掩模图案上；
部分移除该掩模结构，以在该掩模结构内形成多个第一初始开口，该些第一初始开口沿着该第二方向延伸；
进一步移除该掩模结构，以在该掩模结构内形成多个第二初始开口，该些第二初始开口沿着该第二方向延伸；以及
图案化该第一掩模图案，以形成该些第二开口图案。
4.依据权利要求1所述的半导体装置的形成方法，其特征在于，该第二方向垂直于该第一方向。
5.依据权利要求1所述的半导体装置的形成方法，其特征在于，该第二方向不垂直于该第一方向。
6.依据权利要求1所述的半导体装置的形成方法，其特征在于，各该图案呈一平行四边形。
7.依据权利要求1所述的半导体装置的形成方法，其特征在于，各该图案呈一矩形或正方形。
8.依据权利要求1所述的半导体装置的形成方法，其特征在于，该材料层包含导电层。
9.依据权利要求8所述的半导体装置的形成方法，其特征在于，还包含：
在该基底上形成一介电层；
在该介电层内形成多个插塞；以及
在该些插塞以及该介电层上形成该导电层，其中，该些图案对位于该些插塞并分别接触该些插塞。
10.依据权利要求1所述的半导体装置的形成方法，其特征在于，该材料层包含硬掩模层。
11.依据权利要求10所述的半导体装置的形成方法，其特征在于，还包含：
在该基底上形成一介电层；
在该介电层内形成多个插塞；
在该些插塞以及该介电层上形成一导电层，其中，该硬掩模层是形成在该导电层上；以及
利用该些图案，图案化该导电层，以在该导电层上形成多个导电图案。
12.依据权利要求10所述的半导体装置的形成方法，其特征在于，该些导电图案对位于该些插塞并分别接触该些插塞。
13.依据权利要求2所述的半导体装置的形成方法，其特征在于，该基底包含存储区以及周边区，且该些第一掩模图案与第二开口图案是形成在该存储区内。
14.依据权利要求13所述的半导体装置的形成方法，其特征在于，该材料层是形成在该基底的该存储区以及该周边区上，且该形成方法还包含：
在该材料层上，形成位于周边区的多个第三掩模图案。
15.依据权利要求14所述的半导体装置的形成方法，其特征在于，该些第三掩模图案是在进行该图案分裂制作工艺时形成。
16.依据权利要求14所述的半导体装置的形成方法，其特征在于，该些第三掩模图案的形成包含：
形成该牺牲层与该掩模层，覆盖该基底的该存储区与该周边区；
在该掩模层上形成一第三初始图案，该第三初始图案位于该周边区并沿着该第二方向延伸；
图案化该牺牲层，形成部分该些第三掩模图案；
形成该另一牺牲层与该另一掩模层，覆盖该基底的该存储区与该周边区；
在该另一掩模层上形成一第四初始图案，该第四初始图案位于该周边区并沿着该第二方向延伸；以及
图案化该另一牺牲层，以形成另一部分的该些第三掩模图案。
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