KR100641952B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 구체적으로는 반도체 소자의 미세 패턴을 형성하기 위한 패터닝 공정 시에 패턴 라인 두 개와 스페이스 하나를 포함하는 넓이 폭을 가지는 제 1 패턴을 형성하고, C-할로 주입(implant) 공정을 수행한 다음, 상기 형성된 패턴을 각각의 제 2 패턴과 스페이스로 분리하는 패터닝 공정을 한번 더 수행하는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
이와 같은 방법을 수행하는 경우, 별도의 C-할로 주입을 위한 마스크 공정을 수행하지 않아 공정 시간 및 공정 단계와 공정 비용을 감소시킬 수 있고, 패턴간의 스페이스에 잔류하는 포토레지스트에 의한 가리움 현상을 방지할 수 있으므로, 안정한 C-할로 주입 공정을 수행할 수 있으므로, 소자 수율을 증가시킬 수 있다.

Description

반도체 소자의 미세 패턴 형성 방법{Method for Forming Fine Pattern of Semiconductor Device}
도 1a 내지 도 1d는 종래 방법에 따른 미세 패턴 형성 공정 단면도.
도 1e는 종래 방법에 따라 미세 패턴 상부에 형성된 C-할로 임플란트용 포토레지스트 패턴 사진.
도 2a 내지 도 2e는 본 발명의 방법에 따른 미세 패턴 형성 공정 단면도.
도 2f는 본 발명의 방법에 따른 C-할로 주입 공정을 수행한 패턴 단면도.
< 도면의 주요 부분에 대한 간단한 설명 >
1, 21 : 반도체 기판 3, 23 : 피식각층
3-1, 23-1 : 제 1 피식각층 패턴
5, 25 : 미세 패턴 형성용 제 1 포토레지스트 패턴
7 : C-할로(halo) 주입(implant) 공정용 제 2 포토레지스트층
7-1 : C-할로 주입 공정용 제 2 포토레지스트 패턴
9, 27 : 이온 주입 공정 11 : 잔류하는 포토레지스트 패턴
13, 29 : 이온 주입 영역 23-2 : 제 2 피식각층 패턴
24 : 제 1 노광 마스크
31 : 미세 패턴 형성용 제 2 포토레지스트층
31-1 : 미세 패턴 형성용 제 2 포토레지스트 패턴
33 : 제 2 노광 마스크
a : 종래 방법으로 얻어진 미세 패턴의 폭
b : 본 발명의 제 1 피식각층 패턴의 폭
b' : 본 발명으로 얻어진 미세 패턴의 폭
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 구체적으로는 반도체 소자의 미세 패턴을 형성하기 위한 패터닝 공정 시에 패턴 라인 두 개와 스페이스 하나를 포함하는 넓이 폭을 가지는 제 1 패턴을 형성하고, C-할로 주입(implant) 공정을 수행한 다음, 상기 형성된 패턴을 각각의 제 2 패턴과 스페이스로 분리하는 패터닝 공정을 한번 더 수행하는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
종래, DRAM(Dynamic Random Access Memory), SRAM 및 LOGIC 등의 반도체 제조 공정에서 미세한 패턴을 얻기 위해서는 단파장 광원을 이용한 리소그래피(lithography) 공정을 이용해야 한다.
상기 리소그래피 공정이란 기판 상부에 포토레지스트(photoresist)를 도포하고, 365㎚, 248㎚, 193㎚ 및 153㎚의 파장 길이를 가지는 레이저(laser) 광원을 이용하여 회로 패턴이 그려진 포토레지스트 마스크를 노광한 다음, 현상(development) 공정을 수행하여 패턴을 형성하는 공정이다. 하지만, 상기 리소그래피 공정은 전술한 바와 같은 단파장을 이용하는 노광 장치와 함께 상기 단파장에 대해 반응성이 높은 포토레지스트용 물질을 새로 개발해야 하므로, 0.1㎛ 이하의 미세 패턴을 형성하는 것이 어렵다.
그 뿐 아니라, 0.1㎛ 이하의 미세 패턴을 형성한 후에 전기적 특성(Vt)을 높이기 위하여 게이트 패턴을 하나씩 건너가면서 노출된 스페이스에 대해 이온 입자를 주입하는 C-할로 주입 공정을 수행하는 경우, 좁고 깊은 단차를 가지는 90㎚급의 D/R 반도체 소자의 게이트 패턴 사이의 스페이스간의 간격이 미세하기 때문에 상기 주입 공정을 안전하게 수행하는 것이 매우 어렵다.
이와 같은 종래의 방법에 따라 수행되는 미세 패턴 형성 방법은 도 1a 내지 도 1d에 도시한 바와 같다.
도 1a를 참조하면, 반도체 기판(1) 상부에 피식각층(3)을 형성하고, 그 상부에 제 1 포토레지스트층(미도시)을 형성한 후, 미세한 패턴이 그려진 포토레지스트 마스크(미도시)를 이용하는 노광 및 현상 공정을 수행하여 제 1 포토레지스트 패턴(5)을 형성한다.
그리고, 상기 제 1 포토레지스트 패턴(5)을 식각 마스크로 피식각층(3)에 대한 식각 공정을 수행하여 도 1b에 도시한 바와 같이 상부에 제 1 포토레지스트 패턴(5)이 잔존하는 제 1 피식각층 패턴(3-1)을 형성한다.
이때, 상기 제 1 피식각층 패턴 폭(a)은 10∼150㎚이고, 패턴 간의 스페이스 폭은 10∼150㎚이다.
상기 도 1b의 제 1 피식각층 패턴(3-1)을 포함하는 전면에 도 1c에 도시한 바와 같이 제 2 포토레지스트층(7)을 형성한다.
그 다음, 상기 제 2 포토레지스트층(7)에 대해 별도의 후속 C-할로 주입 공정용 마스크(미도시)를 이용한 노광 및 현상 공정을 수행하여, 도 2d에 도시한 바와 같이 피식각층 패턴(3-1) 간의 스페이스가 하나씩 건너 오픈(open) 되어 기판이 노출된 C-할로 주입 공정용 제 2 포토레지스트 패턴(7-1)을 형성한다.
상기 오픈되어 노출된 기판 부분에 대하여 브롬(Br)이온을 이용한 C-할로 주입 공정(9)을 수행하여 이온 주입 영역(13)을 형성한다.
이때, 248nm 또는 193nm 등의 단파장 광원을 이용하여 0.1um 이하, 즉 0.05um 의 초미세 패턴을 형성하는 경우에는 상기 제 2 포토레지스트층(7)에 대한 현상 공정 시에 피식각층 패턴(3-1) 간의 간격이 미세하기 때문에, 제 2 포토레지스트층(7)이 완전히 제거되지 못하고 스페이스에 잔류(11)하여 단차가 발생된다(도 1e 참조).
이러한 현상은 상기 형성된 패턴 간의 내부가 좁고 깊기 때문에 해상도(resolution)가 좋은 포토레지스트 물질을 사용하더라도 습식 공정인 후속 현상 공정으로는 제거되지 않는다.
특히, 최근에는 초미세 패턴을 형성하기 위하여 높은 렌즈 개구수(NA: numerical aperture)를 갖는 노광장치를 사용하면서, DOF(depth of focus)가 더욱 작아졌기 때문에, 깊은 단차를 갖는 피식각층 패턴 간에 형성된 포토레지스트 물질을 완전히 용해해 내는 것이 더욱 어려워졌다.
상기와 같이 포토레지스트 물질이 패턴 간에 잔류하는 경우, 후속 C-할로 주입 공정 수행 시에 가리움(shadow) 현상을 발생시켜 불안정한 공정이 수행되거나, 피식각층 패턴 상부에 형성되어 있던 미세 패턴이 붕괴(collapse)되어 공정 결함이 발생되므로 소자의 수율이 낮아진다.
본 발명은 미세한 미세 패턴 형성 공정 시에, 패턴 사이에 포토레지스트층이 잔류하는 것을 방지하여 후속 C-할로 주입 공정을 안전하게 수행할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하는 것을 목적으로 한다.
반도체 기판 상부에 피식각층을 형성하는 단계;
상기 피식각층 상부에 대하여 제 1 포토레지스트층을 형성하는 단계;
비트라인 노드 콘택이 형성될 부분만 오픈 되어 있고, 나머지 광 차단막 부분은 예정된 피식각층 패턴 라인 두 개와 스페이스 하나를 합한 만큼의 폭을 갖는 제 1 노광 마스크를 이용하여 상기 제 1 포토레지스트층에 대한 노광 및 현상 공정을 수행함으로써, 피식각층 패턴 라인 두 개와 스페이스 하나를 포함하는 폭을 가지는 제 1 포토레지스트 패턴을 형성하는 단계;
상기 제 1 포토레지스트 패턴을 식각 마스크로 기판이 노출될 때까지 하부 피식각층에 대한 건식 식각 공정을 수행하여 제 1 피식각층 패턴을 형성하는 단계;
상기 제 1 피식각층 패턴간의 스페이스에 대하여 C-할로 주입 공정을 수행하여 이온 주입 영역을 형성하는 단계;
상기 이온 주입 영역이 형성된 제 1 피식각층 패턴의 전면에 제 2 포토레지스트층을 형성하는 단계;
스토리지 노드 콘택이 형성될 부분만 오픈 되어 있고, 나머지 광 차단막 부분은 예정된 피식각층 패턴 라인 두 개와 스페이스 하나를 합한 만큼의 폭을 갖는 제 2 노광 마스크를 이용하여 상기 제 2 포토레지스트층에 대한 노광 및 현상 공정을 수행함으로써, 피식각층 패턴 라인 두 개와 스페이스 하나를 포함하는 폭을 가지는 제 2 포토레지스트 패턴을 형성하는 단계; 및
상기 제 2 포토레지스트 패턴을 식각 마스크로 기판이 노출될 때까지 상기 제 1 피식각층 패턴에 대한 건식 식각 공정을 수행하여 제 2 피식각층 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법을 제공한다.
이때, 상기 방법은 C-할로 임플란트 공정 후 또는 공정 전에 상기 스페이스 내에 잔류하는 이물질 및 포토레지스트 잔류물을 제거하기 위한 크리닝(cleaning) 공정을 수행한 다음, 상기 제 2 포토레지스트층을 형성하는 단계를 더 포함할 수 있다.
이하 본 발명을 도 2a 내지 도 2e를 이용하여 상세히 설명한다.
도 2a를 참조하면, 반도체 기판(21) 상부에 피식각층(23)을 형성하고, 그 상부에 제 1 포토레지스트층(미도시)을 형성하다.
그리고, 비트라인 노드 콘택이 형성될 부분만 오픈 되어 있고, 나머지 스페이스 부분은 피식각층 패턴 라인 두 개와 스페이스 하나를 합한 만큼의 폭의 형태를 포함하는 제 1 노광 마스크(24)로 상기 1 포토레지스트층에 대한 노광 및 현상 공정을 수행하여 피식각층 패턴 라인 두 개와 스페이스 하나를 포함하는 폭(b)을 가지는 넓은 폭의 제 1 포토레지스트 패턴(25)을 형성한다.
상기 도 2a에 의해 형성된 제 1 포토레지스트 패턴(25)을 식각 마스크로 상기 피식각층(23)에 대한 건식 식각 공정을 수행하여 도 2b에 도시한 바와 같이 상부에 제 1 포토레지스트 패턴(25)이 잔존하는 제 1 피식각층 패턴(23-1)을 형성한다.
이때, 상기 건식 식각 공정은 피식각층이 질화막일 경우 CHF3, O2 또는 Ar 가스를 단독 또는 혼합하여 사용하는 것이 바람직하고, 텅스텐과 같은 금속층일 경우 SF6 또는 Ar 가스를 단독 또는 혼합하여 사용하는 것이 바람직하며, 상기 피식각층이 폴리(poly)층일 경우 Cl2, HBr 또는 O2 가스를 단독 또는 혼합하여 수행되는 것이 바람직하다.
상기 제 1 피식각층 패턴 폭(b)은 30∼450nm, 바람직하게 90∼300nm이고, 패턴 간의 스페이스 폭은 30∼300nm, 바람직하게는 60∼150nm이며, 상기 제 1 피식각층 패턴 폭(b)은 패턴 두 개의 폭과 스페이스 하나의 폭을 모두 포함한 만큼의 두께를 가지는 것이 바람직하다.
그 다음, 상기 도 2b로 형성된 제 1 피식각층 패턴(23-1) 간 스페이스 내에 잔류하는 이물질 및 포토레지스트 잔류물을 제거하기 위하여 황산(H2SO4) 및 과산화수소(H2O2) 용액을 이용한 크리닝(cleaning) 공정 및 10∼300Å두께의 열산화(thermal oxidation)막 또는 질화막(sealing Nit) 증착(deposition) 공정 등과 같은 산화물 박막층을 도포하는 공정을 더 수행할 수 있다.
그 다음, 상기 형성된 제 1 피식각층 패턴(23-1) 간의 스페이스 영역의 노출된 기판에 대해 C-할로 주입 공정(27)을 수행하여 이온 주입 영역(29)을 형성한다.
상기 C-할로 주입 공정은 상기 노출된 스페이스 영역에 대하여 브롬 및 이불화 붕소(BF2) 이온으로 50KeV, 도즈량 (Dose) = 2x1013의 중간 주입 방식으로 수행하였다.
이때, 상기 C-할로 주입 공정은 상기 제 1 피삭각층 패턴(23-1)에 대하여 수행하지 않고, 추후 제 2 피식각층 패턴(23-2)에 대해서 수행할 수도 있다.
도 2b에서 형성된 제 1 피식각층 패턴(23-1)과 상기 패턴간 스페이스의 노출된 기판에 형성된 이온 주입 영역(29)의 전면에 도 2c에 도시한 바와 같이 미세한 피식각층 패턴을 형성하기 위한 제 2 포토레지스트층(31)을 형성하였다.
그리고, 도 2c의 제 2 포토레지스트층(31)에 대하여 스토리지 노드 콘택이 형성될 부분만 오픈 되어 있고, 나머지 스페이스 부분은 피식각층 패턴 라인 두 개와 스페이스 하나를 합한 만큼의 폭의 형태를 포함하는 제 2 노광 마스크(33)로 상기 2 포토레지스트층에 대한 노광 및 현상 공정을 수행하여, 도 2d에 도시한 바와 같이 피식각층 패턴 라인 두 개와 스페이스 하나를 포함하는 폭을 가지는 제 2 포토레지스트 패턴(31-1)을 형성한다.
그리고, 상기 제 2 포토레지스트 패턴(31-1)을 식각 마스크로 하부 넓은 폭 의 제 1 피식각층 패턴(23-1) 사이의 기판을 오픈 시키는 건식 식각 공정을 수행하여 미세한 폭을 가지는 제 2 피식각층 패턴(23-2)을 형성하였다.
그 다음, 상기 C-할로 주입 공정 이외에 전기적 신호를 개선하거나 조절하기 위하여, 스토리지 노드 지역 등에 형성된 상기 제 2 포토레지스트 패턴에 대하여 전자 또는 홀(hole) 물질인 이온 소스 물질로 브롬(Br) 이나, 인듐(In) 등을 기판 전면에 추가로 주입하는 블랭킷(blanket) 주입 공정을 더 수행할 수도 있다.
만약, 상기 C-할로 주입 공정을 제 1 피식각층 패턴 대신 제 2 피식각층 패턴에 대해 수행하는 것도 가능한데, 이러한 경우에는 상기 제 2 포토레지스트 패턴(31-1)을 형성한 다음, 피식각층 패턴을 형성하기 위한 식각 공정 시에 패턴 간의 스페이스를 안정하게 만들기 위하여, 산소(O2) 가스를 이용하여 제 2 포토레지스트 패턴을 100Å 정도로 얇게 제거하는 디스컴(descum) 공정을 추가로 수행한 다음, 형성된 제 2 피식각층 패턴(23-2)에 대한 C-할로 주입 공정을 진행하는 것이 바람직하다(도 2f 참조).
도 2d에서 얻어진 제 2 피식각층 패턴(23-2) 상부에 잔류하는 제 2 포토레지스트 패턴(31-1)을 제거하여 도 2e에 도시한 바와 같은 제 2 피식각층 패턴(23-2)을 얻었다.
이때, 상기 제 2 피식각층 패턴 폭(b')은 10∼150nm, 바람직하게 30∼150nm이고, 패턴간의 스페이스는 10∼150nm 이다.
이와 같은 본 발명의 미세 패턴 형성 공정이 종결된 후에는 종래 피식각층 패턴 형성 공정과 동일한 결과가 나올 수 있는지, 패턴을 스플릿(split)하는 공정을 진행하는 것이 바람직하다.
또한, 본 발명에서는 상기 제 1 및 제 2 포토레지스트 패턴을 형성한 후, 기판을 약 120∼300℃ 분위기 하에서 포토레지스트 물질을 팽창시키거나 레지스트 플로우(resist flow) 공정을 수행하여, 파장 길이가 248nm인 노광원에서도 패턴 선폭(DICD)이 약 30∼80㎚인 미세 패턴을 형성할 수 있도록 하는 것이 바람직하다.
더하여, 상기 본 발명의 미세 패턴 형성 공정 시 이용되는 각 단계의 포토레지스트 형성 물질은 포지티브(positive)형 또는 네거티브(negative)형 포토레지스트 물질을 모두 사용할 수 있으며, 상기 제 1 노광 마스크 및 제 2 노광 마스크의 적용 순서 또한 바꾸어 진행할 수도 있다.
이상 전술한 바와 같이, 본 발명에서는 패턴 라인 두 개와 하나의 스페이스를 포함하는 폭을 가지도록 1차 피식각층 패턴을 형성한 후, 이를 다시 패터닝시켜 2차 피식각층 패턴을 형성하므로, 패턴 붕괴 위험이 감소되고, 축소 노광장치의 특성 중 하나인 미세 패턴 형성 용, 조명 기술로 aperture가 dipole 등을 사용하는데 큰 무리가 없어 더욱 미세 패턴을 형성할 수 있다.
또한, 제 1 레지스트 패턴 및 제 2 레지스트 패턴 형성 후에, 생기는 라인 패턴이 종래 패턴 폭보다 3배나 커지므로 레지스트 패턴 볼륨이 커져, 후속 공정인 레지스트 플로우 공정에 매우 유리하므로 미세 패턴을 형성하기가 용이하다.
그 뿐 아니라, 상기 C-할로 주입 공정을 수행할 때 마스크를 별도로 형성하는 대신, 제 1 피식각층 패턴을 형성할 때 이용된 제 1 포토레지스트 패턴을 이용 하여 바로 수행하므로 수 없이 재가공(rework) 하는 공정 시간 및 공정 단계와 공정 비용을 감소시켜 TAT(turn around time)를 감소시킬 수 있을 뿐 아니라, 상기 건식 식각 공정으로 피식각층 패턴간의 스페이스에 잔류하는 포토레지스트 패턴을 완전히 제거할 수 있으므로, C-할로 주입 공정 시에 발생되는 가리움 현상을 방지할 수 있어 안정한 소자를 형성하여 소자 수율을 증가시킬 수 있다.
또한, 상기 C-할로 주입 공정 이후, 2차 주입 공정 더 수행할 수 있는데 이때 이온 소오스 원자가 잉여 홀(hole) 및 임의의 전자(Br, In)등과 차등 되도록 수행하여 셀의 전압 차이를 더욱 향상시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 피식각층 패턴 형성 용 포토레지스트 패턴을 피식각층 패턴 라인 두 개와 하나의 스페이스를 포함하는 하나의 라인으로 형성될 수 있도록 형성한 후, 이를 다시 패터닝 시키므로, 패턴 붕괴 위험이 감소되고, C-할로 주입 공정을 수행할 때 마스크를 별도로 형성하는 대신, 제 1 피식각층 패턴을 형성할 때 이용된 제 1 포토레지스트 패턴을 이용하여 바로 수행하므로 수 없이 재가공 하는 공정 시간 및 공정 단계와 공정 비용을 감소시킬 수 있다.
그 뿐만 아니라, 상기 건식 식각 공정으로 피식각층 패턴간의 스페이스에 잔류하는 포토레지스트 패턴이 완전히 제거되어 C-할로 주입 공정 시에 발생되는 가리움 현상을 방지할 수 있으므로, 소자 수율을 증가시킬 수 있다.

Claims (14)

  1. 반도체 기판 상부에 피식각층을 형성하는 단계;
    상기 피식각층 상부에 대하여 제 1 포토레지스트층을 형성하는 단계;
    비트라인 노드 콘택이 형성될 부분만 오픈 되어 있고, 나머지 광 차단막 부분은 예정된 피식각층 패턴 라인 두 개와 스페이스 하나를 합한 만큼의 폭을 갖는 제 1 노광 마스크를 이용하여 상기 제 1 포토레지스트층에 대한 노광 및 현상 공정을 수행함으로써, 피식각층 패턴 라인 두 개와 스페이스 하나를 포함하는 폭을 가지는 제 1 포토레지스트 패턴을 형성하는 단계;
    상기 제 1 포토레지스트 패턴을 식각 마스크로 기판이 노출될 때까지 하부 피식각층에 대한 건식 식각 공정을 수행하여 제 1 피식각층 패턴을 형성하는 단계;
    상기 제 1 피식각층 패턴간의 스페이스에 대하여 C-할로 주입 공정을 수행하여 이온 주입 영역을 형성하는 단계;
    상기 이온 주입 영역이 형성된 제 1 피식각층 패턴의 전면에 제 2 포토레지스트층을 형성하는 단계;
    스토리지 노드 콘택이 형성될 부분만 오픈 되어 있고, 나머지 광 차단막 부분은 예정된 피식각층 패턴 라인 두 개와 스페이스 하나를 합한 만큼의 폭을 갖는 제 2 노광 마스크를 이용하여 상기 제 2 포토레지스트층에 대한 노광 및 현상 공정을 수행함으로써, 피식각층 패턴 라인 두 개와 스페이스 하나를 포함하는 폭을 가지는 제 2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제 2 포토레지스트 패턴을 식각 마스크로 기판이 노출될 때까지 상기 제 1 피식각층 패턴에 대한 건식 식각 공정을 수행하여 제 2 피식각층 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 C-할로 임플란트 공정 후 또는 공정 전에 크리닝(cleaning) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 피식각층 패턴 폭은 30∼450nm이고, 패턴 간의 스페이스 폭은 30∼300nm인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 피식각층 패턴 폭은 90∼300nm이고, 패턴 간의 스페이스 폭은 60∼150nm인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 2 피식각층 패턴 폭은 10∼150nm이고, 패턴 간의 스페이스 폭은 10∼150nm인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 건식 식각 공정은 피식각층이 질화막일 경우 CHF3, O2 및 Ar로부터 이루어진 군으로부터 선택된 단독 또는 혼합 가스를 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 건식 식각 공정은 피식각층이 금속층일 경우 SF6, Ar 가스 또는 이들의 혼합 가스를 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  8. 제 1 항에 있어서,
    상기 건식 식각 공정은 피식각층이 폴리(poly)층일 경우 Cl2, HBr 및 O2 로부터 이루어진 군으로부터 선택된 단독 또는 혼합 가스를 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  9. 제 1 항에 있어서,
    상기 C-할로 주입 공정은 브롬(Br) 또는 이불화 붕소(BF2) 이온을 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  10. 제 1 항에 있어서,
    상기 제 2 피식각층 패턴 형성 후에, 전자 또는 홀(hole) 물질을 기판 전면에 추가로 진행하는 블랭킷(blanket) 주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  11. 제 1 항에 있어서,
    상기 제 1 포토레지스트 패턴 및 제 2 포토레지스트 패턴 형성 후, 120∼300℃ 분위기 하에서 상기 포토레지스트 물질을 팽창시키거나 레지스트 플로우(resist flow) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  12. 제 1 항에 있어서,
    상기 포토레지스트층은 포지티브(positive)형 또는 네거티브(negative)형 포토레지스트 물질을 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  13. 제 1 항에 있어서,
    상기 제 1 노광 마스크 및 제 2 노광 마스크의 적용 순서는 바꾸어 수행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  14. 반도체 기판 상부에 피식각층을 형성하는 단계;
    상기 피식각층 상부에 대하여 제 1 포토레지스트층을 형성하는 단계;
    비트라인 노드 콘택이 형성될 부분만 오픈 되어 있고, 나머지 광 차단막 부분은 예정된 피식각층 패턴 라인 두 개와 스페이스 하나를 합한 만큼의 폭을 갖는 제 1 노광 마스크를 이용하여 상기 제 1 포토레지스트층에 대한 노광 및 현상 공정을 수행함으로써, 피식각층 패턴 라인 두 개와 스페이스 하나를 포함하는 폭을 가지는 제 1 포토레지스트 패턴을 형성하는 단계;
    상기 제 1 포토레지스트 패턴을 식각 마스크로 기판이 노출될 때까지 하부 피식각층에 대한 건식 식각 공정을 수행하여 제 1 피식각층 패턴을 형성하는 단계;
    상기 제 1 피식각층 패턴의 전면에 제 2 포토레지스트층을 형성하는 단계;
    스토리지 노드 콘택이 형성될 부분만 오픈 되어 있고, 나머지 광 차단막 부분은 예정된 피식각층 패턴 라인 두 개와 스페이스 하나를 합한 만큼의 폭을 갖는 제 2 노광 마스크를 이용하여 상기 제 2 포토레지스트층에 대한 노광 및 현상 공정을 수행함으로써, 피식각층 패턴 라인 두 개와 스페이스 하나를 포함하는 폭을 가지는 제 2 포토레지스트 패턴을 형성하는 단계;
    상기 제 2 포토레지스트 패턴을 식각 마스크로 기판이 노출될 때까지 상기 제 1 피식각층 패턴에 대한 건식 식각 공정을 수행하여 제 2 피식각층 패턴을 형성하는 단계; 및
    상기 제 2 피식각층 패턴간의 스페이스에 대하여 C-할로 주입 공정을 수행하여 이온 주입 영역을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방 법.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7064078B2 (en) * 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US8293430B2 (en) * 2005-01-27 2012-10-23 Applied Materials, Inc. Method for etching a molybdenum layer suitable for photomask fabrication
KR100587631B1 (ko) * 2005-02-17 2006-06-08 주식회사 하이닉스반도체 반도체 소자 제조 방법
US7781149B2 (en) * 2005-03-23 2010-08-24 Asml Netherlands B.V. Reduced pitch multiple exposure process
US7906270B2 (en) * 2005-03-23 2011-03-15 Asml Netherlands B.V. Reduced pitch multiple exposure process
US7981595B2 (en) * 2005-03-23 2011-07-19 Asml Netherlands B.V. Reduced pitch multiple exposure process
US7829471B2 (en) * 2005-07-29 2010-11-09 Applied Materials, Inc. Cluster tool and method for process integration in manufacturing of a photomask
TWI265564B (en) * 2005-09-16 2006-11-01 Univ Nat Chiao Tung Method for forming gate pattern for electronic device
KR100702129B1 (ko) * 2005-09-27 2007-03-30 주식회사 하이닉스반도체 셀 할로 이온주입용 마스크막패턴 및 이를 이용한 셀 할로이온주입방법
KR100772819B1 (ko) * 2006-01-26 2007-11-01 주식회사 하이닉스반도체 반도체 소자의 센스 증폭기 제조 방법
US20070212649A1 (en) * 2006-03-07 2007-09-13 Asml Netherlands B.V. Method and system for enhanced lithographic patterning
KR100695438B1 (ko) * 2006-04-28 2007-03-16 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7704680B2 (en) * 2006-06-08 2010-04-27 Advanced Micro Devices, Inc. Double exposure technology using high etching selectivity
US7965381B2 (en) * 2006-10-13 2011-06-21 Hewlett-Packard Development Company, L.P. Self-aligned, sub-wavelength optical lithography
JP2008153328A (ja) * 2006-12-15 2008-07-03 Elpida Memory Inc 薄膜パターン形成方法及び半導体装置の製造方法
US8501395B2 (en) * 2007-06-04 2013-08-06 Applied Materials, Inc. Line edge roughness reduction and double patterning
KR101271174B1 (ko) * 2007-08-03 2013-06-04 삼성전자주식회사 비트라인 레이아웃의 구조를 개선한 플래시 메모리 장치 및그 레이아웃 방법
KR100919366B1 (ko) * 2007-12-28 2009-09-25 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
JP2010283095A (ja) * 2009-06-04 2010-12-16 Hitachi Ltd 半導体装置の製造方法
JP5159738B2 (ja) * 2009-09-24 2013-03-13 株式会社東芝 半導体基板の洗浄方法および半導体基板の洗浄装置
JP2016181628A (ja) * 2015-03-24 2016-10-13 キヤノン株式会社 半導体装置の製造方法
KR20170016107A (ko) 2015-08-03 2017-02-13 삼성전자주식회사 반도체 장치 제조 방법
CN109148269B (zh) * 2017-06-27 2021-05-04 联华电子股份有限公司 半导体装置的形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61256633A (ja) 1985-05-08 1986-11-14 Mitsubishi Electric Corp レジストパタ−ン形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5096802A (en) * 1990-11-09 1992-03-17 Hewlett-Packard Company Holes and spaces shrinkage
US5259924A (en) * 1992-04-08 1993-11-09 Micron Technology, Inc. Integrated circuit fabrication process to reduce critical dimension loss during etching
KR100230981B1 (ko) * 1996-05-08 1999-11-15 김광호 반도체장치 제조공정의 플라즈마 식각 방법
JPH10313114A (ja) * 1997-05-14 1998-11-24 Nec Corp 半導体装置の製造方法
US6080680A (en) * 1997-12-19 2000-06-27 Lam Research Corporation Method and composition for dry etching in semiconductor fabrication
KR100291332B1 (ko) 1998-12-29 2001-07-12 윤종용 반도체소자의제조방법
US6660456B2 (en) * 2001-06-27 2003-12-09 International Business Machines Corporation Technique for the size reduction of vias and other images in semiconductor chips

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61256633A (ja) 1985-05-08 1986-11-14 Mitsubishi Electric Corp レジストパタ−ン形成方法

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