KR20170016107A - 반도체 장치 제조 방법 - Google Patents

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Abstract

반도체 장치 제조 방법이 제공된다. 상기 반도체 장치 제조 방법은 복합막을 형성하고, 상기 복합막 상에 러프(rough) 패턴을 형성하고, 상기 러프 패턴에 이온 주입(ion implant) 및 플라즈마 처리(plasma treatment)를 하여 스무드(smooth) 패턴을 형성하고, 상기 스무드 패턴을 마스크로 상기 복합막을 패터닝하는 것을 포함한다.

Description

반도체 장치 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 크기가 점차 줄어짐에 따라서, 반도체 장치 내의 패턴의 폭의 균일함이 패턴 사이의 간격이나 패턴의 두께에 영향을 줄 수 있다. 특히, 분해능(resolution)의 한계에 의해 포토 리소그라피(photo lithography)에 의해서 패터닝을 하는 경우에는 선형 패턴의 라인 엣지 러프니스(line edge roughness, LER)가 반도체 장치의 신뢰성에 중요한 척도로 대두되고 있다.
본 발명이 해결하려는 과제는, 패턴의 라인 엣지 러프니스가 개선된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, 복합막을 형성하고, 상기 복합막 상에 러프(rough) 패턴을 형성하고, 상기 러프 패턴에 이온 주입(ion implant) 및 플라즈마 처리(plasma treatment)를 하여 스무드(smooth) 패턴을 형성하고, 상기 스무드 패턴을 마스크로 상기 복합막을 패터닝하는 것을 포함한다.
상기 러프 패턴의 라인 엣지 러프니스(line edge roughness, LER)는 상기 스무드 패턴의 라인 엣지 러프니스보다 클 수 있다.
상기 러프 패턴은 포토 레지스트(photo resist, PR)를 포함할 수 있다.
상기 러프 패턴을 형성하는 것은, 상기 복합막 상에 마스크막을 형성하고, 상기 마스크막의 일부를 노출시키는 차단막을 형성하고, 노출된 상기 마스크막을 노광하여 패터닝하는 것을 포함할 수 있다.
상기 노광하는 것은, 불화 아르곤(ArF) 레이저 또는 극자외선(extra ultra violet, EUV)을 조사하는 것을 포함할 수 있다.
러프 패턴은 비정질 카본막(amorphous carbon layer, ACL)을 포함할 수 있다.
상기 러프 패턴을 형성하는 것은, 상기 러프 패턴을 화학 기상 증착(chemical vapor deposition, CVD)으로 증착하는 것을 포함할 수 있다.
상기 이온 주입은 C, Ar, H2 및 O2 중 적어도 하나의 물질을 사용할 수 있다.
상기 플라즈마는 HBr 또는 He를 포함할 수 있다.
상기 이온 주입과 상기 플라즈마 처리는 인 시츄(in-situ)로 수행될 수 있다.
상기 복합막은 하드 마스크막 및 상기 하드 마스크막 상의 제1 희생층을 포함하고, 상기 스무드 패턴을 마스크로 상기 복합막을 패터닝하는 것은, 상기 제1 희생층을 패터닝하여 제1 희생 패턴을 형성하고, 상기 제1 희생 패턴의 측벽에 제1 스페이서를 형성하고, 상기 제1 스페이서를 마스크로 상기 하드 마스크막을 패터닝하는 것을 포함할 수 있다.
상기 복합막은 상기 제1 희생층 상에 제2 희생층을 더 포함하고, 상기 제1 희생 패턴을 형성하는 것은, 상기 스무드 패턴을 마스크로 상기 제2 희생층을 패터닝하여 제2 희생 패턴을 형성하고, 상기 제2 희생 패턴의 측벽에 제2 스페이서를 형성하고, 상기 제2 스페이서를 마스크로 상기 제1 희생층을 패터닝하는 것을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법은 기판 상에 하드 마스크막 및 제1 희생층을 순차적으로 형성하고, 상기 제1 희생층 상에 러프 패턴을 형성하고, 상기 러프 패턴에 이온 주입 및 플라즈마 처리를 하여 스무드 패턴을 형성하되, 상기 스무드 패턴을 마스크로 상기 제1 희생층을 패터닝하여 제1 희생 패턴을 형성하고, 상기 제1 희생 패턴의 측벽에 제1 스페이서를 형성하고, 상기 제1 스페이서를 마스크로 상기 하드 마스크를 패터닝하여 하드 마스크 패턴을 형성하고, 상기 하드 마스크 패턴을 마스크로 상기 기판을 패터닝하여 제1 및 제2 핀형 패턴을 형성하는 것을 포함하되, 상기 제1 및 제2 핀형 패턴 사이의 거리는 상기 제1 희생 패턴의 폭과 동일하다.
상기 제1 희생층 상에 제2 희생층을 형성하되, 상기 러프 패턴은 상기 제2 희생층 상에 형성되고, 상기 제1 희생 패턴을 형성하는 것은, 상기 스무드 패턴을 마스크로 상기 제2 희생층을 패터닝하여 제2 희생 패턴을 형성하고, 상기 제2 희생 패턴의 측벽에 제2 스페이서를 형성하고, 상기 제2 스페이서를 마스크로 상기 제1 희생층을 패터닝하여 상기 제1 희생 패턴을 형성하는 것을 포함할 수 있다.
상기 기판은 제1 영역과 제2 영역을 포함하고, 상기 제1 영역에서, 상기 제1 희생층 상에 제2 희생층을 형성하되, 상기 러프 패턴은 상기 제2 희생층 상에 형성되고, 상기 스무드 패턴을 형성하는 것은, 상기 제1 영역에서 상기 이온 주입 및 플라즈마 트리트 먼트를 하여 제1 스무드 패턴을 형성하고, 상기 제2 영역에서 상기 플라즈마 트리트 먼트를 하여 제2 스무드 패턴을 형성하는 것을 포함하고, 상기 제1 희생 패턴을 형성하는 것은, 상기 제1 영역에서 상기 제1 스무드 패턴을 마스크로 상기 제2 희생층을 패터닝하여 제2 희생 패턴을 형성하고, 상기 제2 희생 패턴의 측벽에 제2 스페이서를 형성하고, 상기 제2 스페이서를 마스크로 상기 제1 희생층을 패터닝하여 상기 제1 희생 패턴을 형성하고, 상기 제2 영역에서 상기 제2 스무드 패턴을 마스크로 상기 제1 희생층을 직접 패터닝하여 제1 희생 패턴을 형성하는 것을 포함할 수 있다.
상기 이온 주입은 C, Ar, H2 및 O2 중 적어도 하나의 물질을 사용할 수 있다.
상기 플라즈마는 HBr 또는 He를 포함할 수 있다.
도 1 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15 내지 도 17은 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18 내지 도 26은 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 27 내지 도 39는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 40은 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 14를 참조하여 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 1 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 2는 도 1의 A-A로 자른 단면도이고, 도 7은 도 6의 B-B로 자른 단면도이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 복합막(200)을 형성한다. 복합막(200)은 하드 마스크막(210) 및 제1 희생층(220)을 포함한다. 하드 마스크막(210)및 제1 희생층(220)은 순차적으로 기판(100) 상에 적층될 수 있다. 구체적으로, 기판(100) 상에 하드 마스크막(210)이 형성되고, 하드 마스크막(210) 상에 제1 희생층(220)이 형성될 수 있다.
기판(100)은 예를 들어, 실리콘 기판, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 예를 들어, 게르마늄과 같은 원소 반도체, 또는 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체와 같은 화합물 반도체를 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
IV-IV족 화합물 반도체를 예로 들면, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
하드 마스크막(210)은 실리콘 질화물(SixNy)을 포함할 수 있다. 예를 들어, 하드 마스크막(210)은 Si3N4를 포함할 수 있다. 또는 하드 마스크막(210)은 SiO2를 포함할 수 있다. 다른 실시예에서, 하드 마스크막(210)은 복수의 층으로 구성될 수 있다. 상기 복수의 층은 각각 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 질화물(SixNy), TEOS(TetraEthylOthoSilicate) 또는 다결정질 실리콘 등과 같은 실리콘 함유 물질, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같이 탄소 함유물질 또는 금속 중 적어도 하나로 이루어질 수도 있다. 단, 이에 제한되는 것은 아니다.
제1 희생층(220)은 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나를 포함할 수 있다.
도 2에 도시되지는 않았지만, 하드 마스크막(210)과 제1 희생층(220) 사이와 제1 희생층(220)과 러프 패턴(RP) 사이에는 반사 방지층이 형성될 수 있다. 상기 반사 방지층은 실리콘 산질화막(SiON)으로 이루어질 수 있다. 상기 반사 방지층은 사진 식각 공정(photolithography process) 시에 하부막질에 의한 빛의 반사를 방지하기 위한 층들이다. 하드 마스크막(210)과 제1 희생층(220) 및 반사 방지층은 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
러프 패턴(RP)은 제1 희생층(220) 상에 형성될 수 있다. 러프 패턴(RP)은 제1 방향(Y)으로 연장될 수 있다. 러프 패턴(RP)은 복수일 수 있고, 제2 방향(X)으로 서로 이격될 수 있다. 러프 패턴(RP)은 추후에 설명될 제1 스무드(smooth) 패턴(SP1) 및 제2 스무드 패턴(SP2)에 비해 상대적으로 라인 엣지 러프니스(LER)가 클 수 있다. 즉, 모서리가 상대적으로 더 울퉁불퉁할 수 있다.
러프 패턴(RP)은 포토 레지스트(photo resist, PR)를 포함할 수 있다. 러프 패턴(RP)은 마스크막을 노광한 뒤 패터닝하여 형성될 수 있다. 이 때, 노광에 사용되는 광원은 불화크립톤(krF) 레이저, 불화 아르곤(ArF) 레이저 또는 극자외선(extra ultra violet, EUV)일 수 있다. 이 때, 불화 크립톤 레이저보다는 불화 아르곤 레이저가 더 미세한 패턴을 노광할 수 있고, 극자외선이 가장 미세한 패턴을 노광할 수 있다.
따라서, 불화 아르곤 레이저 및 극자외선의 광원으로 노광하는 경우에는 패턴 간의 간격과 폭이 미세해 지므로 라인 엣지 러프니스가 불화 크립톤 레이저로 노광하는 경우보다 상대적으로 중요할 수 있다. 즉, 더 미세한 패턴 사이에서 라인 엣지 러프니스가 크면 패턴 간의 단락 위험도 커질 수 있으므로 이를 개선하는 공정이 더욱 필요하게 된다.
러프 패턴(RP)은 또는, 비정질 탄소막(amorphous carbon layer, ACL)을 포함할 수 있다. 이 때, 러프 패턴(RP)은 화학 기상 증착(chemical vapor deposition, CVD)에 의해서 형성된 뒤 일부가 식각되어 패터닝될 수 있다. 이러한 경우에도 러프 패턴(RP)의 LER을 개선할 필요가 있어 추후에 러프 패턴(RP)을 제1 스무드 패턴(SP1) 및 제2 스무드 패턴(SP2)으로 변화시킬 수 있다.
도 3 및 도 4를 참고하면, 러프 패턴(RP)에 이온 주입(300)을 할 수 있다. 이온 주입(300)은 이온(I)을 러프 패턴(RP)에 주입하여 러프 패턴(RP)의 라인 엣지 러프니스를 개선하는 방법일 수 있다.
이 때, 이온 주입(300)의 이온(I)은 C, Ar, H2 및 O2 중 적어도 하나의 물질일 수 있다. 예를 들어, 이온(I)은 탄소(C) 이온일 수 있다.
이온 주입(300)에 의해서 러프 패턴(RP)은 제1 스무드 패턴(SP1)이 될 수 있다. 제1 스무드 패턴(SP1)은 러프 패턴(RP)에 비해 상대적으로 LER이 개선될 수 있다. 제1 스무드 패턴(SP1)은 이온 주입(300)에 의해서 내부에 이온(I)이 주입된 상태일 수 있다.
도 5를 참고하면, 제1 스무드 패턴(SP1)에 플라즈마 처리(400)를 할 수 있다. 플라즈마 처리(400)는 이온 주입(300)과 인 시츄(in-situ)로 수행될 수 있다. 단, 이에 제한되는 것은 아니고, 플라즈마 처리(400)는 이온 주입(300)과 엑스 시츄(ex-situ)로 수행될 수도 있다.
플라즈마 처리(400)는 HBr 또는 He 플라즈마를 사용할 수 있다. 단, 이에 제한되는 것은 아니다. 플라즈마 처리(400)에 의해서 제1 스무드 패턴(SP1)의 LER은 더욱 개선될 수 있다. 즉, 플라즈마에 의해서 제1 스무드 패턴(SP1)의 모서리가 더욱 반듯하게 변할 수 있다.
도 6 및 도 7을 참고하면, 제1 스무드 패턴(SP1)은 플라즈마 처리(400)에 의해서 제2 스무드 패턴(SP2)이 될 수 있다. 제2 스무드 패턴(SP2)은 상대적으로 제1 스무드 패턴(SP1)보다 LER이 개선될 수 있다. 즉, 제2 스무드 패턴(SP2)의 모서리는 제1 스무드 패턴(SP1)의 모서리보다 상대적으로 매끄러울 수 있다.
결과적으로, 러프 패턴(RP)은 이온 주입(300) 및 플라즈마 처리(400)에 의해서 LER이 개선된 제2 스무드 패턴(SP2)이 될 수 있다. 제2 스무드 패턴(SP2)은 제1 스무드 패턴(SP1)은 물론, 러프 패턴(RP)보다 LER이 개선된 패턴일 수 있다. 이러한 제2 스무드 패턴(SP2)의 LER은 추후에 더블 패터닝 기술(double patterning technology, DPT) 혹은 쿼드러플 패터닝(quadruple patterning technology, QPT)의 마스크로 사용될 수 있어 추후에 형성되는 패턴들의 LER에도 영향을 미칠 수 있다. 즉, 제2 스무드 패턴(SP2)의 LER이 개선되는 경우에는 추후에 형성되는 패턴들의 LER도 당연히 개선될 수 있다. 특히 더블 패터닝 기술이나 쿼드러플 패터닝 기술로 미세화된 패턴을 형성하는 공정에서는 상기 제2 스무드 패턴(SP2)의 LER을 개선하여 반도체 장치의 신뢰성 및 성능을 향상시킬 수 있다.
도 8을 참고하면, 제2 스무드 패턴(SP2)을 마스크로 제1 희생층(220)을 패터닝할 수 있다. 제1 희생층(220)은 제2 스무드 패턴(SP2)을 마스크로 이방성 식각에 의해서 패터닝될 수 있다. 제1 희생층(220)은 패터닝되어 제1 희생 패턴(220P)이 될 수 있다. 제1 희생 패턴(220P)은 제2 스무드 패턴(SP2)에 의해서 전사되어 유사한 LER을 가지도록 형성될 수 있다. 즉, 제2 스무드 패턴(SP2)의 LER이 개선될수록 제1 희생 패턴(220P)의 LER도 개선될 수 있다.
도 9를 참고하면, 제2 스무드 패턴(SP2)을 제거할 수 있다. 제2 스무드 패턴(SP2)은 애싱(ashing) 또는 식각(etching)으로 제거될 수 있다. 단, 이에 제한되는 것은 아니다. 제2 스무드 패턴(SP2)이 제거됨에 따라 제1 희생 패턴(220P)의 상면은 노출될 수 있다.
도 10을 참고하면, 제1 희생 패턴(220P)의 측벽에 제1 스페이서(500)를 형성할 수 있다. 제1 스페이서(500)의 물질은 제1 희생 패턴(220P)과 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들어, 제1 희생 패턴(220P)이 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나로 이루어진 경우, 상기 제1 스페이서(500)의 물질은 실리콘 산화물 또는 실리콘 질화물로 이루어 질 수 있다. 제1 스페이서(500)는 원자층 증착법(atomoc layer deposition, ALD)에 의해서 형성된 막을 패터닝하여 형성될 수 있다. 단, 이에 제한되는 것은 아니다.
제1 스페이서(500)의 LER은 제1 희생 패턴(220P)의 LER에 의해서 영향을 받을 수 있다. 따라서, 제1 희생 패턴(220P)의 LER이 개선될수록 제1 스페이서(500)의 LER도 개선될 수 있다.
도시되지는 않았지만, 제1 스페이서(500)의 폭을 조절하는 트리밍(trimming) 공정이 추가될 수 있다. 제1 스페이서(500)의 폭은 추후에 형성되는 핀형 패턴(F1, F2)의 폭을 결정할 수 있다. 이러한 트리밍 공정은 습식 식각을 통해서 수행될 수 있다. 이 때, 식각액은 HF 기반일 수 있으나, 이에 제한되는 것은 아니다.
도 11을 참고하면, 제1 희생 패턴(220P)을 제거할 수 있다. 제1 희생 패턴(220P)은 상술하였듯이, 제1 스페이서(500)와 선택 식각비를 가지므로, 제1 스페이서(500)가 제거되지 않도록 선택적으로 제거될 수 있다. 제1 희생 패턴(220P)이 제거되면 제1 스페이서(500)는 제1 희생 패턴(220P)의 제2 방향(X) 폭 만큼의 간격을 가질 수 있다.
도 12를 참고하면, 제1 스페이서(500)를 마스크로 하드 마스크막(210)을 패터닝할 수 있다. 즉, 하드 마스크막(210) 중 제1 스페이서(500)가 오버랩하고 있는 부분을 제외하고 나머지 부분을 선택적으로 제거할 수 있다. 이에 따라 하드 마스크막(210)은 바(bar) 형태의 패턴인 하드 마스크 패턴(210P)로 패터닝될 수 있다. 하드 마스크 패턴(210P)은 제1 스페이서(500)와 동일 내지 유사한 간격으로 위치될 수 있다.
하드 마스크 패턴(210P)의 LER은 제1 스페이서(500)의 LER에 의해서 영향을 받을 수 있다. 따라서, 제1 스페이서(500)의 LER이 개선될수록 하드 마스크 패턴(210P)의 LER도 개선될 수 있다.
도 13을 참고하면, 제1 스페이서(500)를 제거하고, 하드 마스크 패턴(210P)을 마스크로 기판(100)을 패터닝하여 핀형 패턴(F1, F2)을 형성할 수 있다.
핀형 패턴(F1, F2)은 제1 핀형 패턴(F1)과 제2 핀형 패턴을 포함할 수 있다. 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 제1 희생 패턴(220P)의 양 측벽에 형성되는 2개의 제1 스페이서(500) 각각에 대응될 수 있다. 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2) 사이의 제2 방향(X)의 간격은 제1 희생 패턴(220P)의 제2 방향(X)의 폭과 동일할 수 있다. 여기서, "동일"이란 미세한 단차를 포함하는 개념이다.
핀형 패턴(F1, F2)의 LER은 하드 마스크 패턴(210P)의 LER에 의해서 영향을 받을 수 있다. 따라서, 하드 마스크 패턴(210P)의 LER이 개선될수록 핀형 패턴(F1, F2)의 LER도 개선될 수 있다. 즉, 러프 패턴(RP)의 LER이 제2 스무드 패턴(SP2)의 LER로 개선됨에 따라서 핀형 패턴(F1, F2)의 LER까지 개선될 수 있다. DPT 공정과 같이 미세한 패턴을 형성하는 공정에서는 핀형 패턴(F1, F2)의 LER이 개선됨에 따라 핀형 패턴(F1, F2) 간의 단락(short) 위험이 낮아져서 반도체 장치의 신뢰성이 대폭 상승될 수 있다.
도 14를 참고하면, 하드 마스크 패턴(210P)을 제거할 수 있다. 하드 마스크 패턴(210P)이 제거됨에 따라 핀형 패턴(F1, F2)의 상면이 노출될 수 있다.
핀형 패턴(F1, F2)이 형성되고 난 후에 핀형 패턴(F1, F2)의 일부를 제거하는 핀 컷(fin cut) 공정이 추가될 수 있다. 이 후에 층간 절연막을 핀형 패턴(F1, F2)의 일부만 덮도록 형성하고 핀형 패턴(F1, F2) 상에 제2 방향(X)으로 게이트 전극을 형성할 수 있다. 이어서, 게이트 전극의 제1 방향(Y) 양측에 소오스/드레인을 형성하여 트랜지스터를 형성할 수 있다.
이와 같이, 본 발명의 몇몇 실시예에서는, 러프 패턴(RP)의 LER을 개선하여 추후에 형성되는 패턴들의 LER을 개선할 수 있다. LER이 개선됨에 따라 미세한 패턴으로 형성되는 반도체 장치도 신뢰성을 보장할 수 있다.
이하, 도 1, 도 2, 도 8 내지 도 14 및 도 15 내지 도 17을 참고하여 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.
도 15 내지 도 17은 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1 및 도 2는 상술한 실시예와 동일하므로 도 15를 설명한다. 상술한 실시예에서는 이온 주입(300)을 먼저하고, 플라즈마 처리(400)를 그 이후에 하였지만, 이러한 순서는 바뀔 수도 있다.
즉, 도 15를 참고하면, 러프 패턴(RP)에 이온 주입(300) 전에 먼저 플라즈마 처리(400)를 수행할 수 있다.
플라즈마 처리(400)는 HBr 또는 He 플라즈마를 사용할 수 있다. 단, 이에 제한되는 것은 아니다. 플라즈마 처리(400)에 의해서 러프 패턴(RP)의 LER은 더욱 개선될 수 있다. 즉, 플라즈마에 의해서 러프 패턴(RP)의 모서리가 더욱 반듯하게 변할 수 있다. 플라즈마 처리(400)에 의해서 러프 패턴(RP)은 제3 스무드 패턴(SP3)이 될 수 있다.
도 16 및 도 17을 참고하면, 플라즈마 처리(400)에 의해서 제3 스무드 패턴(SP3)이 형성되고, 제3 스무드 패턴(SP3)에 이온 주입(300)을 수행할 수 있다.
이온 주입(300)은 이온(I)을 제3 스무드 패턴(SP3)에 주입하여 제3 스무드 패턴(SP3)의 LER을 개선하는 방법일 수 있다.
이 때, 이온 주입(300)의 이온(I)은 C, Ar, H2 및 O2 중 적어도 하나의 물질일 수 있다. 예를 들어, 이온(I)은 탄소(C) 이온일 수 있다.
이온 주입(300)에 의해서 러프 패턴(RP)은 제4 스무드 패턴(SP4)이 될 수 있다. 제4 스무드 패턴(SP4)은 제3 스무드 패턴(SP3)에 비해 상대적으로 LER이 개선될 수 있다. 제4 스무드 패턴(SP4)은 이온 주입(300)에 의해서 내부에 이온(I)이 주입된 상태일 수 있다.
이온 주입(300)은 플라즈마 처리(400)와 인 시츄(in-situ)로 수행될 수 있다. 단, 이에 제한되는 것은 아니고, 이온 주입(300)은 플라즈마 처리(400)와 엑스 시츄(ex-situ)로 수행될 수도 있다.
이어서, 도 8 내지 도 14와 같이 핀형 패턴(F1, F2)을 형성할 수 있다. 상술한 내용과 동일한 바 설명을 생략한다.
이하, 도 1 내지 도 7 및 도 18 내지 도 26을 참고하여 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 실시예들과 중복되는 설명은 간략히 하거나 생략한다.
도 18 내지 도 26은 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1 내지 도 7 및 도 18을 참고하면, 상술한 실시예와 비교하여 복합막(200)이 제2 희생층(230)을 더 포함할 수 있다. 러프 패턴(RP)은 이온 주입(300) 및 플라즈마 처리(400)를 통해 LER이 개선된 제2 스무드 패턴(SP2)이 될 수 있다.
제2 희생층(230)은 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나를 포함할 수 있다. 도시되지는 않았지만, 제1 희생층(220)과 제2 희생층(230) 사이와 제2 희생층(230)과 러프 패턴(RP) 사이에는 반사 방지층이 형성될 수 있다. 상기 반사 방지층은 실리콘 산질화막(SiON)으로 이루어질 수 있다. 상기 반사 방지층은 사진 식각 공정(photolithography process) 시에 하부막질에 의한 빛의 반사를 방지하기 위한 층들이다. 제2 희생층(230) 및 반사 방지층은 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
도 19를 참고하면, 제2 스무드 패턴(SP2)을 마스크로 제2 희생층(230)을 패터닝할 수 있다. 제2 희생층(230)은 제2 스무드 패턴(SP2)을 마스크로 이방성 식각에 의해서 패터닝될 수 있다. 제2 희생층(230)은 패터닝되어 제2 희생 패턴(230P)이 될 수 있다. 제2 희생 패턴(230P)은 제2 스무드 패턴(SP2)에 의해서 전사되어 유사한 LER을 가지도록 형성될 수 있다. 즉, 제2 스무드 패턴(SP2)의 LER이 개선될수록 제2 희생 패턴(230P)의 LER도 개선될 수 있다.
도 20을 참고하면, 제2 스무드 패턴(SP2)을 제거할 수 있다. 제2 스무드 패턴(SP2)은 애싱(ashing) 또는 식각(etching)으로 제거될 수 있다. 단, 이에 제한되는 것은 아니다. 제2 스무드 패턴(SP2)이 제거됨에 따라 제2 희생 패턴(230P)의 상면은 노출될 수 있다.
이어서, 제2 희생 패턴(230P)의 측벽에 제2 스페이서(550)를 형성할 수 있다. 제2 스페이서(550)의 물질은 제2 희생 패턴(230P)과 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들어, 제2 희생 패턴(230P)이 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나로 이루어진 경우, 상기 제2 스페이서(550)의 물질은 실리콘 산화물 또는 실리콘 질화물로 이루어 질 수 있다. 제2 스페이서(550)는 원자층 증착법(atomoc layer deposition, ALD)에 의해서 형성된 막을 패터닝하여 형성될 수 있다. 단, 이에 제한되는 것은 아니다.
제2 스페이서(550)의 LER은 제2 희생 패턴(230P)의 LER에 의해서 영향을 받을 수 있다. 따라서, 제2 희생 패턴(230P)의 LER이 개선될수록 제2 스페이서(550)의 LER도 개선될 수 있다.
도시되지는 않았지만, 제2 스페이서(550)의 폭을 조절하는 트리밍(trimming) 공정이 추가될 수 있다. 제2 스페이서(550)의 폭은 추후에 형성되는 핀형 패턴(F1, F2)의 간격을 결정할 수 있다. 이러한 트리밍 공정은 습식 식각을 통해서 수행될 수 있다. 이 때, 식각액은 HF 기반일 수 있으나, 이에 제한되는 것은 아니다.
도 21을 참고하면, 제2 희생 패턴(230P)을 제거할 수 있다. 제2 희생 패턴(230P)은 상술하였듯이, 제2 스페이서(550)와 선택 식각비를 가지므로, 제2 스페이서(550)가 제거되지 않도록 선택적으로 제거될 수 있다. 제2 희생 패턴(230P)이 제거되면 제2 스페이서(550)는 제2 희생 패턴(230P)의 제2 방향(X) 폭 만큼의 간격을 가질 수 있다.
도 22를 참고하면, 제2 스페이서(550)를 마스크로 제1 희생층(220)을 패터닝할 수 있다. 즉, 제1 희생층(220) 중 제2 스페이서(550)가 오버랩하고 있는 부분을 제외하고 나머지 부분을 선택적으로 제거할 수 있다. 이에 따라 제1 희생층(220)은 바(bar) 형태의 패턴인 제1 희생 패턴(220P)으로 패터닝될 수 있다. 제1 희생 패턴(220P)은 제2 스페이서(550)와 동일 내지 유사한 간격으로 위치될 수 있다.
제1 희생 패턴(220P)의 LER은 제2 스페이서(550)의 LER에 의해서 영향을 받을 수 있다. 따라서, 제2 스페이서(550)의 LER이 개선될수록 제1 희생 패턴(220P)의 LER도 개선될 수 있다.
도 23을 참고하면, 제2 스페이서(550)를 제거하고, 제1 희생 패턴(220P)의 측벽에 제1 스페이서(500)를 형성할 수 있다. 제1 스페이서(500)의 물질은 제1 희생 패턴(220P)과 식각 선택비를 가지는 물질로 이루어질 수 있다. 제1 스페이서(500)는 원자층 증착법(atomoc layer deposition, ALD)에 의해서 형성된 막을 패터닝하여 형성될 수 있다. 단, 이에 제한되는 것은 아니다.
제1 스페이서(500)의 LER은 제1 희생 패턴(220P)의 LER에 의해서 영향을 받을 수 있다. 따라서, 제1 희생 패턴(220P)의 LER이 개선될수록 제1 스페이서(500)의 LER도 개선될 수 있다.
도시되지는 않았지만, 제1 스페이서(500)의 폭을 조절하는 트리밍(trimming) 공정이 추가될 수 있다. 제1 스페이서(500)의 폭은 추후에 형성되는 핀형 패턴(F1, F2)의 폭을 결정할 수 있다. 이러한 트리밍 공정은 습식 식각을 통해서 수행될 수 있다. 이 때, 식각액은 HF 기반일 수 있으나, 이에 제한되는 것은 아니다.
도 24를 참조하면, 제1 희생 패턴(220P)을 제거할 수 있다. 제1 희생 패턴(220P)은 상술하였듯이, 제1 스페이서(500)와 선택 식각비를 가지므로, 제1 스페이서(500)가 제거되지 않도록 선택적으로 제거될 수 있다. 제1 희생 패턴(220P)이 제거되면 제1 스페이서(500)는 제1 희생 패턴(220P)의 제2 방향(X) 폭 만큼의 간격을 가질 수 있다.
이어서, 제1 스페이서(500)를 마스크로 하드 마스크막(210)을 패터닝할 수 있다. 즉, 하드 마스크막(210) 중 제1 스페이서(500)가 오버랩하고 있는 부분을 제외하고 나머지 부분을 선택적으로 제거할 수 있다. 이에 따라 하드 마스크막(210)은 바(bar) 형태의 패턴인 하드 마스크 패턴(210P)로 패터닝될 수 있다. 하드 마스크 패턴(210P)은 제1 스페이서(500)와 동일 내지 유사한 간격으로 위치될 수 있다.
하드 마스크 패턴(210P)의 LER은 제1 스페이서(500)의 LER에 의해서 영향을 받을 수 있다. 따라서, 제1 스페이서(500)의 LER이 개선될수록 하드 마스크 패턴(210P)의 LER도 개선될 수 있다.
도 25를 참조하면, 제1 스페이서(500)를 제거하고, 하드 마스크 패턴(210P)을 마스크로 기판(100)을 패터닝하여 핀형 패턴(F1, F2)을 형성할 수 있다.
핀형 패턴(F1, F2)은 제1 핀형 패턴(F1)과 제2 핀형 패턴을 포함할 수 있다. 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 제1 희생 패턴(220P)의 양 측벽에 형성되는 2개의 제1 스페이서(500) 각각에 대응될 수 있다. 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2) 사이의 제2 방향(X)의 간격은 제1 희생 패턴(220P)의 제2 방향(X)의 폭과 동일할 수 있다. 여기서, "동일"이란 미세한 단차를 포함하는 개념이다.
핀형 패턴(F1, F2)의 LER은 하드 마스크 패턴(210P)의 LER에 의해서 영향을 받을 수 있다. 따라서, 하드 마스크 패턴(210P)의 LER이 개선될수록 핀형 패턴(F1, F2)의 LER도 개선될 수 있다. 즉, 러프 패턴(RP)의 LER이 제2 스무드 패턴(SP2)의 LER로 개선됨에 따라서 핀형 패턴(F1, F2)의 LER까지 개선될 수 있다. QPT 공정과 같이 미세한 패턴을 형성하는 공정에서는 핀형 패턴(F1, F2)의 LER이 개선됨에 따라 핀형 패턴(F1, F2) 간의 단락(short) 위험이 낮아져서 반도체 장치의 신뢰성이 대폭 상승될 수 있다.
도 26을 참조하면, 하드 마스크 패턴(210P)을 제거할 수 있다. 하드 마스크 패턴(210P)이 제거됨에 따라 핀형 패턴(F1, F2)의 상면이 노출될 수 있다.
핀형 패턴(F1, F2)이 형성되고 난 후에 핀형 패턴(F1, F2)의 일부를 제거하는 핀 컷(fin cut) 공정이 추가될 수 있다. 이 후에 층간 절연막을 핀형 패턴(F1, F2)의 일부만 덮도록 형성하고 핀형 패턴(F1, F2) 상에 제2 방향(X)으로 게이트 전극을 형성할 수 있다. 이어서, 게이트 전극의 제1 방향(Y) 양측에 소오스/드레인을 형성하여 트랜지스터를 형성할 수 있다.
이와 같이, 본 발명의 몇몇 실시예에서는, 러프 패턴(RP)의 LER을 개선하여 추후에 형성되는 패턴들의 LER을 개선할 수 있다. LER이 개선됨에 따라 미세한 패턴으로 형성되는 반도체 장치도 신뢰성을 보장할 수 있다.
이하, 도 27 내지 도 39를 참고하여 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 실시예들과 중복되는 설명은 간략히 하거나 생략한다.
도 27 내지 도 39는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 27을 참고하면, 기판(100)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 서로 인접한 영역일 수도 있고, 서로 이격된 영역일 수 있다. 제1 영역(Ⅰ)에는 기판(100) 상에 복합막(200)이 하드 마스크막(210) 및 제1 희생층(220)을 포함하고, 제2 영역(Ⅱ)에는 기판(100) 상에 복합막(200)이 하드 마스크막(210), 제1 희생층(220) 및 제2 희생층(230)을 포함할 수 있다.
제1 영역(Ⅰ)에서 러프 패턴(RP)은 제1 희생층(220) 상에 형성될 수 있고, 제2 영역(Ⅱ)에서 러프 패턴(RP)은 제2 희생층(230) 상에 형성될 수 있다.
도시되지는 않았지만, 하드 마스크막(210)과 제1 희생층(220) 사이와 제1 희생층(220)과 러프 패턴(RP) 사이 및 제2 희생층(230)과 러프 패턴(RP) 사이에는 반사 방지층이 형성될 수 있다. 상기 반사 방지층은 실리콘 산질화막(SiON)으로 이루어질 수 있다. 상기 반사 방지층은 사진 식각 공정(photolithography process) 시에 하부막질에 의한 빛의 반사를 방지하기 위한 층들이다. 하드 마스크막(210), 제1 희생층(220), 제2 희생층(230) 및 반사 방지층은 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
도 28 및 도 29를 참고하면, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)의 러프 패턴(RP)에 이온 주입(300)을 할 수 있다. 이온 주입(300)은 이온(I)을 러프 패턴(RP)에 주입하여 러프 패턴(RP)의 라인 엣지 러프니스를 개선하는 방법일 수 있다.
이 때, 이온 주입(300)의 이온(I)은 C, Ar, H2 및 O2 중 적어도 하나의 물질일 수 있다. 예를 들어, 이온(I)은 탄소(C) 이온일 수 있다.
이온 주입(300)에 의해서 러프 패턴(RP)은 제1 스무드 패턴(SP1)이 될 수 있다. 제1 스무드 패턴(SP1)은 러프 패턴(RP)에 비해 상대적으로 LER이 개선될 수 있다. 제1 스무드 패턴(SP1)은 이온 주입(300)에 의해서 내부에 이온(I)이 주입된 상태일 수 있다.
도 30을 참고하면, 제1 영역(Ⅰ)에 차단막(600)을 형성할 수 있다. 차단막(600)은 제2 영역(Ⅱ)에는 형성되지 않을 수 있다. 차단막(600)은 플라즈마 처리(400)로부터 제1 영역(Ⅰ)을 보호할 수 있다.
제1 영역(Ⅰ)은 DPT에 의해서 추후에 핀형 패턴(F1, F2)을 형성할 수 있고, 제2 영역(Ⅱ)은 QPT에 의해서 추후에 핀형 패턴(F1, F2)을 형성할 수 있다. 이에 따라, 제2 영역(Ⅱ)에는 제1 영역(Ⅰ)에 비해 더욱 미세한 패턴을 형성할 수 있다. 패턴이 미세화될수록 패턴의 LER은 반도체 장치의 신뢰도와 더욱 큰 상관도를 가질 수 있다. 즉, 미세화한 패턴일수록 LER이 개선되어야 반도체 장치의 신뢰도를 확보할 수 있다.
이에 반해, 플라즈마 처리(400)의 경우에는 LER을 개선하는 다른 패턴 외에 다른 부분에 결함(defect)을 발생시킬 수 있고, 추후의 식각 공정에 있어서 에치 레이트에 영향을 미춰 제조 공정의 균일성을 훼손할 여지가 있다. 따라서, 미세화된 패턴 영역에 대해서 플라즈마 처리(400)를 최소한으로 수행하고, 나머지 영역에서는 플라즈마 처리(400)를 수행하지 않아 장치의 내구성 및 균일성을 도모할 수 있다.
따라서, QPT 공정을 사용하는 제2 영역(Ⅱ)에는 플라즈마 처리(400)를 통해 제1 스무드 패턴(SP1)을 제2 스무드 패턴(SP2)으로 변화시키고, DPT 공정을 사용하는 제1 영역(Ⅰ)에는 차단막(600)을 이용하여 플라즈마 처리(400)가 이루어지지 않도록 할 수 있다.
도 31을 참고하면, 제1 영역(Ⅰ)에서 제1 스무드 패턴(SP1)은 차단막(600)에 의해서 플라즈마 처리(400)가 되지 않은데에 반해, 제2 영역(Ⅱ)의 제1 스무드 패턴(SP1)은 플라즈마 처리(400)에 의해 제2 스무드 패턴(SP2)으로 변할 수 있다.
도 32를 참고하면, 제1 영역(Ⅰ)에서는 차단막(600)을 제거할 수 있다. 제2 영역(Ⅱ)에서는 제2 스무드 패턴(SP2)을 마스크로 제2 희생층(230)을 패터닝할 수 있다. 제2 희생층(230)은 패터닝되어 제2 희생 패턴(230P)을 형성할 수 있다.
제2 희생 패턴(230P)은 제2 스무드 패턴(SP2)에 의해서 전사되어 유사한 LER을 가지도록 형성될 수 있다. 즉, 제2 스무드 패턴(SP2)의 LER이 개선될수록 제2 희생 패턴(230P)의 LER도 개선될 수 있다.
이어서, 제2 희생 패턴(230P)의 양 측벽에 제2 스페이서(550)를 형성할 수 있다. 즉, 제1 영역(Ⅰ)의 제1 희생층(220) 상에는 제1 스무드 패턴(SP1)이 그대로 남아있고, 제2 영역(Ⅱ)의 제1 희생층(220) 상에는 제2 희생 패턴(230P) 및 제2 스페이서(550)가 위치할 수 있다. 제2 스페이서(550)는 제2 희생 패턴(230P)과 선택 식각비를 가질 수 있다.
도시되지는 않았지만, 제2 스페이서(550)의 폭을 조절하는 트리밍 공정이 추가될 수 있다. 제2 스페이서(550)의 폭은 추후에 형성되는 핀형 패턴(F1, F2)의 간격을 결정할 수 있다.
제2 스페이서(550)의 LER은 제2 희생 패턴(230P)의 LER에 의해서 영향을 받을 수 있다. 따라서, 제2 희생 패턴(230P)의 LER이 개선될수록 제2 스페이서(550)의 LER도 개선될 수 있다.
도 33을 참조하면, 제2 희생 패턴(230P)을 제거할 수 있다. 제2 희생 패턴(230P)은 상술하였듯이, 제2 스페이서(550)와 선택 식각비를 가지므로, 제2 스페이서(550)가 제거되지 않도록 선택적으로 제거될 수 있다. 제2 희생 패턴(230P)이 제거되면 제2 스페이서(550)는 제2 희생 패턴(230P)의 제2 방향(X) 폭 만큼의 간격을 가질 수 있다.
도 34를 참고하면, 제1 영역(Ⅰ)에서는 제1 스무드 패턴(SP1)을 마스크로, 제2 영역(Ⅱ)에서는 제2 스페이서(550)를 마스크로 제1 희생층(220)을 패터닝할 수 있다. 제1 희생층(220)이 패터닝되어 제1 희생 패턴(220P)이 형성될 수 있디. 제1 희생 패턴(220P)은 제1 영역(Ⅰ)에서보다 제2 영역(Ⅱ)에서 더 작은 폭을 가질 수 있다.
제1 희생 패턴(220P)의 LER은 제1 스무드 패턴(SP1) 및 제2 스페이서(550)의 LER에 의해서 영향을 받을 수 있다. 따라서, 제2 스페이서(550)의 LER이 개선될수록 제1 희생 패턴(220P)의 LER도 개선될 수 있다.
도 35를 참고하면, 제1 희생 패턴(220P)의 측벽에 제1 스페이서(500)를 형성할 수 있다. 제1 스페이서(500)의 물질은 제1 희생 패턴(220P)과 식각 선택비를 가지는 물질로 이루어질 수 있다. 제1 스페이서(500)는 원자층 증착법(atomoc layer deposition, ALD)에 의해서 형성된 막을 패터닝하여 형성될 수 있다. 단, 이에 제한되는 것은 아니다.
제1 스페이서(500)의 LER은 제1 희생 패턴(220P)의 LER에 의해서 영향을 받을 수 있다. 따라서, 제1 희생 패턴(220P)의 LER이 개선될수록 제1 스페이서(500)의 LER도 개선될 수 있다.
제1 스페이서(500) 역시, 제2 방향의 폭을 조절하는 트리밍 공정이 추가될 수 있다. 제1 스페이서(500)의 폭은 추후에 형성되는 핀형 패턴(F1, F2)의 폭을 결정할 수 있다.
도 36을 참조하면, 제1 희생 패턴(220P)을 제거할 수 있다. 제1 희생 패턴(220P)은 상술하였듯이, 제1 스페이서(500)와 선택 식각비를 가지므로, 제1 스페이서(500)가 제거되지 않도록 선택적으로 제거될 수 있다. 제1 희생 패턴(220P)이 제거되면 제1 스페이서(500)는 제1 희생 패턴(220P)의 제2 방향(X) 폭 만큼의 간격을 가질 수 있다.
이 때, 제1 영역(Ⅰ)에서의 제1 스페이서(500)의 간격은 제2 영역(Ⅱ)에서의 제1 스페이서(500)의 간격보다 넓을 수 있다.
도 37을 참조하면, 제1 스페이서(500)를 마스크로 하드 마스크막(210)을 패터닝할 수 있다. 즉, 하드 마스크막(210) 중 제1 스페이서(500)가 오버랩하고 있는 부분을 제외하고 나머지 부분을 선택적으로 제거할 수 있다. 이에 따라 하드 마스크막(210)은 바(bar) 형태의 패턴인 하드 마스크 패턴(210P)로 패터닝될 수 있다. 하드 마스크 패턴(210P)은 제1 스페이서(500)와 동일 내지 유사한 간격으로 위치될 수 있다.
하드 마스크 패턴(210P)의 LER은 제1 스페이서(500)의 LER에 의해서 영향을 받을 수 있다. 따라서, 제1 스페이서(500)의 LER이 개선될수록 하드 마스크 패턴(210P)의 LER도 개선될 수 있다.
이 때, 제1 영역(Ⅰ)에서의 하드 마스크 패턴(210P)의 간격은 제2 영역(Ⅱ)에서의 하드 마스크 패턴(210P)의 간격보다 넓을 수 있다.
도 38을 참조하면, 제1 스페이서(500)를 제거하고, 하드 마스크 패턴(210P)을 마스크로 기판(100)을 패터닝하여 핀형 패턴(F1, F2)을 형성할 수 있다.
핀형 패턴(F1, F2)은 제1 핀형 패턴(F1)과 제2 핀형 패턴을 포함할 수 있다. 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 제1 희생 패턴(220P)의 양 측벽에 형성되는 2개의 제1 스페이서(500) 각각에 대응될 수 있다. 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2) 사이의 제2 방향(X)의 간격은 제1 희생 패턴(220P)의 제2 방향(X)의 폭과 동일할 수 있다. 따라서, 제1 영역(Ⅰ)에서의 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2) 사이의 간격은 제2 영역(Ⅱ)에서의 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2) 사이의 간격보다 넓을 수 있다.
핀형 패턴(F1, F2)의 LER은 하드 마스크 패턴(210P)의 LER에 의해서 영향을 받을 수 있다. 따라서, 하드 마스크 패턴(210P)의 LER이 개선될수록 핀형 패턴(F1, F2)의 LER도 개선될 수 있다. 즉, 러프 패턴(RP)의 LER이 제1 스무드 패턴(SP1) 및 제2 스무드 패턴(SP2)의 LER로 개선됨에 따라서 핀형 패턴(F1, F2)의 LER까지 개선될 수 있다. DPT 또는 QPT 공정과 같이 미세한 패턴을 형성하는 공정에서는 핀형 패턴(F1, F2)의 LER이 개선됨에 따라 핀형 패턴(F1, F2) 간의 단락(short) 위험이 낮아져서 반도체 장치의 신뢰성이 대폭 상승될 수 있다.
도 39를 참고하면, 하드 마스크 패턴(210P)을 제거할 수 있다. 하드 마스크 패턴(210P)이 제거됨에 따라 핀형 패턴(F1, F2)의 상면이 노출될 수 있다.
핀형 패턴(F1, F2)이 형성되고 난 후에 핀형 패턴(F1, F2)의 일부를 제거하는 핀 컷(fin cut) 공정이 추가될 수 있다. 이 후에 층간 절연막을 핀형 패턴(F1, F2)의 일부만 덮도록 형성하고 핀형 패턴(F1, F2) 상에 제2 방향(X)으로 게이트 전극을 형성할 수 있다. 이어서, 게이트 전극의 제1 방향(Y) 양측에 소오스/드레인을 형성하여 트랜지스터를 형성할 수 있다.
본 실시예에 따르면, QPT와 같이 미세한 패턴을 형성하는 부분에서는 이온 주입(300) 및 플라즈마 처리(400)를 같이 수행하여 LER을 상대적으로 많이 향상시키고, 상대적으로 QPT에 비해 패턴의 미세화 정도가 덜 한 DPT 공정 영역에 대해서는 제조 공정의 균일성을 위해 플라즈마 처리(400) 없이 이온 주입(300)만으로 LER을 개선할 수 있다.
도 40은 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 40을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 200: 복합막
210: 하드 마스크막 220: 제1 희생층
RP: 러프 패턴 SP1: 제1 스무드 패턴
SP2: 제2 스무드 패턴

Claims (10)

  1. 복합막을 형성하고,
    상기 복합막 상에 러프(rough) 패턴을 형성하고,
    상기 러프 패턴에 이온 주입(ion implant) 및 플라즈마 처리(plasma treatment)를 하여 스무드(smooth) 패턴을 형성하고,
    상기 스무드 패턴을 마스크로 상기 복합막을 패터닝하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 러프 패턴의 라인 엣지 러프니스(line edge roughness, LER)는 상기 스무드 패턴의 라인 엣지 러프니스보다 큰 반도체 장치 제조 방법.
  3. 제1 항에 있어서,
    상기 러프 패턴은 포토 레지스트(photo resist, PR)를 포함하는 반도체 장치 제조 방법.
  4. 제3 항에 있어서,
    상기 러프 패턴을 형성하는 것은,
    상기 복합막 상에 마스크막을 형성하고,
    상기 마스크막의 일부를 노출시키는 차단막을 형성하고,
    노출된 상기 마스크막을 노광하여 패터닝하는 것을 포함하는 반도체 장치 제조 방법.
  5. 제1 항에 있어서,
    러프 패턴은 비정질 카본막(amorphous carbon layer, ACL)을 포함하는 것을 포함하는 반도체 장치 제조 방법.
  6. 제1 항에 있어서,
    상기 이온 주입은 C, Ar, H2 및 O2 중 적어도 하나의 물질을 사용하는 반도체 장치 제조 방법.
  7. 제1 항에 있어서,
    상기 플라즈마는 HBr 또는 He를 포함하는 반도체 장치 제조 방법.
  8. 제1 항에 있어서,
    상기 이온 주입과 상기 플라즈마 처리는 인 시츄(in-situ)로 수행되는 반도체 장치 제조 방법.
  9. 제1 항에 있어서,
    상기 복합막은 하드 마스크막 및 상기 하드 마스크막 상의 제1 희생층을 포함하고,
    상기 스무드 패턴을 마스크로 상기 복합막을 패터닝하는 것은,
    상기 제1 희생층을 패터닝하여 제1 희생 패턴을 형성하고,
    상기 제1 희생 패턴의 측벽에 제1 스페이서를 형성하고,
    상기 제1 스페이서를 마스크로 상기 하드 마스크막을 패터닝하는 것을 포함하는 반도체 장치 제조 방법.
  10. 기판 상에 하드 마스크막 및 제1 희생층을 순차적으로 형성하고,
    상기 제1 희생층 상에 러프 패턴을 형성하고,
    상기 러프 패턴에 이온 주입 및 플라즈마 처리를 하여 스무드 패턴을 형성하되,
    상기 스무드 패턴을 마스크로 상기 제1 희생층을 패터닝하여 제1 희생 패턴을 형성하고,
    상기 제1 희생 패턴의 측벽에 제1 스페이서를 형성하고,
    상기 제1 스페이서를 마스크로 상기 하드 마스크를 패터닝하여 하드 마스크 패턴을 형성하고,
    상기 하드 마스크 패턴을 마스크로 상기 기판을 패터닝하여 제1 및 제2 핀형 패턴을 형성하는 것을 포함하되, 상기 제1 및 제2 핀형 패턴 사이의 거리는 상기 제1 희생 패턴의 폭과 동일한 반도체 장치 제조 방법.
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