CN108369899A - 形成用于亚分辨率基板图案化的蚀刻掩模的方法 - Google Patents

形成用于亚分辨率基板图案化的蚀刻掩模的方法 Download PDF

Info

Publication number
CN108369899A
CN108369899A CN201680072120.XA CN201680072120A CN108369899A CN 108369899 A CN108369899 A CN 108369899A CN 201680072120 A CN201680072120 A CN 201680072120A CN 108369899 A CN108369899 A CN 108369899A
Authority
CN
China
Prior art keywords
hard mask
layer
different
materials
mandrel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680072120.XA
Other languages
English (en)
Other versions
CN108369899B (zh
Inventor
安东·J·德维利耶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN108369899A publication Critical patent/CN108369899A/zh
Application granted granted Critical
Publication of CN108369899B publication Critical patent/CN108369899B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/80Etching
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本文公开的技术提供了用于间距减小以创建高分辨率特征件并且还在亚分辨率特征件的间距上进行切割的方法和制造结构。技术包括:使用具有不同蚀刻特性的多种材料来选择性地蚀刻特征件,并且在指定的地方创建切口或块。首先,在下层或待蚀刻的层上设置硬掩模。在硬掩模上形成交替材料的图案。优选地,交替材料中的一种或更多种可以相对于其他材料被移除,以使硬掩模层的一部分未被覆盖。硬掩模和交替材料的其余线一起形成限定亚分辨率特征件的组合蚀刻掩模。

Description

形成用于亚分辨率基板图案化的蚀刻掩模的方法
相关申请的交叉引用
本申请要求于2015年11月20日提交的标题为“Methods for Forming Etch Masksfor Sub-Resolution Substrate Patterning”的美国临时专利申请第62/258,119号的权益,其全部内容通过引用并入本文中。
背景技术
本公开涉及基板处理,并且更具体地,涉及用于图案化包括图案化半导体晶片的基板的技术。
在微影过程中收缩线宽的方法历来涉及使用更大的NA光学器件(numericalaperture,数值孔径)、更短的曝光波长或除空气以外的界面介质(例如,水浸)。随着常规微影工艺的分辨率接近理论极限,制造商已开始转向双重图案化(DP)方法以克服光学限制。
在材料处理方法(例如,光刻)中,产生图案化层包括将诸如光致抗蚀剂的辐射敏感材料的薄层施加至基板的上表面。该辐射敏感材料被转换成浮雕图案,其可以用作蚀刻掩模以将图案转移至基板上的下层中。辐射敏感材料的图案化通常涉及使用例如光刻系统通过光罩(和相关联的光学器件)将光化辐射暴露在辐射敏感材料上。然后,可以在该曝光之后使用显影溶剂移除辐射敏感材料的被辐射区域(如在正性光致抗蚀剂的情况下)或非被辐射区域(如在负性抗蚀剂的情况下)。该掩模层可以包括多个子层。
用于将辐射或光的图案曝光到基板上的常规微影技术具有限制暴露的特征件的尺寸并且限制暴露的特征件之间的间距或间隔的各种挑战。减轻曝光限制的一种常规技术为,使用双重图案化方法以允许以比常规微影技术当前可以做到的更小的间距来图案化更小的特征件。
发明内容
半导体技术不断发展到更小的特征件尺寸或包括14纳米、7纳米、5纳米和更低的特征件尺寸的节点。制造各种元件的特征件尺寸的持续减小对用于形成特征件的技术提出了越来越高的要求。可以使用“间距”的概念来描述这些特征件的尺寸。间距是两个相邻重复特征件中两个相同点之间的距离。半间距则是相邻特征件的相同特征之间距离的一半。
如通过“间距双倍”等所例示的,间距减小技术被称为(通常有些错误但仍属常规)“间距倍增”。间距减小技术可以将光刻技术的功能扩展到超越特征件尺寸限制(光学分辨率限制)。也就是说,常规的间距倍增(更准确地,间距减小或者间距密度的倍增)特定因数涉及将目标间距减小指定因数。通常认为193纳米浸没式微影所使用的双重图案化技术是图案化22纳米节点及更小尺寸的最有前途的技术之一。值得注意的是,已经建立自对准间隔物双重图案化(SADP)作为间距密度双倍工艺,并且自对准间隔物双重图案化(SADP)已经适用于大批量制造NAND闪存器件。此外,可以获得超高分辨率以重复SADP步骤两次作为间距增加四倍。
虽然存在增加图案密度或间距密度的若干图案化技术,但是常规图案化技术存在蚀刻特征件的不良分辨率或粗糙表面的问题。因此,常规技术无法提供非常小的尺寸(20nm和更小)所需的均匀性和保真度水平。可靠的微影技术可以产生具有约80nm间距的特征件。然而,常规的和新兴的设计规范希望制造具有小于约20nm或10nm的关键尺寸的特征件。此外,使用节距密度双倍和四倍技术,可以创建亚分辨率线,但是在这些线之间进行切割或连接具有挑战性,尤其是因为这种切割所需的间距和尺寸远低于常规光刻系统的能力。
本文中公开的技术提供了用于间距减小(增加间距/特征件密度)以创建高分辨率特征件并且还在亚分辨率特征件的间距上进行切割的方法。本文的技术包括:首先形成硬掩模,然后在硬掩模上设置具有不同蚀刻特性的多种材料,以选择性地蚀刻特征件并在需要时创建切口和块。多种材料可以是交替的、亚分辨率线的图案,并且每条线可以相对于其他线优选地被蚀刻。一条或更多条蚀刻线与下面的硬掩膜结合提供了限定亚分辨率特征件的组合蚀刻掩膜。因此,本文中的方法提供了如下材料序列,这些材料序列提供了选择性自对准(例如,用于阻挡或切割)。与下面的转移层或记忆层结合,可以获得许多不同的蚀刻选择性。
一个实施方式包括图案化基板的方法。在基板上形成图案化硬掩模层。图案化硬掩模层包括遮蔽下层的一部分的硬掩模材料。图案化硬掩模层包括填充下层的其余部分的填充材料。填充材料具有相对于硬掩模材料不同的蚀刻阻性。在图案化硬掩模层上方形成有多线层,多线层包括具有两种或更多种不同材料的交替线图案的区域。每条线具有水平厚度、垂直高度并且跨图案化硬掩模层延伸。交替线图案的每条线在多线层的顶表面上未被覆盖,并且垂直延伸至多线层的底表面。两种或更多种不同材料中的至少两种通过相对于彼此具有不同的蚀刻阻性而在化学上彼此不同。两种或更多种不同材料中的至少一种被选择性地移除,从而导致图案化硬掩模层的一部分未被覆盖。
当然,为了清楚起见,已经呈现在本文中描述的不同步骤的讨论顺序。通常,这些步骤可以以任何合适的顺序执行。此外,尽管本文中不同特征件、技术、配置等中的每一个可以在本公开内容的不同位置中讨论,但是其旨在可以彼此独立或彼此组合地执行每个构思。因此,本发明可以以许多不同的方式来实施和查看。
注意,该发明内容部分没有指定本公开内容或要求保护的发明的每一个实施方式和/或增加的新颖方面。相反,该发明内容仅提供了不同实施方式和相对于常规技术的对应的新颖点的初步讨论。对于本发明和实施方式的附加细节和/或可能的观点,读者可以参考如下进一步讨论的本公开内容的具体实施方式部分和相应附图。
附图说明
参照结合附图考虑的以下详细描述,本发明的各种实施方式的更完整的理解及其许多附带优点将变得明显。附图不一定按比例绘制,而是着重于说明特征件、原理和构思。
图1A、1B和1C是根据本文公开的实施方式的示例性基板区段的截面侧视图。
图2A和图2B是根据本文公开的实施方式的示例性基板区段的顶视图。
图3A、3B、3C、3D和3E是根据本文公开的实施方式的示例性基板区段的截面侧视图。
图4A和图4B是根据本文公开的实施方式的示例性基板区段的顶视图。
图5A和图5B是根据本文公开的实施方式的示例性基板区段的截面侧视图。
图6A和6B是根据本文公开的实施方式的示例性基板区段的顶视图。
图7A和图7B是根据本文公开的实施方式的示例性基板区段的截面侧视图。
图8A和图8B是根据本文公开的实施方式的示例性基板区段的顶视图。
图9A和图9B是根据本文公开的实施方式的示例性基板区段的截面侧视图。
图10A和图10B是根据本文公开的实施方式的示例基板区段的顶视图。
图11至图17是根据本文公开的实施方式的示例性基板区段的截面侧视图。
具体实施方式
本文公开的技术提供了用于间距减小(增加间距/特征件密度)以创建高分辨率特征件并且还在亚分辨率特征件的间距上进行切割的方法和制造结构。技术包括使用具有不同蚀刻特性的多种材料来选择性蚀刻特征件并且在指定的地方创建切口或块。首先,在待蚀刻的(一个或更多个)下层上设置硬掩模。然后,在硬掩模上形成交替材料的图案。交替材料中的一种或更多种可以相对于其他材料优选地被移除,以使硬掩模的一部分未被覆盖。然后,硬掩模和交替材料的其余线形成限定亚分辨率特征件的组合蚀刻掩模。可以在硬掩模上形成各种材料图案,并且图案可以包括两种、三种、四种、五种或更多种不同的材料。图案可以包括具有小于40纳米、甚至小于12纳米和更小的半间距。材料的关键尺寸可以通过沉积类型(例如,原子层沉积)来控制,而不是仅仅依赖于微影系统的光学分辨率。
一个实施方式包括图案化基板的方法。这种方法对于半导体器件和集成电路的微细加工是有用的。现在参照图1A、1B、1C、2A和2B,该方法包括在基板105上形成图案化硬掩模层140。图案化硬掩模层包括对下层135的一部分进行遮蔽的硬掩模材料141。注意,可以使用任何常规硬掩模材料和图案形成过程来形成图案化硬掩模层140。例如,图案化硬掩模层140可以以光刻方式被图案化,或者可以是给定的间距倍增处理的结果。硬掩模材料141可以包括无机材料以及含金属材料、有机金属材料等。图案化硬掩模层140可以包括填充下层的其余部分的填充材料。填充材料相对于硬掩模材料具有不同的蚀刻阻性。在一个示例中,例如通过旋涂沉积、化学气相沉积等在下层135上沉积硬掩模层材料。然后将硬掩模材料图案化并蚀刻,以移除硬掩模材料的一部分,由此在基板105上得到硬掩模材料的浮雕图案。
可以沉积给定的硬掩模材料作为相对薄的层。通过非限制性示例的方式,例如,层可以薄至10纳米或更薄,但也可以创建更厚的硬掩模层。使用这样的薄层,可以直接在其上沉积后续的外覆层。然而,在一些实施方式中,在附加材料沉积之前平坦化硬掩模层(平坦化硬掩模材料的浮雕图案)是有利的。可以沉积(例如,通过旋涂沉积)任何数量的不同材料,以通过填充由硬掩模材料141限定的开口来平坦化基板。换句话说,使用填充材料来平坦化硬掩模材料的浮雕图案。注意,在图2A中,填充材料145填充由硬掩模材料141限定的开口。图1A是穿过图2A的中心部分的截面侧视图。相应的图1B和图2B示出了图案化硬掩模层140的不同图案/配置,其中,硬掩模材料141是限定开口的台面,即,台面周围的区域是开口。如下文所述,附图中示出了两种类型的浮雕图案,以示出由材料的不同布置产生的不同结果的图案。
在一些实施方式中,图案化硬掩模层140可以包括具有被分别图案化的层的多个单独的硬掩模层。例如,可以在硬掩模层形成期间执行一些光刻蚀刻操作。因此,硬掩模层自身可以包括多个硬掩模图案或膜,或者可以通过分解图案形成技术而被创建。
在图案化硬掩模层140上方形成有多线层。多线层可以直接形成在图案化硬掩模层上,或者可以形成在任何中间层或界面膜或平坦化层上,例如,形成在抗反射涂层(ARC)上。多线层包括具有两种或更多种不同材料的交替线图案的区域。在一些实施方式中,交替线基本上可以覆盖基板的整个表面,但在其他替选实施方式中,仅特定区具有交替线图案。每条线具有水平厚度、垂直高度并且延伸跨越图案化硬掩模层。注意,交替线可以包括直线、曲线、轨道路径等。交替线的另一示例是一组同心圆,其中每个环是曲线。交替线图案的每条线在多线层的顶表面上未被覆盖并且垂直延伸至多线层的底表面,从而使图案化硬掩模未被覆盖。换句话说,特定材料的每条线可以被各向异性地蚀刻至多线层的底表面,因为与垂直堆叠的材料相反,材料线水平地交替穿过基板表面。两种或更多种不同材料中的至少两种因相对于彼此具有不同的蚀刻阻性而在化学上彼此不同。
如本文所用的,彼此具有不同的蚀刻阻性意味着存在至少一种蚀刻剂(或蚀刻剂组合),其相比于其他材料以更高的速率蚀刻给定的一种材料。注意,可以存在以相同速率蚀刻两种或更多种给定材料的特定蚀刻剂,但是存在至少一种蚀刻剂,其相对于其他材料更快地蚀刻所包含的材料。相对于另一种材料蚀刻一种材料可以包括蚀刻一种材料而基本上不蚀刻另一种材料,或者相比于另一材料以基本上更大的速率(例如,具有3:1、4:1、10:1等的蚀刻速率比)来蚀刻一种材料。对于具有不同的蚀刻阻性的两种材料,这通常意味着两种材料例如因包含的特定原子元素或原子元素的排列而在化学上彼此不同。除了两种材料中的一种包含掺杂剂之外,很大程度上相同的两种材料仍然可以具有不同的蚀刻阻性。此外,具有相同原子元素但具有不同分子或晶体结构的材料也可提供蚀刻阻性差异。
图3A至3E、图4A和4B示出了形成特定多线层的示例结果。例如,图3A示出了其上形成有三条材料线的基板区段的侧截面。不同的材料被标记为A、B和C。注意,括号151示出交替线的特定图案区段。该图案遵循A-B-C-B的顺序,然后进行重复。因此,该图案可以以A-B-C-B-A-B-C-B-A-B-C-B-A等的顺序继续。注意,在该特定的多线层中,材料A可以通过在材料A的两侧上具有材料B的线而被隔离与材料C接触。在其他实施方式中,给定材料的半间距可以变化,使得材料C可以在一些区中不存在或在其他区中较大。图4A示出了该基板区段的顶视图。注意,从顶视图看,图案化硬掩模层140被覆盖,但是来自多线层150的各个不同材料被暴露或可访问(未被覆盖)。图3B和4B类似于图3A和4A,但具有图案化硬掩模层140的不同配置。图3C具有对于多线层150相同的图案,但是示出了具有带有一些覆盖层的平坦化填充物的图案化硬掩模层140。图3D示出具有交替线的不同图案的多线层150,其中,如括号152所示,仅存在彼此交替的两种材料(A和B)。图3E示出具有含四种材料的交替线的不同图案的多线层150。括号153标记该示例图案的可以重复的区段。例如,重复线的交替图案可以具有A-B-C-D-C-B-A-B-C-D-C-B-A的顺序,其可以按原样继续,或者具有一些具有间距变化的区域。使用具有不同材料的两条或更多条线的交替线图案的多线层中的任何一个,如将后续描述的,下面的硬掩模层可以在图案转移期间实质上被修改(添加到硬掩模材料或从硬掩模材料减去作为聚合蚀刻掩模)。
在形成多线层之后,可以选择性地移除两种或更多种不同材料中的至少一种,从而导致图案化硬掩模层的一部分未被覆盖。可以通过各种材料移除过程(例如,湿法蚀刻、干法(等离子体)蚀刻、灰化等)中的任何一种来执行选择性移除。图5A示出了这种选择性移除的示例。在图5A中,材料B已经例如通过定向蚀刻被移除。材料C和A保持为图案化硬掩模层140的一部分。在图6A中,从顶视图看,图案化硬掩模层的一部分未被覆盖。在材料B被移除的情况下,图6A将硬掩模材料141和填充材料145示出为可见的或未被覆盖。注意,在图6A中,图案化硬掩模层中的开口(其中仅存在填充材料)通过材料A和C的线而变窄或被限制,从而当多线层150与图案化硬掩模层140组合以形成组合蚀刻掩膜时,留下两个相对较小的开口。
图5B和图6B示出了不同的示例。在图5B中,材料A和B已经例如通过定向蚀刻被移除。在一些实施方式中,材料A和B可以例如通过使用不同的蚀刻化学剂来一个接一个地被移除。在其他实施方式中,材料A和B可以同时被移除,而留下材料A的线。本文中的材料线可以与被配置成以相同速率蚀刻两种材料的蚀刻剂(工艺气体混合物)同时被移除。在一些实施方式中,被移除的两种材料可以具有相同的化学组成以便于同时移除。注意,在图5B和图6B中,在仅保留材料C的情况下,材料C添加到硬掩模材料141中,并且该组合图案在该特定的基板区段示例中基本上形成具有“H”形状的蚀刻掩模。可以理解,存在用于添加或移除材料的多种不同选项,以形成具有下面的图案化硬掩模层和外覆材料线的组合蚀刻掩模。
例如,在其他实施方式中,该两种或更多种不同材料包括三种或更多种不同材料。然后,选择性地移除两种或更多种不同材料中的至少一种可以包括:选择性地移除该三种或更多种不同材料中的两种,从而导致图案化硬掩模层的对应部分未被覆盖。在另一实施方式中,两种或更多种不同的材料包括四种或更多种不同的材料。然后,选择性地移除两种或更多种不同材料中的至少一种包括:选择性地移除四种或更多种不同材料中的两种,从而导致图案化硬掩模层的对应部分未被覆盖。
在一些实施方式中,两种或更多种不同材料的交替线图案包括A-B-A-B的重复序列,其中,材料A和材料B具有相对于彼此不同的蚀刻阻性。在其他实施方式中,两种或更多种不同材料的交替线图案包括A-B-C-B-A-B-C-B的重复序列,其中,材料A和材料B具有相对于彼此不同的蚀刻阻性。例如,材料C可以具有相对于材料A和材料B不同的蚀刻阻性。在另一实施方式中,两种或更多种不同材料的交替线图案包括A-B-C-D-C-B-A-B-C-D-C-B的重复序列,其中,材料A、B、C和D中的至少两种具有相对于彼此不同的蚀刻阻性。
可以使用各种不同的制造技术来形成多线层。例如,可以提供具有位于硬掩模层上的芯轴的基板,其中,芯轴由第一材料构成。然后,在芯轴的暴露侧壁上形成第一侧壁间隔物。第一侧壁间隔物由第二材料构成。在第一侧壁间隔物的暴露侧壁上形成第二侧壁间隔物。第二侧壁间隔物由第三材料构成。然后,形成填充结构,其填充在第二侧壁间隔物的彼此面对的暴露侧壁之间限定的开放空间。填充结构由第四材料构成。芯轴、第一侧壁间隔物、第二侧壁间隔物和填充结构的顶表面全部未被覆盖(暴露)。第一材料、第二材料、第三材料和第四材料中的至少两种材料在化学上彼此不同。
在另一实施方式中,可以提供具有位于硬掩模层上的芯轴的基板,其中,芯轴由第一材料构成。然后,在芯轴的暴露侧壁上形成第一侧壁间隔物。第一侧壁间隔物由第二材料构成。然后,形成填充结构,填充结构填充在第一侧壁间隔物的彼此面对的暴露侧壁之间限定的开放空间。填充结构由第四材料构成。芯轴、第一侧壁间隔物和填充结构的顶表面全部未被覆盖(暴露)。第一材料、第二材料和第四材料中的至少两种材料在化学上彼此不同。
在另一实施方式中,可以提供具有位于硬掩模层上的芯轴的基板,其中,芯轴由第一材料构成。然后,形成填充结构,填充结构填充在芯轴的暴露侧壁之间限定的开放空间。填充结构由第四材料构成。芯轴和填充结构的顶表面全部未被覆盖(暴露)。第一材料和第四材料中的至少两种材料在化学上彼此不同。用于形成两条或三条交替材料线的替选方法是:执行嵌段共聚物(block copolymers)的定向自组装操作,以形成不同材料的交替线。可以使用许多其他技术来形成多线层的全部或一部分,包括:极紫外微影、直写印刷图案、自对准四方图案化、自对准双重图案化等。
现在参照图7A、图8A、图7B和图8B,本文的技术可以包括将组合图案160转移至下层135中。组合图案160由硬掩模材料和多线层的其余材料限定。在一些实施方式中,填充材料可以具有与多线层中的其他材料相比不同的蚀刻阻性,并且因此可以提供用于控制图案转移的另一蚀刻选择性选项。在该示例中,未被覆盖的填充材料被蚀刻掉,并且每个组合图案被转移至下层135中。在一些实施方式中,下层可以是在转移组合图案期间接收组合图案的记忆层。该记忆层可以由相对于多线层中的材料具有不同蚀刻阻性的材料构成。利用这样的配置,可以将给定的组合图案转移至记忆层中,然后可以移除多线层中的当前存在的线,并且可以再次执行组合图案转移。
图9A、图10A、图9B和图10B示出了在组合图案转移至下层135中之后并且已经移除图案化硬掩模层和多线层之后的示例图案化基板区段。如同之前的附图,图9A是对应于顶视图10A的截面侧视图,而图9B是对应于顶视图10B的截面侧视图。
在其他实施方式中,将组合图案转移至下层中可以包括:切割下层中的一个或更多个埋入结构。下层可以具有埋入的鳍片结构或可以利用组合图案转移被切割或添加的其他特征件。如可以理解的,两条或更多条线中的给定材料线的间距可以小于给定光刻系统的光学分辨率。这可以实现,因为芯轴可以通过双重或多重图案化减少技术来形成,然后可以通过原子层沉积或其他高度可控的沉积技术来沉积附加材料。以这种方式形成的材料线可以具有小于16纳米的半间距间隔。
图11至17提供了用于形成特定多线层的一个示例技术的更多细节。在这些附图中,形成四种不同材料的多线层。在图11中,提供具有位于图案化硬掩模层140上的芯轴111的基板,图案化硬掩模层140又位于下层135上。芯轴111由第一材料构成。基板可以包括硅晶片。取决于给定制造流程内的给定基板的制造步骤,可以包括一个或更多个额外的下层和/或埋入结构。存在可以用来构造芯轴的许多不同的材料。材料可以包括各种氮化物、氧化物、有机物、金属以及其他常规可用材料。芯轴111可以使用常规的图案化技术形成。例如,芯轴111可以是自对准双重图案化或自对准四重图案化技术的结果,因此可以具有亚分辨率半间距。
如图13所示,在芯轴111的暴露侧壁上形成第一侧壁间隔物112。第一侧壁间隔物112由第二材料构成。注意,图13示出了形成在芯轴111的垂直侧壁上的间隔物。形成第一侧壁间隔物112可以包括:在基板上共形地沉积第二材料。图12示出了已沉积在基板105上的第一共形膜122。这种间隔物的形成通常是已知的。例如,可以选择诸如原子层沉积(ALD)的高度共形沉积技术来沉积间隔物材料,其大致均匀地覆盖芯轴111和下层135。然后,可以执行间隔物开口蚀刻以完成侧壁间隔物的形成。这种间隔物开口蚀刻通常是定向蚀刻,其从芯轴111的顶表面并从下层135的沉积在芯轴111的侧壁上的第二材料之间(除了芯轴侧壁上的材料覆盖下层135的地方)移除第二材料。
如图15所示,在第一侧壁间隔物112的暴露侧壁上形成第二侧壁间隔物113。第二侧壁间隔物113由第三材料构成。注意,图15示出了形成在第一侧壁间隔物112的垂直侧壁上的间隔物。形成第二侧壁间隔物113可以包括:在基板上共形地沉积第三材料。图14示出了已经沉积在基板105上的第二共形膜123。这种间隔物的形成通常是已知的。例如,可以选择诸如原子层沉积(ALD)的高度共形沉积技术来沉积间隔物材料,其大致均匀地覆盖基板上的现有结构,该结构可以包括芯轴111、第一侧壁间隔物112和图案化硬掩模层140。然后,可以执行间隔物开口蚀刻以完成侧壁间隔物的形成。这种间隔物开口蚀刻通常是定向蚀刻,其从芯轴111、第一侧壁间隔物112的顶表面以及从图案化硬掩模层140的沉积在第一侧壁间隔物112的侧壁上的第三材料之间(除了结构的垂直侧壁上的材料覆盖图案化硬掩模层140的地方)移除第三材料。在形成第二侧壁间隔物之前,第一侧壁间隔物112的至少一部分限定彼此之间的开放空间。在一些位置中,芯轴半间距可以缩短,使得形成的第一侧壁间隔物完全填充所选择的芯轴对之间的空间,并且因此防止在这样的位置形成第二侧壁间隔物。换句话说,芯轴的变化间距可以造成来自第一侧壁间隔物或第二侧壁间隔物的一些合并的间隔物。这种制造技术可以有利于(例如)形成集成电路的电源导轨。
现在参照图17,然后在基板105上形成填充结构114,填充结构114填充在第二侧壁间隔物113的彼此面对(在形成填充结构114之前)的暴露侧壁之间限定的开放空间。填充结构114由第四材料构成。填充结构114形成为使得芯轴111、第一侧壁间隔物112、第二侧壁间隔物113和填充结构114的顶表面全部未被覆盖。在形成期间的材料选择使得第一材料、第二材料、第三材料和第四材料在化学上彼此不同。形成填充结构114可以包括:在基板上沉积第四材料的覆盖层材料124。图16示出了沉积在基板105上的覆盖层材料124,其可以完全覆盖现有结构。可以使用用于沉积覆盖层材料124的各种沉积技术,包括旋涂沉积。在沉积之后,覆盖层材料124可以被回蚀或以其他方式被拉下,直到第四材料凹陷到第二侧壁间隔物113的顶表面下方为止。第四材料也可以凹陷到第一侧壁间隔物112和芯轴111的顶表面下方。
其他实施方式可以不包括填充结构,而是具有沟槽(未填充线)用作多线层的一条或更多条线。例如,如上所述形成图案化硬掩模层。在图案化硬掩模层上方形成多线层。多线层包括具有两种或更多种不同材料的交替线图案的区。在该区中,每条线具有水平厚度、垂直高度并且延伸跨越图案化硬掩模层,并且交替线图案的每条线在多线层的顶表面上未被覆盖并且垂直延伸至多线层的底表面。两种或更多种不同材料中的至少两种通过具有相对于彼此不同的蚀刻阻性而在化学上彼此不同。多线层还将沟槽限定为两种或更多种不同材料的交替线图案的一部分。因此,限定的沟槽平行于材料线延伸,并未覆盖图案化硬掩模层的一部分。
这种多线层的一个示例在图15中被示出为准备进行图案转移的多线层。因此,在该特定示例实施方式中,省略了沉积覆盖层材料和拉下覆盖层材料。这在某些应用中可以是有益的,因为某些填充材料可以比其他填充材料更难以填充沟槽并下拉。给定的设计可以说明存在保留在多线层中的沟槽的图案并且将这些开口用作第一图案转移位置。因此,可以将组合图案转移至下层中。然后,通过硬掩模材料和覆盖图案化硬掩模层的多线层材料限定组合图案。因此,在一条线没有材料的情况下,可以执行初始图案转移,而无需首先必须选择性地移除这些线中之一。另一示例可以在图3C中看到。图3C中的图案是A-B-C-B-A-B-C-B,然后重复。在该多线层中,可以省略形成材料C,并且因此在指示材料C的地方相反会是沟槽。可以通过以下操作来创建该配置:将材料A形成为芯轴,共形地沉积材料B,然后对材料B执行间隔物开口蚀刻,以在材料A上产生侧壁间隔物,并且从图案化硬掩模层移除材料B。
因此,在图案化硬掩模层140上形成多线层150。可以选择性地移除来自多线层150的任何线或线的组合,然后可以将其余的线和图案化硬掩模层140的组合图案转移至下层135中。
可以理解的是,可以创建可选材料和材料组合的矩阵,以在期望位置和低于常规光刻系统的分辨率能力的长度下产生特征件。注意,蚀刻特征件自身可以转移至记忆层和/或目标层中,也可以用于使图案反转。因此,可以选取两种、三种、四种、五种或更多种不同的材料用于选择性蚀刻。可以使用下面的图案化硬掩模和不同材料的不同蚀刻选择性来在基板上的各个位置处选择自对准。换句话说,对于已知尺寸的不同材料,设计者可以选择在哪里执行蚀刻并且使该蚀刻在亚分辨率尺寸下自对准。例如,如果来自光致抗蚀剂材料的给定接触图案相对较大并且包含多种材料,则触点将仅在该特定接触图案开口内的材料中的一种处被蚀刻。
因此,本文的技术可以用于提供基座稳定化(pedestalized)的颜色方案,即具有不同蚀刻选择性的材料。此外,取决于设计兴趣,可以将交替的材料线的图案制造成具有不同的间距。常规上,在间距上进行切割非常困难。常规的光刻系统可以进行大约42纳米的切割。然而,利用本文中的技术,可以将触点根据意愿放置在给定基板上的任何地方。该图案化技术也使得能够在不同颜色之间进行间距分割。在一些区域中,材料之间可以存在完整的半间距,而在其他区域(例如,芯轴之间)中存在相对大量的自对准。此外,通过选择两种或更多种可用材料(其中材料中的两种彼此相邻),可以执行偏心距或混合尺寸蚀刻。因此,可以使用本文中的技术进行各种间距倍增作为切口或块。
常规的图案化技术涉及在给定基板的顶部上形成硬掩模。这种形成需要首先平坦化基板,这可以涉及填充材料沉积。这种填充材料在给定的下面的特征件上方可以具有明显不同的高度。例如,某些位置的填充材料可以是其他位置的填充材料的高度的两倍、三倍、四倍或更多。由于地形复杂,自行创建合适的平坦化填充具有挑战性。另外,蚀刻穿过这种不同高度的填充材料(在顶部具有硬掩模)产生了巨大的蚀刻挑战:需要非常难以满足的蚀刻阻性比,如果可能的话。然而,本文中的技术首先提供了相对较薄、不明显的块掩模或切口掩模,然后可以使用形成在顶部上的多材料图案来选择性地访问块掩模或切口掩模的一部分。
通过形成的这样的结构或图案,许多选项可以用于图案转移。例如,一种选项是从转移中添加或减去给定的硬掩模图案。作为非限制性示例,添加块可以产生“H”形状,因为块被添加到两条线。减去块可以提供给定块掩模的自对准切割。可以将任何明场(clearfiled)或暗场硬掩模添加到多个外覆材料中的任何一个中,或从多个外覆材料中的任何一个中减去任何明场或暗场硬掩模(在选择性蚀刻之后),以形成组合蚀刻掩模。换句话说,可以形成任何二维硬掩模图案或层,然后可以在硬掩模层的顶部上形成任何二维多材料层。尽管硬掩模层最初可以通过光刻图案化形成(配准),并且即使多材料层也可以最初以光刻方式配准,但是这两层的交叉点提供了亚分辨率图案化,因为两层的组合以及选择性蚀刻多种未被覆盖的材料中的一种或更多种的能力增强了光刻配准以提供许多精确的蚀刻转移操作和选项,包括自对准栅极和自对准块蚀刻。
在前面的描述中,已经阐述了具体细节,例如,处理系统的特定几何形状以及其中使用的各种部件和过程的描述。然而,应该理解,本文中的技术可以在偏离这些具体细节的其他实施方式中实施,并且这些细节是出于说明而非限制的目的。已经参照附图描述了本文公开的实施方式。类似地,出于说明的目的,已经阐述了具体的数字、材料和配置,以提供透彻的理解。然而,可以在没有这些具体细节的情况下实践实施方式。具有基本相同的功能构造的部件由相同的附图标记指示,并且因此可以省略任何冗余的描述。
已经将各种技术描述为多个分立操作,以帮助理解各种实施方式。描述顺序不应被解释为暗示这些操作必须根据该顺序。事实上,这些操作不需要按照演示的顺序进行。所描述的操作可以以与所述实施方式不同的顺序来执行。在附加实施方式中可以执行各种附加操作和/或可以省略所描述的操作。
如本文中所用的“基板”或“目标基板”一般指根据本发明处理的对象。基板可以包括装置(特别是半导体或其他电子装置)的任何材料部分或结构,并且可以例如是基底基板结构(例如,半导体晶片、光罩)或者位于基底基板结构上的层或覆盖基底基板结构的层(例如,薄膜)。因此,基板不限于任何特定的基底结构、下层或外覆层、图案化或未图案化,而是相反的,预期包括任何这样的层或基底结构以及层和/或基底结构的任何组合。说明书可以参考特定类型的基板,但这仅用于说明目的。
本领域技术人员还将理解,可以对上述技术的操作进行许多变化,同时仍然实现本发明的相同目标。这样的变化旨在被本公开内容的范围所覆盖。如此,本发明的实施方式的前述描述不旨在进行限制。相反,在下面的权利要求中呈现对本发明的实施方式的任何限制。

Claims (20)

1.一种图案化基板的方法,所述方法包括:
在基板上形成图案化硬掩模层,所述图案化硬掩模层包括遮蔽下层的一部分的硬掩模材料,所述图案化硬掩模层包括填充所述图案化硬掩模层的其余部分的填充材料,所述填充材料相对于所述硬掩模材料具有不同的蚀刻阻性;
在所述图案化硬掩模层上方形成多线层,所述多线层包括具有两种或更多种不同材料的交替线图案的区域,其中,每条线具有水平厚度、垂直高度并且跨所述图案化硬掩模层延伸,其中,所述交替线图案的每条线在所述多线层的顶表面上未被覆盖并且垂直延伸至所述多线层的底表面,其中,所述两种或更多种不同材料中的至少两种通过相对于彼此具有不同的蚀刻阻性而在化学上彼此不同;以及
选择性地移除所述两种或更多种不同材料中的至少一种,从而导致所述图案化硬掩模层的一部分未被覆盖。
2.根据权利要求1所述的方法,其中,所述两种或更多种不同材料包括三种或更多种不同材料,其中,选择性地移除所述两种或更多种不同材料中的至少一种包括:选择性地移除所述三种或更多种不同材料中的两种,从而导致所述图案化硬掩模层的对应部分未被覆盖。
3.根据权利要求1所述的方法,其中,所述两种或更多种不同材料包括四种或更多种不同材料,其中,选择性地移除所述两种或更多种不同材料中的至少一种包括:选择性地移除所述四种或更多种不同材料中的两种,从而导致所述图案化硬掩模层的对应部分未被覆盖。
4.根据权利要求1所述的方法,其中,所述两种或更多种不同材料的交替线图案包括A-B-A-B的重复序列,其中,材料A和材料B相对于彼此具有不同的蚀刻阻性。
5.根据权利要求1所述的方法,其中,所述两种或更多种不同材料的交替线图案包括A-B-C-B-A-B-C-B的重复序列,其中,材料A和材料B相对于彼此具有不同的蚀刻阻性。
6.根据权利要求5所述的方法,其中,材料C相对于材料A和材料B具有不同的蚀刻阻性。
7.根据权利要求1所述的方法,其中,所述两种或更多种不同材料的交替线图案包括A-B-C-D-C-B-A-B-C-D-C-B的重复序列,其中,材料A、材料B、材料C和材料D中的至少两种相对于彼此具有不同的蚀刻阻性。
8.根据权利要求1所述的方法,其中,形成所述图案化硬掩模包括:形成硬掩模材料的浮雕图案,并且使用所述填充材料平坦化硬掩模层。
9.根据权利要求1所述的方法,其中,所述硬掩模材料包括金属。
10.根据权利要求1所述的方法,其中,形成所述多线层包括:
提供具有位于硬掩模层上的芯轴的所述基板,所述芯轴由第一材料构成;
在所述芯轴的暴露侧壁上形成第一侧壁间隔物,所述第一侧壁间隔物由第二材料构成;
在所述第一侧壁间隔物的暴露侧壁上形成第二侧壁间隔物,所述第二侧壁间隔物由第三材料构成;以及
形成填充结构,所述填充结构填充在所述第二侧壁间隔物的彼此面对的暴露侧壁之间限定的开放空间,所述填充结构由第四材料构成,其中,所述芯轴、所述第一侧壁间隔物、所述第二侧壁间隔物和所述填充结构的顶表面全部未被覆盖,并且其中,所述第一材料、所述第二材料、所述第三材料和所述第四材料中的至少两种材料在化学上彼此不同。
11.根据权利要求1所述的方法,其中,形成所述多线层包括:
提供具有位于硬掩模层上的芯轴的所述基板,所述芯轴由第一材料构成;
在所述芯轴的暴露侧壁上形成第一侧壁间隔物,所述第一侧壁间隔物由第二材料构成;以及
形成填充结构,所述填充结构填充在所述第一侧壁间隔物的彼此面对的暴露侧壁之间限定的开放空间,所述填充结构由第四材料构成,其中,所述芯轴、所述第一侧壁间隔物和所述填充结构的顶表面全部未被覆盖,并且其中,所述第一材料、所述第二材料和所述第四材料中的至少两种材料在化学上彼此不同。
12.根据权利要求1所述的方法,其中,形成所述多线层包括:
提供具有位于硬掩模层上的芯轴的所述基板,所述芯轴由第一材料构成;以及
形成填充结构,所述填充结构填充在所述芯轴的暴露侧壁之间限定的开放空间,所述填充结构由第四材料构成,其中,所述芯轴和所述填充结构的顶表面全部未被覆盖,并且其中,所述第一材料和所述第四材料在化学上彼此不同。
13.根据权利要求1所述的方法,还包括:将组合图案转移至所述下层中,所述组合图案由硬掩模材料和所述多线层的其余材料限定。
14.根据权利要求13所述的方法,其中,所述下层是在转移所述组合图案期间接收所述组合图案的记忆层。
15.根据权利要求14所述的方法,其中,所述记忆层由相对于所述多线层中的材料具有不同蚀刻阻性的材料构成。
16.根据权利要求13所述的方法,其中,将所述组合图案转移至所述下层中包括:切割所述下层内的一个或更多个埋入结构。
17.根据权利要求1所述的方法,其中,在两条或更多条线中的给定材料线的间距小于给定光刻系统的光学分辨率。
18.根据权利要求1所述的方法,其中,形成所述多线层包括:执行嵌段共聚物的定向自组装操作,以形成不同材料的交替线。
19.根据权利要求1所述的方法,其中,相应材料的线具有小于16纳米的半间距间隔。
20.一种图案化基板的方法,所述方法包括:
在基板上形成图案化硬掩模层,所述图案化硬掩模层包括遮蔽下层的一部分的硬掩模材料,所述图案化硬掩模层包括填充所述图案化硬掩模层的其余部分的填充材料,所述填充材料相对于所述硬掩模材料具有不同的蚀刻阻性;
在所述图案化硬掩模层上方形成多线层,所述多线层包括具有两种或更多种不同材料的交替线图案的区域,其中,每条线具有水平厚度、垂直高度并且跨所述图案化硬掩模层延伸,其中,所述交替线图案的每条线在所述多线层的顶表面上未被覆盖并且垂直延伸至所述多线层的底表面,其中,所述两种或更多种不同材料中的至少两种通过相对于彼此具有不同的蚀刻阻性而在化学上彼此不同,所述多线层还限定沟槽作为所述两种或更多种不同材料的交替线图案的一部分,其中,限定的沟槽平行于材料线延伸并且使所述图案化硬掩模层的一部分未被覆盖;以及
将组合图案转移至所述下层中,所述组合图案由硬掩模材料和覆盖所述图案化硬掩模层的多线层的材料限定。
CN201680072120.XA 2015-11-20 2016-09-21 形成用于亚分辨率基板图案化的蚀刻掩模的方法 Active CN108369899B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562258119P 2015-11-20 2015-11-20
US62/258,119 2015-11-20
PCT/US2016/052879 WO2017087066A1 (en) 2015-11-20 2016-09-21 Methods of forming etch masks for sub-resolution substrate patterning

Publications (2)

Publication Number Publication Date
CN108369899A true CN108369899A (zh) 2018-08-03
CN108369899B CN108369899B (zh) 2023-11-17

Family

ID=58718071

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680072120.XA Active CN108369899B (zh) 2015-11-20 2016-09-21 形成用于亚分辨率基板图案化的蚀刻掩模的方法

Country Status (5)

Country Link
US (1) US10103032B2 (zh)
KR (1) KR102603019B1 (zh)
CN (1) CN108369899B (zh)
TW (1) TWI625764B (zh)
WO (1) WO2017087066A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113078048A (zh) * 2020-01-06 2021-07-06 中芯国际集成电路制造(北京)有限公司 掩膜版图形、半导体结构及其形成方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US9601693B1 (en) 2015-09-24 2017-03-21 Lam Research Corporation Method for encapsulating a chalcogenide material
US9991156B2 (en) * 2016-06-03 2018-06-05 International Business Machines Corporation Self-aligned quadruple patterning (SAQP) for routing layouts including multi-track jogs
US10629435B2 (en) 2016-07-29 2020-04-21 Lam Research Corporation Doped ALD films for semiconductor patterning applications
US10074543B2 (en) * 2016-08-31 2018-09-11 Lam Research Corporation High dry etch rate materials for semiconductor patterning applications
US10454029B2 (en) 2016-11-11 2019-10-22 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US10832908B2 (en) 2016-11-11 2020-11-10 Lam Research Corporation Self-aligned multi-patterning process flow with ALD gapfill spacer mask
US10134579B2 (en) 2016-11-14 2018-11-20 Lam Research Corporation Method for high modulus ALD SiO2 spacer
US20180323061A1 (en) * 2017-05-03 2018-11-08 Tokyo Electron Limited Self-Aligned Triple Patterning Process Utilizing Organic Spacers
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
WO2019169335A1 (en) 2018-03-02 2019-09-06 Lam Research Corporation Selective deposition using hydrolysis
WO2019195422A1 (en) * 2018-04-03 2019-10-10 Tokyo Electron Limited Subtractive interconnect formation using a fully self-aligned scheme
EP3660890B1 (en) * 2018-11-27 2021-08-11 IMEC vzw A method for forming an interconnection structure
US10867854B2 (en) * 2019-01-08 2020-12-15 Tokyo Electron Limited Double plug method for tone inversion patterning
CN112908836B (zh) * 2019-12-04 2023-07-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11776808B2 (en) * 2020-03-17 2023-10-03 Tokyo Electron Limited Planarization of spin-on films
CN111882530B (zh) * 2020-07-15 2024-05-14 苏州佳智彩光电科技有限公司 一种亚像素定位图生成方法、定位方法及装置
KR20220110379A (ko) 2021-01-29 2022-08-08 삼성전자주식회사 반도체 소자 및 그 제조 방법

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040132292A1 (en) * 2002-07-31 2004-07-08 Stmicroelectronics S.R.L. Method for manufacturing semiconductor integrated circuit structures
US20070049035A1 (en) * 2005-08-31 2007-03-01 Tran Luan C Method of forming pitch multipled contacts
EP1772773A1 (en) * 2005-10-06 2007-04-11 STMicroelectronics S.r.l. Method for realizing a multispacer structure, use of said structure as a mould and method for producing circuital architectures using said mould
US20070099431A1 (en) * 2005-11-01 2007-05-03 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
US20090186485A1 (en) * 2008-01-23 2009-07-23 Lam Chung H Sub-lithographic printing method
CN101512726A (zh) * 2006-09-14 2009-08-19 美光科技公司 高效的间距倍增工艺
JP2010080625A (ja) * 2008-09-25 2010-04-08 Toshiba Corp マスクパターンの形成方法および半導体装置の製造方法
CN101728332A (zh) * 2008-10-22 2010-06-09 三星电子株式会社 在集成电路器件中形成精细图案的方法
US20100187658A1 (en) * 2007-03-21 2010-07-29 Haiqing Wei Multi-material hard mask or prepatterned layer for use with multi-patterning photolithography
US20110244674A1 (en) * 2010-03-30 2011-10-06 Farrell Good Method Of Forming A Plurality Of Spaced Features
US20120208361A1 (en) * 2011-02-14 2012-08-16 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device
WO2012115043A1 (ja) * 2011-02-22 2012-08-30 東京エレクトロン株式会社 パターン形成方法及び半導体装置の製造方法
US20130273330A1 (en) * 2012-04-16 2013-10-17 Brewer Science Inc. Silicon hardmask layer for directed self-assembly
US20140091476A1 (en) * 2012-09-28 2014-04-03 Paul A. Nyhus Directed self assembly of block copolymers to form vias aligned with interconnects
US20140116980A1 (en) * 2011-07-18 2014-05-01 Asml Netherlands B.V. Method for providing a template for a self-assemblable polymer for use in device lithography

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5667940A (en) * 1994-05-11 1997-09-16 United Microelectronics Corporation Process for creating high density integrated circuits utilizing double coating photoresist mask
JP2000056469A (ja) 1998-08-06 2000-02-25 Tdk Corp レジストパターンの形成方法
US7560390B2 (en) * 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7767099B2 (en) 2007-01-26 2010-08-03 International Business Machines Corporaiton Sub-lithographic interconnect patterning using self-assembling polymers
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7994495B2 (en) * 2008-01-16 2011-08-09 Xerox Corporation Organic thin film transistors
US8871596B2 (en) * 2012-07-23 2014-10-28 International Business Machines Corporation Method of multiple patterning to form semiconductor devices
KR20140016663A (ko) 2012-07-30 2014-02-10 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
US9034197B2 (en) * 2012-09-13 2015-05-19 HGST Netherlands B.V. Method for separately processing regions on a patterned medium
US9159558B2 (en) * 2013-03-15 2015-10-13 International Business Machines Corporation Methods of reducing defects in directed self-assembled structures
KR101860249B1 (ko) 2014-02-23 2018-05-21 도쿄엘렉트론가부시키가이샤 다수의 패터닝된 층을 교차시켜 패턴 밀도를 증가시키는 방법
US9184054B1 (en) * 2014-04-25 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040132292A1 (en) * 2002-07-31 2004-07-08 Stmicroelectronics S.R.L. Method for manufacturing semiconductor integrated circuit structures
US20070049035A1 (en) * 2005-08-31 2007-03-01 Tran Luan C Method of forming pitch multipled contacts
EP1772773A1 (en) * 2005-10-06 2007-04-11 STMicroelectronics S.r.l. Method for realizing a multispacer structure, use of said structure as a mould and method for producing circuital architectures using said mould
US20070099431A1 (en) * 2005-11-01 2007-05-03 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
CN101512726A (zh) * 2006-09-14 2009-08-19 美光科技公司 高效的间距倍增工艺
US20100187658A1 (en) * 2007-03-21 2010-07-29 Haiqing Wei Multi-material hard mask or prepatterned layer for use with multi-patterning photolithography
US20090186485A1 (en) * 2008-01-23 2009-07-23 Lam Chung H Sub-lithographic printing method
JP2010080625A (ja) * 2008-09-25 2010-04-08 Toshiba Corp マスクパターンの形成方法および半導体装置の製造方法
CN101728332A (zh) * 2008-10-22 2010-06-09 三星电子株式会社 在集成电路器件中形成精细图案的方法
US20110244674A1 (en) * 2010-03-30 2011-10-06 Farrell Good Method Of Forming A Plurality Of Spaced Features
US20120208361A1 (en) * 2011-02-14 2012-08-16 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device
WO2012115043A1 (ja) * 2011-02-22 2012-08-30 東京エレクトロン株式会社 パターン形成方法及び半導体装置の製造方法
US20140080307A1 (en) * 2011-02-22 2014-03-20 Tokyo Electron Limited Pattern-forming method and method for manufacturing semiconductor device
US20140116980A1 (en) * 2011-07-18 2014-05-01 Asml Netherlands B.V. Method for providing a template for a self-assemblable polymer for use in device lithography
US20130273330A1 (en) * 2012-04-16 2013-10-17 Brewer Science Inc. Silicon hardmask layer for directed self-assembly
US20140091476A1 (en) * 2012-09-28 2014-04-03 Paul A. Nyhus Directed self assembly of block copolymers to form vias aligned with interconnects

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113078048A (zh) * 2020-01-06 2021-07-06 中芯国际集成电路制造(北京)有限公司 掩膜版图形、半导体结构及其形成方法

Also Published As

Publication number Publication date
KR102603019B1 (ko) 2023-11-15
US10103032B2 (en) 2018-10-16
TWI625764B (zh) 2018-06-01
CN108369899B (zh) 2023-11-17
US20170148637A1 (en) 2017-05-25
KR20180072828A (ko) 2018-06-29
WO2017087066A1 (en) 2017-05-26
TW201721716A (zh) 2017-06-16

Similar Documents

Publication Publication Date Title
CN108369899A (zh) 形成用于亚分辨率基板图案化的蚀刻掩模的方法
TWI622861B (zh) 次解析度基板圖案化所用之蝕刻遮罩的形成方法
KR101860251B1 (ko) 평탄화를 위해 기판을 패터닝하는 방법
JP7009681B2 (ja) 複数の材料を有する層を用いて基板をパターン化する方法
JP2018531506A6 (ja) サブ解像度基板パターニングのためのエッチングマスクを形成する方法
CN109155238A (zh) 使用具有多种材料的层对基底进行图案化的方法
US20190027481A1 (en) Method and system for forming memory fin patterns
CN104733322B (zh) 用于制造多栅器件的鳍的方法和用于制造鳍的芯结构
CN109564875A (zh) 基底的基于蚀刻的平坦化方法
CN109075124A (zh) 使用具有多种材料的层对基底进行图案化的方法
US20210327706A1 (en) Semiconductor device
CN109983564B (zh) 亚分辨率衬底图案化的方法
TWI817027B (zh) 旋塗且藉cvd法沉積之有機膜的平坦化方法
KR100953053B1 (ko) 반도체 소자의 미세 패턴 형성 방법
JP2014187257A (ja) ナノインプリントモールドの製造方法

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant