CN113506772B - 电容阵列的形成方法及半导体结构 - Google Patents

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Abstract

本发明提出一种电容阵列的形成方法及半导体结构，电容阵列的形成方法包括：提供衬底，其包括阵列区和非阵列区，衬底内形成有基底层和介电层，基底层与介电层之间形成有第一阻挡层；在介电层表面形成分别对应于阵列区和非阵列区的第一阵列定义层和第二阵列定义层；在第一阵列定义层和第二阵列定义层表面形成图形转移层；以图形转移层为掩膜，图案化介电层和第二阵列定义层，形成位于阵列区的电容阵列；去除剩余的第二阵列定义层。

Description

电容阵列的形成方法及半导体结构
技术领域
本发明涉及半导体存储器件的制作方法技术领域，尤其涉及一种电容阵列的形成方法及半导体结构。
背景技术
在现有半导体结构制备过程中，主要利用自对准双重成像(Self-aligned DoublePatterning，SADP)实现的图案的转移，但在图案转移过程中，由于光刻工艺本身的局限性，使得在电容阵列靠近周边电路区的位置产生具有缺陷的冗余图案，进一步导致在该冗余图案的基础上形成的电容阵列产生结构缺陷，最终降低产品良率。
发明内容
本发明的一个主要目的在于克服上述现有技术的缺陷，提供一种能够避免电容阵列的边缘区域产生结构缺陷的电容阵列的形成方法。
本发明的另一个主要目的在于克服上述现有技术的缺陷，提供一种经由本发明的形成方法制备的电容阵列的半导体结构。
为实现上述目的，本发明采用如下技术方案：
根据本发明的一个方面，提供一种电容阵列的形成方法，其中，包括：提供衬底，其包括阵列区和非阵列区，所述衬底内形成有基底层和介电层，所述基底层与所述介电层之间形成有第一阻挡层；在所述介电层表面形成分别对应于所述阵列区和非阵列区的第一阵列定义层和第二阵列定义层；在所述第一阵列定义层和所述第二阵列定义层表面形成图形转移层；以所述图形转移层为掩膜，图案化所述介电层和所述第二阵列定义层，形成位于所述阵列区的电容阵列；去除剩余的所述第二阵列定义层。
根据本发明的其中一个实施方式，所述形成第一阵列定义层和第二阵列定义层包括：在所述介电层表面形成第一阵列定义层；去除对应于所述非阵列区的所述第一阵列定义层；在未被所述第一阵列定义层覆盖的所述介电层表面形成所述第二阵列定义层，所述第一阵列定义层与所述第二阵列定义层的顶面平齐。
根据本发明的其中一个实施方式，所述去除对应于非阵列区的第一阵列定义层包括：在所述第一阵列定义层表面形成光掩膜层；以图案化后的所述光掩膜层作为掩膜，去除对应于所述非阵列区的所述第一阵列定义层。
根据本发明的其中一个实施方式，所述在所述介电层表面形成所述第二阵列定义层包括：形成所述第二阵列定义层，所述第二阵列定义层覆盖所述第一阵列定义层和位于所述非阵列区的所述介电层；去除位于所述第一阵列定义层的所述第二阵列定义层，以暴露出所述第一阵列定义层的顶面。
根据本发明的其中一个实施方式，所述去除位于所述第一阵列定义层的所述第二阵列定义层包括：通过化学机械研磨工艺，或者通过干法刻蚀工艺，去除位于所述第一阵列定义层的所述第二阵列定义层。
根据本发明的其中一个实施方式，所述形成图形转移层包括：在所述第一阵列定义层和所述第二阵列定义层表面形成具有多个第一硬掩模的第一图形转移层，所述第一硬掩模沿第一方向延伸，且彼此间隔布置；在所述第一图形转移层表面形成第二阻挡层；在所述第二阻挡层表面形成具有多个第二硬掩模的第二图形转移层，所述第二硬掩模沿第二方向延伸，且彼此间隔布置；所述第一硬掩模和所述第二硬掩模共同构成所述图形转移层的图案。
根据本发明的其中一个实施方式，所述在所述第一图形转移层上形成第二阻挡层的步骤之前还包括，在相邻的所述第一硬掩膜之间填充第一缓冲层。
根据本发明的其中一个实施方式，所述在所述第二阻挡层表面形成具有多个第二硬掩模的第二图形转移层包括，在相邻的所述第二硬掩膜之间填充第二缓冲层。
根据本发明的其中一个实施方式，所述形成沿第一方向延伸的所述第一硬掩模包括：在所述第一阵列定义层和所述第二阵列定义层表面形成第一掩膜层；去除部分所述第一掩膜层，形成第一沟槽；形成第一牺牲层，所述第一牺牲层覆盖所述第一沟槽底部和剩余的所述第一掩膜层；去除所述第一掩膜层顶部以及所述第一沟槽底部的所述第一牺牲层，并去除剩余的所述第一掩膜层，形成所述第一硬掩模。
根据本发明的其中一个实施方式，所述去除部分所述第一掩膜层包括：在所述第一掩膜层表面形成光掩膜层；以图案化后的所述光掩膜层作为掩膜，去除部分所述第一掩膜层，形成所述第一沟槽。
根据本发明的其中一个实施方式，所述形成第一掩膜层包括：在所述第一阵列定义层和所述第二阵列定义层表面旋涂形成第一子掩膜层；在所述第一子掩膜表面沉积形成的第二子掩膜层；所述第一子掩膜和所述第二子掩膜共同组成所述第一掩膜层。
根据本发明的其中一个实施方式，所述形成沿第二方向延伸的所述第二硬掩模包括：在所述第一图形转移层表面形成第二掩膜层；去除部分所述第二掩膜层，形成第二沟槽；形成第二牺牲层，所述第二牺牲层覆盖所述第二沟槽底部和剩余的所述第二掩膜层；去除所述第二掩膜层顶部和所述第二沟槽底部的所述第二牺牲层，并去除剩余的所述第二掩膜层，形成所述第二硬掩模。
根据本发明的其中一个实施方式，所述去除部分所述第二掩膜层包括：在所述第二掩膜层表面形成光掩模层；以图案化后的所述光掩膜层作为掩膜，去除部分所述第二掩膜层，形成所述第二沟槽。
根据本发明的其中一个实施方式，所述形成第二掩膜层包括：在所述第二阻挡层表面旋涂形成第三子掩膜层；在所述第三子掩膜表面沉积形成的第四子掩膜层；所述第三子掩膜和所述第四子掩膜共同组成所述第二掩膜层。
根据本发明的其中一个实施方式，所述介电层和所述第二阵列定义层的刻蚀选择比大于10:1。
根据本发明的另一个方面，提供一种半导体结构，其中，所述半导体结构的电容阵列经由本发明提出的并在上述实施方式中所述的电容阵列的形成方法形成。
由上述技术方案可知，本发明提出的电容阵列的形成方法及半导体结构的优点和积极效果在于：
本发明提出的电容阵列的形成方法，通过在介电层表面形成分别对应于阵列区和非阵列区的阵列定义层，利用阵列定义层与介电层的刻蚀选择比差异，提前定义出电容阵列区域。另外，本发明通过在基底层与介电层之间形成阻挡层，能够使形成于介电层的电容阵列停止于阻挡层。本发明提出的电容阵列的形成方法，能够避免电容阵列靠近周边电路区的位置产生具有缺陷的冗余图案，从而避免在该冗余图案的基础上形成具有结构缺陷的电容阵列，最终实现产品良率的提升。
附图说明
通过结合附图考虑以下对本发明的优选实施方式的详细说明，本发明的各种目标、特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是本发明提出的电容阵列的形成方法的流程示意图；
图2至图14分别是本发明提出的电容阵列的形成方法的几个步骤下的半导体结构的结构示意图；
图15是图14示出的步骤下的半导体结构的平面图。
附图标记说明如下：
100.衬底； 412.第一牺牲层；
110.基底层； 4121.第一硬掩模；
120.介电层； 413.第一缓冲层；
200.第一阻挡层； 414.第二阻挡层；
300.阵列定义层； 420.第二图形转移层；
310.第一阵列定义层； 421.第二掩膜层；
311.非晶碳层； 4211.第三子掩膜层；
312.介质层； 4212.第四子掩膜层；
320.第二阵列定义层； 422.第二牺牲层；
330.第一光掩膜层； 4221.第二硬掩模；
400.图形转移层； a.阵列区；
410.第一图形转移层； b.非阵列区；
411.第一掩膜层； g1.第一沟槽；
4111.第一子掩膜层； g2.第二沟槽；
4112.第二子掩膜层； H.电容孔。
4113.第二光掩膜层；
具体实施方式
体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本发明。
在对本发明的不同示例性实施方式的下面描述中，参照附图进行，所述附图形成本发明的一部分，并且其中以示例方式显示了可实现本发明的多个方面的不同示例性结构、系统和步骤。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本发明范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本发明的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中所述的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本发明的范围内。
参阅图1，其分别代表性地示出了本发明提出的电容阵列的形成方法的流程示意图。在该示例性实施方式中，本发明提出的电容阵列的形成方法，是以通过自对准双重成像的电容图案转移工艺形成半导体结构的电容管的制造工艺为例进行说明的。本领域技术人员容易理解的是，为将本发明的相关设计应用于其他类型的电容结构或其他工艺中，而对下述的具体实施方式做出多种改型、添加、替代、删除或其他变化，这些变化仍在本发明提出的电容阵列的形成方法的原理的范围内。
如图1所示，在本实施方式中，本发明提出的电容阵列的形成方法包括以下步骤：
步骤S1.提供衬底，其具有阵列区和非阵列区，衬底内形成有基底层和介电层，基底层与介电层之间形成有第一阻挡层；
步骤S2.在介电层表面形成对应于阵列区的第一阵列定义层和对应于非阵列区的第二阵列定义层；
步骤S3.在第一阵列定义层和第二阵列定义层表面形成图形转移层；
步骤S4.以图形转移层作为掩膜，图案化介电层和第二阵列定义层，形成位于阵列区的电容阵列；
步骤S5.去除剩余的第二阵列定义层。
承上所述，本发明提出的电容阵列的形成方法，通过在介电层表面形成分别对应于阵列区和非阵列区的阵列定义层，利用阵列定义层与介电层的刻蚀选择比差异，提前定义出电容阵列区域。另外，本发明通过在基底层与介电层之间形成阻挡层，能够使形成于介电层的电容阵列停止于阻挡层。本发明提出的电容阵列的形成方法，能够避免电容阵列靠近周边电路区的位置产生具有缺陷的冗余图案，从而避免在该冗余图案的基础上形成具有结构缺陷的电容阵列，最终实现产品良率的提升。
参阅图2至图14，其分别代表性地示出了本发明提出的电容阵列的形成方法的几个步骤下的半导体结构的结构示意图。以下将结合上述附图，对半导体结构在上述形成方法的各步骤下的结构和工艺进行说明。
可选地，如图2至图5所示，在本实施方式中，在“形成第一阵列定义层310和第二阵列定义层320”的步骤中，具体可以包括：
在介电层120表面形成第一阵列定义层310；
去除对应于非阵列区b的第一阵列定义层310；
在未被第一阵列定义层310覆盖的介电层120表面形成第二阵列定义层320，第一阵列定义层310与第二阵列定义层320的顶面平齐。
进一步地，如图2和图3所示，在“去除对应于非阵列区b的第一阵列定义层310”的步骤中，具体可以包括：
在第一阵列定义层310表面形成光掩膜层；
以图案化后的光掩膜层作为掩膜，去除对应于非阵列区b的第一阵列定义层310。
需说明的是，为区别于下述其他步骤中的光掩膜层，本说明书中定义形成于第一阵列定义层310表面的光掩膜层为第一光掩膜层330。如图2所示，其代表性地示出了半导体结构在“在第一阵列定义层310表面形成第一光掩膜层330”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包括衬底100、第一阵列定义层310、以及图案化后的第一光掩膜层330。其中，衬底100内形成有基底层110以及介电层120，基底层110与介电层120之间形成有第一阻挡层200，即第一阻挡层200形成于基底层110表面，介电层120形成于第一阻挡层200表面。第一阵列定义层310形成于介电层120表面，介质层312形成于第一阵列定义层310表面。第一光掩膜层330形成于介质层312表面，且图案化后的第一光掩膜层330的光刻开口暴露出对应于非阵列区b的第一阵列定义层310。
进一步地，在本实施方式中，在“形成介电层120”的步骤中，介电层120的材质可以包括氧化硅(SiO2)。
进一步地，在本实施方式中，在“形成第一阻挡层200”的步骤中，第一阻挡层200的材质可以包括氮化硅(Si3N4)。
进一步地，如图2至图5所示，在本实施方式中，在“形成第一阵列定义层310”的步骤中，第一阵列定义层310包括非晶碳层311以及介质层312。非晶碳层311形成于介电层120表面，介质层312形成于非晶碳层311表面。在此基础上，在“形成第一光掩膜层330”的步骤中，第一光掩膜层330是具体形成于介质层312表面，在“去除对应于非阵列区b的第一阵列定义层310”的步骤中，是具体去除对应于非阵列区b的非晶碳层311以及对应于非阵列区b的介质层312，在“形成第二阵列定义层320”的步骤中，第二阵列定义层320的顶面是与介质层312的顶面平齐。
进一步地，在本实施方式中，在“形成非晶碳层311”的步骤中，非晶碳层311可以通过旋涂工艺形成于介电层120。
进一步地，在本实施方式中，在“形成介质层312”的步骤中，介质层312可以为氮氧化硅膜层，即材质包括氮氧化硅(SiON)。
如图3所示，其代表性地示出了半导体结构在“去除对应于非阵列区b的第一阵列定义层310”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包括衬底100以及剩余的第一阵列定义层310。其中，上述刻蚀工艺中是以图案化后的第一光掩膜层330为掩膜，去除的未被第一光掩膜层330遮挡的第一阵列定义层310(即对应于非阵列区b的第一阵列定义层310)，同时去除剩余的第一光掩膜层330，从而暴露出位于非阵列区b的介电层120。
进一步地，在“去除对应于非阵列区b的第一阵列定义层310”的步骤中，具体可以通过干法刻蚀工艺部分去除第一阵列定义层310。
进一步地，如图4和图5所示，在“形成第二阵列定义层320”的步骤中，具体可以包括：
形成第二阵列定义层320，第二阵列定义层320覆盖第一阵列定义层310和位于非阵列区b的介电层120；
去除位于第一阵列定义层310的第二阵列定义层320，暴露出第一阵列定义层310的顶面。
如图4所示，其代表性地示出了半导体结构在“形成第二阵列定义层320”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包括衬底100、剩余的第一阵列定义层310以及第二阵列定义层320。其中，第二阵列定义层320覆盖介电层120的暴露出的表面以及第一阵列定义层310的表面。进一步地，在本实施方式中，在“形成第二阵列定义层320”的步骤中，第二阵列定义层320的可以为多晶硅层。
如图5所示，其代表性地示出了半导体结构在“去除第二阵列定义层320的部分顶部”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包括衬底100、剩余的第一阵列定义层310、以及剩余的第二阵列定义层320。其中，位于第一阵列定义层310的第二阵被部分去除，从而暴露剩余的第一阵列定义层310的顶面(即剩余的介质层312的顶面)，且剩余的第二阵列定义层320的顶面与剩余的第一阵列定义层310的顶面平齐。据此，剩余的第一阵列定义层310以及剩余的第二阵列定义层320共同定义出阵列定义层300。
进一步地，在“去除位于第一阵列定义层310的第二阵列定义层320”的步骤中，具体可以通过化学机械研磨工艺去除位于第一阵列定义层310的第二阵列定义层320。在其他实施方式中，亦可通过干法刻蚀工艺或者其他工艺去除第二阵列定义层320，并不以本实施方式为限。
可选地，在本实施方式中，在“形成图形转移层400”的步骤中，可以具体包括：
如图7和图10所示，在第一阵列定义层310和第二阵列定义层320表面形成具有多个第一硬掩模4121的第一图形转移层410，第一硬掩模4121沿第一方向延伸，且彼此间隔布置；
如图10和图12所示，在第一图形转移层410表面形成阻挡层；
在阻挡层表面形成具有多个第二硬掩模4221第二图形转移层420，第二硬掩模4221沿第二方向延伸，且彼此间隔布置；
其中，第一硬掩模4121和第二硬掩模4221共同构成图形转移层400的图案。
需说明的是，为区别于其他步骤中的阻挡层，本说明书中定义形成于第一图形转移层410表面的阻挡层为第二阻挡层414。
进一步地，在“形成第一硬掩模4121”的步骤中，可以具体包括：
如图6所示，在阵列定义层300表面形成第一掩膜层411；
如图7所示，去除部分第一掩膜层411，形成第一沟槽g1；
如图8所示，形成第一牺牲层412，第一牺牲层412覆盖第一沟槽g1底部和剩余的第一掩膜层411；
如图9所示，去除第一掩膜层411顶部和第一沟槽g1底部的第一牺牲层412，并去除剩余的第一掩膜层411，形成第一硬掩模4121。
进一步地，如图6所示，在“去除部分第一掩膜层411”的步骤中，具体可以包括：
在第一掩膜层411表面设置光掩膜层；
以图案化后的光掩膜层作为掩膜，去除部分第一掩膜层411，形成第一沟槽g1。
需说明的是，为区别于其他步骤中的光掩膜层，本说明书中定义形成于第一掩膜层411的光掩膜层为第二光掩膜层4113。
如图6所示，其代表性地示出了半导体结构在“形成第一掩膜层411”和“在第一掩膜层411表面设置第二光掩膜层4113”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包括衬底100、第一阻挡层200、阵列定义层300、第一掩膜层411以及图案化后的第二光掩膜层4113。其中，第一掩膜层411形成于阵列定义层300表面。第二光掩膜层4113形成于第一掩膜层411表面。
进一步地，如图6所示，在本实施方式中，第一掩膜层411可以包含第一子掩膜层4111以及第二子掩膜层4112。其中，第一子掩膜层4111形成于阵列定义层300表面，第二子掩膜层4112形成于第一子掩膜层4111表面。在此基础上，在“形成第二光掩膜层4113”的步骤中，第二光掩膜层4113是具体形成于第二子掩膜层4112表面。
进一步地，在本实施方式中，在“形成第一掩膜层411”的步骤中，可以通过旋涂工艺形成第一子掩膜层4111。
进一步地，在本实施方式中，在“形成第一掩膜层411”的步骤中，可以通过沉积工艺形成第二子掩膜层4112。
进一步地，在本实施方式中，在“形成第一掩膜层411”的步骤中，第一子掩膜层4111可以为碳氧化硅膜层，即材质包括碳氧化硅(SOC)。
进一步地，在本实施方式中，在“形成第一掩膜层411”的步骤中，第二子掩膜层4112可以为氮氧化硅膜层，即材质包括氮氧化硅。
如图7所示，其代表性地示出了半导体结构在“去除部分第一掩膜层411”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包括衬底100、第一阻挡层200、阵列定义层300以及剩余的第一掩膜层411。其中，上述刻蚀工艺中是以图案化后的第二光掩膜层4113为掩膜，去除第一掩膜层411的未被第二光掩膜层4113遮挡的部分，同时去除剩余的第二光掩膜层4113，从而在第一掩膜层411中形成第一沟槽g1。
进一步地，在本实施方式中，在“去除部分第一掩膜层411”的步骤中，可以通过干法刻蚀工艺去除部分第一掩膜层411。
如图8所示，其代表性地示出了半导体结构在“形成第一牺牲层412”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包括衬底100、第一阻挡层200、阵列定义层300、剩余的第一掩膜层411以及第一牺牲层412。其中，第一牺牲层412覆盖第一沟槽g1底部，同时覆盖剩余的第一掩膜层411。
进一步地，在本实施方式中，在“形成第一牺牲层412”的步骤中，可以通过原子层沉积工艺形成第一牺牲层412。
进一步地，在本实施方式中，在“形成第一牺牲层412”的步骤中，第一牺牲层412的材质可以包括氧化硅(SiO2)。
如图9所示，其代表性地示出了半导体结构在“去除部分第一牺牲层412和剩余的第一掩膜层411”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包括衬底100、第一阻挡层200、阵列定义层300以及剩余的第一牺牲层412。其中，剩余的第一牺牲层412形成彼此间隔并沿第一方向延伸的多个第一硬掩模4121。
进一步地，在本实施方式中，在“形成第一硬掩模4121”的步骤中，可以通过干法刻蚀工艺去除第一掩膜层411顶部和第一沟槽g1底部的第一牺牲层412，并去除剩余的第一掩膜层411。
进一步地，在“形成第二硬掩模4221”的步骤中，可以具体包括：
如图10所示，在第一图形转移层410表面形成第二掩膜层421；
去除部分第二掩膜层421，形成第二沟槽g2；
如图11所示，形成第二牺牲层422，第二牺牲层422覆盖第二沟槽g2底部和剩余的第二掩膜层421；
如图12所示，去除第二掩膜层421顶部和第二沟槽g2底部的第二牺牲层422，并去除剩余的第二掩膜层421，形成第二硬掩模4221。
进一步地，在“去除部分第二掩膜层421”的步骤中，具体可以包括：
在第二掩膜层421表面设置光掩膜层；
利用图案化后的光掩膜层作为掩膜，去除部分第二掩膜层421，形成第二沟槽g2。
进一步地，如图10所示，在“形成第二阻挡层414”的步骤之前，还可以包括以下步骤：
在相邻的第一硬掩模4121之间填充第一缓冲层413，且第一缓冲层413的顶面与第一硬掩模4121的顶面平齐；
在此基础上，第二阻挡层414形成于第一缓冲层413以及第一硬掩模4121表面。
进一步地，在“形成具有多个第二硬掩模4221的第二图形转移层420”的步骤之后，还可以包括以下步骤：
在相邻的第二硬掩模4221之间填充第二缓冲层(图中未示出)，且第二缓冲层的顶面与第二硬掩模4221的顶面平齐。
如图10所示，其代表性地示出了半导体结构在“形成第二掩膜层421”和“去除部分第二掩膜层421，形成第二沟槽g2”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包括衬底100、第一阻挡层200、阵列定义层300、第一图形转移层410以及剩余的第二掩膜层421。其中，第一图形转移层410可以理解为包括第一硬掩模4121(即剩余的第一牺牲层412)、第一缓冲层413以及第二阻挡层414。第二掩膜层421包括层叠的第三子掩膜层4211和第四子掩膜层4212，即第三子掩膜层4211形成于第一图形转移层410表面(即第二阻挡层414表面)，第四子掩膜层4212形成于第三子掩膜层4211表面。另外，可以通过在第二掩膜层421的表面(即第四子掩膜层4212表面)形成光掩膜层，利用图案化后的光掩膜层作为掩膜而去除部分第二掩膜层421，从而形成第二沟槽g2，具体刻蚀工艺可以参考第一沟槽g1的形成，在此不予赘述。
进一步地，在本实施方式中，在“形成第一缓冲层413”的步骤中，第一缓冲层413的材质可以包括碳氧化硅。
进一步地，在本实施方式中，在“形成第二阻挡层414”的步骤中，第二阻挡层414可以为氮氧化硅膜层，即材质包括氮氧化硅。
进一步地，在本实施方式中，在“形成第二掩膜层421”的步骤中，可以通过旋涂工艺形成第三子掩膜层4211。
进一步地，在本实施方式中，在“形成第二掩膜层421”的步骤中，可以通过沉积工艺形成第四子掩膜层4212。
进一步地，在本实施方式中，在“形成第二掩膜层421”的步骤中，第三子掩膜层4211可以为碳氧化硅膜层，即材质包括碳氧化硅。
进一步地，在本实施方式中，在“形成第二掩膜层421”的步骤中，第四子掩膜层4212可以为氮氧化硅膜层，即材质包括氮氧化硅。
进一步地，在本实施方式中，在“去除部分第二掩膜层421”的步骤中，可以通过干法刻蚀工艺去除部分第二掩膜层421。
如图11所示，其代表性地示出了半导体结构在“形成第二牺牲层422”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包括衬底100、第一阻挡层200、阵列定义层300、第一图形转移层410、剩余的第二掩膜层421以及第二牺牲层422。其中，第二牺牲层422覆盖剩余的第二掩膜层421，同时覆盖第二沟槽g2底部。
进一步地，在本实施方式中，在“形成第二牺牲层422”的步骤中，可以通过原子层沉积工艺形成第二牺牲层422。
进一步地，在本实施方式中，在“形成第二牺牲层422”的步骤中，第二牺牲层422的材质可以包括氧化硅(SiO2)。
如图12所示，其代表性地示出了半导体结构在“去除部分第二牺牲层422和剩余的第二掩膜层421”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包括衬底100、第一阻挡层200、阵列定义层300、第一图形转移层410、剩余的第二牺牲层422。其中，剩余的第二牺牲层422形成彼此间隔并沿第二方向延伸的多个第二硬掩模4221，据此，本发明经由上述优化的薄膜堆叠工艺(film stack)，在阵列定义层300表面形成了包括第一图形转移层410和第二图形转移层420的图形转移层400，且第一图形转移层410包括多个第一硬掩模4121，第二图形转移层包括多个第二硬掩模4221。
进一步地，在本实施方式中，在“形成第二硬掩模4221”的步骤中，可以通过干法刻蚀工艺去除第二掩膜层421顶部和第二沟槽g2底部的第二牺牲层422，并去除剩余的第二掩膜层421，剩余的第二牺牲层422即形成沿第二方向延伸且相间隔的多个第二硬掩模4221。
如图13所示，其代表性地示出了半导体结构在“以图形转移层400为掩膜，图案化介电层120和第二阵列定义层320”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包括基底层110、第一阻挡层200、剩余的介电层120以及剩余的第二阵列定义层320。其中，图形转移层400的对应于阵列区a的图案转移至介电层120，从而在介电层120中形成位于阵列区a的电容孔H，即半导体结构的电容阵列。图形转移层400的对应于非阵列区b的图案转移至第二阵列定义层320。进一步地，在本实施方式中，在“图案化介电层120和第二阵列定义层320”的步骤中，具体可以通过干法刻蚀工艺图案化介电层120和第二阵列定义层320，并利用第一阻挡层200表面定义电容孔H的底面。
如图14所示，其代表性地示出了半导体结构在“去除剩余的第二阵列定义层320”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包括基底层110、第一阻挡层200以及形成有电容阵列的介电层120。其中，具体可以通过干法刻蚀工艺去除剩余的第二阵列定义层320。
进一步地，在本实施方式中，介电层120与第二阵列定义层320的刻蚀选择比可以大于10:1，以形成结构完整的电容孔。
至此，经由本发明提出的电容阵列的形成方法，半导体结构形成电容阵列，如图15所示，半导体结构的电容阵列靠近周边电路区的位置不具有缺陷的冗余图案。相比于现有工艺方案，本发明能够避免电容阵列靠近周边电路区的位置产生具有缺陷的冗余图案，从而避免在该冗余图案的基础上形成具有结构缺陷的电容阵列，最终实现产品良率的提升。
在此应注意，附图中示出而且在本说明书中描述的电容阵列的形成方法仅仅是能够采用本发明原理的许多种形成方法中的几个示例。应当清楚地理解，本发明的原理绝非仅限于附图中示出或本说明书中描述的电容阵列的形成方法的任何细节或任何步骤。
基于上述对本发明提出的电容阵列的形成方法的几个示例性实施方式的详细说明，以下将对本发明提出的半导体结构的一示例性实施方式进行说明。
在本实施方式中，本发明提出的半导体结构包括电容阵列，且半导体结构的电容阵列是经由本发明提出的并在上述实施方式中详细说明的电容阵列的形成方法形成。
在此应注意，附图中示出而且在本说明书中描述的半导体结构仅仅是能够采用本发明原理的许多种半导体结构中的几个示例。应当清楚地理解，本发明的原理绝非仅限于附图中示出或本说明书中描述的半导体结构的任何细节或任何部件。
综上所述，本发明提出的电容阵列的形成方法，通过在介电层表面形成分别对应于阵列区和非阵列区的阵列定义层，利用阵列定义层与介电层的刻蚀选择比差异，提前定义出电容阵列区域。另外，本发明通过在基底层与介电层之间形成阻挡层，能够使形成于介电层的电容阵列停止于阻挡层。本发明提出的电容阵列的形成方法，能够避免电容阵列靠近周边电路区的位置产生具有缺陷的冗余图案，从而避免在该冗余图案的基础上形成具有结构缺陷的电容阵列，最终实现产品良率的提升。
以上详细地描述和/或图示了本发明提出的电容阵列的形成方法及半导体结构的示例性实施方式。但本发明的实施方式不限于这里所描述的特定实施方式，相反，每个实施方式的组成部分和/或步骤可与这里所描述的其它组成部分和/或步骤独立和分开使用。一个实施方式的每个组成部分和/或每个步骤也可与其它实施方式的其它组成部分和/或步骤结合使用。在介绍这里所描述和/或图示的要素/组成部分/等时，用语“一个”、“一”和“上述”等用以表示存在一个或多个要素/组成部分/等。术语“包括”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。此外，权利要求书及说明书中的术语“第一”和“第二”等仅作为标记使用，不是对其对象的数字限制。
虽然已根据不同的特定实施例对本发明提出的电容阵列的形成方法及半导体结构进行了描述，但本领域技术人员将会认识到可在权利要求的精神和范围内对本发明的实施进行改动。

Claims (15)

1.一种电容阵列的形成方法，其特征在于，包括：
提供衬底，其包括阵列区和非阵列区，所述衬底内形成有基底层和介电层，所述基底层与所述介电层之间形成有第一阻挡层；
在所述介电层表面形成分别对应于所述阵列区和非阵列区的第一阵列定义层和第二阵列定义层，所述形成第一阵列定义层和第二阵列定义层包括：在所述介电层表面形成第一阵列定义层，去除对应于所述非阵列区的所述第一阵列定义层，在未被所述第一阵列定义层覆盖的所述介电层表面形成所述第二阵列定义层，所述第一阵列定义层与所述第二阵列定义层的顶面平齐；
在所述第一阵列定义层和所述第二阵列定义层表面形成图形转移层；
以所述图形转移层为掩膜，图案化所述介电层和所述第二阵列定义层，形成位于所述阵列区的电容阵列；
去除剩余的所述第二阵列定义层。
2.根据权利要求1所述的电容阵列的形成方法，其特征在于，所述去除对应于非阵列区的第一阵列定义层包括：
在所述第一阵列定义层表面形成光掩膜层；
以图案化后的所述光掩膜层作为掩膜，去除对应于所述非阵列区的所述第一阵列定义层。
3.根据权利要求1所述的电容阵列的形成方法，其特征在于，所述在所述介电层表面形成所述第二阵列定义层包括：
形成所述第二阵列定义层，所述第二阵列定义层覆盖所述第一阵列定义层和位于所述非阵列区的所述介电层；
去除位于所述第一阵列定义层的所述第二阵列定义层，以暴露出所述第一阵列定义层的顶面。
4.根据权利要求3所述的电容阵列的形成方法，其特征在于，所述去除位于所述第一阵列定义层的所述第二阵列定义层包括：
通过化学机械研磨工艺，或者通过干法刻蚀工艺，去除位于所述第一阵列定义层的所述第二阵列定义层。
5.根据权利要求1所述的电容阵列的形成方法，其特征在于，所述形成图形转移层包括：
在所述第一阵列定义层和所述第二阵列定义层表面形成具有多个第一硬掩膜的第一图形转移层，所述第一硬掩膜沿第一方向延伸，且彼此间隔布置；
在所述第一图形转移层表面形成第二阻挡层；
在所述第二阻挡层表面形成具有多个第二硬掩膜的第二图形转移层，所述第二硬掩膜沿第二方向延伸，且彼此间隔布置；
所述第一硬掩膜和所述第二硬掩膜共同构成所述图形转移层的图案。
6.根据权利要求5所述的电容阵列的形成方法，其特征在于，所述在所述第一图形转移层上形成第二阻挡层的步骤之前还包括，在相邻的所述第一硬掩膜之间填充第一缓冲层。
7.根据权利要求5所述的电容阵列的形成方法，其特征在于，所述在所述第二阻挡层表面形成具有多个第二硬掩膜的第二图形转移层包括，在相邻的所述第二硬掩膜之间填充第二缓冲层。
8.根据权利要求5所述的电容阵列的形成方法，其特征在于，所述形成沿第一方向延伸的所述第一硬掩膜包括：
在所述第一阵列定义层和所述第二阵列定义层表面形成第一掩膜层；
去除部分所述第一掩膜层，形成第一沟槽；
形成第一牺牲层，所述第一牺牲层覆盖所述第一沟槽底部和剩余的所述第一掩膜层；
去除所述第一掩膜层顶部以及所述第一沟槽底部的所述第一牺牲层，并去除剩余的所述第一掩膜层，形成所述第一硬掩膜。
9.根据权利要求8所述的电容阵列的形成方法，其特征在于，所述去除部分所述第一掩膜层包括：
在所述第一掩膜层表面形成光掩膜层；
以图案化后的所述光掩膜层作为掩膜，去除部分所述第一掩膜层，形成所述第一沟槽。
10.根据权利要求8所述的电容阵列的形成方法，其特征在于，所述形成第一掩膜层包括：
在所述第一阵列定义层和所述第二阵列定义层表面旋涂形成第一子掩膜层；
在所述第一子掩膜表面沉积形成的第二子掩膜层；
所述第一子掩膜和所述第二子掩膜共同组成所述第一掩膜层。
11.根据权利要求5所述的电容阵列的形成方法，其特征在于，所述形成沿第二方向延伸的所述第二硬掩膜包括：
在所述第一图形转移层表面形成第二掩膜层；
去除部分所述第二掩膜层，形成第二沟槽；
形成第二牺牲层，所述第二牺牲层覆盖所述第二沟槽底部和剩余的所述第二掩膜层；
去除所述第二掩膜层顶部和所述第二沟槽底部的所述第二牺牲层，并去除剩余的所述第二掩膜层，形成所述第二硬掩膜。
12.根据权利要求11所述的电容阵列的形成方法，其特征在于，所述去除部分所述第二掩膜层包括：
在所述第二掩膜层表面形成光掩膜层；
以图案化后的所述光掩膜层作为掩膜，去除部分所述第二掩膜层，形成所述第二沟槽。
13.根据权利要求11所述的电容阵列的形成方法，其特征在于，所述形成第二掩膜层包括：
在所述第二阻挡层表面旋涂形成第三子掩膜层；
在所述第三子掩膜表面沉积形成的第四子掩膜层；
所述第三子掩膜和所述第四子掩膜共同组成所述第二掩膜层。
14.根据权利要求1所述的电容阵列的形成方法，其特征在于，所述介电层和所述第二阵列定义层的刻蚀选择比大于10:1。
15.一种半导体结构，其特征在于，所述半导体结构的电容阵列经由权利要求1~14任一项所述的电容阵列的形成方法形成。
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