WO2023279521A1 - 连接垫的形成方法及半导体结构 - Google Patents

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吴玉雷
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长鑫存储技术有限公司
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    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Definitions

  • the present disclosure relates to the technical field of manufacturing methods of semiconductor memory devices, and in particular, to a method for forming a connection pad and a semiconductor structure.
  • the current immersion lithography process usually uses two layers of photomasks to form linear patterns in two directions, and the linear patterns in two directions form a blank parallelogram pattern. After dry etching, the pattern is transferred down, and finally an array of connection pads arranged in a roughly hexagonal manner is formed.
  • the hole corresponding to the connection pad changes from the original parallelogram to an ellipse during the pattern transfer process, and is transferred downward. Due to the loading effect of etching, the top of the hole is constantly subjected to plasma action , showing a relatively regular circular shape, and near the bottom of the hole, the bombardment effect of the etching gas is mainly used, causing the bottom of the hole to maintain the original elliptical shape, resulting in an elliptical shape of the connection pad.
  • the size of the long axis direction and the short axis direction of the elliptical connection pad is inconsistent, resulting in insufficient boundary window (margin) in the short axis direction during the capacitance patterning process, and it cannot stop on the connection pad during etching, resulting in breakdown. This leads to problems such as capacitor leakage.
  • An aspect of an embodiment of the present disclosure provides a method for forming a connection pad, wherein the forming method includes: providing a substrate; sequentially forming a conductive layer, a first pattern definition layer and a second pattern definition layer on the surface of the substrate Layer; on the second pattern definition layer, the first group of patterns, the second group of patterns and the third group of patterns that are mutually intersecting at 120° are sequentially formed, and the intersecting parts of the above three groups of patterns are in the second
  • the pattern definition layer forms a hexagonal pattern definition structure; transfer the pattern definition structure downward, etch and remove part of the first pattern definition layer, and the remaining first pattern definition layer forms a columnar structure, and after etching Under the load effect, the bottom of the columnar structure is circular; the conductive layer is etched using the remaining first pattern definition layer as a mask, and the remaining conductive layer forms a circular connection pad.
  • connection pad is formed by the method for forming the connection pad proposed in the present disclosure and described in the above-mentioned implementation manners.
  • Figures 1 to 3 Figures 5 to 8, Figures 10 to 13, Figures 15 to 17, Figure 19 and Figure 20 respectively show the structure of the semiconductor structure under several steps of the method for forming the connection pad proposed in the present disclosure schematic diagram;
  • FIG. 4 , FIG. 9 , FIG. 14 , FIG. 18 and FIG. 21 are plan views of the semiconductor structure under several steps of the method for forming the connection pad proposed in the present disclosure
  • 22 to 23 are structural schematic diagrams of the semiconductor structure under several steps of another embodiment of the method for forming the connection pad proposed in the present disclosure
  • FIG. 24 is a plan view of the semiconductor structure at the step shown in FIG. 22 .
  • Example embodiments will now be described more fully with reference to the accompanying drawings.
  • Example embodiments may, however, be embodied in many forms and should not be construed as limited to the embodiments set forth herein; rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of example embodiments to those skilled in the art.
  • the same reference numerals in the drawings denote the same or similar structures, and thus their detailed descriptions will be omitted.
  • FIGS. 1 to 3 , 5 to 8 , 10 to 13 , 15 and 17 they respectively representatively show the semiconductor structure under several steps of the method for forming the connection pad proposed in the present disclosure.
  • the method for forming the connection pad proposed in the present disclosure is described by taking the manufacturing process of the capacitive tube of the semiconductor structure formed by the immersion photolithography process as an example.
  • Those skilled in the art can easily understand that in order to apply the relevant design of the present disclosure to other types of capacitor structures or other processes, various modifications, additions, substitutions, deletions or other modifications are made to the following specific implementation methods variations that remain within the principles of the methods of forming connection pads proposed in this disclosure.
  • the method for forming the connection pad proposed by the present disclosure includes:
  • Three groups of grooves G1, G2, and G3 are sequentially formed on the second pattern definition layer 500.
  • the three groups of grooves G1, G2, and G3 intersect each other at 120°, and the intersection positions are located on the second pattern definition layer 500 to form a hexagonal pattern.
  • the first hole h1 is transferred downward, and part of the first pattern definition layer 300 is removed by reverse selective etching, and the remaining first pattern definition layer 300 forms a second columnar structure 330 corresponding to the first hole h1. Under the load effect, the bottom of the second columnar structure 330 is circular;
  • the conductive layer 200 is etched using the remaining first pattern definition layer 300 as a mask, and the remaining conductive layer 200 forms a circular connection pad 210 .
  • the method for forming the connection pad proposed in the present disclosure forms the hexagonal first hole h1 by using three exposure processes. , so that the columnar structure defining the connection pad 210 changes from the hexagonal straight-side profile at the top to a circular arc to form a more regular circle, thereby significantly improving the shape of the connection pad 210 .
  • the present disclosure can ensure that the connection pad 210 is circular, so that the connection pad 210 has a larger boundary window during the capacitance patterning process, and can stop on the connection pad 210 during etching to avoid breakdown and lead to capacitance Leakage problem.
  • the step of forming the first pattern definition layer 300" may specifically include:
  • a first sacrificial layer 320 is formed on the surface of the first passivation layer 310 , and the first sacrificial layer 320 and the first passivation layer 310 jointly form the first pattern definition layer 300 .
  • the first pattern definition layer 300 and A pattern transfer layer 400 may also be formed between the second pattern definition layers 500 , thereby realizing reverse selective etching during the downward transfer of the first hole h1 of the second pattern definition layer 500 .
  • the formation of the pattern transfer layer 400 may include the following steps:
  • a polysilicon contact layer 410 (Poly-Si) on the surface of the first pattern definition layer 300 (ie, the surface of the first sacrificial layer 320);
  • a second sacrificial layer is formed on the surface of the polysilicon contact layer 410 .
  • the specific process in the step of pattern reverse selective etching will be described in the following content in order of process and drawings. It should be noted that, in other embodiments, in order to realize the transfer of the first hole h1 of the second pattern definition layer 500 to the first pattern definition layer 300 by reverse selective etching to form the second columnar structure 330, it is not necessary to set The pattern transfer layer in this embodiment is realized by using other processes, which is not limited to this embodiment.
  • the step of forming the second pattern definition layer 500" on the surface may specifically include:
  • the first anti-reflection layer 520 is formed on the surface of the second passivation layer 510, the first anti-reflection layer 520 and the second passivation layer 510 jointly form the second pattern definition layer 500, and three groups of grooves G1, G2, G3 are formed on the second passivation layer 510.
  • An antireflection layer 520 is formed on the surface of the second passivation layer 510, the first anti-reflection layer 520 and the second passivation layer 510 jointly form the second pattern definition layer 500, and three groups of grooves G1, G2, G3 are formed on the second passivation layer 510.
  • An antireflection layer 520 is formed on the surface of the second passivation layer 510, the first anti-reflection layer 520 and the second passivation layer 510 jointly form the second pattern definition layer 500, and three groups of grooves G1, G2, G3 are formed on the second passivation layer 510.
  • An antireflection layer 520 is formed on the surface of the second passivation layer
  • the step of "forming the first group of grooves G1 on the second pattern definition layer 500" it may specifically include:
  • the second pattern definition layer 500 is etched using the first mask layer 610 as a mask, and the first trench structure 631 is transferred to the second pattern definition layer 500 to form a first group of trenches G1.
  • the steps may specifically include:
  • a second anti-reflection layer 612 is formed on the surface of the third passivation layer 611 , and the second anti-reflection layer 612 and the third passivation layer 611 jointly form a first mask layer 610 .
  • the third sacrificial layer 630 covers the sidewall and the bottom wall of the first opening 621;
  • the third sacrificial layer 630 on the surface of the first mask layer 610 and the top of the first photoresist layer 620 is removed by etching, and the remaining third sacrificial layer 630 is the first trench structure 631 .
  • FIG. 1 it representatively shows a schematic structural view of the semiconductor structure in the step of "forming the third sacrificial layer 630 on the surface of the first mask layer 610 and the first photoresist layer 620" .
  • the semiconductor structure includes a substrate 100, a conductive layer 200, a first pattern definition layer 300, a pattern transfer layer 400, a second pattern definition layer 500, a first mask layer 610, and a patterned first pattern definition layer.
  • a photoresist layer 620 and a third sacrificial layer 630 is formed on the surface of the substrate 100 .
  • the first pattern definition layer 300 is formed on the surface of the conductive layer 200 , and the first pattern definition layer 300 sequentially includes a first passivation layer 310 and a first sacrificial layer 320 .
  • the pattern transfer layer 400 is formed on the surface of the first sacrificial layer 320 , and the pattern transfer layer 400 includes a polysilicon contact layer 410 and a second sacrificial layer 420 in sequence.
  • the second pattern definition layer 500 is formed on the surface of the second sacrificial layer 420 and includes a second passivation layer 510 and a first anti-reflection layer 520 .
  • the first mask layer 610 is formed on the surface of the second pattern definition layer 500 and includes a third passivation layer 611 and a second anti-reflection layer 612 .
  • the first photoresist layer 620 is formed on the surface of the first mask layer 610 , and the first photoresist layer 620 is patterned to form a first opening 621 .
  • the third sacrificial layer 630 is formed on the surface of the first mask layer 610 and the remaining surface of the first photoresist layer 620, that is, the third sacrificial layer 630 covers the surface of the first mask layer 610 exposed to the first opening 621, and at the same time The sidewall and the bottom wall of the first opening 621 are covered.
  • the material of the conductive layer 200 may include, but not limited to, tungsten (W).
  • the first passivation layer 310 may include, but is not limited to, a DLC coating (diamond-like carbon, diamond-like carbon coating).
  • the material of the first sacrificial layer 320 may include, but is not limited to, silicon nitride (Si 3 N 4 ).
  • the material of the second sacrificial layer 420 may include, but is not limited to, silicon dioxide (SiO 2 ).
  • the second passivation layer 510 may include, but is not limited to, a DLC coating.
  • the material of the first anti-reflection layer 520 may include, but not limited to, silicon oxynitride (SiON).
  • the third passivation layer 611 may, but is not limited to, include a DLC coating.
  • the material of the third sacrificial layer 630 may be, but not limited to, silicon dioxide.
  • the material of the second anti-reflection layer 612 may include, but not limited to, silicon oxynitride.
  • the semiconductor structure includes the substrate 100, the conductive layer 200, the first pattern definition layer 300, the pattern transfer layer 400, the second pattern definition layer 500, the first mask layer 610 and the remaining third sacrificial layer 630 .
  • the part of the third sacrificial layer 630 located on the surface of the first mask layer 610 and the top surface of the first photoresist layer 620 is etched away, and the remaining third sacrificial layer 630 forms the first trench Structure 631.
  • the remaining first photoresist layer 620 is completely removed.
  • the semiconductor structure includes the substrate 100 , the conductive layer 200 , the first pattern definition layer 300 , the pattern transfer layer 400 and the second pattern definition layer 500 formed with the first group of grooves G1 .
  • the first groove structure 631 can be transferred to the first anti-reflection layer 520 of the second pattern definition layer 500 through a dry etching process, thereby forming the first anti-reflection layer 520 on the surface of the first anti-reflection layer 520.
  • Group groove G1 the first trench structure 631 (that is, the remaining third sacrificial layer 630) and the first mask layer 610 are all removed.
  • a second mask layer 710 is formed on the surface of the second pattern definition layer 500, and the second mask layer 710 fills the first group of grooves G1;
  • the second pattern definition layer 500 is etched using the second mask layer 710 as a mask, and the second trench structure 731 is transferred to the second pattern definition layer 500 to form a second group of trenches G2.
  • the steps may specifically include:
  • a third anti-reflection layer 712 is formed on the surface of the fourth passivation layer 711 , and the third anti-reflection layer 712 and the fourth passivation layer 711 together form a second mask layer 710 .
  • the fourth sacrificial layer 730 covers the side wall and the bottom wall of the second opening 721;
  • the fourth sacrificial layer 730 on the surface of the second mask layer 710 and the top of the second photoresist layer 720 is removed by etching, and the remaining fourth sacrificial layer 730 is the second trench structure 731 .
  • the semiconductor structure typically shows a schematic structural view of the semiconductor structure in the step of “forming the second photoresist layer 720 on the second mask layer 710 ”.
  • the semiconductor structure includes a substrate 100, a conductive layer 200, a first pattern definition layer 300, a pattern transfer layer 400, a second pattern definition layer 500 formed with a first group of grooves G1, a second A mask layer 710 and a patterned second photoresist layer 720 .
  • the second mask layer 710 is formed on the surface of the second pattern definition layer 500, and the second mask layer 710 is filled in the first group of grooves G1 on the surface of the first anti-reflection layer 520, and the second mask layer 710 includes the first Four passivation layers 711 and a third anti-reflection layer 712.
  • the second photoresist layer 720 is formed on the surface of the second mask layer 710 , and the second photoresist layer 720 is patterned to form a second opening 721 .
  • the fourth passivation layer 711 may be formed on the second pattern definition layer 500 by a spin-coating process.
  • the material of the third anti-reflection layer 712 may be but not limited to include silicon oxynitride.
  • the semiconductor structure includes a substrate 100, a conductive layer 200, a first pattern definition layer 300, a pattern transfer layer 400, a second pattern definition layer 500 formed with a first group of grooves G1, a second The mask layer 710 , the patterned second photoresist layer 720 and the fourth sacrificial layer 730 .
  • the fourth sacrificial layer 730 is formed on the surface of the second mask layer 710 and the remaining surface of the second photoresist layer 720, that is, the fourth sacrificial layer 730 covers the surface of the second mask layer 710 exposed to the second opening 721 , simultaneously covering the side wall and the bottom wall of the second opening 721 .
  • the material of the fourth sacrificial layer 730 may be, but not limited to, silicon dioxide.
  • the semiconductor structure includes a substrate 100, a conductive layer 200, a first pattern definition layer 300, a pattern transfer layer 400, a second pattern definition layer 500 formed with a first group of grooves G1, a second mask layer 710 and the remaining fourth sacrificial layer 730 .
  • the part of the fourth sacrificial layer 730 located on the surface of the second mask layer 710 and the top surface of the second photoresist layer 720 is etched away, and the remaining fourth sacrificial layer 730 forms the second trench Structure 731. Moreover, during the above etching process, the remaining second photoresist layer 720 is completely removed.
  • the semiconductor structure includes a substrate 100, a conductive layer 200, a first pattern definition layer 300, a pattern transfer layer 400, and a second groove formed with the first group of grooves G1 and the second group of grooves G2.
  • Pattern definition layer 500 .
  • the second groove structure 731 can be transferred to the first anti-reflection layer 520 of the second pattern definition layer 500 through a dry etching process, so that the first group of grooves G1 has been formed A second group of grooves G2 is formed on the surface of the first anti-reflection layer 520 . Moreover, during the above etching process, the second trench structure 731 (that is, the remaining fourth sacrificial layer 730 ) and the second mask layer 710 are all removed. Wherein, in the plan view of the semiconductor structure shown in FIG. 9 , the first group of trenches G1 and the second group of trenches G2 have an included angle of 120°.
  • a third mask layer 810 is formed on the surface of the second pattern definition layer 500, and the third mask layer 810 fills the first group of grooves G1 and the second group of grooves G2;
  • the second pattern definition layer 500 is etched using the third mask layer 810 as a mask, and the third groove structure 831 is transferred to the second pattern definition layer 500 to form a third group of grooves G3.
  • the steps may specifically include:
  • a fourth antireflection layer 812 is formed on the surface of the fifth passivation layer 811 , and the fourth antireflection layer 812 and the fifth passivation layer 811 together form a third mask layer 810 .
  • the fifth sacrificial layer 830 covers the side wall and the bottom wall of the third opening 821;
  • the fifth sacrificial layer 830 located on the surface of the third mask layer 810 and the top of the third photoresist layer 820 is removed by etching, and the remaining fifth sacrificial layer 830 is the third trench structure 831 .
  • FIG. 10 it representatively shows a schematic structural view of the semiconductor structure in the step of "forming the third photoresist layer 820 on the third mask layer 810 ".
  • the semiconductor structure includes a substrate 100, a conductive layer 200, a first pattern definition layer 300, a pattern transfer layer 400, a second group of grooves G1 and a second group of grooves G2 formed therein.
  • the pattern definition layer 500 , the third mask layer 810 and the patterned third photoresist layer 820 .
  • the third mask layer 810 is formed on the surface of the second pattern definition layer 500, and the third mask layer 810 is filled in the first group of grooves G1 and the second group of grooves G2 on the surface of the first anti-reflection layer 520, the first
  • the third mask layer 810 includes a fifth passivation layer 811 and a fourth anti-reflection layer 812 .
  • the third photoresist layer 820 is formed on the surface of the third mask layer 810 , and the third photoresist layer 820 is patterned to form a third opening 821 .
  • the fifth passivation layer 811 may be formed on the second pattern definition layer 500 by a spin-coating process.
  • the material of the fourth anti-reflection layer 812 may include, but not limited to, silicon oxynitride.
  • the semiconductor structure includes a substrate 100, a conductive layer 200, a first pattern definition layer 300, a pattern transfer layer 400, a second group of grooves G1 and a second group of grooves G2 formed therein.
  • the pattern definition layer 500 , the third mask layer 810 , the patterned third photoresist layer 820 and the fifth sacrificial layer 830 are formed therein.
  • the fifth sacrificial layer 830 is formed on the surface of the third mask layer 810 and the remaining surface of the third photoresist layer 820, that is, the fifth sacrificial layer 830 covers the surface of the third mask layer 810 exposed to the third opening 821 , simultaneously covering the side wall and the bottom wall of the third opening 821 .
  • the material of the fifth sacrificial layer 830 may include, but not limited to, silicon dioxide.
  • the semiconductor structure typically shows a schematic structural view of the semiconductor structure in the step of "forming the third trench structure 831 on the surface of the third mask layer 810 ".
  • the semiconductor structure includes a substrate 100, a conductive layer 200, a first pattern definition layer 300, a pattern transfer layer 400, a second group of grooves G1 and a second group of grooves G2 formed therein.
  • the pattern definition layer 500 , the third mask layer 810 and the remaining fifth sacrificial layer 830 are examples of the semiconductor structure in the step of "forming the third trench structure 831 on the surface of the third mask layer 810 ".
  • the semiconductor structure includes a substrate 100, a conductive layer 200, a first pattern definition layer 300, a pattern transfer layer 400, a second group of grooves G1 and a second group of grooves G2 formed therein.
  • the pattern definition layer 500 , the third mask layer 810 and the remaining fifth sacrificial layer 830 are examples of the semiconductor structure in the step of "forming the third trench structure 831 on the
  • the part of the fifth sacrificial layer 830 located on the surface of the third mask layer 810 and the top surface of the third photoresist layer 820 is etched away, and the remaining fifth sacrificial layer 830 forms a third trench Structure 831. Moreover, during the above etching process, the remaining third photoresist layer 820 is completely removed.
  • the semiconductor structure includes a substrate 100, a conductive layer 200, a first pattern definition layer 300, a pattern transfer layer 400, and a first group of grooves G1, a second group of grooves G2 and a third group of grooves are formed.
  • the second pattern of the group of trenches G3 defines the layer 500 .
  • the third groove structure 831 can be transferred to the first anti-reflection layer 520 of the second pattern definition layer 500 through a dry etching process, so that the first group of grooves G1 and A third group of grooves G3 is formed on the surface of the first anti-reflection layer 520 of the second group of grooves G2. Moreover, during the above etching process, the third trench structure 831 (ie, the remaining fifth sacrificial layer 830 ) and the third mask layer 810 are all removed. Wherein, in the plan view of the semiconductor structure shown in FIG.
  • the first group of grooves G1 and the third group of grooves G3 have an included angle of 120°
  • the second group of grooves G2 and the third group of grooves G3 have an angle of 120°.
  • ° that is, the three groups of grooves G1, G2, and G3 have an included angle of 120° with each other.
  • the sixth passivation layer 430 fills the second hole h2, and is flush with the surface of the pattern transfer layer 400;
  • the first pattern definition layer 300 is etched using the sixth passivation layer 430 as a mask, and the remaining first pattern definition layer 300 forms a columnar structure (ie, the second columnar structure 330 ).
  • the semiconductor structure typically shows a schematic structural view of the semiconductor structure in the step of "etching the pattern transfer layer 400 using the second pattern definition layer 500 as a mask".
  • the semiconductor structure includes the substrate 100 , the conductive layer 200 , the first pattern definition layer 300 and the pattern transfer layer 400 formed with the second holes h2 .
  • the patterns of the first holes h1 formed by the three groups of grooves G1, G2, G3 at the intersection positions of the first anti-reflection layer 520 can be transferred
  • the second sacrificial layer 420 of the layer 400 so that a hexagonal second hole h is formed in the second sacrificial layer 420 .
  • FIG. 16 it typically shows a schematic structural view of the semiconductor structure in the step of "forming the sixth passivation layer 430 on the surface of the pattern transfer layer 400 ".
  • the semiconductor structure includes the substrate 100 , the conductive layer 200 , the first pattern definition layer 300 , the pattern transfer layer 400 formed with the second hole h2 and the sixth passivation layer 430 .
  • the sixth passivation layer 430 is filled in the second hole h2.
  • a sixth passivation layer 430 may be formed on the surface of the second sacrificial layer 420 of the pattern transfer layer 400 formed with the second hole h2, and the sixth passivation layer 430 located on the top of the second sacrificial layer 420 may be formed by, for example, a chemical mechanical polishing process. After removal, the sixth passivation layer 430 filled in the second hole h2 remains.
  • FIG. 17 it typically shows a schematic structural view of the semiconductor structure in the step of “forming the first columnar structure 431 ”, and FIG. 18 typically shows a plan view of the semiconductor structure in this step.
  • the semiconductor structure includes the substrate 100 , the conductive layer 200 , the first pattern definition layer 300 , the remaining pattern transfer layer 400 (ie, the polysilicon contact layer 410 ) and the first columnar structure 431 .
  • the sixth passivation layer 430 filled in the second hole h2 remains to form the first columnar structure 431, thereby realizing the reverse rotation of the first hole h1 in the second pattern definition layer 500 Etching, that is, the structure remaining in the process of pattern downward transfer is the part not blocked by the mask (the second pattern definition layer 500 ).
  • the semiconductor structure includes the substrate 100 , the conductive layer 200 and the second columnar structure 330 .
  • the first pattern definition layer 300 is etched and removed by using the first columnar structure 431 formed by the remaining pattern transfer layer 400 (that is, the remaining second sacrificial layer 420 ) as a mask.
  • the shape of the top of the second columnar structure 330 is the same as that of the first columnar structure 431, that is, hexagonal. Under the action of the etching load effect, the second columnar structure 330 changes from the hexagonal straight-sided profile at the top. Forms a more regular rounded bottom for arcs.
  • the remaining pattern transfer layer 400 is completely removed.
  • FIG. 20 it typically shows a schematic structural view of the semiconductor structure in the step of “forming the connection pad 210 ”, and FIG. 21 typically shows a plan view of the semiconductor structure in this step.
  • the semiconductor structure includes the substrate 100 and the remaining conductive layer 200 .
  • the remaining first pattern definition layer 300 is completely removed.
  • FIG. 22 and FIG. 23 respectively show structural schematic diagrams of the semiconductor structure in several steps in the second embodiment of the formation method;
  • FIG. 24 shows a plan view of the semiconductor structure in the steps shown in FIG. 22 .
  • the process design of the method for forming the connection pads proposed in the present disclosure, which is different from the first embodiment in the second embodiment, will be described below with reference to the above-mentioned drawings.
  • the method for forming the connection pad proposed by the present disclosure includes:
  • the second pattern definition layer 500 On the second pattern definition layer 500, three groups of convex strips B1, B2, B3 are sequentially formed, and the three groups of convex strips B1, B2, B3 intersect each other at 120°, and the intersection positions are located on the second pattern definition layer 500 to form a hexagonal pattern.
  • the protrusion b is transferred downward, and the portion of the first pattern definition layer 300 corresponding to the protrusion b is removed by etching, and the remaining first pattern definition layer 300 forms a third columnar structure 340 corresponding to the protrusion b.
  • the bottom of the third columnar structure 340 is circular;
  • the conductive layer 200 is etched using the remaining first pattern definition layer 300 as a mask, and the remaining conductive layer 200 forms a circular connection pad 210 .
  • the protrusion b formed on the second pattern definition layer 500 replaces the first hole in the first embodiment, as a subsequent step to make the first pattern definition layer 300 define and form a columnar shape.
  • the pattern of the structure defines the structure.
  • the protrusion b (that is, the intersection part of the three groups of protrusions B1, B2, B3) corresponds to the remaining third columnar structure 340 of the first pattern definition layer 300, that is, the protrusion b corresponds to the remaining third columnar structure 340 of the first pattern definition layer 300.
  • the positions of the resulting connection pads correspond.
  • the downward transfer of the protrusion b in this embodiment is directly etched, that is, in the forward-selected manner.
  • this embodiment also does not need to provide structures and related steps for the implementation of the reverse selection method, such as the pattern transfer layer in the first embodiment.
  • the method for forming the connection pad proposed in the present disclosure includes:
  • the first group of patterns, the second group of patterns and the third group of patterns intersecting each other at 120° are sequentially formed, and the intersecting parts of the above three groups of patterns form a hexagon on the second pattern definition layer
  • Shaped patterns define the structure
  • the conductive layer is etched using the remaining first pattern definition layer as a mask, and the remaining conductive layer forms a circular connection pad.
  • the semiconductor structure proposed in the present disclosure has a capacitor hole, and the capacitor hole of the semiconductor structure is formed through the method for forming the connection pad proposed in the present disclosure and described in detail in the above embodiments.
  • the method for forming the connection pad proposed in the present disclosure forms a hexagonal pattern by using three exposure processes.
  • the connection pad is defined.
  • the columnar structure of the top is transformed from a hexagonal straight-sided profile to a circular arc to form a more regular circle, which significantly improves the shape of the connection pad.
  • the present disclosure can ensure that the connection pad is circular, so that the connection pad has a larger boundary window during the capacitance patterning process, and can stop on the connection pad during etching to avoid the problem of capacitor leakage caused by breakdown.

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Abstract

本公开提出一种连接垫的形成方法及半导体结构，其中，形成方法包含：提供一衬底；在衬底表面依次形成导电层、第一图案定义层和第二图案定义层；在第二图案定义层上依次形成互为120°交叉的三组图案，三组图案的交叉部分于第二图案定义层形成六边形的图案定义结构；将图案定义结构向下转移，刻蚀去除部分第一图案定义层，剩余的第一图案定义层形成柱状结构，在刻蚀负载效应的作用下，柱状结构底部呈圆形；以剩余的第一图案定义层为掩膜刻蚀导电层，剩余的导电层形成圆形的连接垫。

Description

连接垫的形成方法及半导体结构
相关申请的交叉引用
本公开要求基于2021年7月5日提交的申请号为202110758234.2的中国申请“连接垫的形成方法及半导体结构”的优先权，通过援引将其全部内容并入本文中。
技术领域
本公开涉及半导体存储器件的制作方法技术领域，尤其涉及一种连接垫的形成方法及半导体结构。
背景技术
在现有半导体结构的电容管制造方案中，由于曝光极限，目前沉浸式光刻工艺通常采用两层光罩形成两个方向的线性图案，两个方向的线性图案围成空白的平行四边形图案，经过干法蚀刻，将图案向下转移，并最终形成大致呈六边形排列方式的连接垫阵列。
然而，以单个连接垫为例，图案转移过程中对应于连接垫的孔洞从原始的平行四边形开始变成椭圆形，并向下转移，由于刻蚀的负载效应，孔洞最顶部不断经受等离子体作用，呈现较规则的圆形，临近孔洞底部则以刻蚀气体的轰击作用为主，导致孔洞底部保持原有的椭圆形状，从而导致连接垫呈椭圆形。呈椭圆形的连接垫的长轴方向和短轴方向的尺寸不一致，导致电容图案化过程中，在短轴方向的边界窗口(margin)不足，刻蚀时无法停止在连接垫上，造成击穿，从而导致电容漏电等问题。
发明内容
本公开实施例的一个方面，提供一种连接垫的形成方法，其中，该形成方法包含：提供一衬底；在所述衬底表面依次形成导电层、第一图案定义层和第二图案定义层；在所述第二图案定义层上依次形成互为120°交叉的第一组图案、第二组图案和第三组图案，上述三组图案的交叉部分于所述第二图案定义层形成六边形的图案定义结构；将所述图案定义结构向下转移，刻蚀去除部分所述第一图案定义层，剩余的所述第一图案定义层形成柱状结构，在刻蚀负载效应的作用下，所述柱状结构底部呈圆形；以剩余的所述第一图案定义层为掩膜刻蚀所述导电层，剩余的所述导电层形成圆形的连接垫。
本公开实施例的另一个方面，提供一种半导体结构，具有连接垫，其中，所述连接垫 经由本公开提出的并在上述实施方式中所述的连接垫的形成方法形成。
附图说明
图1至图3、图5至图8、图10至图13、图15至图17、图19和图20分别是本公开提出的连接垫的形成方法的几个步骤下的半导体结构的结构示意图；
图4、图9、图14、图18和图21分别是本公开提出的连接垫的形成方法的几个步骤下的半导体结构的平面图；
图22至图23是本公开提出的连接垫的形成方法的另一实施方式的几个步骤下的半导体结构的结构示意图；
图24是图22示出的步骤下的半导体结构的平面图。
具体实施例
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本公开将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
参阅图1至图3、图5至图8、图10至图13、图15和图17，其分别代表性地示出了本公开提出的连接垫的形成方法的几个步骤下的半导体结构的结构示意图。在该示例性实施方式中，本公开提出的连接垫的形成方法是以沉浸式光刻工艺形成半导体结构的电容管的制造工艺为例进行说明的。本领域技术人员容易理解的是，为将本公开的相关设计应用于其他类型的电容结构或其他工艺中，而对下述的具体实施方式做出多种改型、添加、替代、删除或其他变化，这些变化仍在本公开提出的连接垫的形成方法的原理的范围内。
如图1至图3、图5至图8、图10至图13、图15至图17、图19和图20所示，在本实施方式中，本公开提出的连接垫的形成方法包含：
提供一衬底100；
在衬底100表面依次形成导电层200、第一图案定义层300和第二图案定义层500；
在第二图案定义层500上依次形成三组沟槽G1、G2、G3，三组沟槽G1、G2、G3互为120°交叉，且交叉位置于第二图案定义层500形成六边形的第一孔洞h1；
将第一孔洞h1向下转移，通过反向选择方式刻蚀去除部分第一图案定义层300，剩余的第一图案定义层300形成对应于第一孔洞h1的第二柱状结构330，在刻蚀负载效应的作用下，第二柱状结构330底部呈圆形；
以剩余的第一图案定义层300为掩膜刻蚀导电层200，剩余的导电层200形成圆形的连接垫210。
承上所述，本公开提出的连接垫的形成方法，通过采用三次曝光工艺形成六边形的第一孔洞h1，在第一孔洞h1向下转移的过程中，在刻蚀负载效应的作用下，使得定义连接垫210的柱状结构由顶部的六边形直边轮廓转变为圆弧而形成较为规则的圆形，从而显著改善连接垫210的形状。通过上述设计，本公开能够保证连接垫210呈圆形，使得连接垫210在电容图案化过程中具有更大的边界窗口，刻蚀时能够停止在连接垫210上，避免造成击穿而导致电容漏电的问题。
可选地，如图1至图3、图5至图8、图10至图13、图15至图17、图19和图20所示，在本实施方式中，在“在导电层200表面形成第一图案定义层300”的步骤中，具体可以包含：
在导电层200表面形成第一钝化层310；
在第一钝化层310表面形成第一牺牲层320，第一牺牲层320与第一钝化层310共同形成第一图案定义层300。
可选地，如图1至图3、图5至图8、图10至图13、图15至图17、图19和图20所示，在本实施方式中，第一图案定义层300与第二图案定义层500之间还可以形成图案转移层400，据此实现第二图案定义层500的第一孔洞h1向下转移过程中的反向选择刻蚀。具体而言，图案转移层400的形成可以包含以下步骤：
在第一图案定义层300表面(即第一牺牲层320的表面)形成多晶硅接触层410(Poly-Si)；
在多晶硅接触层410表面形成第二牺牲层。
其中，基于上述的形成图案转移层400的工艺设计，其在图案反向选择刻蚀的步骤中的具体工艺将在下述内容中按工艺及附图顺序说明。需说明的是，在其他实施方式中，为实现第二图案定义层500的第一孔洞h1以反向选择刻蚀方式转移至第一图案定义层300而形成第二柱状结构330，亦可不设置本实施方式中的图案转移层，而采用其他工艺实现，并不以本实施方式为限。
可选地，如图1至图3、图5至图8、图10至图13、图15至图17、图19和图20所示，在本实施方式中，在“在图案转移层400表面形成第二图案定义层500”的步骤中，具体可以包含：
在图案转移层400表面形成第二钝化层510；
在第二钝化层510表面形成第一抗反射层520，第一抗反射层520与第二钝化层510共同形成第二图案定义层500，三组沟槽G1、G2、G3形成于第一抗反射层520。
可选地，如图1至图3所示，在“在第二图案定义层500上形成第一组沟槽G1”的步骤中，具体可以包含：
在第二图案定义层500表面形成第一掩膜层610；
通过间距倍增工艺在第一掩膜层610表面形成第一沟槽结构631；
以第一掩膜层610为掩膜刻蚀第二图案定义层500，将第一沟槽结构631转移至第二图案定义层500而形成第一组沟槽G1。
进一步地，如图1至图3所示，基于上述形成第一组沟槽G1的工艺设计，在本实施方式中，在“在第二图案定义层500表面形成第一掩膜层610”的步骤中，具体可以包含：
在第二图案定义层500表面形成第三钝化层611；
在第三钝化层611表面形成第二抗反射层612，第二抗反射层612与第三钝化层611共同形成第一掩膜层610。
进一步地，如图1至图3所示，基于上述形成第一组沟槽G1的工艺设计，在本实施方式中，在“通过间距倍增工艺在第一掩膜层610表面形成第一沟槽结构631”的步骤中，具体可以包含：
在第一掩膜层610表面形成第一光刻胶层620；
图案化第一光刻胶层620，形成第一开口621；
在第一掩膜层610和第一光刻胶层620表面形成第三牺牲层630，第三牺牲层630覆盖第一开口621的侧壁和底壁；
刻蚀去除位于第一掩膜层610表面和第一光刻胶层620顶部的第三牺牲层630，剩余的第三牺牲层630为第一沟槽结构631。
具体而言，如图1所示，其代表性地示出了半导体结构在“在第一掩膜层610和第一光刻胶层620表面形成第三牺牲层630”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包含衬底100、导电层200、第一图案定义层300、图案转移层400、第二图案定义层500、第一掩膜层610、图案化的第一光刻胶层620以及第三牺牲层630。其中，导电层200形成于衬底100表面。第一图案定义层300形成于导电层200表面，第一图案定义层300依次包含第一钝化层310以及第一牺牲层320。图形转移层400形成于第一牺牲层320表面，图形转移层400依次包含多晶硅接触层410以及第二牺牲层420。第二图案定义层500形成于第二牺牲层420表面，并包含第二钝化层510和第一抗反射层520。 第一掩膜层610形成于第二图案定义层500表面，并包含第三钝化层611和第二抗反射层612。第一光刻胶层620形成于第一掩膜层610表面，且第一光刻胶层620经由图案化形成第一开口621。第三牺牲层630形成于第一掩膜层610表面和剩余的第一光刻胶层620表面，即第三牺牲层630覆盖第一掩膜层610的暴露于第一开口621的表面，同时覆盖第一开口621的侧壁和底壁。
进一步地，在本实施方式中，导电层200的材质可以但不限于包含钨(W)。
进一步地，在本实施方式中，第一钝化层310可以但不限于包含DLC涂层(diamond-like carbon，类金刚石涂层)。
进一步地，在本实施方式中，第一牺牲层320的材质可以但不限于包含氮化硅(Si 3N 4)。
进一步地，在本实施方式中，第二牺牲层420的材质可以但不限于包含二氧化硅(SiO 2)。
进一步地，在本实施方式中，第二钝化层510可以但不限于包含DLC涂层。
进一步地，在本实施方式中，第一抗反射层520的材质可以但不限于包含氮氧化硅(SiON)。
进一步地，在本实施方式中，第三钝化层611可以但不限于包含DLC涂层。
进一步地，在本实施方式中，第三牺牲层630的材质可以但不限于包含二氧化硅。
进一步地，在本实施方式中，第二抗反射层612的材质可以但不限于包含氮氧化硅。
如图2所示，其代表性地示出了半导体结构在“在第一掩膜层610表面形成第一沟槽结构631”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包含衬底100、导电层200、第一图案定义层300、图案转移层400、第二图案定义层500、第一掩膜层610以及剩余的第三牺牲层630。其中，经由间距倍增工艺，第三牺牲层630的位于第一掩膜层610表面和第一光刻胶层620顶面的部分被刻蚀去除，剩余的第三牺牲层630形成第一沟槽结构631。并且，在上述刻蚀过程中，剩余的第一光刻胶层620被全部去除。
如图3所示，其代表性地示出了半导体结构在“将第一沟槽结构631转移至第二图案定义层500而形成第一组沟槽G1”的步骤中的结构示意图。如图4所示，其代表性地示出了半导体结构在“将第一沟槽结构631转移至第二图案定义层500而形成第一组沟槽G1”的步骤中的平面图。具体而言，在该步骤中，半导体结构包含衬底100、导电层200、第一图案定义层300、图案转移层400以及形成有第一组沟槽G1的第二图案定义层500。其中，在该步骤中，可以通过干法刻蚀工艺，将第一沟槽结构631转移至第二图案定义层500的第一抗反射层520，从而在第一抗反射层520表面形成第一组沟槽G1。并且，在上 述刻蚀过程中，第一沟槽结构631(即剩余的第三牺牲层630)和第一掩膜层610被全部去除。
可选地，如图5至图8所示，在“在第二图案定义层500上形成第二组沟槽G2”的步骤中，具体可以包含：
在第二图案定义层500表面形成第二掩膜层710，第二掩膜层710填充第一组沟槽G1；
通过间距倍增工艺在第二掩膜层710表面形成第二沟槽结构731；
以第二掩膜层710为掩膜刻蚀第二图案定义层500，将第二沟槽结构731转移至第二图案定义层500而形成第二组沟槽G2。
进一步地，如图5至图8所示，基于上述形成第二组沟槽G2的工艺设计，在本实施方式中，在“在第二图案定义层500表面形成第二掩膜层710”的步骤中，具体可以包含：
在第二图案定义层500表面形成第四钝化层711；
在第四钝化层711表面形成第三抗反射层712，第三抗反射层712与第四钝化层711共同形成第二掩膜层710。
进一步地，如图5至图8所示，基于上述形成第二组沟槽G2的工艺设计，在本实施方式中，在“通过间距倍增工艺在第二掩膜层710表面形成第二沟槽结构731”的步骤中，具体可以包含：
在第二掩膜层710表面形成第二光刻胶层720；
图案化第二光刻胶层720，形成第二开口721；
在第二掩膜层710和第二光刻胶层720表面形成第四牺牲层730，第四牺牲层730覆盖第二开口721的侧壁和底壁；
刻蚀去除位于第二掩膜层710表面和第二光刻胶层720顶部的第四牺牲层730，剩余的第四牺牲层730为第二沟槽结构731。
具体而言，如图5所示，其代表性地示出了半导体结构在“在第二掩膜层710形成第二光刻胶层720”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包含衬底100、导电层200、第一图案定义层300、图案转移层400、形成有第一组沟槽G1的第二图案定义层500、第二掩膜层710以及图案化的第二光刻胶层720。其中，第二掩膜层710形成于第二图案定义层500表面，且第二掩膜层710填充于第一抗反射层520表面的第一组沟槽G1，第二掩膜层710包含第四钝化层711和第三抗反射层712。第二光刻胶层720形成于第二掩膜层710表面，且第二光刻胶层720经由图案化形成第二开口721。
进一步地，在本实施方式中，第四钝化层711可以通过旋涂工艺形成于第二图案定义 层500。
进一步地，在本实施方式中，第三抗反射层712的材质可以但不限于包含氮氧化硅。
如图6所示，其代表性地示出了半导体结构在“在第二掩膜层710和第二光刻胶层720表面形成第四牺牲层730”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包含衬底100、导电层200、第一图案定义层300、图案转移层400、形成有第一组沟槽G1的第二图案定义层500、第二掩膜层710、图案化的第二光刻胶层720以及第四牺牲层730。其中，第四牺牲层730形成于第二掩膜层710表面和剩余的第二光刻胶层720表面，即第四牺牲层730覆盖第二掩膜层710的暴露于第二开口721的表面，同时覆盖第二开口721的侧壁和底壁。
进一步地，在本实施方式中，第四牺牲层730的材质可以但不限于包含二氧化硅。
如图7所示，其代表性地示出了半导体结构在“在第二掩膜层710表面形成第二沟槽结构731”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包含衬底100、导电层200、第一图案定义层300、图案转移层400、形成有第一组沟槽G1的第二图案定义层500、第二掩膜层710以及剩余的第四牺牲层730。其中，经由间距倍增工艺，第四牺牲层730的位于第二掩膜层710表面和第二光刻胶层720顶面的部分被刻蚀去除，剩余的第四牺牲层730形成第二沟槽结构731。并且，在上述刻蚀过程中，剩余的第二光刻胶层720被全部去除。
如图8所示，其代表性地示出了半导体结构在“将第二沟槽结构731转移至第二图案定义层500而形成第二组沟槽G2”的步骤中的结构示意图。如图9所示，其代表性地示出了半导体结构在“将第二沟槽结构731转移至第二图案定义层500而形成第二组沟槽G2”的步骤中的平面图。具体而言，在该步骤中，半导体结构包含衬底100、导电层200、第一图案定义层300、图案转移层400以及形成有第一组沟槽G1和第二组沟槽G2的第二图案定义层500。其中，在该步骤中，可以通过干法刻蚀工艺，将第二沟槽结构731转移至第二图案定义层500的第一抗反射层520，从而在已经形成有第一组沟槽G1的第一抗反射层520表面形成第二组沟槽G2。并且，在上述刻蚀过程中，第二沟槽结构731(即剩余的第四牺牲层730)和第二掩膜层710被全部去除。其中，在图9示出的半导体结构的平面图中，第一组沟槽G1与第二组沟槽G2具有120°的夹角。
可选地，如图10至图13所示，在“在第二图案定义层500上形成第三组沟槽G3”的步骤中，具体可以包含：
在第二图案定义层500表面形成第三掩膜层810，第三掩膜层810填充第一组沟槽G1 和第二组沟槽G2；
通过间距倍增工艺在第三掩膜层810表面形成第三沟槽结构831；
以第三掩膜层810为掩膜刻蚀第二图案定义层500，将第三沟槽结构831转移至第二图案定义层500而形成第三组沟槽G3。
进一步地，如图10至图13所示，基于上述形成第三组沟槽G3的工艺设计，在本实施方式中，在“在第二图案定义层500表面形成第三掩膜层810”的步骤中，具体可以包含：
在第二图案定义层500表面形成第五钝化层811；
在第五钝化层811表面形成第四抗反射层812，第四抗反射层812与第五钝化层811共同形成第三掩膜层810。
进一步地，如图10至图13所示，基于上述形成第三组沟槽G3的工艺设计，在本实施方式中，在“通过间距倍增工艺在第三掩膜层810表面形成第三沟槽结构831”的步骤中，具体可以包含：
在第三掩膜层810表面形成第三光刻胶层820；
图案化第三光刻胶层820，形成第三开口821；
在第三掩膜层810和第三光刻胶层820表面形成第五牺牲层830，第五牺牲层830覆盖第三开口821的侧壁和底壁；
刻蚀去除位于第三掩膜层810表面和第三光刻胶层820顶部的第五牺牲层830，剩余的第五牺牲层830为第三沟槽结构831。
具体而言，如图10所示，其代表性地示出了半导体结构在“在第三掩膜层810形成第三光刻胶层820”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包含衬底100、导电层200、第一图案定义层300、图案转移层400、形成有第一组沟槽G1和第二组沟槽G2的第二图案定义层500、第三掩膜层810以及图案化的第三光刻胶层820。其中，第三掩膜层810形成于第二图案定义层500表面，且第三掩膜层810填充于第一抗反射层520表面的第一组沟槽G1和第二组沟槽G2，第三掩膜层810包含第五钝化层811和第四抗反射层812。第三光刻胶层820形成于第三掩膜层810表面，且第三光刻胶层820经由图案化形成第三开口821。
进一步地，在本实施方式中，第五钝化层811可以通过旋涂工艺形成于第二图案定义层500。
进一步地，在本实施方式中，第四抗反射层812的材质可以但不限于包含氮氧化硅。
如图11所示，其代表性地示出了半导体结构在“在第三掩膜层810和第三光刻胶层820 表面形成第五牺牲层830”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包含衬底100、导电层200、第一图案定义层300、图案转移层400、形成有第一组沟槽G1和第二组沟槽G2的第二图案定义层500、第三掩膜层810、图案化的第三光刻胶层820以及第五牺牲层830。其中，第五牺牲层830形成于第三掩膜层810表面和剩余的第三光刻胶层820表面，即第五牺牲层830覆盖第三掩膜层810的暴露于第三开口821的表面，同时覆盖第三开口821的侧壁和底壁。
进一步地，在本实施方式中，第五牺牲层830的材质可以但不限于包含二氧化硅。
如图12所示，其代表性地示出了半导体结构在“在第三掩膜层810表面形成第三沟槽结构831”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包含衬底100、导电层200、第一图案定义层300、图案转移层400、形成有第一组沟槽G1和第二组沟槽G2的第二图案定义层500、第三掩膜层810以及剩余的第五牺牲层830。其中，经由间距倍增工艺，第五牺牲层830的位于第三掩膜层810表面和第三光刻胶层820顶面的部分被刻蚀去除，剩余的第五牺牲层830形成第三沟槽结构831。并且，在上述刻蚀过程中，剩余的第三光刻胶层820被全部去除。
如图13所示，其代表性地示出了半导体结构在“将第三沟槽结构831转移至第二图案定义层500而形成第三组沟槽G3”的步骤中的结构示意图。如图14所示，其代表性地示出了半导体结构在“将第三沟槽结构831转移至第二图案定义层500而形成第三组沟槽G3”的步骤中的平面图。具体而言，在该步骤中，半导体结构包含衬底100、导电层200、第一图案定义层300、图案转移层400以及形成有第一组沟槽G1、第二组沟槽G2和第三组沟槽G3的第二图案定义层500。其中，在该步骤中，可以通过干法刻蚀工艺，将第三沟槽结构831转移至第二图案定义层500的第一抗反射层520，从而在已经形成有第一组沟槽G1和第二组沟槽G2的第一抗反射层520表面形成第三组沟槽G3。并且，在上述刻蚀过程中，第三沟槽结构831(即剩余的第五牺牲层830)和第三掩膜层810被全部去除。其中，在图14示出的半导体结构的平面图中，第一组沟槽G1与第三组沟槽G3具有120°的夹角，且第而组沟槽G2与第三组沟槽G3具有120°的夹角，即三组沟槽G1、G2、G3相互具有120°的夹角。
可选地，如图15至图17所示，在本实施方式中，在“将第一孔洞h1向下转移，通过反向选择方式刻蚀去除部分第一图案定义层300”的步骤中，具体可以包含：
以第二图案定义层500为掩膜刻蚀图案转移层400，将第一孔洞h1转移至图案转移层400而形成六边形的第二孔洞h2；
在图案转移层400表面形成第六钝化层430，第六钝化层430填充第二孔洞h2，并与图案转移层400的表面平齐；
去除剩余的图案转移层400，使得第六钝化层430形成位于第一图案定义层300表面的六边形的柱状结构(即第一柱状结构431)；
以第六钝化层430为掩膜刻蚀第一图案定义层300，剩余的第一图案定义层300形成柱状结构(即第二柱状结构330)。
具体而言，如图15所示，其代表性地示出了半导体结构在“以第二图案定义层500为掩膜刻蚀图案转移层400”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包含衬底100、导电层200、第一图案定义层300以及形成有第二孔洞h2的图案转移层400。其中，可以在第一抗反射层520形成三组沟槽G1、G2、G3后，将三组沟槽G1、G2、G3在第一抗反射层520的交叉位置形成的第一孔洞h1图案转移层400的第二牺牲层420，从而在第二牺牲层420形成六边形的第二孔洞h。
如图16所示，其代表性地示出了半导体结构在“在图案转移层400表面形成第六钝化层430”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包含衬底100、导电层200、第一图案定义层300、形成有第二孔洞h2的图案转移层400以及第六钝化层430。其中，第六钝化层430填充于第二孔洞h2中。可以在形成有第二孔洞h2的图案转移层400的第二牺牲层420表面形成第六钝化层430，并将位于第二牺牲层420顶部的第六钝化层430采用例如化学机械研磨工艺去除，即可剩余填充于第二孔洞h2的第六钝化层430。
如图17所示，其代表性地示出了半导体结构在“形成第一柱状结构431”的步骤中的结构示意图，且图18代表性地示出了半导体结构在该步骤中的平面图。具体而言，在该步骤中，半导体结构包含衬底100、导电层200、第一图案定义层300、剩余的图案转移层400(即多晶硅接触层410)以及第一柱状结构431。其中，第二牺牲层420完全去除后，填充于第二孔洞h2的第六钝化层430保留下来，形成第一柱状结构431，从而实现第二图案定义层500第一孔洞h1的反向旋转刻蚀，即图案向下转移过程中最终保留下的结构是未被掩膜(第二图案定义层500)遮挡的部分。
如图19所示，其代表性地示出了半导体结构在“形成第二柱状结构330”的步骤中的结构示意图。具体而言，在该步骤中，半导体结构包含衬底100、导电层200以及第二柱状结构330。其中，以剩余的图案转移层400(即剩余的第二牺牲层420)形成的第一柱状结构431为掩膜，刻蚀去除第一图案定义层300。其中，第二柱状结构330的顶部与第一柱状结构431的形状相同，即呈六边形，在刻蚀负载效应的作用下，使得第二柱状结构 330由顶部的六边形直边轮廓转变为圆弧而形成较为规则的圆形底部。另外，在上述步骤中，剩余的图案转移层400被完全去除。
如图20所示，其代表性地示出了半导体结构在“形成连接垫210”的步骤中的结构示意图，且图21代表性地示出了半导体结构在该步骤中的平面图。具体而言，在该步骤中，半导体结构包含衬底100以及剩余的导电层200。其中，继续向下刻蚀去除导电层200的未被第二柱状结构330遮挡的部分，剩余的导电层200形成连接垫210，且连接垫210的形状与第二柱状结构330底部的形状保持一致，即呈圆形。另外，在上述步骤中，剩余的第一图案定义层300被完全去除。
基于上述对本公开提出的连接垫的形成方法的第一实施方式的详细说明，以下将结合图22至图24对该形成方法的第二实施方式进行说明。其中，图22和图23分别示出了该形成方法的第二实施方式中的几个步骤下的半导体结构的结构示意图；图24示出了图22示出的步骤下的半导体结构的平面图。以下将结合上述附图，对本公开提出的连接垫的形成方法在第二实施方式中区别于第一实施方式的工艺设计进行说明。
如图22至图24所示，在本实施方式中，本公开提出的连接垫的形成方法包含：
提供一衬底100；
在衬底100表面依次形成导电层200、第一图案定义层300和第二图案定义层500；
在第二图案定义层500上依次形成三组凸条B1、B2、B3，三组凸条B1、B2、B3互为120°交叉，且交叉位置于第二图案定义层500形成六边形的凸起b；
将凸起b向下转移，刻蚀去除第一图案定义层300的为对应于凸起b的部分，剩余的第一图案定义层300形成对应于凸起b的第三柱状结构340，在刻蚀负载效应的作用下，第三柱状结构340底部呈圆形；
以剩余的第一图案定义层300为掩膜刻蚀导电层200，剩余的导电层200形成圆形的连接垫210。
通过上述设计，本实施方式中是以在第二图案定义层500形成的凸起b，替代第一实施方式中的第一孔洞，来作为后续步骤中令第一图案定义层300定义、形成柱状结构的图案定义结构。并且，在本实施方式中，凸起b(即三组凸条B1、B2、B3的交叉部分)是与第一图案定义层300剩余的第三柱状结构340相对应，即凸起b是与最终形成的连接垫的位置相对应。据此，区别于第一实施方式的将第一孔洞向下转移时需要采用方向选择方式刻蚀，本实施方式中凸起b的向下转移是采用直接刻蚀，即正向选择方式。在此基础上，本实施方式也无需设置例如第一实施方式中的图案转移层等供反向选择方式实施的结构 和相关步骤。
换言之，基于上述第一实施方式和第二实施方式的详细说明，在符合本公开的设计构思的各种可能的实施方式中，本公开提出的连接垫的形成方法包含：
提供一衬底；
在衬底表面依次形成导电层、第一图案定义层和第二图案定义层；
在第二图案定义层上依次形成互为120°交叉的第一组图案、第二组图案和第三组图案，上述三组图案的交叉部分于第二图案定义层形成六边形的图案定义结构；
将图案定义结构向下转移，刻蚀去除部分第一图案定义层，剩余的第一图案定义层形成柱状结构，在刻蚀负载效应的作用下，柱状结构底部呈圆形；
以剩余的第一图案定义层为掩膜刻蚀导电层，剩余的导电层形成圆形的连接垫。
基于上述对本公开提出的连接垫的形成方法的几个示例性实施方式的详细说明，以下将对本公开提出的半导体结构的一示例性实施方式进行说明。
在本实施方式中，本公开提出的半导体结构具有电容孔，且半导体结构的电容孔是经由本公开提出的并在上述实施方式中详细说明的连接垫的形成方法形成。
综上所述，本公开提出的连接垫的形成方法，通过采用三次曝光工艺形成六边形的图案，在该图案向下转移的过程中，在刻蚀负载效应的作用下，使得定义连接垫的柱状结构由顶部的六边形直边轮廓转变为圆弧而形成较为规则的圆形，从而显著改善连接垫的形状。通过上述设计，本公开能够保证连接垫呈圆形，使得连接垫在电容图案化过程中具有更大的边界窗口，刻蚀时能够停止在连接垫上，避免造成击穿而导致电容漏电的问题。
虽然已参照几个典型实施例描述了本公开，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本公开能够以多种形式具体实施而不脱离公开的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。

Claims (17)

  1. 一种连接垫的形成方法，包含：
    提供一衬底；
    在所述衬底表面依次形成导电层、第一图案定义层和第二图案定义层；
    在所述第二图案定义层上依次形成互为120°交叉的第一组图案、第二组团和三组图案，上述三组图案的交叉部分于所述第二图案定义层形成六边形的图案定义结构；
    将所述图案定义结构向下转移，刻蚀去除部分所述第一图案定义层，剩余的所述第一图案定义层形成柱状结构，在刻蚀负载效应的作用下，所述柱状结构底部呈圆形；
    以剩余的所述第一图案定义层为掩膜刻蚀所述导电层，剩余的所述导电层形成圆形的连接垫。
  2. 根据权利要求1所述的连接垫的形成方法，其中，所述第一组图案、第二组团和第三组图案分别对应为第一组沟槽、第二组沟槽和第三组沟槽，使得所述图案定义结构为第一孔洞；其中，所述的将图案定义结构向下转移的步骤中，是将所述第一孔洞通过反向选择方式向下转移，使得所述第一图案定义层的未对应于所述第一孔洞的部分被刻蚀去除，剩余的所述第一图案定义层形成对应于所述第一孔洞的所述柱状结构。
  3. 根据权利要求2所述的连接垫的形成方法，其中，所述的在衬底表面形成第二图案定义层的步骤包含：
    在所述衬底表面形成第二钝化层；
    在所述第二钝化层表面形成第一抗反射层，所述第一抗反射层与所述第二钝化层共同形成所述第二图案定义层，所述三组沟槽形成于所述第一抗反射层。
  4. 根据权利要求3所述的连接垫的形成方法，其中，所述第一抗反射层形成所述三组沟槽后，将所述三组沟槽的交叉位置的第一孔洞转移至所述第二钝化层，形成所述第二图案定义层的孔洞图案。
  5. 根据权利要求2所述的连接垫的形成方法，其中，所述的在第二图案定义层上形成第一组沟槽的步骤包含：
    在所述第二图案定义层表面形成第一掩膜层；
    通过间距倍增工艺在所述第一掩膜层表面形成第一沟槽结构；
    以所述第一掩膜层为掩膜刻蚀所述第二图案定义层，将第一沟槽结构转移至所述第二图案定义层而形成第一组沟槽。
  6. 根据权利要求5所述的连接垫的形成方法，其中，所述的通过间距倍增工艺在第一掩膜层表面形成第一沟槽结构的步骤包含：
    在所述第一掩膜层表面形成第一光刻胶层；
    图案化所述第一光刻胶层，形成第一开口；
    在所述第一掩膜层和所述第一光刻胶层表面形成第三牺牲层，所述第三牺牲层覆盖所述第一开口的侧壁和底壁；
    刻蚀去除位于所述第一掩膜层表面和所述第一光刻胶层顶部的所述第三牺牲层，剩余的所述第三牺牲层为所述第一沟槽结构。
  7. 根据权利要求5所述的连接垫的形成方法，其中，所述的在第二图案定义层表面形成第一掩膜层的步骤包含：
    在所述第二图案定义层表面形成第三钝化层；
    在所述第三钝化层表面形成第二抗反射层，所述第二抗反射层与所述第三钝化层共同形成所述第一掩膜层。
  8. 根据权利要求2所述的连接垫的形成方法，其中，所述的在第二图案定义层上形成第二组沟槽的步骤包含：
    在所述第二图案定义层表面形成第二掩膜层，所述第二掩膜层填充第一组沟槽；
    通过间距倍增工艺在所述第二掩膜层表面形成第二沟槽结构；
    以所述第二掩膜层为掩膜刻蚀所述第二图案定义层，将第二沟槽结构转移至所述第二图案定义层而形成第二组沟槽。
  9. 根据权利要求8所述的连接垫的形成方法，其中，所述的通过间距倍增工艺在第二掩膜层表面形成第二沟槽结构的步骤包含：
    在所述第二掩膜层表面形成第二光刻胶层；
    图案化所述第二光刻胶层，形成第二开口；
    在所述第二掩膜层和所述第二光刻胶层表面形成第四牺牲层，所述第四牺牲层覆盖所述第二开口的侧壁和底壁；
    刻蚀去除位于所述第二掩膜层表面和所述第二光刻胶层顶部的所述第四牺牲层，剩余的所述第四牺牲层为所述第二沟槽结构。
  10. 根据权利要求8所述的连接垫的形成方法，其中，所述的在第二图案定义层表面形成第二掩膜层的步骤包含：
    在所述第二图案定义层表面形成第四钝化层，所述第四钝化层填充第一组沟槽；
    在所述第四钝化层表面形成第三抗反射层，所述第三抗反射层与所述第四钝化层共同形成所述第二掩膜层。
  11. 根据权利要求2所述的连接垫的形成方法，其中，所述的在第二图案定义层上形成第三组沟槽的步骤包含：
    在所述第二图案定义层表面形成第三掩膜层，所述第三掩膜层填充第一组沟槽和第二组沟槽；
    通过间距倍增工艺在所述第三掩膜层表面形成第三沟槽结构；
    以所述第三掩膜层为掩膜刻蚀所述第二图案定义层，将第三沟槽结构转移至所述第二图案定义层而形成第三组沟槽。
  12. 根据权利要求11所述的连接垫的形成方法，其中，所述的通过间距倍增工艺在第三掩膜层表面形成第三沟槽结构的步骤包含：
    在所述第三掩膜层表面形成第三光刻胶层；
    图案化所述第三光刻胶层，形成第三开口；
    在所述第三掩膜层和所述第三光刻胶层表面形成第五牺牲层，所述第五牺牲层覆盖所述第三开口的侧壁和底壁；
    刻蚀去除位于所述第三掩膜层表面和所述第三光刻胶层顶部的所述第五牺牲层，剩余的所述第五牺牲层为所述第三沟槽结构。
  13. 根据权利要求11所述的连接垫的形成方法，其中，所述的在第二图案定义层表面 形成第三掩膜层的步骤包含：
    在所述第二图案定义层表面形成第五钝化层，所述第五钝化层填充第一组沟槽和第二组沟槽；
    在所述第五钝化层表面形成第四抗反射层，所述第四抗反射层与所述第五钝化层共同形成所述第三掩膜层。
  14. 根据权利要求2所述的连接垫的形成方法，其中，所述第一图案定义层与所述第二图案定义层之间形成有图案转移层，所述的通过反向选择方式刻蚀去除部分第一图案定义层的步骤包含：
    以所述第二图案定义层为掩膜刻蚀所述图案转移层，将所述第一孔洞转移至所述图案转移层而形成六边形的第二孔洞；
    在所述图案转移层表面形成第六钝化层，所述第六钝化层填充所述第二孔洞，并与所述图案转移层的表面平齐；
    去除剩余的所述图案转移层，使得所述第六钝化层形成位于所述第一图案定义层表面的六边形的柱状结构；
    以所述第六钝化层为掩膜刻蚀所述第一图案定义层，剩余的第一图案定义层形成柱状结构。
  15. 根据权利要求14所述的连接垫的形成方法，其中，所述图案转移层包含多晶硅接触层以及第二牺牲层，所述多晶硅接触层形成于所述第一图案定义层表面，所述第二牺牲层形成于所述多晶硅接触层与所述第二图案定义层之间；其中，所述的将第一孔洞转移至图案转移层的步骤中，是将所述第一孔洞转移至所述第二牺牲层，所述第二孔洞形成于所述第二牺牲层。
  16. 根据权利要求1所述的连接垫的形成方法，其中，所述三组图案分别为三组凸条，使得所述图案定义结构为凸起；其中，所述的将图案定义结构向下转移的步骤中，是将所述凸起向下转移，使得所述第一图案定义层的未对应于所述凸起的部分被刻蚀去除，剩余的所述第一图案定义层形成对应于所述凸起的所述柱状结构。
  17. 一种半导体结构，具有连接垫，其中，所述连接垫经由权利要求1～16任一项所述 的连接垫的形成方法形成。
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