CN109427555B - 半导体元件的密孔图案形成方法 - Google Patents
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Abstract
本发明公开了一种半导体元件的密孔图案形成方法，其包含：在设置于基材上的至少一个下硬遮罩层上形成多个第一柱体；在下硬遮罩层上形成间隔层以形成多个第二柱体分别覆盖第一柱体，其中多个第一孔洞形成于第二柱体之间；蚀刻间隔层以经由第一孔洞暴露出下硬遮罩层的第一部位，以及暴露出第一柱体的顶面；移除第一柱体以形成多个第二孔洞于间隔层，进而暴露出下硬遮罩层的第二部位；蚀刻下硬遮罩层的第一部位与第二部位；以及移除间隔层的残留部位。借此，可有效地形成具有小于微影工艺的最小解析度的节距或直径的密孔图案。
Description
技术领域
本发明是有关于一种半导体元件的密孔图案形成方法。
背景技术
随着半导体元件的整合度的增加，用于形成具有小于微影工艺的最小解析度的间距或直径的密孔图案的各种双重图案化技术(Double Patterning Techniques,DPT)已被发展出。
一般来说，有两种主要的双重图案化技术：LELE(Litho-Etch-Litho-Etch)双重图案化技术和自对准双重图案化(Self-Aligned Double Patterning,SADP)技术。在过程开发和设计流程实施方面，LELE双重图案化技术比SADP技术成熟得多，而SADP技术具有比LELE双重图案化技术更强的扩展潜力，因为其尖端-尖端(tip-tip)和尖端-侧(tip-side)的设计规则较小，以及其内在的自对准属性。
发明内容
有鉴于此，本发明的目的在于提出一种半导体元件的密孔图案形成方法，此方法可有效地形成具有小于微影工艺的最小解析度的节距或直径的密孔图案。
为了达到上述目的，依据本发明的一实施方式，一种半导体元件的密孔图案形成方法包含：在设置于基材上的至少一个下硬遮罩层上形成多个第一柱体；在下硬遮罩层上形成间隔层以形成多个第二柱体分别覆盖第一柱体，其中多个第一孔洞形成于第二柱体之间；蚀刻间隔层以经由第一孔洞暴露出下硬遮罩层的第一部位，以及暴露出第一柱体的顶面；移除第一柱体以形成多个第二孔洞于间隔层，进而暴露出下硬遮罩层的第二部位；蚀刻下硬遮罩层的第一部位与第二部位；以及移除间隔层的残留部位。
在一个或多个实施方式中，前述形成第一柱体的步骤包含：在下硬遮罩层上形成上硬遮罩层；在上硬遮罩层上形成多个点状物；蚀刻上硬遮罩层由点状物所暴露出的暴露部位，其中上硬遮罩层的残留部位作为第一柱体；以及移除点状物。
在一个或多个实施方式中，前述的半导体元件的密孔图案形成方法进一步包含：在蚀刻上硬遮罩层的暴露部位的步骤之前修整点状物。
在一个或多个实施方式中，前述形成第一柱体的步骤包含：基于由第一维度以及第二维度所构成的第一阵列形成第一柱体。
在一个或多个实施方式中，前述形成第一柱体的步骤进一步包含：基于第一阵列等距地形成第一柱体。
在一个或多个实施方式中，形成于第一维度与第二维度之间的角度约为60度。
在一个或多个实施方式中，前述的第一孔洞与第二孔洞是基于由第三维度以及第四维度所构成的第二阵列排列。
在一个或多个实施方式中，在第三维度与第四维度中的一个中，第一孔洞中的两个相邻者是排列于第二孔洞中的两对应者之间。
在一个或多个实施方式中，形成于第三维度与第四维度之间的角度约为60度。
在一个或多个实施方式中，形成于第一维度与第三维度及第四维度中的至少一个之间的角度约为30度。
在一个或多个实施方式中，在蚀刻间隔层的步骤之前，每一个第一孔洞形成于第二柱体中的三个相邻者之间。
在一个或多个实施方式中，前述第二柱体是以密堆积的方式排列。
在一个或多个实施方式中，前述蚀刻下硬遮罩层的第一部位与第二部位的步骤包含蚀刻下硬遮罩层至少直到基材的部位被暴露出。
综上所述，本发明的半导体元件的密孔图案形成方法可有效地形成具有小于微影工艺的最小解析度的节距或直径的密孔图案。
以上所述仅是用以阐述本发明所欲解决的问题、解决问题的技术手段、及其产生的功效等等，本发明的具体细节将在下文的实施方式及相关附图中详细介绍。
附图说明
为让本发明的上述和其他目的、特征、优点与实施方式能更明显易懂，附图的说明如下：
图1A、图2A、图3A、图4A、图5A、图6A、图7A以及图8A为分别绘示根据本发明一些实施方式的半导体元件的密孔图案形成方法于不同步骤阶段中的俯视图。
图1B、图2B、图3B、图4B、图5B、图6B、图7B以及图8B为分别绘示图1A、图2A、图3A、图4A、图5A、图6A、图7A以及图8A中的结构沿着线段A-A’的纵剖面图。
具体实施方式
以下将详细参考本发明的多个实施方式，其实施例在附图中绘示出。尽可能地，在附图和说明书中使用相同的元件符号来指代相同或相似的元件。然而，本发明的特定结构和功能细节仅仅是为了描述示例性实施方式的目的而具有代表性的，并且因此可以以许多替代形式实现，并且不应被解释为仅限于本发明所阐述的示例性实施方式。因此，应当理解，本发明并不意图将示例性实施方式限制为所揭示的特定形式。相反地，示例性实施方式将覆盖落入本发明公开范围内的所有修改，等同物和替代方案。
在附图中，为了清楚起见，层和区域的厚度可能被夸大，并且在附图的描述中相同的元件符号表示相同的元件。
在本发明中，使用第一、第二与第三等等的词汇，是用于描述各种元件、组件、区域、层与/或区块是可以被理解的。但是这些元件、组件、区域、层与/或区块不应该被这些术语所限制。这些词汇只限于用来辨别单一元件、组件、区域、层与/或区块。因此，在下文中的第一元件、组件、区域、层与/或区块也可被称为第二元件、组件、区域、层与/或区块，而不脱离本发明的本意。
当一个元件被称为“连接”或“耦接”至另一个元件时，它可以为直接连接或耦接至另一个元件，又或是其中有一额外元件存在。用于描述元件之间的关系的其他词汇应该以类似的方式来解释(例如，“在…之间”与“直接在…之间”、“相邻”与“直接相邻”，等)。
在本发明中，除非内文中对于冠词有所特别限定，否则“一”与“该”可泛指单一个或多个。将进一步理解的是，本文中所使用的“包含”、“包含”、“具有”及相似词汇，指明其所记载的特征、区域、整数、步骤、操作、元件与/或组件，但不排除其所述或额外的其一个或多个其它特征、区域、整数、步骤、操作、元件、组件，与/或其中的群组。
此外，相对词汇，如“下”或“底部”与“上”或“顶部”，用来描述文中在附图中所示的一个元件与另一个元件的关系。相对词汇是用来描述装置在附图中所描述之外的不同方位是可以被理解的。例如，如果一个附图中的装置被翻转，元件将会被描述原为位于其它元件之“下”侧将被定向为位于其他元件之“上”侧。例示性的词汇“下”，根据附图的特定方位可以包含“下”和“上”两种方位。同样地，如果一个附图中的装置被翻转，元件将会被描述原为位于其它元件的“下方”或“之下”将被定向为位于其他元件上的“上方”。例示性的词汇“下方”或“之下”，可以包含“上方”和“上方”两种方位。
本文是参照剖面附图描述示例性实施方式，这些剖面附图为理想化实施方式(和中间结构)。因此，作为例如制造技术和/或公差的结果的附图的形状的变化是可以预期的。因此，示例性实施方式不应被解释为限于本发明所示的区域的特定形状，而是可以包含例如由制造产生的形状的偏差。
还应当注意，在一些替代实施方式中，所注意的功能/动作可以不按附图中所示的顺序进行。例如，取决于所涉及的功能/动作，连续示出的两个附图实际上可以基本上同时执行或有时可以以相反的顺序执行。
除非另有定义，本文使用的所有术语(包含技术和科学术语)具有与本实施方式所属技术领域的技术人员通常理解的相同的含义。还将进一步理解，诸如常用词典中定义的术语应被解释为具有与相关领域背景下的含义一致的含义，并且不会以理想化或过度正式的方式解释，除非明确如此定义。
本发明的示例性实施方式提供了半导体元件的密孔图案形成方法。
请参照图1A以及图1B。在一些实施方式中，半导体元件的密孔图案形成方法可包含：形成第一下硬遮罩层110于基材100上；形成第二下硬遮罩层120于第一下硬遮罩层110上；形成上硬遮罩层130于第二下硬遮罩层120上；以及形成多个点状物140于上硬遮罩层130上。在一些实施方式中，第二下硬遮罩层120可被省略，且上硬遮罩层130是形成于第一下硬遮罩层110上。
在一些实施方式中，形成点状物140的步骤可包含基于由第一维度D1以及第二维度D2所构成的第一阵列形成点状物140。在一些实施方式中，形成点状物140的步骤可进一步包含基于第一阵列等距地形成点状物140。在一些实施方式中，点状物140在第一维度D1与第二维度D2的任一个上的节距是等于微影设备所能形成的最小节距。
在一些实施方式中，形成于第一维度D1与第二维度D2之间的角度α约为60度，但本发明并不以此为限。
在一些实施方式中，第一下硬遮罩层110可包含硅(Si)、二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)等。在一些实施方式中，第二下硬遮罩层120可包含Si、SiO2、SiN、SiON、碳化硅(SiC)…等。在一些实施方式中，上硬遮罩层130可包含SiN、一氧化硅(SiO)、SiON、SiC、碳、硅基材料…等。
请参照图2A以及图2B。在一些实施方式中，半导体元件的密孔图案形成方法可包含修整点状物140。在一些实施方式中，修整点状物140的步骤使得经修整的点状物140的直径小于点状物140在第一维度D1与第二维度D2的任一个上的节距。
请参照图3A以及图3B。在一些实施方式中，半导体元件的密孔图案形成方法可包含蚀刻上硬遮罩层130由经整修的点状物140所暴露出的暴露部位，其中上硬遮罩层130的残留部位形成多个第一柱体131。在一些实施方式中，蚀刻上硬遮罩层130的暴露部位的步骤可通过干蚀刻工艺而执行。
在一些实施方式中，形成第一柱体131的步骤可包含基于由第一维度D1以及第二维度D2所构成的第一阵列形成第一柱体131。在一些实施方式中，形成第一柱体131的步骤可进一步包含基于第一阵列等距地形成第一柱体131。
请参照图4A以及图4B。在一些实施方式中，半导体元件的密孔图案形成方法可包含形成间隔层150于第二下硬遮罩层120上以形成多个第二柱体151分别覆盖第一柱体131，其中多个第一孔洞H1形成于第二柱体151之间。在一些实施方式中，形成间隔层150的步骤可通过沉积而执行。
在一些实施方式中，第二柱体151是以密堆积的方式(closely-packed manner)排列。亦即，除了排列于外缘的第二柱体151外，其余第二柱体151的每一个是连接于六个相邻的第二柱体151之间。在一些实施方式中，第一孔洞H1的每一个是形成于第二柱体151中的三个相邻者之间。在一些实施方式中，除了排列于外缘的第二柱体151之外，其余第二柱体151的每一个是邻接六个第一孔洞H1。
请参照图5A以及图5B。在一些实施方式中，半导体元件的密孔图案形成方法可包含蚀刻间隔层150以经由第一孔洞H1暴露出第二下硬遮罩层120的第一部位，以及暴露出第一柱体131的顶面。亦即，第二下硬遮罩层120的每一个第一部位位于对应的第一孔洞H1的正下方。在一些实施方式中，蚀刻间隔层150的步骤可包含移除间隔层150位于第二下硬遮罩层120与第一柱体131的顶面上的部位。
在一些实施方式中，形成间隔层150的步骤可包含通过原子层沉积(Atomic layerdeposition,ALD)工艺毯覆式地(blanket)形成间隔层150。在一些实施方式中，移除间隔层150位于第二下硬遮罩层120与第一柱体131的顶面上的部位的步骤系通过蚀刻间隔层150的水平部位而执行。
在一些实施方式中，间隔层150可包含SiN、SiO…等。
请参照图6A以及图6B。在一些实施方式中，半导体元件的密孔图案形成方法可包含移除第一柱体131以形成多个第二孔洞H2于间隔层150，进而暴露出第二下硬遮罩层120的第二部位。亦即，第二下硬遮罩层120的每一个第二部位是位于对应的第一柱体131的正下方。第二孔洞H2的位置可参考第一柱体131于图5A中的位置。
在一些实施方式中，第一柱体131由光阻材料所制成，且可通过使用氧气烧掉而移除，但本发明并不以此为限。在第一柱体131移除之后，第二孔洞H2分别形成于间隔层150。
在一些实施方式中，第一孔洞H1与第二孔洞H2是基于由第三维度D3以及第四维度D4(参见图5A)所构成的第二阵列排列。在一些实施方式中，除了排列于外缘的第一孔洞H1外，在第三维度D3与第四维度D4(参见图5A与图6A)中的一个中，第一孔洞H1中的任意两个相邻者是排列于第二孔洞H2中的两对应者之间(原本由两第一柱体131所占据)。在一些实施方式中，形成于第三维度D3与第四维度D4之间的角度β约为60度(参见图5A)。在一些实施方式中，形成于第一维度D1与第三维度D3及第四维度D4中的至少一个之间的角度γ约为30度(参见图5A)。
请参照图7A以及图7B。在一些实施方式中，半导体元件的密孔图案形成方法可包含蚀刻第二下硬遮罩层120的第一部位与第二部位至少直到基材100的部位被暴露出。在一些实施方式中，蚀刻第二下硬遮罩层120的步骤是被执行直至基材100被暴露的部位被蚀刻。因此，密孔图案可成功地转移至第一下硬遮罩层110与第二下硬遮罩层120。在一些实施方式中，半导体元件的密孔图案形成方法可包含移除间隔层150的残留部位。因此，密孔图案可成功地转移至基材100。
请参照图8A以及图8B。在一些实施方式中，半导体元件的密孔图案形成方法可包含第一下硬遮罩层110与第二下硬遮罩层120的残留部位。
由以上对于本发明的具体实施方式的详述，可以明显地看出，透过微影工艺设备所能形成的具有最小节距或最小直径的孔洞图案的沉积/蚀刻工艺，本发明于不同实施方式中所形成的密孔图案可具有两倍或以上的图案密度。借此，半导体元件的整合度可获得改善。并且，在用以形成密孔图案的先进微影工艺无法过度使用时，本发明可通过简单工艺稳定地形成密孔图案。换句话说，根据本发明不同实施方式的半导体元件的密孔图案形成方法可通过一次微影工艺以及已知材料的沉积和回蚀刻工艺提供高密度孔洞图案，并不需要使用高价位的半导体制造设备、工艺及材料。
虽然本发明已以实施方式公开如上，然其并不用以限定本发明，任何所属领域的一般技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。
Claims (11)
1.一种半导体元件的密孔图案形成方法，其特征在于，包含：
在设置于基材上的至少一个下硬遮罩层上形成多个第一柱体；
在所述下硬遮罩层上毯覆式地沉积间隔层以形成以密堆积方式排列的多个第二柱体分别覆盖所述多个第一柱体，直至所述多个第二柱体接触而形成多个第一孔洞于所述多个第二柱体之间，第一孔洞的每一个是形成于第二柱体中的三个相邻者之间；
蚀刻所述间隔层以经由所述多个第一孔洞暴露出所述下硬遮罩层的第一部位，以及暴露出所述多个第一柱体的顶面；
移除所述多个第一柱体以形成多个第二孔洞于所述间隔层，进而暴露出所述下硬遮罩层的第二部位；
蚀刻所述下硬遮罩层的所述多个第一部位与所述多个第二部位；以及
移除所述间隔层的残留部位。
2.如权利要求1所述的半导体元件的密孔图案形成方法，其特征在于，所述形成所述多个第一柱体包含：
在所述下硬遮罩层上形成上硬遮罩层；
在所述上硬遮罩层上形成多个点状物；
蚀刻所述上硬遮罩层由所述多个点状物所暴露出的暴露部位，其中所述上硬遮罩层的残留部位作为所述多个第一柱体；以及
移除所述多个点状物。
3.如权利要求2所述的半导体元件的密孔图案形成方法，进一步包含：
在所述蚀刻所述上硬遮罩层的所述暴露部位之前修整所述多个点状物。
4.如权利要求1所述的半导体元件的密孔图案形成方法，其特征在于，所述形成所述多个第一柱体包含：
基于由第一维度以及第二维度所构成的第一阵列形成所述多个第一柱体。
5.如权利要求4所述的半导体元件的密孔图案形成方法，其特征在于，所述形成所述多个第一柱体进一步包含：
基于所述第一阵列等距地形成所述多个第一柱体。
6.如权利要求5所述的半导体元件的密孔图案形成方法，其特征在于，形成于所述第一维度与所述第二维度之间的角度为60度。
7.如权利要求4所述的半导体元件的密孔图案形成方法，其特征在于，所述多个第一孔洞与所述多个第二孔洞是基于由第三维度以及第四维度所构成的第二阵列排列。
8.如权利要求7所述的半导体元件的密孔图案形成方法，其特征在于，在所述第三维度与所述第四维度中的一个中，所述多个第一孔洞中的两个相邻者是排列于所述多个第二孔洞中的两对应者之间。
9.如权利要求7所述的半导体元件的密孔图案形成方法，其特征在于，形成于所述第三维度与所述第四维度之间的角度为60度。
10.如权利要求9所述的半导体元件的密孔图案形成方法，其特征在于，形成于所述第一维度与所述第三维度及所述第四维度中的至少一个之间的角度为30度。
11.如权利要求1所述的半导体元件的密孔图案形成方法，其特征在于，所述蚀刻所述下硬遮罩层的所述多个第一部位与所述多个第二部位包含蚀刻所述下硬遮罩层至少直到所述基材的部位被暴露出。
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