KR102329895B1 - 패턴 형성 방법 - Google Patents

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Abstract

식각 대상층 및 하부층(under layer) 상에 필라(pillar)들 배열 및 제1오프닝부(opening portion)들을 제공하는 템플레이트(template)부를 형성하고, 측벽들을 덮는 격벽 부분들을 제공하는 격벽층을 형성한 후, 블록코폴리머층을 도입하고 어닐링(annealing)하여 제1도메인부들 및 제2도메인부와 제3도메인부들을 에워싸는 제4도메인부들의 형성을 유도한다. 제1도메인부들 및 제3도메인부들을 선택적으로 제거하여 제2오프닝부들 및 제3오프닝부들을 유도하고, 필라들을 선택적으로 제거하여 제4오프닝부들을 유도한 후, 제2 및 제4오프닝부들이 연장된 제5오프닝부들 및 제3오프닝부들이 연장된 제6오프닝부들이 하부층을 관통하도록 유도한다. 제5오프닝부들 중 일부를 막아 차폐(sealing)하는 차폐 패턴을 형성하고, 제5오프닝부들이 연장된 제7오프닝부들 및 제6오프닝부들이 연장된 제8오프닝부들이 식각 대상층을 관통하도록 유도하는 패턴 형성 방법을 제시한다.

Description

패턴 형성 방법{Method of forming patterns}
본 출원은 반도체 기술에 관한 것으로서, 보다 상세하게는 비규칙적으로 배열(irregular array)된 미세 크기의 패턴들을 형성하는 방법에 관한 것이다.
반도체 산업이 급속히 성장되며, 보다 높은 소자 밀도를 갖는 집적 회로를 구현하고자 노력하고 있다. 평면적으로 단위 셀(cell)이 차지는 면적을 감소시켜, 보다 많은 수의 소자들을 제한된 면적 내에 집적시키기 위해서, 수 내지 수십 ㎚의 수준의 나노 스케일(nano scale)의 선폭(CD: Critical Dimension)을 가지는 패턴 구조를 구현하기 위해 다양한 기술들이 시도되고 있다.
반도체 소자의 미세 패턴을 단순히 포토리소그래피(photo lithography) 기술에 의존하여 형성할 때, 리소그래피 장비의 이미지(image) 분해능에 대한 한계로 보다 미세한 크기의 패턴을 구현하는 데 제약이 있다. 포토리소그래피 기술에 사용되는 광원의 파장 및 광학 시스템(system)의 해상 한계로 인한 분해능 제약을 극복하여 미세 패턴들의 배열을 형성하기 위해서, 폴리머(polymer) 분자들의 자기조립(self-assembly) 가능성을 이용한 미세 패턴들을 형성하는 방법이 고려될 수 있다. 미세 패턴들이 규칙적으로 배열되는 경우에 비해 미세 패턴들의 배열 규칙성이 낮을 경우, 예컨대, 비규칙적으로 배열할 경우, 폴리머(polymer) 분자들의 직접적인 자기조립(self-assembly) 가능성을 이용하는 패터닝 방법을 적용하기가 어려워 이를 극복할 방법을 개발하고자 노력하고 있다.
본 출원은 노광 과정에서의 해상도 한계를 극복하여 미세한 크기의 선폭을 가지는 미세 패턴들을 비규칙적인 배열을 가지도록 형성하는 방법을 제시하고자 한다.
본 출원의 일 관점은, 식각 대상층 및 하부층(under layer) 상에 필라(pillar)들 배열 및 제1오프닝부(opening portion)들을 제공하는 템플레이트(template)부를 형성하는 단계; 상기 필라들의 측벽들 및 상기 제1오프닝부들의 측벽들을 덮는 격벽 부분들을 제공하는 격벽층을 형성하는 단계; 블록코폴리머층을 도입하고 어닐링(annealing)하여 상기 필라들 사이 간극 부분들에서 제1도메인부들 및 상기 제1도메인부들을 상호 이격시키며 에워싸는 제2도메인부와 상기 제1오프닝부들 각각 내에서 각각의 제3도메인부들을 에워싸는 제4도메인부들의 형성을 유도하는 단계; 상기 제1도메인부들 및 제3도메인부들을 선택적으로 제거하여 제2오프닝부들 및 제3오프닝부들을 유도하는 단계; 상기 필라들을 선택적으로 제거하여 제4오프닝부들을 유도하는 단계; 상기 제2 및 제4오프닝부들이 연장된 제5오프닝부들 및 상기 제3오프닝부들이 연장된 제6오프닝부들이 상기 하부층을 관통하도록 유도하는 단계; 상기 제5오프닝부들 중 일부를 막아 차폐(sealing)하는 차폐 패턴을 형성하는 단계; 및 상기 차폐 패턴에 노출된 상기 제5오프닝부들이 연장된 제7오프닝부들 및 상기 제6오프닝부들이 연장된 제8오프닝부들이 상기 식각 대상층을 관통하도록 유도하는 단계를 포함하는 패턴 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 식각 대상층 및 하부층(under layer) 상에 필라(pillar)들 배열 및 제1오프닝부(opening portion)들을 제공하는 템플레이트(template)부를 형성하는 단계; 상기 필라들의 측벽들 및 상기 제1오프닝부들의 측벽들을 덮는 격벽들을 형성하는 단계; 상기 필라들을 선택적으로 제거하여 제4오프닝부를 유도하는 단계; 블록코폴리머층을 도입하고 어닐링(annealing)하여 상기 격벽들 사이 간극 부분들 및 상기 제4오프닝부 내에서 제1도메인부들 및 상기 제1도메인부들을 상호 이격시키며 에워싸는 제2도메인부와 상기 제1오프닝부들 각각 내에서 각각의 제3도메인부들을 에워싸는 제4도메인부들의 형성을 유도하는 단계; 상기 제1도메인부들 및 제3도메인부들을 선택적으로 제거하여 제2오프닝부들 및 제3오프닝부들을 유도하는 단계; 상기 제2오프닝부들이 연장된 제5오프닝부들 및 상기 제3오프닝부들이 연장된 제6오프닝부들이 상기 하부층을 관통하도록 유도하는 단계; 상기 제5오프닝부들 중 일부를 막아 차폐(sealing)하는 차폐 패턴을 형성하는 단계; 및 상기 차폐 패턴에 노출된 상기 제5오프닝부들이 연장된 제7오프닝부들 및 상기 제6오프닝부들이 연장된 제8오프닝부들이 상기 식각 대상층을 관통하도록 유도하는 단계를 포함하는 패턴 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 식각 대상층 및 하부층(under layer) 상에 필라(pillar)들 배열을 형성하는 단계; 상기 필라들의 측벽들을 덮는 격벽 부분들을 제공하는 격벽층을 형성하는 단계; 블록코폴리머층을 도입하고 어닐링(annealing)하여 상기 필라들 사이 간극 부분들에서 제1도메인부들 및 상기 제1도메인부들을 상호 이격시키며 에워싸는 제2도메인부의 형성을 유도하는 단계; 상기 제1도메인부들을 선택적으로 제거하여 제2오프닝부들을 유도하는 단계; 상기 필라들을 선택적으로 제거하여 제4오프닝부들을 유도하는 단계; 상기 제2 및 제4오프닝부들이 연장된 제5오프닝부들이 상기 하부층을 관통하도록 유도하는 단계; 상기 제5오프닝부들 중 일부를 막아 차폐(sealing)하는 차폐 패턴을 형성하는 단계; 및 상기 차폐 패턴에 노출된 상기 제5오프닝부들이 연장된 제7오프닝부들이 상기 식각 대상층을 관통하도록 유도하는 단계를 포함하는 패턴 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 식각 대상층 및 하부층(under layer) 상에 필라(pillar)들 배열을 형성하는 단계; 상기 필라들의 측벽들을 덮는 격벽들을 형성하는 단계; 상기 필라들을 선택적으로 제거하여 제4오프닝부를 유도하는 단계; 블록코폴리머층을 도입하고 어닐링(annealing)하여 상기 격벽들 사이 간극 부분들 및 상기 제4오프닝부 내에서 제1도메인부들 및 상기 제1도메인부들을 상호 이격시키며 에워싸는 제2도메인부의 형성을 유도하는 단계; 상기 제1도메인부들을 선택적으로 제거하여 제2오프닝부들을 유도하는 단계; 상기 제2오프닝부들이 연장된 제5오프닝부들이 상기 하부층을 관통하도록 유도하는 단계; 상기 제5오프닝부들 중 일부를 막아 차폐(sealing)하는 차폐 패턴을 형성하는 단계; 및 상기 차폐 패턴에 노출된 상기 제5오프닝부들이 연장된 제7오프닝부들이 상기 식각 대상층을 관통하도록 유도하는 단계를 포함하는 패턴 형성 방법을 제시한다.
본 출원의 실시예들에 따르면, 블록코폴리머(block co-polymer)의 직접적 자기조립(directly self-assembly)을 이용하여 나노 스케일(nano-scale) 크기의 미세한 선폭을 가지는 패턴들을 비규치적인 배열을 가지도록 형성할 수 있다.
도 1 내지 도 7은 본 출원의 패턴 형성 방법에 적용될 가이드 패턴(guiding pattern)의 레이아웃(layout)을 얻는 과정을 보여주는 평면도들이다.
도 8 내지 도 40은 일 예에 의한 본 출원의 패턴 형성 방법을 보여주는 평면도 및 단면도들이다.
도 41 내지 도 43은 블록코폴리머(block copolymer)의 상분리를 설명하기 위해서 제시한 도면들이다.
도 44 내지 도 76은 다른 일 예에 의한 본 출원의 패턴 형성 방법을 보여주는 평면도 및 단면도들이다.
본 출원의 실시예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", "측면" 또는 "내부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다. "밀집(dense)한 패턴들"의 기재는 상대적으로 패턴들의 피치(pitch)가 작아 상대적으로 이웃하는 패턴들이 짧은 이격 간격을 가지며 배치된 경우를 예시하고, "고립된(isolated) 패턴들"의 기재는 상대적으로 패턴들의 피치가 커 상대적으로 이웃하는 패턴들이 보다 넓은 이격 간격을 가지며 배치된 경우를 예시한다. "규칙적인 배열(regular array)의 패턴들"의 기재는 이웃하는 패턴들이 실질적으로 동일한 피치(pitch) 또는 동일한 이격 간격을 가지며 배치된 경우를 예시하고, "비규칙적인 배열(irregular array)의 패턴들"의 기재는 일부의 패턴들이 이웃하는 패턴과 동일하지 않은 피치 또는 동일하지 않은 이격 간격을 가지며 배치된 경우를 예시하며, 완전히 무규칙적으로 배열된 경우(random array)나 일부 패턴들이 빠져 일부 미소한 영역에서 배치 규치성이 없는 경우를 포함하여 예시할 수 있다.
본 출원의 실시예는 블록코폴리머(block co-polymer)의 자기 조립 상분리를 이용하여 노광 장비의 해상도 한계를 극복하여 보다 미세한 크기의 선폭을 가지는 패턴들을 형성하는 방법을 제시한다. 예컨대, 직접 자기 조립(DSA: Directly Self Assembly) 방법을 적용하여, 콘택(contact)을 위한 홀(hole)과 같은 패턴들의 배열을 형성하는 방법을 제시한다. 블록코폴리머(BCP)를 구성하는 특정 폴리머 블록(polymer block)들이 정렬(ordering)되어 폴리머 블록들의 도메인(domain)부로 모질(matrix)로부터 상분리되고, 상분리된 도메인부를 선택적으로 제거함으로써 나노 스케일(nano scale)의 선폭 크기를 가지는 형상(feature) 패턴을 형성할 수 있다. 나노 스케일(nano scale) 형상은 수㎚ 내지 수십 ㎚의 크기를 가지는 구조체를 의미할 수 있다.
블록코폴리머의 자기조립 구조는 블록코폴리머를 구성하는 각각의 폴리머 블록들의 부피 비율, 온도, 분자의 크기, 분자량 등에 따라, 실린더 형상(cylindric phase) 또는 라멜라(lamellar) 형상의 구조를 구성하도록 상분리될 수 있다. 폴리머 블록들이 상분리되어 이루어지는 폴리머 블록들의 도메인(domain)부들은 실린더 형상이나 라멜라 형상을 이룰 수 있다. 이러한 실린더 형상을 포함하는 구조는 홀(hole) 패턴들의 배열을 형성하는 데 이용될 수 있다. 또한, 라멜라 형상을 포함하는 구조는 라인 및 스페이스 형상의 반복 패턴을 형성하는 데 이용될 수 있다.
본 출원의 실시예들은 DRAM 소자나, PcRAM 소자나 ReRAM 소자와 같은 집적 회로들을 구현하는 데 적용될 수 있다. 또한, 본 출원의 실시예들은 SRAM, FLASH, MRAM 또는 FeRAM과 같은 메모리 소자나, 논리 집적회로가 집적된 로직(logic) 소자에도 적용될 수 있다.
도 1 내지 도 7은 가이드 패턴(guiding pattern)의 레이아웃(layout)을 얻는 과정을 보여주는 평면도들이다.
도 1을 참조하면, 레이아웃(layout: 10)은 기판 상에 구현하고자 하는 제1목표 형상(12)들의 배열 레이아웃(11) 및 제2목표 형상(18)들의 배열 레이아웃(19)를 포함하여 설정될 수 있다. 제1목표 형상(12)들의 배열 레이아웃(11) 및 제2목표 형상(18)들의 배열 레이아웃(19)은 서로 구분되는 다른 영역들에 위치하도록 설계될 수 있으며, 서로 이웃하는 영역들에 배치되도록 설계될 수 있다. 제1목표 형상(12)들은 기판 상의 어느 하나의 층을 관통하는 제7오프닝부(opening portion)의 형상을 제공하도록 설정될 수 있으며, 제2목표 형상(18)들은 기판 상의 어느 하나의 층을 관통하는 제8오프닝부(opening portion)의 형상을 제공하도록 설정될 수 있다. 제1목표 형상(12)은 크기(S1)와 제2목표 형상(18)의 크기는 서로 다르거나 또는 동일하게 설정될 수 있다. 제1목표 형상(12)들은 상호 간에 제1피치(pitch: P1)로 배치될 수 있지만, 도 2에 제시된 바와 같이, 전체적으로 규칙적으로 배열되지 않고 일부 부분(13)에서 제1목표 형상(12)들이 배치되지 않은 비규치적인 배열(irregular order)로 배치될 수 있다. 제2목표 형상(18)들은 상호 간에 제2피치(P2)를 가지며 배치될 수 있으며, 제2피치(P2)는 제1피치(P1)에 비해 상당히 큰 수치, 예컨대, 2배 정도 이상 큰 수치로 설정될 수 있다. 제1목표 형상(12)들은 완전히 무질서하지는 않지만 비규칙적인 배열을 가지며 배치되지만, 제2목표 형상(18)들 보다 밀집(dense)하게 배치될 수 있다. 제2목표 형상(18)들을 상대적으로 넓게 이격된 위치에 배치되어 고립된 패턴 형상으로 설정될 수 있다.
도 3을 참조하면, 레이아웃(30)은 제1목표 형상(32)들의 레이아웃에 더미(dummy) 형상(33)들을 삽입하여 제1목표 형상(32)들 및 더미 형상(33)들이 상호 간에 규칙적으로 반복된 형상들의 배열을 이루도록 얻어진 제3목표 형상(34)들의 레이아웃(31)을 포함할 수 있다. 제2목표 형상(38)들의 레이아웃(39)은 제3폭표 형상(34)들의 레이아웃(31)에 인근하여 배치될 수 있다.
도 4를 참조하면, 레이아웃(40)은 제3목표 형상(44)들의 레이아웃(41)에서 제1목표 형상(42)들의 제외한 더미 형상(43)들을 실링(sealing)하여 가려줄 차폐 패턴(45)의 레이아웃을 포함하여 얻어질 수 있다. 차폐 패턴(45)은 더미 형상(43)에 중첩되는 영역으로 설정되어 이를 가려주는 제1부분(46)들과, 제3목표 형상(44)들의 레이아웃(41)과 제2목표 형상(48)들의 레이아웃(49)의 경계 부분(47B)에 중첩되는 영역으로 설정되어 이를 가려주는 제2부분(47)들을 포함할 수 있다. 차폐 패턴(45)의 제1부분(46)은 공정 과정에서 의도적으로 유도한 더미 형상(43)들이 차폐하여 실제 결과 패턴으로 전사되지 않도록 유도하는 부분으로 설정되고, 제2부분(47)은 경계 부분(47B)에서 원하지 않게 유도될 수 있는 기생 패턴들이 실제 결과 패턴으로 전사되지 않도록 유도하는 부분으로 설정될 수 있다.
도 5를 참조하면, 레이아웃(50)은 제2목표 형상(58)들의 레이아웃(59)을 포함하고, 또한, 제3목표 형상(54)들의 레이아웃(51)으로부터 가이드 패턴의 일부 부분으로 이용될 필라(pillar) 형상들(52)과 필라 형상들(52) 사이 간극 부분에 위치할 BCP의 제1도메인부 형상(55)들의 배열 레이아웃을 분리하여 얻어질 수 있다. BCP의 상분리 시 제1도메인부 형상(55)들은 이웃하는 네 개의 필라 형상들(52) 사이 중앙 부분에 위치하도록 유도될 수 있으므로, 이를 고려하여 필라 형상들(52)의 레이아웃을 분리해 낼 수 있다. 경우에 따라 이웃하는 세 개의 필라 형상들 사이 중앙 부분에 제1도메인부 형상들이 각각 위치하도록 레이아웃을 설계할 수 있다.
도 6을 참조하면, 레이아웃(60)은 제1도메인부 형상(도 5의 55)들을 제거하여 필라 형상들(62)의 레이아웃(61)을 얻고 제2목표 형상(68)들의 레이아웃(69)을 이웃하게 배치한 형상으로 설계될 수 있다.
도 7을 참조하면, 레이아웃(70)은 필라 형상들(72)의 레이아웃(71)과, 제2목표 형상(78)들의 크기를 재설정하여 제4목표 형상(77)들의 레이아웃(79)을 이웃하게 배치한 형상으로 설계될 수 있다. 필라 형상들(72)은 크기(S3)로 설정될 수 있고, 제4목표 형상(77)들의 크기(S5)는 BCP 상분리 과정에서 유도될 제3도메인부 및 이를 둘러싸는 제4도메인부의 크기를 고려하여 제2목표 형상(78)들의 크기(S4) 보다 큰 크기로 설정될 수 있다. 이와 같이 얻어진 레이아웃(70)은 기판 상에 실제 필라들의 배열 및 제1오프닝부를 제공하는 템플레이트부(template part)를 형성하는 데 사용될 수 있다.
도 8은 필라(pillar: 410)들의 배열 및 템플레이트부(450)를 형성하는 단계를 보여주고, 도 9는 도 8의 C1-C1' 절단선을 따르는 단면을 보여주고, 도 10은 도 8의 C2-C2' 절단선을 따르는 단면을 보여준다.
도 8, 도 9 및 도 10을 함께 참조하면, 필라(410)들은 상호 간에 이웃하는 네 개가 사각형(rectangular)을 이루게 배열될 수 있다. 필라(410)들은 최근하게 상호 이웃하는 다른 필라(410)와의 사이에 사이 제1간극(413)을 가지고, 사선 방향으로 상호 이웃하는 다른 필라(410)들 사이에 사이 제2간극(411)을 가지게 배치될 수 있다. 즉, C2-C2' 절단선 방향으로 사이 제1간극(413)을 가지고, 사선 방향인 C1-C1' 절단선 방향으로 사이 제2간극(411)을 가지게 필라(410)들이 배열될 수 있다. 제1간극(413)에 비해 제2간극(411)은 보다 넓은 간극 폭을 가지게 설정될 수 있다. 필라(410)들의 배열이 사각형을 이루게 배열되고 있으므로, 제2간극(411)은 사각형의 중심부 지나는 방향으로 설정될 수 있다. 필라(410)들의 배열이 사각형을 이루게 배열된 경우를 예시하고 있지만, 삼각형을 이루게 배열될 수도 있다.
필라(410)들은 반도체 기판(100) 상의 하부층(330) 상에 형성될 수 있다. 필라(410)들은 반도체 기판(100)의 제1영역(101)에 위치하도록 배치될 수 있다. 제1영역(101)은 필라(410)들의 배치와 같이 패턴들이 상대적으로 밀집되어 배치된 영역으로 설정될 수 있다. 제1영역(101)에 구분되고 이웃하게 배치된 다른 제2영역(109)에 제1오프닝부(opening portion: 451)들의 배열을 제공하는 템플레이트부(template part: 450)가 배치될 수 있다. 제1오프닝부(451)들은 필라(410)들에 비해 넓은 간격 또는 넓은 피치 간격으로 배치될 수 있다. 제1오프닝부(451)는 도 7의 제4목표 형상(77)들의 레이아웃을 따르는 형상으로 형성될 수 있고, 필라(410)들은 필라 형상들(도 7의 72)의 레이아웃을 따르는 형상으로 형성될 수 있다.
필라(410)들 및 템플레이트부(450)는 후속되는 블록코폴리머의 자기조립 과정을 유도하는 가이드 패턴(guide pattern: 400)으로 도입될 수 있다.
하부층(330)은 후속 패터닝 과정(patterning process)에서 하드 마스크(hard mask)의 일부 또는 하드 마스크를 패터닝하기 위한 층으로 도입될 수 있다. 예컨대, 다층 하드 마스크 시스템(hard mask system)을 이루는 하나의 층, 예컨대, 제1하드 마스크층으로 도입될 수 있다. 하부층(330) 하부에는 제2식각 대상층(310)이 더 도입될 수 있다. 제2식각 대상층(310)이나 제1식각 대상층(200)은 하드 마스크 시스템을 이루는 일부 층으로 도입되거나 또는 하드 마스크 시스템에 의해서 선택적으로 식각될 층으로 도입될 수 있다. 반도체 기판(100) 상에 제1식각 대상층(200), 제2식각 대상층(310) 및 하부층(330)을 순차적으로 형성한 후 필라(410)들 및 템플레이트부(450)의 패턴을 형성할 수 있다.
제1식각 대상층(200)은 대략 2200Å 두께의 테오스(TEOS)층과 같은 실리콘산화물층을 포함하는 층간절연층으로 형성할 수 있다. 또는 경우에 따라 폴리실리콘층과 같은 도전층으로 제1식각 대상층(200)이 구비될 수도 있다. 제2식각 대상층(310)은 제1식각 대상층(200) 상에 대략 730 내지 1000Å 두께의 비정질의 스핀온카본층(SOC: Spin On Carbon layer)을 포함하여 형성할 수 있다. 제2식각 대상층(200)의 SOC층 상에 대략 300 내지 350Å 두께의 실리콘산질화물(SiON)층을 포함하는 하부층(330)이 형성될 수 있다.
하부층(330) 상에 대략 700 내지 800Å 두께의 스핀온카본(SOC: Spin On Carbon: 401)층을 포함하여 필라(410) 및 템플레이트부(450)를 제공할 층을 형성하고 패터닝할 수 있다. SOC층(401) 상에 캐핑층(402)으로 대략 300 Å 두께의 SiON층이 더 형성될 수 있다.
도 11은 격벽층(500)을 형성하는 단계를 보여주고, 도 12는 도 11의 C1-C1' 절단선을 따르는 단면을 보여주고, 도 13은 도 11의 C2-C2' 절단선을 따르는 단면을 보여준다.
도 11, 도 12 및 도 13을 함께 참조하면, 필라(410)들의 측벽들 및 제1오프닝부(451)들의 측벽들을 덮는 격벽 부분(502)들을 제공하는 격벽층(500)을 형성한다. 격벽층(500)은 필라(410)에 인근하는 하부층(330) 부분을 덮도록 제1연장부(501)가 연장되고, 필라(410) 상면을 덮는 제2연장부(503)가 더 연장되고, 템플레이트부(450)의 필라(410)을 마주보는 측벽을 덮는 부분(509)를 더 포함하는 층으로 구비될 수 있다. 격벽층(500)은 필라(410) 및 템플레이트부(450)의 형상에 의해 C2-C2' 절단선 방향으로 사이 제3간극(513)을 가지고, 사선 방향인 C1-C1' 절단선 방향으로 사이 제4간극(511)을 가지는 오목한 형상을 제공하고, 필라(410)와 템플레이트부(450) 사이에 제5간극(515)를 가지는 오목한 형상을 제공하고, 제1오프닝부(451) 내에 제6간극(551)을 가지는 오목한 형상을 제공하는 층으로 형성될 수 있다.
격벽층(500)은 필라(410)와 하부층(330)과 식각 선택비를 가지는 절연 물질, 예컨대, 초저온산화물(ULTO: Ultra Low Temperature Oxide)층을 대략 200Å 정도 두께를 가지게 형성할 수 있다.
도 14는 블록코폴리머층(600)을 형성하는 단계를 보여주고, 도 15는 도 14의 C1-C1' 절단선을 따르는 단면을 보여주고, 도 16은 도 14의 C2-C2' 절단선을 따르는 단면을 보여준다.
도 14, 도 15 및 도 16을 함께 참조하면, 블록코폴리머층(BCP: Block Co-Polymer: 600)을 격벽층(500) 상에 필라(410)들 및 템플레이트부(450)에 의해 제공되는 간극들(511, 513, 515, 551)을 채워 메우게 형성될 수 있다. 블록코폴리머층(600)은 폴리스티렌-폴리메틸메타아크릴레이트 블록코폴리머(PS-b-PMMA) 또는 폴리스티렌-폴리디메틸실록산(PS-PDMS) 블록코폴리머를 이용할 수 있다. 블록코폴리머(600)의 층은 PS와 PMMA의 블록코폴리머(PS-b-PMMA)로 형성될 경우, PS와 PMMA의 부피비는 대략 70: 30 의 비율 내지 50: 50의 비율로 조절될 수 있다. 이러한 부피비나 각각의 폴리머 블록 성분의 분자량 등은 공정에 부합되도록 조절될 수 있다. 예컨대, PS의 부피비는 대략 60% 내지 80% 부피 비율을 가질 수 있고, PMMA의 부피비는 대략 20% 내지 40%의 부피 비율로 조절될 수 있다.
블록코폴리머(BCP)는 도 41에 제시된 바와 같이 두 가지 또는 그 이상의 서로 다른 구조를 가지는 폴리머 블록(polymer block)들이 공유 결합을 통해 하나의 폴리머로 결합된 형태의 기능성 고분자이다. 도 41 내지 도 43은 블록코폴리머(block copolymer)의 상분리 현상을 설명하기 위해서 제시한 도면들이다. 단일 블록코폴리머를 보여주는 도 41에 제시된 바와 같이, 폴리머 블록 성분 A와 폴리머 블록 성분 B는 공유 결합에 의한 연결점에 연결된 사슬형 폴리머 형상을 가질 수 있다. 블록코폴리머(600)는 도 42에 제시된 바와 같이 균일한 하나의 상(homogenous phase)로 섞인 상태로 코팅될 수 있다. 블록코폴리머(600)를 구성하는 각 폴리머 블록들은 각각의 화학 구조의 차이로 인해 서로 다른 섞임 특성 및 서로 다른 선택적 용해도를 가질 수 있다. 폴리머 블록 성분들은 어닐링(annealing)에 의해서 상호 섞이지 않을(immiscible) 특성을 가져 상분리될 수 있으며, 이러한 상분리를 이용하여 자기조립 및 재정렬(reordering)된 구조가 유도할 수 있다. 상분리 현상을 보여주는 도 43에 제시된 바와 같이, 균일한 단일 상으로 코팅된 블록코폴리머(700)는 어닐링에 의해서 폴리머 블록 A들이 정렬(order)된 도메인 A와 폴리머 블록 B들이 정렬된 도메인 B로 상분리될 수 있다. 이와 같이, 블록코폴리머가 용액상 혹은 고체상에서 상분리 또는 선택적 용해를 제공할 수 있으므로, 이에 의해 자기조립 구조 (self-assembled structure)를 형성할 수 있다.
블록코폴리머가 자기조립을 통해 특정 형상의 미세 구조를 구성하는 것은 각각의 블록 폴리머의 물리 또는/ 및 화학적 특성에 영향을 받을 수 있다. 2 개의 서로 다른 폴리머로 이루어진 블록코폴리머가 기판 상에 자기 조립되는 경우, 블록코폴리머의 자기조립 구조는 블록코폴리머를 구성하는 각 폴리머 블록들의 부피 비율, 상분리를 위한 어닐링 온도, 블록 폴리머의 분자의 크기 등에 따라 3차원 구조인 큐빅(cubic) 및 이중 나선형, 그리고 2차원 구조인 조밀 육방 기둥 (hexagonal packed column) 구조 및 라멜라(lamella) 구조 등과 같은 다양한 구조들로 형성될 수 있다.
블록코폴리머는 폴리부타디엔-폴리부틸메타크릴레이트 (polybutadiene-polybutylmethacrylate) 블록코폴리머, 폴리부타디엔-폴리디메틸실록산 (polybutadiene-polydimethylsiloxane) 블록코폴리머, 폴리부타디엔-폴리메틸메타크릴레이트(polybutadiene-polymethylmethacrylate) 블록코폴리머, 폴리부타디엔-폴리비닐피리딘 (polybutadienepolyvinylpyridine) 블록코폴리머, 폴리부틸아크릴레이트-폴리메틸메타크릴레이트 (polybutylacrylate-polymethylmethacrylate) 블록코폴리머, 폴리부틸아크릴레이트-폴리비닐피리딘 (polybutylacrylate-polyvinylpyridine) 블록코폴리머, 폴리이소프렌-폴리비닐피리딘 (polyisoprene-polyvinylpyridine) 블록코폴리머, 폴리이소프렌-폴리메틸메타크릴레이트(polyisoprene-polymethylmethacrylate) 블록코폴리머, 폴리헥실아크릴레이트-폴리비닐피리딘 (polyhexylacrylatepolyvinylpyridine) 블록코폴리머, 폴리이소부틸렌-폴리부틸메타크릴레이트 (polyisobutylene-polybutylmethacrylate) 블록코폴리머, 폴리이소부틸렌-폴리메틸메타크릴레이트 (polyisobutylene-polymethylmethacrylate) 블록코폴리머, 폴리이소부틸렌-폴리부틸메타크릴레이트 (polyisobutylene-polybutylmethacrylate) 블록코폴리머, 폴리이소부틸렌-폴리디메틸실록산 (polyisobutylenepolydimethylsiloxane) 블록코폴리머, 폴리부틸메타크릴레이트-폴리부틸아크릴레이트 (polybutylmethacrylatepolybutylacrylate) 블록코폴리머, 폴리에틸에틸렌-폴리메틸메타크릴레이트 (polyethylethylene-polymethylmethacrylate) 블록코폴리머, 폴리스티렌-폴리부틸메타크릴레이트 (polystyrene-polybutylmethacrylate) 블록코폴리머, 폴리스티렌-폴리부타디엔(polystyrene-polybutadiene) 블록코폴리머, 폴리스티렌-폴리이소프렌 (polystyrene-polyisoprene) 블록코폴리머, 폴리스티렌-폴리메틸실록산 (polystyrene-polydimethylsiloxane) 블록코폴리머, 폴리스티렌-폴리비닐피리딘 (polystyrene-polyvinylpyridine) 블록코폴리머, 폴리에틸에틸렌-폴리비닐피리딘 (polyethylethylene-polyvinylpyridine) 블록코폴리머, 폴리에틸렌-폴리비닐피리딘(polyethylene-polyvinylpyridine) 블록코폴리머, 폴리비닐피리딘-폴리메틸메타크릴레이트 (polyvinylpyridinepolymethylmethacrylate) 블록코폴리머, 폴리에틸렌옥사이드-폴리이소프렌 (polyethyleneoxide-polyisoprene) 블록코폴리머, 폴리에틸렌옥사이드-폴리부타디엔 polyethyleneoxide-polybutadiene) 블록코폴리머, 폴리에틸렌옥사이드-폴리스티렌(polyethyleneoxide-polystyrene) 블록코폴리머, 폴리에틸렌옥사이드-폴리메틸메타크릴레이트 (polyethyleneoxidepolymethylmethacrylate) 블록코폴리머, 폴리에틸렌옥사이드-폴리디메틸실록산 (polyethyleneoxide-polydimethylsiloxane) 블록코폴리머, 폴리스티렌-폴리에틸렌옥사이드 (polystyrene-polyethyleneoxide) 블록코폴리머 등을 사용할 수 있다.
도 17은 블록코폴리머층(600)을 상분리하는 단계를 보여주고, 도 18는 도 17의 C1-C1' 절단선을 따르는 단면을 보여주고, 도 19는 도 17의 C2-C2' 절단선을 따르는 단면을 보여준다.
도 17, 도 18 및 도 19를 함께 참조하면, 블록코폴리머층(BCP: 600)을 어닐링(annealing)하여 필라(410)들 사이의 제2간극(도 8의 411)의 중앙 부분, 즉, 격벽층(500)의 격벽 부분(502) 사이에 제공되는 제4간극(511)의 중앙 부분에 위치하는 제1도메인부(610)들 및 제1도메인부(610)들을 상호 격리시키며 에워싸는 제2도메인부(651)로 상분리할 수 있다. 격벽층(500)에 의해 제공되는 제3간극(513) 부분이나 제5간극(515) 부분을 각각 채우는 블록코폴리머층 부분들(653)은 그 공간이 2개의 도메인부들이 존재할 정도로 확보되지 못하여 제2도메인부의 성분으로 유지되거나 또는 상분리되지 않은 블록코폴리머로 유지될 수 있다. 템플레이트부(450)의 제1오프닝부(도 8의 451) 내의 제6간극(551) 내에서는 중앙 부분에 위치하는 제3도메인부(615)들 및 제3도메인부(615)를 에워싸는 제4도메인부(655)로 상분리할 수 있다. 제1도메인부(610)와 제3도메인부(615)는 실질적으로 동일한 폴리머 블록 성분들로 이루어질 수 있다. 제2 및 제4도메인부들(651, 655) 각각은 격벽층(500)의 제2연장부(501)를 덮고 격벽 부분(502)을 덮도록 연장되어 제1도메인부(610) 및 제3도메인부(615)들 각각의 바닥 및 측벽을 감싸는 오목한 형상을 제공하도록 형성될 수 있다. 제1 및 제3도메인부(610, 615)는 오목한 형상 부분을 채우는 포스트(post) 형상으로 상분리되며, 제2 및 제4도메인부(651, 655)에 의해 둘러싸인 구조를 제공할 수 있다.
BCP층(600)의 상분리를 통해 폴리머 블록 성분들을 재배열시키기 위하여, BCP층(600) 내의 블록코폴리머의 유리전이온도(Tg) 보다 더 높은 온도에서 어닐링을 수행할 수 있다. 대략 100℃ 내지 190 ℃의 범위 내에서 선택되는 온도에서 대략 0.1 시간 내지 24 시간 동안 BCP층(600)을 어닐링할 수 있다.
도 20은 제2 및 제3오프닝부들(601, 605)을 형성하는 단계를 보여주고, 도 21는 도 20의 C1-C1' 절단선을 따르는 단면을 보여주고, 도 22는 도 20의 C2-C2' 절단선을 따르는 단면을 보여준다.
도 20, 도 21 및 도 22를 함께 참조하면, 제1 및 제3도메인부(도 18의 610, 615)를 선택적으로 제거하여 필라(410)들 사이에 위치하는 다수의 제2오프닝부(601) 및 제1오프닝부(도 8의 451) 내에 위치하는 제3오프닝부(605)를 형성한다.
도 23은 제9 및 제10오프닝부들(561A, 565B)을 형성하는 단계를 보여주고, 도 24는 도 23의 C1-C1' 절단선을 따르는 단면을 보여주고, 도 25는 도 23의 C2-C2' 절단선을 따르는 단면을 보여준다.
도 23, 도 24 및 도 25를 함께 참조하면, 제2 및 제3오프닝부들(601, 605) 각각 노출되는 제2 및 제4도메인부들(651, 655)의 바닥 노출 부분(607)을 선택적으로 제거하여 이들이 각각 연장된 형상으로 제9오프닝부(561A) 및 제10오프닝부(565B)를 각각 형성한다. 제9 및 제10오프닝부들(561A, 565B)가 연장되며 노출되는 격벽층(500)의 제1연장부(501) 부분들을 선택적으로 제거하여 제2 및 제3오프닝부들(601, 605)들이 더 연장된 형상으로 제11 및 제12오프닝부들(501A, 501B)를 각각 형성한다. 이때, 필라(410)의 상면 부분을 덮는 격벽층(500)의 제2연장부(503) 함께 제거되어 필라(410)들의 상면 부분이 노출될 수 있다.
도 26은 제4오프닝부(564)를 형성하는 단계를 보여주고, 도 27은 도 26의 C1-C1' 절단선을 따르는 단면을 보여주고, 도 28은 도 26의 C2-C2' 절단선을 따르는 단면을 보여준다.
도 26, 도 27 및 도 28을 함께 참조하면, 필라(410)들을 선택적으로 제거하여 제4오프닝부(564)들을 형성한다. 노출된 필라(410)들을 선택적으로 식각 제거할 때, 템플레이트부(450)를 유지시키기 위해서 템플레이트부(450)가 형성된 영역을 전체적으로 막아 차폐하는 마스크(mask: 150)를 도입할 수 있다. 마스크(150)는 포토레지스트층을 포함하여 형성될 수 있다.
도 29는 제5 및 제6오프닝부들(302, 308)을 형성하는 단계를 보여주고, 도 30은 도 29의 C1-C1' 절단선을 따르는 단면을 보여주고, 도 31은 도 29의 C2-C2' 절단선을 따르는 단면을 보여준다.
도 29, 도 30 및 도 31을 함께 참조하면, 제11오프닝부(501A) 및 제4오프닝부(564)들에 노출된 하부층(330) 부분을 선택적으로 식각하여 제5오프닝부(302)들을 형성하고, 제12오프닝부(501B)들에 노출된 하부층(330) 부분을 선택적으로 식각하여 제6오프닝부(308)들을 형성한다. 격벽층(500)의 격벽 부분(502)과 인근하는 잔존하는 제1연장부(501) 부분 및 템플레이트부(450)은 식각 마스크로서 작용하여 중첩된 하부의 하부층(330) 부분이 식각에 의해 제거되지 않도록 보호할 수 있다. 제5오프닝부(302)는 제2오프닝부(도 24의 561)와 필라(410)가 실질적으로 연장된 형상을 가질 수 있고, 제6오프닝부(308)는 제3오프닝부(도 24의 565)가 실질적으로 연장된 형상을 가질 수 있다.
도 32는 하부층 패턴(331)이 패터닝된 형상을 보여주고, 도 33은 도 32의 C1-C1' 절단선을 따르는 단면을 보여주고, 도 34은 도 32의 C2-C2' 절단선을 따르는 단면을 보여준다.
도 32, 도 33 및 도 34를 함께 참조하면, 식각 마스크로 사용한 격벽층(도 30의 500)의 격벽 부분(502) 및 제1연장부(501) 부분을 선택적으로 제거하여 하부층 패턴(331)을 노출한다. 하부층 패턴(331)은 제5오프닝부(302)들의 배열 및 제6오프닝부(308)들의 배열을 구비할 수 있다. 제5오프닝부(302)들의 배열 및 제6오프닝부(308)들의 배열 레이아웃은 도 3의 레이아웃(30)이 기판(100) 상에 구현된 형상을 따를 수 있다.
도 35는 차폐 패턴(sealing pattern: 140)을 형성하는 단계를 보여주고, 도 36은 도 35의 C1-C1' 절단선을 따르는 단면을 보여주고, 도 37은 도 35의 C2-C2' 절단선을 따르는 단면을 보여준다.
도 35, 도 36 및 도 37을 함께 참조하면, 제5오프닝부(302)들 중 일부(302A)를 막아 차폐하는 차폐 패턴(140)을 형성한다. 차폐 패턴(140)은 도 4의 차폐 패턴(45)의 레이아웃(40)을 따르는 패턴으로 형성될 수 있다. 차폐 패턴(140)은 SiON층이나 실리콘질화물을 포함하는 층을 포함하여 형성될 수 있다. 차폐 패턴(140)은 차폐 패턴의 레이아웃(도 4의 40)의 더미 형상(도 4의 43)에 해당되는 제5오프인부(302)들의 일부(302A)을 덮어 그 형상이 하부로 전사되지 않도록 막아주는 층으로 도입될 수 있다. 차폐 패턴(140)은 이와 같이 제5오프닝부(302)의 일부(302A)를 덮어 차폐하는 제1부분(146)을 포함하고, 더하여, 제5오프닝부(302)와 템플레이트부(도 30의 450) 사이의 경계 부분을 덮는 제2부분(147)을 포함할 수 있다. 차폐 패턴(140)의 제2부분(147)은 제5오프닝부(302)의 최외곽에 위치하는 제5오프닝부(302B)들과 템플레이트부(450) 사이 부분에 원하지 않게 유발될 수 있는 기생홀을 메워 그 형상이 하부로 전사되지 않도록 막아주는 역할을 할 수 있다. 최외곽의 제5오프닝부(302B)들과 템플레이트부(450)이 사이 공간에는 BCP의 원하지 않은 상분리가 유도될 수 있는 데, 이러한 원하지 않은 상분리는 원하지 않는 기생홀을 유도할 수 있다. 이러한 기생홀을 막아주도록 차폐 패턴(140)의 제2부분(147)이 형성될 수 있다.
도 38는 제7 및 제8오프닝부들(202, 208)을 형성하는 단계를 보여주고, 도 39은 도 38의 C1-C1' 절단선을 따르는 단면을 보여주고, 도 40은 도 38의 C2-C2' 절단선을 따르는 단면을 보여준다.
도 38, 도 39 및 도 40을 함께 참조하면, 차폐 패턴(140) 및 하부층 패턴(331)을 식각 마스크로 이용하여 하부의 제2식각 대상층(310) 부분을 식각하여 제5 및 제6오프닝부들(302, 308)이 연장되어 이를 관통하도록 하여 제2식각 대상층 패턴(311)을 형성한다. 제2식각 대상층 패턴(311)에 노출된 제1식각 대상층(210) 부분을 식각하여 제5 및 제6오프닝부들(302, 308)이 더 연장되어 이를 관통하도록 하여 제7 및 제8오프닝부들(202, 208)을 가지는 제2식각 대상층 패턴(211)을 형성한다. 제2식각 대상층 패턴(211)을 실질적으로 관통하는 제7 및 제8오프닝부들(202, 208)은 상 하 층위(layer level)의 도전층들(도시되지 않음)을 상호 연결시키는 콘택홀(contact hole)들을 제공할 수 있다. 이때, 제5오프닝부(302)의 일부(302A)는 더미 제7오프닝부(202A)로 연장되지 않는다.
도 44는 필라(2410)들의 배열 및 템플레이트부(2450)를 형성하는 단계를 보여주고, 도 45는 도 44의 C21-C21' 절단선을 따르는 단면을 보여주고, 도 46은 도 44의 C22-C22' 절단선을 따르는 단면을 보여준다.
도 44, 도 45 및 도 46을 함께 참조하면, 필라(2410)들은 상호 간에 이웃하는 네 개가 사각형(rectangular)을 이루게 배열될 수 있다. 필라(2410)들은 최근하게 상호 이웃하는 다른 필라(2410)와의 사이에 사이 제1간극(2413)을 가지고, 사선 방향으로 상호 이웃하는 다른 필라(2410)들 사이에 사이 제2간극(2411)을 가지게 배치될 수 있다. 즉, C22-C22' 절단선 방향으로 사이 제1간극(2413)을 가지고, 사선 방향인 C1-C1' 절단선 방향으로 사이 제2간극(2411)을 가지게 필라(2410)들이 배열될 수 있다. 제1간극(2413)에 비해 제2간극(2411)은 보다 넓은 간극 폭을 가지게 설정될 수 있다. 필라(2410)들의 배열이 사각형을 이루게 배열되고 있으므로, 제2간극(2411)은 사각형의 중심부 지나는 방향으로 설정될 수 있다. 필라(2410)들의 배열이 사각형을 이루게 배열된 경우를 예시하고 있지만, 삼각형을 이루게 배열될 수도 있다.
필라(2410)들은 반도체 기판(2100) 상의 하부층(2330) 상에 형성될 수 있다. 필라(2410)들은 반도체 기판(2100)의 제1영역(2101)에 위치하도록 배치될 수 있다. 제1영역(2101)은 필라(2410)들의 배치와 같이 패턴들이 상대적으로 밀집되어 배치된 영역으로 설정될 수 있다. 제1영역(2101)에 구분되고 이웃하게 배치된 다른 제2영역(2109)에 제1오프닝부(2451)들의 배열을 제공하는 템플레이트부(2450)가 배치될 수 있다. 필라(2410)들 및 템플레이트부(2450)는 후속되는 블록코폴리머의 자기조립 과정을 유도하는 가이드 패턴(2400)으로 도입될 수 있다.
하부층(2330)은 후속 패터닝 과정에서 하드 마스크의 일부 또는 하드 마스크를 패터닝하기 위한 층으로 도입될 수 있다. 하부층(2330) 하부에는 제2식각 대상층(2310)이 더 도입될 수 있다. 반도체 기판(2100) 상에 제1식각 대상층(2200), 제2식각 대상층(2310) 및 하부층(2330)을 순차적으로 형성한 후 필라(2410)들 및 템플레이트부(2450)의 패턴을 형성할 수 있다. 하부층(2330) 상에 대략 700 내지 800Å 두께의 스핀온카본(SOC: Spin On Carbon: 2401)층을 포함하여 필라(2410) 및 템플레이트부(2450)를 제공할 층을 형성하고 패터닝할 수 있다. SOC층(2401) 상에 캐핑층(2402)으로 대략 300 Å 두께의 SiON층이 더 형성될 수 있다.
도 47은 격벽층(2500)을 형성하는 단계를 보여주고, 도 48은 도 47의 C21-C21' 절단선을 따르는 단면을 보여주고, 도 49는 도 47의 C22-C22' 절단선을 따르는 단면을 보여준다.
도 47, 도 48 및 도 49를 함께 참조하면, 필라(2410)들의 측벽들 및 제1오프닝부(2451)들의 측벽들을 덮는 격벽(2502) 부분들을 제공하는 격벽층(2500)을 형성한다. 격벽층(2500)은 필라(2410)에 인근하는 하부층(2330) 부분을 덮도록 제1연장부(2501)가 연장되고, 필라(2410) 상면을 덮는 제2연장부(2503)가 더 연장되고, 템플레이트부(2450)의 필라(2410)을 마주보는 측벽을 덮는 부분(2509)를 더 포함하는 층으로 구비될 수 있다. 격벽층(2500)은 필라(2410) 및 템플레이트부(2450)의 형상에 의해 C22-C22' 절단선 방향으로 사이 제3간극(2513)을 가지고, 사선 방향인 C21-C21' 절단선 방향으로 사이 제4간극(2511)을 가지는 오목한 형상을 제공하고, 필라(2410)와 템플레이트부(2450) 사이에 제5간극(2515)를 가지는 오목한 형상을 제공하고, 제1오프닝부(2451) 내에 제6간극(2551)을 가지는 오목한 형상을 제공하는 층으로 형성될 수 있다.
도 50은 격벽(2502)을 패터닝하는 단계를 보여주고, 도 51은 도 50의 C21-C21' 절단선을 따르는 단면을 보여주고, 도 52는 도 50의 C22-C22' 절단선을 따르는 단면을 보여준다.
도 50, 도 51 및 도 52를 함께 참조하면, 격벽층(500)을 스페이서(spacer) 식각 또는 이방성 식각하여 필라(2410)들 및 제1오프닝부(2451)들의 측벽에 격벽(2502) 부분을 스페이서(spacer) 형상으로 잔존시킨다. 격벽(2502)에 의해 하부층(2330) 부분이 노출될 수 있다.
도 53은 제4오프닝부(2564)를 형성하는 단계를 보여주고, 도 54는 도 53의 C21-C21' 절단선을 따르는 단면을 보여주고, 도 55는 도 53의 C22-C22' 절단선을 따르는 단면을 보여준다.
도 53, 도 54 및 도 55을 함께 참조하면, 필라(2410)들을 선택적으로 제거하여 제4오프닝부(2564)들을 형성한다. 격벽(2502)에 의해 노출된 필라(2410)들을 선택적으로 식각 제거할 때, 템플레이트부(2450)를 유지시키기 위해서 템플레이트부(2450)가 형성된 영역을 전체적으로 막아 차폐하는 마스크(2150)를 도입할 수 있다. 마스크(2150)는 포토레지스트층을 포함하여 형성될 수 있다.
도 56은 블록코폴리머층(2600)을 형성하는 단계를 보여주고, 도 57은 도 56의 C21-C21' 절단선을 따르는 단면을 보여주고, 도 58은 도 56의 C22-C22' 절단선을 따르는 단면을 보여준다.
도 56, 57 및 도 58를 함께 참조하면, 블록코폴리머층(2600)을 격벽(2502) 및 템플레이트부(2450)에 의해 제공되는 제4오프닝부(2564)와, 간극들(2511, 2513, 2515, 2551)을 채워 메우게 형성될 수 있다.
도 59는 블록코폴리머층(2600)을 상분리하는 단계를 보여주고, 도 60은 도 59의 C21-C21'절단선을 따르는 단면을 보여주고, 도 61은 도 59의 C22-C22' 절단선을 따르는 단면을 보여준다.
도 59, 도 60 및 도 61을 함께 참조하면, 블록코폴리머층(2600)을 어닐링하여 제4오프닝부(2564) 내의 중앙 부분에 위치하는 제5도메인부(2617) 및 이를 에워싸는 제6도메인부(2657)로 상분리하며, 격벽(2502)들 사이에 제공되는 제4간극(2511)의 중앙 부분에 위치하는 제1도메인부(2610)들 및 제1도메인부(2610)들을 상호 격리시키며 에워싸는 제2도메인부(2651)로 상분리할 수 있다. 이때, 격벽(2502)에 의해 제공되는 제3간극(2513) 부분이나 제5간극(2515) 부분을 각각 채우는 블록코폴리머층 부분들(2653)은 그 공간이 2개의 도메인부들이 존재할 정도로 확보되지 못하여 제2도메인부의 성분으로 유지되거나 또는 상분리되지 않은 블록코폴리머로 유지될 수 있다. 템플레이트부(2450)의 제1오프닝부(2451) 내의 제6간극(2551) 내에서는 중앙 부분에 위치하는 제3도메인부(2615)들 및 제3도메인부(2615)를 에워싸는 제4도메인부(2655)로 상분리할 수 있다. 제1도메인부(2610)와 제3도메인부(2615), 제5도메인부(2617)는 실질적으로 동일한 폴리머 블록 성분들로 이루어질 수 있다. 제2 및 제4, 제6도메인부들(2651, 2655, 2657) 각각은 격벽(2502)에 노출된 하부층(2330) 부분을 덮고 격벽(2502)을 덮도록 연장되어 제1도메인부(2610) 및 제3도메인부(2615), 제5도메인부(2617)들 각각의 바닥 및 측벽을 감싸는 오목한 형상을 제공하도록 형성될 수 있다.
도 62은 제2오프닝부들(2302) 및 제3오프닝부들(2308)을 형성하는 단계를 보여주고, 도 63는 도 62의 C21-C21' 절단선을 따르는 단면을 보여주고, 도 64는 도 62의 C22-C22' 절단선을 따르는 단면을 보여준다.
도 62, 도 63 및 도 64를 함께 참조하면, 제1 및 제3, 제5도메인부(도 60의 2610, 2615, 2617)를 선택적으로 제거하여, 격벽(2502) 사이에 위치하는 다수의 제2오프닝부(2302)들을 형성하고, 제1오프닝부(2451) 내에 위치하는 제3오프닝부(2308)를 형성한다. 제1 및 제5도메인부들(2610, 2617)은 제2오프닝부(2302)들을 제공하며 제거될 수 있다. 이때, 제2오프닝부(2302) 및 제3오프닝부(2308)를 연장시켜, 제2오프닝부(2302) 및 제3오프닝부(2038)에 각각 노출되는 제2 및 제4, 제6도메인부들(2651, 2655, 2657)의 바닥 노출 부분(2659)을 선택적으로 제거하여 제2오프닝부(2302)가 연장된 제9오프닝부 및 제3오프닝부(2308)이 연장된 제10오프닝부들을 각각 형성할 수 있다.
도 65는 제5 및 제6오프닝부들(2332, 2338)을 형성하는 단계를 보여주고, 도 66은 도 65의 C21-C21' 절단선을 따르는 단면을 보여주고, 도 67은 도 65의 C22-C22' 절단선을 따르는 단면을 보여준다.
도 65, 도 66 및 도 67을 함께 참조하면, 제9 및 제10오프닝부들로 각각 연장된 제2 및 제3오프닝부들(2302, 2308)에 노출된 하부층(2330) 부분들을 선택적으로 식각하여 제2오프닝부(2302)의 형상을 따르는 제5오프닝부(2332) 및 제3오프닝부(2308)의 형상을 따르는 제6오프닝부(2338)을 형성한다.
도 68은 하부층 패턴(2331)이 패터닝된 형상을 보여주고, 도 69는 도 68의 C21-C21' 절단선을 따르는 단면을 보여주고, 도 70은 도 68의 C22-C22' 절단선을 따르는 단면을 보여준다.
도 68, 도 69 및 도 70을를 함께 참조하면, 식각 마스크로 사용된 격벽(도 66의 2502) 및 템플레이트부(2450), 제2, 제4, 제6도메인부들(2641, 2655, 2657) 등을 선택적으로 제거하여 하부층 패턴(2331)을 노출한다. 하부층 패턴(2331)은 제5오프닝부(2332)들의 배열 및 제6오프닝부(2338)들의 배열을 구비할 수 있다.
도 71은 차폐 패턴(2140)을 형성하는 단계를 보여주고, 도 72는 도 71의 C21-C21' 절단선을 따르는 단면을 보여주고, 도 73은 도 71의 C22-C22' 절단선을 따르는 단면을 보여준다.
도 71, 도 72 및 도 73을 함께 참조하면, 제5오프닝부(2332)들 중 일부(2332A)를 막아 차폐하는 차폐 패턴(2140)을 형성한다. 차폐 패턴(2140)은 도 4의 차폐 패턴(45)의 레이아웃(40)을 따르는 패턴으로 형성될 수 있다. 차폐 패턴(2140)은 SiON층이나 실리콘질화물을 포함하는 층을 포함하여 형성될 수 있다. 차폐 패턴(2140)은 차폐 패턴의 레이아웃(도 4의 40)의 더미 형상(도 4의 43)에 해당되는 제5오프인부(2332)들의 일부(2332A)을 덮어 그 형상이 하부로 전사되지 않도록 막아주는 층으로 도입될 수 있다. 차폐 패턴(2140)은 이와 같이 제5오프닝부(2332)의 일부(2332A)를 덮어 차폐하는 제1부분(2146)을 포함하고, 더하여, 제5오프닝부(2332)와 템플레이트부(도 66의 2450) 사이의 경계 부분을 덮는 제2부분(2147)을 포함할 수 있다. 차폐 패턴(2140)의 제2부분(2147)은 제5오프닝부(2332)의 최외곽에 위치하는 제5오프닝부(2332B)들과 템플레이트부(2450) 사이 부분에 원하지 않게 유발될 수 있는 기생홀을 메워 그 형상이 하부로 전사되지 않도록 막아주는 역할을 할 수 있다.
도 74는 제7 및 제8오프닝부들(2202, 2208)을 형성하는 단계를 보여주고, 도 75는 도 74의 C21-C21' 절단선을 따르는 단면을 보여주고, 도 76은 도 74의 C22-C22' 절단선을 따르는 단면을 보여준다.
도 74, 도 75 및 도 76을 함께 참조하면, 차폐 패턴(2140) 및 하부층 패턴(2331)을 식각 마스크로 이용하여 하부의 제2식각 대상층(2310) 부분을 식각하여 제5 및 제6오프닝부들(2332, 2338)이 연장되어 이를 관통하도록 하여 제2식각 대상층 패턴(2311)을 형성한다. 제2식각 대상층 패턴(2311)에 노출된 제1식각 대상층(2210) 부분을 식각하여 제5 및 제6오프닝부들(2332, 2338)이 더 연장되어 이를 관통하도록 하여 제7 및 제8오프닝부들(2202, 2208)을 가지는 제2식각 대상층 패턴(2211)을 형성한다. 제2식각 대상층 패턴(2211)을 실질적으로 관통하는 제7 및 제8오프닝부들(2202, 2208)은 상 하 층위(layer level)의 도전층들(도시되지 않음)을 상호 연결시키는 콘택홀(contact hole)들을 제공할 수 있다. 이때, 제5오프닝부(2332)의 일부(2332A)는 더미 제7오프닝부(2202A)로 연장되지 않는다.
본 출원에 따르면, 대면적의 기판 상에 블록 코폴리머를 이용하여 용이하게 나노 스케일 크기의 구조물 또는 나노 구조체를 형성할 수 있다. 나노 구조체는, 선격자를 포함하는 편광판의 제조, 반사형 액정표시장치의 반사 렌즈의 형성 등에 이용할 수 있다. 나노 구조체는 독립적인 편광판의 제조에 사용될 뿐만 아니라, 표시 패널과 일체형인 편광부의 형성에도 이용할 수 있다. 예컨대, 박막 트랜지스터를 포함하는 어레이(array) 기판이나, 컬러필터 기판 상에 직접적으로 편광부를 형성하는 공정에 이용할 수 있다. 나노 구조체는 나노 와이어 트랜지스터, 메모리의 제작을 위한 주형, 나노 스케일의 도선 패터닝을 위한 나노 구조물과 같은 전기 전자 부품의 주형, 태양 전지와 연료 전지의 촉매 제작을 위한 주형, 식각 마스크와 유기 다이오드(OLED) 셀 제작을 위한 주형 및 가스 센서 제작을 위한 주형에 이용할 수 있다.
상술한 본 출원에 따른 방법 및 구조체들은 집적 회로 칩(integrated circuit chip) 제조에 사용될 수 있다. 결과의 집적 회로 칩은 웨이퍼 형태(raw wafer form)나 베어 다이(bare die) 또는 패키지 형태(package form)으로 제조자에 의해 배포될 수 있다. 칩은 단일 칩 패키지(single chip package)나 멀티칩 패키지 chip package) 형태로 제공될 수 있다. 또한, 하나의 칩은 다른 집적 회로 칩에 집적되거나 별도의 회로 요소(discrete circuit element)에 집적될 수 있다. 하나의 칩은 마더보드(mother board)와 같은 중간 제품(intermediate product)이나 최종 제제품(end product) 형태의 한 부품으로 다른 신호 프로세싱 소자(signal processing device)를 이루도록 집적될 수 있다. 최종 제품은 집적 회로 칩을 포함하는 어떠한 제품일 수 있으며, 장난감이나 저성능 적용 제품(application)으로부터 고성능 컴퓨터 제품일 수 있으며, 표시장치(display)나 키보드(keyboard) 또는 다른 입력 수단(input device) 및 중앙연산장치(central processor)를 포함하는 제품일 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 기판, 140: 차폐 패턴,
600: 블록코폴리머층.

Claims (30)

  1. 식각 대상층 및 하부층(under layer) 상에 필라(pillar)들 배열 및 제1오프닝부(opening portion)들을 제공하는 템플레이트(template)부를 형성하는 단계;
    상기 필라들의 측벽들 및 상기 제1오프닝부들의 측벽들을 덮는 격벽 부분들을 제공하는 격벽층을 형성하는 단계;
    블록코폴리머층을 도입하고 어닐링(annealing)하여 상기 필라들 사이 간극 부분들에서 제1도메인부들 및 상기 제1도메인부들을 상호 이격시키며 에워싸는 제2도메인부와 상기 제1오프닝부들 각각 내에서 각각의 제3도메인부들을 에워싸는 제4도메인부들의 형성을 유도하는 단계;
    상기 제1도메인부들 및 제3도메인부들을 선택적으로 제거하여 제2오프닝부들 및 제3오프닝부들을 유도하는 단계;
    상기 필라들을 선택적으로 제거하여 제4오프닝부들을 유도하는 단계;
    상기 제2 및 제4오프닝부들이 연장된 제5오프닝부들 및 상기 제3오프닝부들이 연장된 제6오프닝부들이 상기 하부층을 관통하도록 유도하는 단계;
    상기 제5오프닝부들 중 일부를 막아 차폐(sealing)하는 차폐 패턴을 형성하는 단계; 및
    상기 차폐 패턴에 노출된 상기 제5오프닝부들이 연장된 제7오프닝부들 및 상기 제6오프닝부들이 연장된 제8오프닝부들이 상기 식각 대상층을 관통하도록 유도하는 단계를 포함하는 패턴 형성 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 격벽층은
    상기 필라에 인근하는 상기 하부층 부분을 덮도록 연장부가 연장되는 패턴 형성 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제2 및 제4도메인부들은
    상기 격벽층의 연장부를 덮고 상기 격벽 부분을 덮도록 연장되어
    상기 제1도메인부 및 상기 제3도메인부들의 바닥 및 측벽을 감싸는 오목한 형상을 제공하도록 형성되는 패턴 형성 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 필라들 배열 및 상기 템플레이트부를 형성하는 단계는
    상기 제7오프닝부들을 제공하는 제1목표 형상들의 레이아웃(layout) 및 상기 제8오프닝부들를 제공하는 제2목표 형상들의 레이아웃을 얻는 단계;
    제1목표 형상들의 레이아웃에 더미(dummy) 형상들을 삽입하여 상기 제1목표 형상들 및 더미 형상들이 규칙적으로 반복된 형상들의 배열을 이루도록 한 제3목표 형상들의 레이아웃을 얻는 단계;
    상기 제3목표 형상들의 레이아웃을 상기 필라들의 배열 레이아웃 및 상기 필라들 사이 간극 부분에 위치할 상기 제1도메인부들의 배열 레이아웃으로 분리하는 단계; 및
    상기 필라들의 배열 레이아웃을 따라 배치되도록 상기 필라들을 형성하는 단계를 포함하는 패턴 형성 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제2목표 형상들의 크기를 재설정(resizing)하여 상기 제1오프닝부들의 레이아웃을 얻는 단계를 더 포함하는 패턴 형성 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 차폐 패턴을 형성하는 단계는
    상기 제3목표 형상들의 레이아웃으로부터 상기 더미 형상들을 가리는 차폐 패턴 레이아웃을 얻는 단계; 및
    상기 차폐 패턴 레이아웃의 형상을 따르도록 상기 차폐 패턴을 패터닝하는 단계를 포함하는 패턴 형성 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 차폐 패턴은
    상기 템플레이트부와 마주보도록 최외곽에 위치하는 일부의 상기 제5오프닝부들과 상기 템플레이트부 사이에 위치하는 상기 하부층 부분을 덮도록 연장되는 패턴 형성 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 필라들은
    이웃하는 네 개의 상기 필라들 사이 중앙 부분에 상기 제1도메인부가 유도되도록 가이드(guide)하는 가이드 패턴들로 도입된 패턴 형성 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 필라들은
    이웃하는 세 개의 상기 필라들 사이 중앙 부분에 상기 제1도메인부가 유도되도록 가이드(guide)하는 가이드 패턴들로 도입된 패턴 형성 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 블록코폴리머층은
    상기 어닐링에 의해서 상호 상분리될 수 있는 제1폴리머 블록 성분과 제2폴리머 블록 성분을 포함하고,
    상기 어닐링에 의해서 상기 제1폴리머 블록 성분들이 배열(order)되어 상기 제1도메인부 및 상기 제3도메인부들을 형성하고, 상기 제2폴리머 블록 성분들이 배열되어 상기 제2도메인부 및 상기 제4도메인부들을 형성하는 패턴 형성 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 블록코폴리머층은
    폴리스티렌-폴리메틸메타아클릴레이트 블록코폴리머(PS-b-PMMA)를 포함하는 패턴 형성 방법.
  15. 식각 대상층 및 하부층(under layer) 상에 필라(pillar)들 배열 및 제1오프닝부(opening portion)들을 제공하는 템플레이트(template)부를 형성하는 단계;
    상기 필라들의 측벽들 및 상기 제1오프닝부들의 측벽들을 덮는 격벽들을 형성하는 단계;
    상기 필라들을 선택적으로 제거하여 제4오프닝부를 유도하는 단계;
    블록코폴리머층을 도입하고 어닐링(annealing)하여 상기 격벽들 사이 간극 부분들 및 상기 제4오프닝부 내에서 제1도메인부들 및 상기 제1도메인부들을 상호 이격시키며 에워싸는 제2도메인부와 상기 제1오프닝부들 각각 내에서 각각의 제3도메인부들을 에워싸는 제4도메인부들의 형성을 유도하는 단계;
    상기 제1도메인부들 및 제3도메인부들을 선택적으로 제거하여 제2오프닝부들 및 제3오프닝부들을 유도하는 단계;
    상기 제2오프닝부들이 연장된 제5오프닝부들 및 상기 제3오프닝부들이 연장된 제6오프닝부들이 상기 하부층을 관통하도록 유도하는 단계;
    상기 제5오프닝부들 중 일부를 막아 차폐(sealing)하는 차폐 패턴을 형성하는 단계; 및
    상기 차폐 패턴에 노출된 상기 제5오프닝부들이 연장된 제7오프닝부들 및 상기 제6오프닝부들이 연장된 제8오프닝부들이 상기 식각 대상층을 관통하도록 유도하는 단계를 포함하는 패턴 형성 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 격벽들을 형성하는 단계는
    상기 필라들 및 상기 템플레이트부를 덮는 격벽층을 형성하는 단계; 및
    상기 격벽층을 식각하여 상기 필라들 및 상기 제1오프닝부들의 측벽에 상기 격벽을 스페이서(spacer) 형상으로 잔존시키는 단계;를 포함하는 패턴 형성 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제2 및 제4도메인부들은
    상기 격벽 부분을 덮고 상기 하부층의 상기 격벽에 의해 노출된 부분을 덮도록 연장되어
    상기 제1도메인부 및 상기 제3도메인부들의 바닥 및 측벽을 감싸는 오목한 형상을 제공하도록 형성되는 패턴 형성 방법.
  18. 삭제
  19. 삭제
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 필라들을 선택적으로 제거하는 단계는
    상기 템플레이트부를 덮고 상기 필라들을 노출하는 마스크를 형성하는 단계;
    상기 마스크에 의해 노출된 필라들을 선택적으로 식각하는 단계를 포함하는 패턴 형성 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 필라들 배열 및 상기 템플레이트부를 형성하는 단계는
    상기 제7오프닝부들을 제공하는 제1목표 형상들의 레이아웃(layout) 및 상기 제8오프닝부들를 제공하는 제2목표 형상들의 레이아웃을 얻는 단계;
    제1목표 형상들의 레이아웃에 더미(dummy) 형상들을 삽입하여 상기 제1목표 형상들 및 더미 형상들이 규칙적으로 반복된 형상들의 배열을 이루도록 한 제3목표 형상들의 레이아웃을 얻는 단계;
    상기 제3목표 형상들의 레이아웃을 상기 필라들의 배열 레이아웃 및 상기 필라들 사이 간극 부분에 위치할 상기 제1도메인부들의 일부 배열 레이아웃으로 분리하는 단계; 및
    상기 필라들의 배열 레이아웃을 따라 배치되도록 상기 필라들을 형성하는 단계를 포함하는 패턴 형성 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제2목표 형상들의 크기를 재설정(resizing)하여 상기 제1오프닝부들의 레이아웃을 얻는 단계를 더 포함하는 패턴 형성 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 차폐 패턴을 형성하는 단계는
    상기 제3목표 형상들의 레이아웃으로부터 상기 더미 형상들 가리는 차폐 패턴 레이아웃을 얻는 단계; 및
    상기 차폐 패턴 레이아웃의 형상을 따르도록 상기 차폐 패턴을 패터닝하는 단계를 포함하는 패턴 형성 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 차폐 패턴은
    상기 템플레이트부와 마주보도록 최외곽에 위치하는 일부의 상기 제5오프닝부들과 상기 템플레이트부 사이에 위치하는 상기 하부층 부분을 덮도록 연장되는 패턴 형성 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 필라들은
    이웃하는 네 개의 상기 필라들 사이 중앙 부분에 상기 제1도메인부가 유도되도록 가이드(guide)하는 가이드 패턴들로 도입된 패턴 형성 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 필라들은
    이웃하는 세 개의 상기 필라들 사이 중앙 부분에 상기 제1도메인부가 유도되도록 가이드(guide)하는 가이드 패턴들로 도입된 패턴 형성 방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 블록코폴리머층은
    상기 어닐링에 의해서 상호 상분리될 수 있는 제1폴리머 블록 성분과 제2폴리머 블록 성분을 포함하고,
    상기 어닐링에 의해서 상기 제1폴리머 블록 성분들이 배열(order)되어 상기 제1도메인부 및 상기 제3도메인부들을 형성하고, 상기 제2폴리머 블록 성분들이 배열되어 상기 제2도메인부 및 상기 제4도메인부들을 형성하는 패턴 형성 방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 블록코폴리머층은
    폴리스티렌-폴리메틸메타아클릴레이트 블록코폴리머(PS-b-PMMA)를 포함하는 패턴 형성 방법.
  29. 식각 대상층 및 하부층(under layer) 상에 필라(pillar)들 배열을 형성하는 단계;
    상기 필라들의 측벽들을 덮는 격벽 부분들을 제공하는 격벽층을 형성하는 단계;
    블록코폴리머층을 도입하고 어닐링(annealing)하여 상기 필라들 사이 간극 부분들에서 제1도메인부들 및 상기 제1도메인부들을 상호 이격시키며 에워싸는 제2도메인부의 형성을 유도하는 단계;
    상기 제1도메인부들을 선택적으로 제거하여 제2오프닝부들을 유도하는 단계;
    상기 필라들을 선택적으로 제거하여 제4오프닝부들을 유도하는 단계;
    상기 제2 및 제4오프닝부들이 연장된 제5오프닝부들이 상기 하부층을 관통하도록 유도하는 단계;
    상기 제5오프닝부들 중 일부를 막아 차폐(sealing)하는 차폐 패턴을 형성하는 단계; 및
    상기 차폐 패턴에 노출된 상기 제5오프닝부들이 연장된 제7오프닝부들이 상기 식각 대상층을 관통하도록 유도하는 단계를 포함하는 패턴 형성 방법.
  30. 식각 대상층 및 하부층(under layer) 상에 필라(pillar)들 배열을 형성하는 단계;
    상기 필라들의 측벽들을 덮는 격벽들을 형성하는 단계;
    상기 필라들을 선택적으로 제거하여 제4오프닝부를 유도하는 단계;
    블록코폴리머층을 도입하고 어닐링(annealing)하여 상기 격벽들 사이 간극 부분들 및 상기 제4오프닝부 내에서 제1도메인부들 및 상기 제1도메인부들을 상호 이격시키며 에워싸는 제2도메인부의 형성을 유도하는 단계;
    상기 제1도메인부들을 선택적으로 제거하여 제2오프닝부들을 유도하는 단계;
    상기 제2오프닝부들이 연장된 제5오프닝부들이 상기 하부층을 관통하도록 유도하는 단계;
    상기 제5오프닝부들 중 일부를 막아 차폐(sealing)하는 차폐 패턴을 형성하는 단계; 및
    상기 차폐 패턴에 노출된 상기 제5오프닝부들이 연장된 제7오프닝부들이 상기 식각 대상층을 관통하도록 유도하는 단계를 포함하는 패턴 형성 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102317785B1 (ko) * 2015-05-12 2021-10-26 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
CN109216185B (zh) * 2017-07-03 2021-02-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
US10340149B2 (en) * 2017-09-05 2019-07-02 Nanya Technology Corporation Method of forming dense hole patterns of semiconductor devices
CN110707044B (zh) * 2018-09-27 2022-03-29 联华电子股份有限公司 形成半导体装置布局的方法
CN111261586B (zh) * 2020-01-22 2023-03-14 成都工业学院 一种中孔半导体纳米结构的制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014192400A (ja) 2013-03-27 2014-10-06 Nikon Corp マーク形成方法、マーク検出方法、及びデバイス製造方法
US20150031185A1 (en) 2013-07-25 2015-01-29 SK Hynix Inc. Methods of fabricating semiconductor devices and semiconductor devices fabricated thereby

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7696542B2 (en) * 2008-01-22 2010-04-13 International Business Machines Corporation Anisotropic stress generation by stress-generating liners having a sublithographic width
US8425982B2 (en) * 2008-03-21 2013-04-23 Micron Technology, Inc. Methods of improving long range order in self-assembly of block copolymer films with ionic liquids
US8114306B2 (en) 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
US9233840B2 (en) * 2010-10-28 2016-01-12 International Business Machines Corporation Method for improving self-assembled polymer features
US8512583B2 (en) * 2011-09-19 2013-08-20 HGST Netherlands B.V. Method using block copolymers and a hard electroplated mask for making a master disk for nanoimprinting patterned magnetic recording disks
KR102003334B1 (ko) 2012-09-04 2019-07-24 삼성전자주식회사 패턴 형성 방법
KR101772038B1 (ko) * 2013-03-15 2017-08-28 에이에스엠엘 네델란즈 비.브이. 블록 공중합체의 자가-조립에 의해 기판에 리소그래피 피처들을 제공하는 방법들
JP2015023063A (ja) * 2013-07-16 2015-02-02 株式会社東芝 パターン形成方法及びマスクパターンデータ
US20150179434A1 (en) * 2013-07-25 2015-06-25 SK Hynix Inc. Nano-scale structures
JP6702649B2 (ja) * 2013-12-31 2020-06-03 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーＲｏｈｍ ａｎｄ Ｈａａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ ＬＬＣ ブロックコポリマーの性質を制御する方法及びブロックコポリマーから製造された物品
US9738765B2 (en) * 2015-02-19 2017-08-22 International Business Machines Corporation Hybrid topographical and chemical pre-patterns for directed self-assembly of block copolymers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014192400A (ja) 2013-03-27 2014-10-06 Nikon Corp マーク形成方法、マーク検出方法、及びデバイス製造方法
US20150031185A1 (en) 2013-07-25 2015-01-29 SK Hynix Inc. Methods of fabricating semiconductor devices and semiconductor devices fabricated thereby

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