CN111261586B - 一种中孔半导体纳米结构的制作方法 - Google Patents

Abstract

本发明公开了一种能够高可靠地制备半导体中孔纳米结构的方法，首先在限制性引导结构上进行自对准侧墙薄膜生长，进而在其上沉积嵌段共聚物材料经退火形成周期性排列的定向自组装图形，随后选择性去除某一或某些区域并保留其他区域以形成预定图案。然后，以余下区域为掩模，刻蚀自对准侧墙薄膜并暴露半导体衬底的一部分形成双掩模结构，继而对上述打开的预定图案进行刻蚀形成通孔结构。之后，在衬底背部形成大尺寸的孔洞支撑结构，并与上述通孔结构相接触，最终形成中孔半导体纳米结构。本发明可以极大地克服现有光刻技术因为有限的分辨率限制和高昂的成本导致的纳米尺度的结构难于加工的问题。

Description

一种中孔半导体纳米结构的制作方法

技术领域

本发明涉及半导体集成电路制造领域，更具体地说，涉及一种利用嵌段共聚物自组装(DSA)制作中孔(中心空腔)半导体纳米结构的方法。

背景技术

光刻是半导体集成电路制造中的关键工艺。光刻通常是通过掩模板将图形投影到半导体晶圆或其他衬底上或其他材料的薄膜上，通过显影去除光刻胶的曝光或未曝光部分，从而形成预先设计好的图案。在半导体加工中，特征尺寸的不断缩小以及纳米尺度的机械、电气、化学和生物器件的不断发展，要求能够得到纳米级特征的图形。然而，对于常规的光刻技术，最小特征尺寸和图案尺寸的要求通常在光刻波长的数量级之下。同时，极高的工艺开发成本、工艺复杂性及光刻本身的物理限制，制约着现有光刻技术的进一步发展，尤其在面临更小尺寸的图形制造时存在有很大的局限性。

最近十余年，自下而上的方法因为可以克服传统的自上而下的光刻方法相关的技术和经济限制，提供一种有效、成本效益的策略而受到了广泛的关注。嵌段共聚物(BlockCopolymer，BCP)的自组装是用于该目的的最有希望的候选之一，是一种潜力巨大的自下而上(Bottom-up)的纳米图形加工技术。使用嵌段共聚物材料通过定向自组装(DirectedSelf-assembly，DSA)技术能够在高度有序的二维薄膜上形成规则的纳米结构，其尺寸、间距和形态可以通过改变BCP的分子量和组成比等关键参数进行调整，而传统的光学曝光技术很难在这个尺度上进行图案化加工。因此，利用DSA技术替代传统光学曝光技术进行微纳电子器件加工，具有成本低廉、图形分辨率高、边缘粗糙度低等优点，在大面积规则图案制作、通孔制作方面有其独特的优势，在近几年已经引起广泛关注。

采用BCP自组装可以形成多种用途的纳米结构。半导体中空结构可用于分子筛、医药传输之中，但是常规的光刻方法限制了特征尺寸的进一步缩小，而如果采用非常先进的光刻设备无疑大大提升了成本与加工难度。本发明提供了一种简单的方法，无须采用先进的光刻技术，也不需要引入复杂冗长的工艺过程，即可借助常规的加工手段，得到纳米尺度的图形。

发明内容

本发明提出了一种中孔半导体纳米结构的制备方法，具体包括以下步骤：

S1：提供一半导体衬底，并在其上形成多个引导结构图案；

S2：在所述图案化结构中填充绝缘层，并进行CMP平坦化停止在所述半导体图案化结构表面；

S3：通过光刻和刻蚀工艺去除一定深度的图案化结构以及与其两侧相邻的部分绝缘层，形成由直立的隔离线条隔离的沟槽结构，并在所述沟槽结构和所述隔离线条上通过自对准侧墙薄膜生长技术形成硬掩模层；

S4：在引导性的凹槽结构中沉积嵌段共聚物(BCP)层，经退火形成具有多个相分离的呈周期性重复的定向自组装图形，随后选择性地去除某一或某些区域并保留其他区域以形成预定图案；

S5：以上述某一或某些区域为掩模，刻蚀其下方的硬掩模层，并暴露所述半导体衬底的一部分形成双掩模结构，继而对上述打开的预定图案进行刻蚀形成内部通孔结构；

S6：在上述半导体衬底背面形成大尺寸孔洞支撑结构，并与步骤S5中的所述通孔结构相接触，最后将上述中孔结构上的多余材料去除形成中孔半导体纳米结构。

优选地，上述嵌段共聚物具有第一组分构成的第一区域和第二组分构成的第二区域，随后选择性去除上述第二区域并保留上述第一区域以形成预定图案；

优选地，以上述第一区域为掩模，刻蚀其下方的硬掩模层，并暴露上述半导体衬底表面的一部分形成双掩模结构，然后采用所述双掩模结构进行深硅刻蚀，形成中孔结构。

优选地，上述图案化结构为周期性或非周期性结构，上述图案化结构的图形可以为线条形、圆柱形或其他任意形状。

优选地，上述硬掩模层为单层或多层。

优选地，上述自组装图形由二元嵌段共聚物形成、三元嵌段共聚物或其他多元嵌段共聚物形成，其中形成的聚合物嵌段区域宽度可以相同或不同。

优选地，上述硬掩模层材料选自氧化硅、氮化硅、非晶硅或非晶碳、旋涂碳材料或其组合。

优选地，上述嵌段共聚物材料优选为聚苯乙烯-b-聚甲基丙烯酸甲酯(PS-b-PMMA)。

优选地，在上述沟槽结构表面具有一中性材料层，所述中性材料层直接接触或不接触所述沟槽结构的侧壁。

优选地，形成上述中孔和大尺寸孔结构时可采用BOSCH技术或低温深硅刻蚀技术或其他任何可行的刻蚀技术。

本发明采用嵌段共聚物定向自组装技术与自对准侧墙转移技术(SADP)相结合，通过进行独特的结构设计，可以较为方便地制备半导体纳米中空结构，并且不需要引入复杂冗长的工艺过程，能够与当前的集成电路制造工艺兼容，非常容易实现大规模生产。

附图说明

通过以下参照附图对本发明的中孔半导体纳米结构的制备方法进行描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1图案化半导体衬底截面图。

图2条形图案化半导体衬底俯视图。

图3圆柱形图案化半导体衬底俯视图。

图4填充绝缘层截面图。

图5填充绝缘层俯视图。

图6形成凹槽结构截面图

图7形成凹槽结构俯视图。

图8沉积硬掩模层截面图。

图9沉积硬掩模层俯视图。

图10形成嵌段共聚物层截面图。

图11形成嵌段共聚物层俯视图。

图12线条形图案下形成嵌段共聚物层俯视图。

图13去除嵌段共聚物第二区域截面图。

图14去除嵌段共聚物第二区域俯视图。

图15深硅刻蚀截面图。

图16深硅刻蚀俯视图。

图17形成背面大尺寸孔结构截面图。

图18形成背面大尺寸孔结构俯视图。

图19中孔结构截面图。

图20中孔结构俯视图。

具体实施方式

以下定义和缩写用于权利要求和说明书的解释。如本文所使用的，术语“包括”，“包含”，“包括”，“包含”，“具有”，“具有”，“包含”或其任何其他变型旨在覆盖非独家包容。例如，包括一系列元素的组合物，混合物，过程，方法，制品或设备不必仅限于那些元素，而是可以包括未明确列出或此类的组合物，混合物，过程，方法所固有的其他元素、物品或设备。

如本文中所使用的，在元件或组件之前的冠词“一”和“一个”旨在关于元件或组件的实例(即出现)的数量是非限制性的。因此，“一”或“一个”应被理解为包括一个或至少一个，并且元素或组件的单数形式也包括复数，除非数字显然是单数。现在将通过参考以下讨论和本申请所附的附图来更详细地描述本申请。注意，提供本申请的附图仅出于说明性目的，因此，附图未按比例绘制。还应注意，相同和相应的元件由相同的附图标记指代。

在下面的描述中，阐述了许多具体细节，例如特定的结构，部件，材料，尺寸，处理步骤和技术，以便提供对本申请的各种实施例的理解。然而，本领域的普通技术人员将意识到，可以在没有这些具体细节的情况下实践本申请的各种实施例。在其他情况下，没有详细描述公知的结构或处理步骤，以避免使本申请难以理解。下面将结合附图和实施例对本发明作进一步详细说明。

下面结合附图和实施例对本发明作进一步详细说明。

图1示出了在半导体衬底100上采用各向异性刻蚀方法加工出的半导体图案101，图2是其某一个示例对应的俯视图。事实上，根据加工的需要，在半导体衬底100上形成的半导体图案101可以是圆柱形，也可以是线条形或其他任何满足需要的图形等。在本实施例中半导体图案101采用线条形图案，在其他实施例中也可以采用圆柱形图案，如在图3中，给出了一种俯视图实施例示意，即圆柱形之外皆为刻蚀后的凹槽结构，在后续由绝缘层102填充。

半导体衬底100可以由任何半导体材料构成，包括但不限于Si、Ge、SiGe、SiC、SiGeC、碳纳米管和III/V化合物半导体，例如InAs、GaN、GaAs和InP。这些半导体材料组成的多层材料也可以用作半导体衬底。半导体衬底100可以由单晶半导体材料组成，在本实施例中选用单晶硅作为半导体衬底1。在另一些实施例中，半导体衬底可以为多晶或非晶半导体材料。随后根据具体需要，便可以利用本申请的方法得到满足要求的半导体纳米结构，如在半导体衬底中制备FinFET器件中的Fin陈列和围栅纳米线(GAA Nanowire)器件中的Nanowire阵列。

在另一个实施例中，半导体衬底1可以包括绝缘体上半导体(SOI)衬底(未具体示出)。尽管没有具体示出，但是本领域技术人员理解，SOI衬底包括支撑衬底，位于支撑衬底表面上的绝缘体层，以及位于绝缘体层的上表面的最顶部的半导体层。支撑衬底为绝缘体层和最顶层的半导体层提供机械支撑。在这样的实施例中，随后可以利用本发明的方法将半导体结构如FinFET中的Fin陈列加工到SOI衬底的最顶层的半导体层中。在该实施例中，Fin陈列形成于绝缘体层的最顶部的表面上。

SOI衬底的支撑衬底和最上面的半导体硅层可以包括相同或不同的半导体材料。在一个实施例中，支撑衬底和最顶层的半导体层均由硅组成。在一些实施例中，支撑衬底是非半导体材料，包括例如介电材料和/或导电材料。

在一些实施例中，支撑衬底和SOI衬底的最顶部半导体层可以具有相同或不同的晶体取向。例如，支撑衬底和/或半导体层的晶体取向可以是{100}，{110}或{111}。除了特别提到的那些之外，其他晶体学取向也可以在本发明中使用。SOI衬底的衬底和/或顶部半导体层可以是单晶半导体材料、多晶材料或非晶材料。通常，至少最顶层的半导体层是单晶半导体材料。在一些实施例中，可以将位于绝缘体层顶部的最顶部半导体层处理为包括具有不同晶体取向的半导体区域。

SOI衬底的绝缘体层可以是结晶或非晶氧化物或氮化物。在一些实施例中，绝缘体层是氧化物，例如二氧化硅。绝缘体层可以是连续的，也可以是不连续的。当存在不连续的绝缘体区域时，绝缘体区域可以作为被半导体材料包围的隔离岛存在。

在一个示例中，SOI衬底的最顶部半导体层的厚度可以为5nm至50nm。在一些实施例中，并且当使用ETSOI(绝缘体上极薄半导体)衬底时，SOI的最顶层的半导体层具有小于10nm的厚度。如果最上面的半导体层的厚度不在上述范围之一的，则可以使用诸如CMP平坦化或刻蚀之类的减薄技术来将最上面的半导体层的厚度减小到该范围之内。上面提到的SOI衬底的绝缘体层通常具有10nm至200nm的厚度，更典型地具有100nm至150nm的厚度。SOI衬底的支撑衬底的厚度与本发明无关。

由此可见，上述所述半导体可以由硅或硅/锗形成，或者可以由硅以外的材料制成。因此，术语“衬底”或“半导体衬底”应被理解为覆盖所有半导体材料以及这种材料的所有形式。半导体衬底100可以具有与图示的层不同的层，并且可以包括外延沉积的半导体层。

随后在上述半导体结构上采用PECVD、LPCVD或ALD等薄膜沉积方法，在半导体图案101中填充绝缘层102，如图4和图5所示，该绝缘层102材料优选为二氧化硅，可选地，可进行退火工艺以提高绝缘层质量。然后进行CMP平坦化，停止在衬底表面上，如图4所示。

图6和图7示出了采用光刻和刻蚀方法加工出具有直立的隔离线条103隔离的的凹槽结构104，作为后续嵌段共聚物定向自组装的限定性结构。应当理解，该过程可以选择性地应用于衬底上的某些区域，或者可以包括各向同性或各向异性的多个过程。这些刻蚀工艺导致绝缘材料102的直立部分隔离线条103位于凹槽结构104之中。随后在整个结构上沉积上绝缘介质材料，图8和图9示出了在执行沉积工艺以在凹槽104中以及在直立隔离线条103周围形成的硬掩模层105，为后续的侧墙转移得到半导体图形做好基础。其中硬掩模层105也可以为多层结构，如可以在硬掩模层形成后继续生成一层绝缘层材料，该绝缘层可以为氮化硅、非晶硅或非晶碳、旋涂碳材料等，以提高不同材料间的刻蚀选择性来达到选择性去除嵌段共聚物第二区域(106B)和刻蚀深孔结构的目的。硬掩模层可通过本领域合适的方法来形成，包括物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)，或其任何组合。

图10示出了在执行完上述工艺后在凹槽结构104中沉积嵌段共聚物进行定向自组装，由相分离的不同聚合物嵌段填充引导结构之间的整个区域并呈周期性重复，该工艺被称为制图外延法(Graphoepitaxy directed self-assembly)。所述自组装图形具有多个组分构成的多个区域，随后选择性去除所述某一或某些特定区域并保留其他区域以形成预定图案。

在本实施例中，自组装后的图案包括由嵌段共聚物的第一组分构成的第一区域106A和由第二组分构成的第二区域106B，相分离后的区域106A和106B以周期性规则的图案重复。在图10中形成的嵌段共聚物定向自组装图案106可以是圆柱形如图11，也可以是线条形如图12等。在本实施例中的嵌段共聚物定向自组装图案106采用圆柱形图案，在其他实施例中也可以采用线条形图案，图12给出了线条形图案的俯视图的一种示意。

在其他实施例中，也可以采用化学外延法(Chemoepitaxy directed selfassembly)或其他合适的方法根据预定设计而形成限制或诱导性的引导结构图案。引导结构图案可以具有表面形貌、或者基本上没有表面形貌，可以由硬化的光刻胶形成也可以采用光刻和蚀刻技术来形成化学引导图案。本发明对形成嵌段共聚物的DSA技术不做具体限定。通过改变嵌段共聚物的链长、组成、退火条件等，使其在薄膜、孔、槽中进行定向自组装，可以形成不同的嵌段共聚物层图案，如球状、柱状、层状等。本发明对嵌段共聚物层的图案不做具体限定。

在一个实施例中，在利用嵌段共聚物(BCP)形成自组装模板图形之前，一般地需要在限定性结构表面上形成一层中性材料层(图中未示出)，可以直接接触或不接触所述引导图案的侧壁。中性材料层可以在引导结构形成后形成，也可以在引导结构前形成，本发明对此不作特别限定。但在一些其他实施例中，也有部分BCP材料如聚苯乙烯-聚碳酸酯(Polystyrene-b-Polycarbonate，PS-b-PC)无需采用中性层材料，也可以在引导结构中形成垂直于底部表面的定向自组装图形，这依赖于具体的嵌段聚合物的材料和工艺特征而定。

中性材料层是聚合物层，其可以粘附至下面的表面并获得一定的表面能，通常是含有极性聚合物成分和非极性聚合物成分的无规共聚物，包括对用于DSA的嵌段共聚物材料中的不同聚合物嵌段化学中性的材料，即中性材料对嵌段共聚物材料中的不同聚合物嵌段具有基本相同的润湿亲和力，因此有利于形成垂直于中性材料层上表面取向的聚合物嵌段。“无规”是指缺乏任何确定的重复嵌段的聚合物材料。在一个示例中，中性材料可以包含聚甲基丙烯酸甲酯(PMMA)作为极性聚合物的组分和聚苯乙烯(PS)作为非极性聚合物的组分的无规共聚物。通过在合成阶段控制非极性聚合物组分(即PS)与极性聚合物组分(即PMMA)的比例，可以实现所需的表面性能。在一些实施方案中，为了将无规共聚物锚定在硬掩模105的表面上，可以将一个或几个官能团添加至聚合物链的末端或聚合物链的无规位置中以与硬掩模层反应并建立共价键。中性材料层可以通过旋涂、蒸发或化学溶液沉积形成，厚度可以为2nm至20nm，也可以采用更小的厚度。

在一个实施例中，中性材料层可以由末端被能够连接到硬掩模层105表面的反应性官能团取代的聚合物刷材料制成，该材料是嵌段共聚物材料末端被反应性官能团取代的无规共聚物。在本发明中使用的示例性聚合物刷材料是由具有反应性基团例如羟基、氨基、卤素基团等嵌段共聚物材料组成的无规共聚物。这些反应性基团可与存在于硬掩模层105表面的羟基化的基团反应。在一个实施例中，当用于DSA的嵌段共聚物是聚苯乙烯(PS)和聚甲基丙烯酸甲酯(PMMA)的二嵌段共聚物时，中性材料层可以是苯乙烯和具有羟基的无规丙烯酸甲酯组成的PS-r-PMMA-OH。聚合物链末端的羟基将通过缩合反应与硬掩模层105表面上的羟基共价键合。因为每个聚合物链上只有一个反应性官能团，所以该反应将是自限性的，并且聚合物刷材料的仅一个单层将被锚固在硬掩模层105表面上，未反应的聚合物刷材料仍可溶于溶剂。

为了形成中性材料层，可以将聚合物刷材料旋涂到引导结构104中和硬掩模层105表面上。在适当的温度下烘烤聚合物刷材料以激活聚合物和硬掩模层105表面上的官能团之间发生反应，然后使用不会明显影响中性材料层的中性溶剂去除未结合到硬掩模层105表面上的过量聚合物刷材料。当然，取决于所使用的聚合物材料，用于去除多余的聚合物刷材料的溶剂可以变化，合适的溶剂包括但不限于丙二醇单甲醚乙酸酯(PGMEA)、乙酸正丁酯(nBA)、甲苯和苯甲醚。

一般地，为了形成纳米级周期性图案，需要将嵌段共聚物材料溶解在合适的溶剂中以形成嵌段共聚物溶液，然后将其施加到中性材料层上以及引导图案之间以提供嵌段共聚物层。用于溶解嵌段共聚物材料并形成嵌段共聚物溶液的溶剂体系可包含任何合适的溶剂，包括但不限于甲苯、丙二醇单甲醚乙酸酯(PGMEA)、丙二醇单甲醚(PGME)和丙酮。嵌段共聚物溶液可以通过任何合适的技术来施加，包括但不限于旋涂、喷涂和浸涂。

嵌段共聚物层包括彼此不混溶的第一聚合物嵌段和第二聚合物嵌段或多个嵌段。在本发明的一些实施例中，提供共聚物层的材料是自平坦的。嵌段共聚物层中包含的不同聚合物嵌段的微相分离可以在一定的温度下通过退火来实现，从而形成交替的具有垂直取向的纳米尺度的周期性图案。这里“纳米尺度”指的是特征尺寸小于50nm的水平。可用于形成纳米级周期性图案的示例性嵌段共聚物包括但不限于聚(苯乙烯-b-甲基丙烯酸甲酯)(PS-b-PMMA)，聚(环氧乙烷-b-异戊二烯)(PEO-b-PI)，聚(环氧乙烷-b-甲基丙烯酸甲酯)(PEO-b-PMMA)，聚(环氧乙烷-b-乙基乙烯)(PEO-b-PEE)，聚(苯乙烯-b-乙烯基吡啶)(PS-b-PVP)，聚(苯乙烯-b-丁二烯)(PS-b-PBD)，聚(苯乙烯-b-二茂铁基二甲基硅烷)(PS-b-PFS)，聚(苯乙烯-b-乳酸)(PS-b-PLA)和聚(苯乙烯-b-二甲基硅氧烷)(PS-b-PDMS)。在一个实施方案中，优选使用PS-b-PMMA。

本实施例中采用的DSA材料是可以形成圆柱形垂直结构的嵌段共聚物，例如聚苯乙烯-b-聚甲基丙烯酸甲酯(PS-b-PMMA)，也可以使用其他DSA材料，例如可形成线条形或球形的材料。此处以双嵌段共聚物材料为例进行说明，嵌段共聚物106经过退火处理后，可在限定性的结构中，形成由所述嵌段共聚物的第一组分和第二组分构成的第一区域106A和第二区域106B周期性结构。通常，第一区域106A和第二区域106B中的嵌段分子被诱导分离成不同的相，从而形成具有由化学组成限定的特定结构的图形。DSA过程是由热力学不稳定性驱动的。这种相分离可以通过几种退火工艺中的任何一种来促进，例如热退火、溶剂退火或它们的组合。DSA材料具有固有的相形态和周期性/间距。这些特性由材料的化学组成决定，可以通过更改化学组成进行微调。

另外，嵌段共聚物除了可以由二元嵌段共聚物形成外，根据本发明的另一个实施方式，嵌段共聚物层也可以由三元嵌段共聚物或其他多元嵌段共聚物形成，但本发明不限于此。在本实施例中采用二嵌段共聚物PS-b-PMMA形成嵌段共聚物层。然而，在本发明的其他一些实施例中，可以采用任何适当的嵌段共聚物形成嵌段共聚物层。在一个实施例中，嵌段共聚物层包括由第一组分PS构成的第一区域106A和由第二组分PMMA构成的第二区域106B。在一个实施方案中，嵌段共聚物层可通过溶剂蒸气退火或通过热退火在升高的温度下进行退火，以形成第一区域106A和第二区域106B。退火可以在约150℃-约300℃的温度下进行30秒-约5小时的持续时间。在本发明的其他一些实施例中，也可以使用其他退火条件(即温度和时间)以将共聚物层转化成自组装的嵌段共聚物结构。每个第一相分离的聚合物嵌段具有第一宽度L1，每个第二相分离的聚合物嵌段具有第二宽度L2。在一些实施例中，第二宽度L2与第一宽度L1相同。在其他实施例中，第二宽度L2不同于第一宽度L1。这允许在定义最终半导体纳米结构时可以根据器件的设计要求来选择合适的嵌段共聚物，从而可以对结果进行更多的控制。第一宽度和第二宽度中的每一个都是纳米尺度的，一般地可小于50nm。

如图13和图14所示，可以采用O₂、Ar或碳氟基气体、O₂等通过等离子体干法刻蚀选择性地去除第二区域106B，而第一区域106A用作刻蚀掩模，形成定向自组装光刻图形。也可以采用湿法刻蚀或显影工艺(例如UV辐射随后溶剂冲洗)选择性地去除第二区域106B，从而形成纳米尺度的光刻图形。在此过程中，第二区域106B下方的中性层(如果存在的话)也被去除。在此过程中要对第一区域106A有较高的选择性，降低对第一区域106A的损伤。在一个实施例中，第一区域的聚合物嵌段是PS，第二区域的聚合物嵌段是PMMA，并且使用PS作为掩模来选择性地去除PMMA。

然后，以第一区域106A为掩模，通过各向异性刻蚀技术采用氟基或碳氟基气体如CF₄、CHF₃、CH₂F₂与O₂的混合等离子体，刻蚀掉下面的硬掩模层105以暴露衬底表面，形成双掩模层结构，如图13所示。这一过程可以采用任何适当的刻蚀工艺，例如等离子体刻蚀、反应离子刻蚀、脉冲等离子体刻蚀等干法刻蚀工艺，本发明对此不做具体限定。在其他实施中，105掩模层还可以是多层掩模结构，例如在采用自对准侧墙技术生长上一层氮化硅后，紧接着生长一层缓冲层材料如多晶硅或非晶硅或非晶碳材料，通过这种更具弹性的结构，可以降低单独采用一种硬掩模材料刻蚀时对嵌段分子导致的过度消耗，从而降低了嵌段共聚物对刻蚀技术的高度依赖，确保在图形转移过程中能够实现较好的保真度和完整性。如图14所示，形成的每个图形的横截面为圆形形状，直径通常小于可使用特定光刻技术形成的最小特征尺寸，这由采用的嵌段共聚物的化学性质决定。在一个实施例中，每个直径为20nm至50nm，也可以采用更小的直径。

如图15和图16所示，接下来使用该双掩模层材料选择性地进行中孔结构的深硅刻蚀，可以采用传统的BOSCH技术或低温刻蚀技术或基于这两者变形的其他刻蚀方法。本实施例以BOSCH工艺为例进行简略说明，这是一个刻蚀-钝化-刻蚀的循环过程，以达到对硅材料进行高深宽比、各向异性刻蚀的目的。BOSCH工艺的原理是在反应腔室中轮流通入钝化气体C₄F₈与刻蚀气体SF₆与衬底材料进行反应，工艺的整个过程是沉积钝化层步骤与刻蚀步骤的反复交替。其中保护气体C₄F₈在高密度等离子体的作用下分解生成碳氟聚合物保护层，沉积在已经做好图形的材料表面。刻蚀过程则是通过刻蚀气体SF₆在等离子体的作用下分解，提供刻蚀所需的中性氟基团与加速离子，实现硅以及聚合物的各项异性刻蚀。刻蚀过程中，被刻蚀部分的聚合物保护层会完全去除掉，然后对保护层下的材料进行刻蚀，而侧壁的保护层由于离子刻蚀的方向性，刻蚀速度低而不会被去除。随后重复钝化步骤，导致刻蚀持续在垂直方向进行。最终经过一系列的钝化与刻蚀步骤，得到满足要求的内部通孔结构。

接下来，在衬底背面进行大尺寸孔结构的制备过程，包括硬掩模沉积和光刻胶旋涂(图中未示出)，随后进行光刻和刻蚀，直到与先前的中孔结构相接触，如图17和图18所示。其中，硬掩模可以由氧化硅、氮化硅、非晶硅、多晶硅、非晶碳、有机硅酸盐玻璃等组成，也可以采用由其组成的复合结构，而光刻胶和光刻方法的选择则依赖于刻蚀尺寸的大小来选择。在一些实施例中，也可以由金属构成，例如Al、TiAl、TiAu、W或Cu等组成，也可以由金属化合物组成如Al₂O₃、TiN等组成。它们可通过本领域合适的方法来形成，包括物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)，或其任何组合沉积而成。

最后，将得到的中空结构上多余的材料去除形成最终的中孔半导体结构，如图19和图20所示，可以采用干法刻蚀或湿法腐蚀的方法去除，这部分是本领域所熟知的工艺，本专利不作特别要求。

虽然，上文中已经用一般性说明、具体实施方式，对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。

Claims (8)

1.一种中孔半导体纳米结构的制作方法，其特征在于包括如下步骤：

S1:提供一半导体衬底（100），并在其上形成多个图案化结构（101）；

S2:在所述图案化结构（101）中填充绝缘层（102），并进行CMP平坦化停止在所述图案化结构（101）表面；

S3:通过光刻和刻蚀工艺去除一定深度的所述图案化结构（101）以及与其两侧相邻的部分绝缘层（102），形成由直立的隔离线条（103）隔离的沟槽结构（104），并在所述沟槽结构（104）和所述隔离线条（103）上通过自对准侧墙薄膜生长技术形成硬掩模层（105），所述硬掩模层（105）为单层硬掩膜层或多层硬掩膜层，所述多层硬掩模层通过在单层硬掩膜层上生成一层绝缘层材料形成；

S4:在沟槽结构（104）中沉积嵌段共聚物（BCP）层，经退火形成具有多个相分离的呈周期性重复的定向自组装图形，随后选择性地去除某一或某些区域并保留其他区域以形成预定图案；

S5:以所述某一或某些区域为掩模，刻蚀其下方的硬掩模层（105），并暴露所述半导体衬底的一部分形成双掩模结构，继而对下方刻蚀形成内部通孔结构，其中，所述嵌段共聚物具有第一组分构成的第一区域（106A）和第二组分构成的第二区域（106B），所述多层硬掩模层用于提高不同材料间的刻蚀选择性以选择性去除嵌段共聚物第二区域（106B）和刻蚀形成的内部通孔结构；

S6:在所述半导体衬底（100）背面形成大尺寸孔结构，并与步骤S5中的所述内部通孔结构相接触，从而形成中孔半导体纳米结构。

2.如权利要求1所述的中孔半导体纳米结构的制作方法，其特征在于，选择性去除所述第二区域（106B）并保留所述第一区域（106A）以形成预定图案。

3.如权利要求1所述的中孔半导体纳米结构的制作方法，其特征在于，以所述第一区域（106A）为掩模，刻蚀其下方的硬掩模层（105），并暴露所述半导体衬底表面的一部分形成双掩模结构，然后采用所述双掩模结构进行深硅刻蚀，形成中孔结构。

4.如权利要求1所述的中孔半导体纳米结构的制作方法，其特征在于，所述图案化结构（101）为周期性或非周期性结构，所述图案化结构（101）的图形为线条形或圆柱形。

5.权利要求1所述的中孔半导体纳米结构的制作方法，其特征在于，所述嵌段聚合物为二元嵌段共聚物或三元嵌段共聚物。

6.如权利要求1所述的中孔半导体纳米结构的制作方法，其特征在于，所述硬掩模层（105）材料选自氧化硅、氮化硅、非晶硅、非晶碳、旋涂碳材料或其组合。

7.如权利要求1所述的中孔半导体纳米结构的制作方法，其特征在于，所述嵌段共聚物材料为聚苯乙烯-b-聚甲基丙烯酸甲酯（PS-b-PMMA）。

8.如权利要求1所述的中孔半导体纳米结构的制作方法，其特征在于，在所述沟槽结构（104）表面具有一中性材料层，所述中性材料层直接接触或不接触所述沟槽结构（104）的侧壁。

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