JP5505904B2 - 二次元自己組織化サブリソグラフィ・ナノスケール構造およびこれを製造するための方法(自己組織化材料を用いた二次元パターニング) - Google Patents
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Description
基板上の第1の層上に2つの平行な第1の長さ方向の縁部を有する第1のくぼんだ領域を形成するステップと、
第1のサブリソグラフィ幅を有し、第1のくぼんだ領域の2つの平行な第1の長さ方向の縁部に対して平行な第1の線の縁部を有する少なくとも1つの第1の線を含む第1のナノスケール自己組織化自己整合構造を形成するステップと、
第1のナノスケール自己組織化自己整合構造および第1の層の上に第2の層を形成するステップと、
第2の層上に2つの平行な第2の長さ方向の縁部を有する第2のくぼんだ領域を形成するステップであって、2つの平行な第1の長さ方向の縁部と2つの平行な第2の長さ方向の縁部との間の角度がゼロよりも大きい、ステップと、
第2のサブリソグラフィ幅を有し、前記第2のくぼんだ領域の2つの平行な第2の長さ方向の縁部に対して平行な第2の線の縁部を有する少なくとも1つの第2の線を含む第2のナノスケール自己組織化自己整合構造を形成するステップと、
を含む。
第3のサブリソグラフィ幅を有し、第2のポリマー・コンポーネントを含み、第1のくぼんだ領域において少なくとも1つの第1の線に横方向に当接する少なくとも1つの第3の線を形成するステップと、
少なくとも1つの第1の線および第1の層に対して選択的に少なくとも1つの第3の線を除去するステップと、
を更に含む。
第4のサブリソグラフィ幅を有し、第4のポリマー・コンポーネントを含み、第2のくぼんだ領域において少なくとも1つの第2の線に横方向に当接する少なくとも1つの第4の線を形成するステップと、
少なくとも1つの第2の線および第2の層に対して選択的に少なくとも1つの第4の線を除去するステップと、
を更に含む。
Claims (14)
- 基板(10)上にナノスケール・パターンを形成する方法であって、
前記基板(10)上の第1の層(20)に2つの平行な第1の長さ方向の縁部を有する第1のくぼんだ領域を形成するステップと、
第1のサブリソグラフィ幅を有し、前記第1のくぼんだ領域の前記2つの平行な第1の長さ方向の縁部に対して平行な第1の線の縁部を有する少なくとも1つの第1の線を含む第1のナノスケール自己組織化自己整合構造を形成するステップと、
前記第1のナノスケール自己組織化自己整合構造および前記第1の層(20)の上に第2の層(60)を形成するステップと、
前記第2の層に2つの平行な第2の長さ方向の縁部を有する第2のくぼんだ領域を形成するステップであって、前記2つの平行な第1の長さ方向の縁部と前記2つの平行な第2の長さ方向の縁部との間の角度がゼロよりも大きい、ステップと、
第2のサブリソグラフィ幅を有し、前記第2のくぼんだ領域の前記2つの平行な第2の長さ方向の縁部に対して平行な第2の線の縁部を有する少なくとも1つの第2の線を含む第2のナノスケール自己組織化自己整合構造を形成するステップと、
を含む、方法。 - 前記第1のナノスケール自己組織化自己整合構造が、前記第1の層(20)の上面に、または前記上面の下に配置されている、請求項1に記載の方法。
- 前記第1のナノスケール自己組織化自己整合構造が、前記第2の層(60)の上面に、または前記上面の下に配置されている、請求項1に記載の方法。
- 第1のポリマー・コンポーネントおよび第2のポリマー・コンポーネントを含む第1の非感光性ポリマー・レジストを前記第1のくぼんだ領域に塗布するステップを更に含み、
前記少なくとも1つの第1の線が前記第1のポリマー・コンポーネントを含む、請求項1に記載の方法。 - 第3のサブリソグラフィ幅を有し、前記第2のポリマー・コンポーネントを含み、前記第1のくぼんだ領域において前記少なくとも1つの第1の線に横方向に当接する少なくとも1つの第3の線を形成するステップと、
前記少なくとも1つの第1の線および前記第1の層に対して選択的に前記少なくとも1つの第3の線を除去するステップと、
を更に含む、請求項4に記載の方法。 - 前記少なくとも1つの第3の線の除去によって形成された空間を、前記第1の非感光性ポリマー・レジストとは異なる充填材料によって充填するステップを更に含む、請求項5に記載の方法。
- 第3のポリマー・コンポーネントおよび第4のポリマー・コンポーネントを含む第2の非感光性ポリマー・レジストを前記第2のくぼんだ領域に塗布するステップを更に含み、
前記少なくとも1つの第2の線が前記第3のポリマー・コンポーネントを含む、請求項1に記載の方法。 - 第4のサブリソグラフィ幅を有し、前記第4のポリマー・コンポーネントを含み、前記第2のくぼんだ領域において前記少なくとも1つの第2の線に横方向に当接する少なくとも1つの第4の線を形成するステップと、
前記少なくとも1つの第2の線および前記第2の層に対して選択的に前記少なくとも1つの第4の線を除去するステップと、
を更に含む、請求項6に記載の方法。 - 前記少なくとも1つの第1の線が第1の非感光性ポリマー・レジストのポリマー・コンポーネントを含み、
前記少なくとも1つの第2の線が第2の非感光性ポリマー・レジストのポリマー・コンポーネントを含み、
前記少なくとも1つの第2の線に対して選択的に前記第2の層を除去するステップを更に含む、請求項1に記載の方法。 - 前記少なくとも1つの第1の線および前記少なくとも1つの第2の線に対して選択的に前記第1の層を除去するステップを更に含む、請求項9に記載の方法。
- 前記第1の層の下および前記基板の上の基層にナノスケール・トレンチの二次元アレイを含む構造を形成するステップを更に含み、
前記ナノスケール・トレンチが前記二次元アレイ内で第1の方向および第2の方向に沿って反復し、
前記ナノスケール・トレンチの各々が、第1のサブリソグラフィ距離だけ離れた第1の対の側壁および第2のサブリソグラフィ距離だけ離れた第2の対の側壁を有する、請求項10に記載の方法。 - 前記第1の方向が前記2つの平行な第1の長さ方向の縁部に対して垂直であり、前記第2の方向が前記2つの平行な第2の長さ方向の縁部に対して垂直である、請求項11に記載の方法。
- 前記ナノスケール・トレンチの水平横断面領域が平行四辺形である、請求項12に記載の方法。
- 前記ナノスケール・トレンチの前記水平横断面領域が矩形である、請求項13に記載の方法。
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US6777260B1 (en) | 2003-08-14 | 2004-08-17 | Silicon Storage Technology, Inc. | Method of making sub-lithographic sized contact holes |
US6790745B1 (en) * | 2003-12-15 | 2004-09-14 | Jbcr Innovations | Fabrication of dielectrically isolated regions of silicon in a substrate |
US8088293B2 (en) * | 2004-07-29 | 2012-01-03 | Micron Technology, Inc. | Methods of forming reticles configured for imprint lithography |
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