JP5505904B2 - 二次元自己組織化サブリソグラフィ・ナノスケール構造およびこれを製造するための方法(自己組織化材料を用いた二次元パターニング) - Google Patents

二次元自己組織化サブリソグラフィ・ナノスケール構造およびこれを製造するための方法(自己組織化材料を用いた二次元パターニング) Download PDF

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Description

本発明は、一般にナノスケール構造に関し、更に具体的には、規則的な周期アレイにおける二次元自己組織化(self-assembled)サブリソグラフィ・ナノスケール構造およびこれを製造するための方法に関する。
半導体業界において、半導体製造のためのボトムアップ手法の使用に関心が高まっている。かかる1つの手法は、サブリソグラフィ基本原則ナノメートル・スケール・パターンを発生するための自己組織化ブロック・コポリマーを利用する。
ナノメートル・スケールのパターンに自己編成することができる自己組織化コポリマー材料を、テンプレート層のくぼんだ領域内に塗布して、ナノスケール構造を形成することができる。適切な条件のもとで、2つ以上の不混和性ポリマー・ブロック・コンポーネントは、ナノメートル・スケールの2つ以上の異なる相に分離し、これによって、分離されたナノサイズ構造ユニットの配列パターンを形成する。このような、自己組織化ブロック・コポリマーによって形成された分離ナノサイズ構造ユニットの配列パターンは、半導体、光学、および磁気デバイスにおいてナノスケール構造ユニットを製造するために用いることができる。このように形成された構造ユニットの寸法は、典型的に5から40nmの範囲であり、これはサブリソグラフィ・レベル(sublithographic)(すなわちリソグラフィ・ツールの解像度未満)である。
自己組織化ブロック・コポリマーは、まず、適切な溶剤系に溶解させてブロック・コポリマー溶液を形成し、次いでこれを基層の表面上に塗布してブロック・コポリマー層を形成する。自己組織化ブロック・コポリマーを、高温でアニーリングして、2つの異なるポリマー・ブロック・コンポーネントを含む2組のポリマー・ブロック構造を形成する。ポリマー・ブロック構造は、線形または円筒形とすることができる。1組のポリマー・ブロック構造を他の組のポリマー・ブロック構造内に埋め込むことができ、または、異なる組に属するポリマー・ブロック構造は交互にすることができる。自己組織化ブロック・コポリマーは非感光性レジストであり、そのパターニングは、光子すなわち光放射によってではなく、アニーリング等の適切な条件のもとでの自己組織化によって生じる。
米国特許出願番号第11/424,963号
Nealeyらの「Self-assembling resists for nanolithography」(IEDM Technical Digest、2005年12月、Digital Object Identifier 10.1109/IEDM. 2005.1609349)
当技術分野において、六角形アレイの自己組織化自己整合ナノスケール構造は既知であるが、かかる構成では、デバイス・コンポーネントの配置に形状上の制限が加わる。ほとんどの半導体デバイス・アレイおよびナノスケール・アレイは、典型的に六角形アレイでなく矩形アレイで設計されるので、特にこれが当てはまる。
上述のことに鑑み、矩形アレイにおける自己整合および自己組織化構造の二次元アレイであって、構造の周期性が60度以外の角度を有する2つの方向に沿って伝搬するものに対する要望が存在する。
特に、2つの直交する方向におけるサブリソグラフィ空間および幅を有する構造の二次元矩形アレイに対する要望が存在する。
本発明は、2つの異なる方向にサブリソグラフィ幅および間隔を有するナノスケール構造の矩形アレイおよびこれを製造する方法を提供することによって、上述の要望に対応する。
サブリソグラフィ幅およびサブリソグラフィ間隔を有し、第1の方向に沿って延在する半導体基板上の第1のナノスケール自己整合自己組織化ネスト線構造は、第1の層内の第1の自己組織化ブロック・コポリマーから形成される。第1の層に充填材料を充填し、第1のナノスケール・ネスト線構造を含む第1の層の上に、第2の層を堆積する。サブリソグラフィ幅およびサブリソグラフィ間隔を有し、第2の方向に沿って延在する第2のナノスケール自己整合自己組織化ネスト線構造は、第2の層内の第2の自己組織化ブロック・コポリマーから形成される。第2の方向は第1の方向とは異なり、第1の方向に対して直交する場合もあるし直交しない場合もある。第1のナノスケール・ネスト線構造および第2のナノスケール・ネスト線構造の複合パターンを、第1の層の下の基層に転写して、2つの方向に周期性を有する構造のアレイを形成する。
本発明の第1の態様によれば、基板上にナノスケール・パターンを形成する方法が提供される。この方法は、
基板上の第1の層上に2つの平行な第1の長さ方向の縁部を有する第1のくぼんだ領域を形成するステップと、
第1のサブリソグラフィ幅を有し、第1のくぼんだ領域の2つの平行な第1の長さ方向の縁部に対して平行な第1の線の縁部を有する少なくとも1つの第1の線を含む第1のナノスケール自己組織化自己整合構造を形成するステップと、
第1のナノスケール自己組織化自己整合構造および第1の層の上に第2の層を形成するステップと、
第2の層上に2つの平行な第2の長さ方向の縁部を有する第2のくぼんだ領域を形成するステップであって、2つの平行な第1の長さ方向の縁部と2つの平行な第2の長さ方向の縁部との間の角度がゼロよりも大きい、ステップと、
第2のサブリソグラフィ幅を有し、前記第2のくぼんだ領域の2つの平行な第2の長さ方向の縁部に対して平行な第2の線の縁部を有する少なくとも1つの第2の線を含む第2のナノスケール自己組織化自己整合構造を形成するステップと、
を含む。
一実施形態において、第1のナノスケール自己組織化自己整合構造は、第1の層の上面に、または上面の下に配置されている。
別の実施形態において、第1のナノスケール自己組織化自己整合構造は、第2の層の上面に、または上面の下に配置されている。
更に別の実施形態において、この方法は、第1のポリマー・コンポーネントおよび第2のポリマー・コンポーネントを含む第1の非感光性ポリマー・レジストを第1のくぼんだ領域に塗布するステップを含み、少なくとも1つの第1の線が第1のポリマー・コンポーネントを含む。
更に別の実施形態において、この方法は、
第3のサブリソグラフィ幅を有し、第2のポリマー・コンポーネントを含み、第1のくぼんだ領域において少なくとも1つの第1の線に横方向に当接する少なくとも1つの第3の線を形成するステップと、
少なくとも1つの第1の線および第1の層に対して選択的に少なくとも1つの第3の線を除去するステップと、
を更に含む。
更に別の実施形態において、この方法は、少なくとも1つの第3の線の除去によって形成された空間を、第1の非感光性ポリマー・レジストとは異なる充填材料によって充填するステップを更に含む。
更に別の実施形態において、この方法は、第3のポリマー・コンポーネントおよび第4のポリマー・コンポーネントを含む第2の非感光性ポリマー・レジストを第2のくぼんだ領域に塗布するステップを更に含み、少なくとも1つの第2の線が第3のポリマー・コンポーネントを含む。
更に別の実施形態において、この方法は、
第4のサブリソグラフィ幅を有し、第4のポリマー・コンポーネントを含み、第2のくぼんだ領域において少なくとも1つの第2の線に横方向に当接する少なくとも1つの第4の線を形成するステップと、
少なくとも1つの第2の線および第2の層に対して選択的に少なくとも1つの第4の線を除去するステップと、
を更に含む。
更に別の実施形態において、少なくとも1つの第1の線は第1の非感光性ポリマー・レジストのポリマー・コンポーネントを含み、少なくとも1つの第2の線は第2の非感光性ポリマー・レジストのポリマー・コンポーネントを含み、この方法は、少なくとも1つの第2の線に対して選択的に第2の層を除去するステップを更に含む。
更に別の実施形態において、この方法は、少なくとも1つの第1の線および少なくとも1つの第2の線に対して選択的に第1の層を除去するステップを更に含む。
更に別の実施形態において、この方法は、第1の層の下および基板の上の基層にナノスケール・トレンチの二次元アレイを含む構造を形成するステップを更に含み、ナノスケール・トレンチが二次元アレイ内で第1の方向および第2の方向に沿って反復し、ナノスケール・トレンチの各々が、第1のサブリソグラフィ距離だけ離れた第1の対の側壁および第2のサブリソグラフィ距離だけ離れた第2の対の側壁を有する。
更に別の実施形態において、第1の方向は2つの平行な第1の長さ方向の縁部に対して垂直であり、第2の方向は2つの平行な第2の長さ方向の縁部に対して垂直である。
更に別の実施形態において、ナノスケール・トレンチの水平横断面領域は平行四辺形である。
更に別の実施形態において、ナノスケール・トレンチの水平横断面領域は矩形である。
本発明の別の態様によれば、パターン含有層に配置されたナノスケール・トレンチの二次元アレイを含む構造が提供される。ナノスケール・トレンチは、二次元アレイ内で第1の方向および第2の方向に沿って反復し、ナノスケール・トレンチの各々は、第1のサブリソグラフィ距離だけ離れた第1の対の平行側壁および第2のサブリソグラフィ距離だけ離れた第2の対の平行側壁を有する。
一実施形態において、第1の方向と第2の方向との間の角度は、第1の対の平行側壁の1つおよび第2の対の平行側壁の1つとの間の角度と同じである。
別の実施形態において、この角度は0度と60度との間または60度と90度との間である。
更に別の実施形態において、ナノスケール・トレンチの水平横断面領域は平行四辺形である。
更に別の実施形態において、ナノスケール・トレンチの水平横断面領域は矩形である。
更に別の実施形態において、第1の方向における隣接するナノスケール・トレンチの対の間の第1の間隔はサブリソグラフィ・レベルであり、第2の方向における隣接するナノスケール・トレンチの対の間の第2の間隔はサブリソグラフィ・レベルである。
同一の参照番号を有する図は同一の製造段階に対応する。最後に「A」が付いた図は上から下に見た図である。最後に「B」、「C」、または「D」が付いた図は、それぞれ、同一の参照番号を有し最後に「A」が付いた対応する図の平面B−B’、C−C’、D−D’に沿った垂直断面図である。
本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第1の実施形態による第1の例示的なナノスケール構造の連続図である。 本発明の第2の実施形態による第2の例示的なナノスケール構造の連続図である。 本発明の第2の実施形態による第2の例示的なナノスケール構造の連続図である。 本発明の第2の実施形態による第2の例示的なナノスケール構造の連続図である。 本発明の第2の実施形態による第2の例示的なナノスケール構造の連続図である。 本発明の第2の実施形態による第2の例示的なナノスケール構造の連続図である。 本発明の第2の実施形態による第2の例示的なナノスケール構造の連続図である。 本発明の第2の実施形態による第2の例示的なナノスケール構造の連続図である。 本発明の第2の実施形態による第2の例示的なナノスケール構造の連続図である。 本発明の第2の実施形態による第2の例示的なナノスケール構造の連続図である。
上述のように、本発明は、規則的な周期アレイにおける二次元自己組織化サブリソグラフィ・ナノスケール構造、およびこれを製造する方法に関する。これらについて、添付図面を参照して詳細に説明する。同様のおよび対応する要素は、同様の参照番号によって示すことに留意すべきである。
図1Aおよび図1Bを参照すると、本発明の第1の実施形態による第1の例示的なナノスケール構造は、基板10上に配置された基層12および第1の層20を含む。基板10は、半導体基板、絶縁体基板、金属製基板、またはそれらの組み合わせとすることができる。半導体基板は、シリコン基板、他のIV群元素半導体基板、または化合物半導体基板とすることができる。また、半導体基板は、バルク基板、絶縁体上半導体(SOI)基板、またはバルク部分およびSOI部分を有するハイブリッド基板とすれば良い。
基層12は、半導体材料、絶縁体材料、または金属を含むことができる。半導体材料の例示的な材料は、純粋な材料としてまたは合金としてのIV群元素、III−V化合物半導体材料、およびII−VI化合物半導体材料を含む。半導体材料は、ドーパントをドーピングすることができ、または実質的にドーピングなしとすることができる。例示的な絶縁体材料は、当技術分野において既知の、誘電体酸化物、誘電体窒化物、および多孔性または非多孔性の低誘電率誘電体材料(酸化シリコンの誘電率未満すなわち3.9未満の誘電率を有する)を含む。金属は、純粋な金属、元素金属の合金、金属半導体合金、または他のいずれかの導電性金属化合物とすることができる。
第1の層20は、半導体材料または絶縁体材料を含むことができる。例示的な半導体材料は、ポリシリコン、アモルファス・シリコン、ゲルマニウムもしくは炭素を含む合金を含む多結晶シリコン、またはゲルマニウムもしくはシリコンを含む合金を含むアモルファス・シリコンを含む。例示的な絶縁体材料は、誘電体酸化物、誘電体酸窒化物、誘電体窒化物、および多孔性または非多孔性の低誘電率絶縁体材料(酸化シリコンの誘電率未満すなわち3.9未満の誘電率を有する)を含む。更に、自己組織化ブロック・コポリマーのためのテンプレートである第1の層20は、無水素アモルファス炭素等のアモルファス炭素またはダイヤモンド様炭素、四面体無水素アモルファス炭素、金属含有無水素アモルファス炭素、金属含有水素添加アモルファス炭素、および変更された(modified)水素添加アモルファス炭素を含むことができる。第1の層20の厚さは、変動する場合があるが、典型的には約3nmから約300nmであり、典型的には約10nmから約100nmである。
第1の層20は、まず、基層12の上面全体を覆うブランケット層として形成し、続いて、フォトレジスト(図示せず)の塗布、フォトレジストのパターニング、およびフォトレジストのパターンを第1の層20に転写する異方性エッチングを用いるリソグラフィ方法によってパターニングされる。パターンは、第1の層20における第1の開口O1を含み、この下に基層12の上面が露出される。第1の開口O1の第1の横方向の幅LW1はリソグラフィ・レベル(lithographic)である。更に、隣接する第1の開口O間の空間もリソグラフィ・レベルである。第1の開口O1の各々は矩形または平行四辺形であり、このため、2つの長さ方向の縁部が幅方向の縁部よりも大きい。好ましくは、第1の開口O1の長さ方向の縁部の長さである第1の開口O1の長さは、第1の開口O1の幅方向の縁部の長さおよび第1の開口O1のかどの1つの角度のサインの積である第1の開口O1の幅と同じかまたはこれより長い。
第1の開口O1はリソグラフィ方法によって形成されるので、第1の開口O1の各々の長さおよび幅はリソグラフィ寸法である。寸法がリソグラフィ寸法であるかサブリソグラフィ寸法であるかは、寸法がリソグラフィ・パターニング方法によって形成可能であるか否かに応じて決まる。リソグラフィ・パターニング方法によって形成可能な最小寸法を、本明細書においては、「リソグラフィ最小寸法」または「臨界寸法」と称する。リソグラフィ最小寸法は、所与のリソグラフィ・ツールとの関連によってのみ規定され、通常は半導体技術の世代ごとに異なるが、リソグラフィ最小寸法およびサブリソグラフィ寸法は、半導体製造の時期に利用可能なリソグラフィ・ツールの最良の性能との関連によって規定されることになる。2007年現在、リソグラフィ最小寸法は約45nmであり、将来は更に小さくなることが予想される。リソグラフィ最小寸法未満の寸法はサブリソグラフィ寸法であり、リソグラフィ最小寸法以上の寸法はリソグラフィ寸法である。
図2Aおよび図2Bを参照すると、スピン・コーティング等の当技術分野において周知の方法で、第1の開口O1の各々内に第1の非感光性ポリマー・レジストを塗布して、第1の非感光性ポリマー・レジスト部分30が形成されている。第1の非感光性ポリマー・レジスト部分30の上面は、第1の層20の上面と同一平面とすることができ、または、第1の層20の上面よりも下にくぼませることができる。第1の非感光性ポリマー・レジストは、ナノメートル・スケールのパターンに自己編成することができる自己組織化ブロック・コポリマーを含む。
第1の非感光性ポリマー・レジストは、第1のポリマー・ブロック・コンポーネントおよび第2のポリマー・ブロック・コンポーネントを含み、これらは相互に不混和性である。非感光性ポリマー・レジストは自己平坦化するものとすることができる。あるいは、非感光性ポリマー・レジストは、化学機械平坦化、くぼみエッチング、またはそれらの組み合わせによって平坦化することができる。
第1のポリマー・ブロック・コンポーネントおよび第2のポリマー・ブロック・コンポーネントの例示的な材料については、2006年6月19日に出願された、本願と同一の譲受人に譲渡された同時係属中の米国特許出願番号第11/424,963号に記載されている。本発明の構造ユニットを形成するために使用可能な非感光性ポリマー・レジストのための自己組織化ブロック・コポリマーの具体的な例は、限定ではないが、ポリスチレン−ブロック−ポリメチルメタクリレート(PS−b−PMMA)、ポリスチレン−ブロック−ポリイソプレン(PS−b−PI)、ポリスチレン−ブロック−ポリブタジエン(PS−b−PBD)、ポリスチレン−ブロック−ポリビニルピリジン(PS−b−PVP)、ポリスチレン−ブロック−ポリエチレンオキシド(PS−b−PEO)、ポリスチレン−ブロック−ポリエチレン(PS−b−PE)、ポリスチレン−ブロック−オルガノシリケート(PS−b−POS)、ポリスチレン−ブロック−ポリフェロセニルジメチルシラン(PS−b−PFS)、ポリエチレンオキシド−ブロック−ポリイソプレン(PEO−b−PI)、ポリエチレンオキシド−ブロック−ポリブタジエン(PEO−b−PBD)、ポリエチレンオキシド−ブロック−ポリメチルメタクリレート(PEO−b−PMMA)、ポリエチレンオキシド−ブロック−ポリエチルエチレン(PEO−b−PEE)、ポリブタジエン−ブロック−ポリビニルピリジン(PBD−b−PVD)、およびポリイソプレン−ブロック−ポリメチルメタクリレート(PI−b−PMMA)を含むことができる。
自己組織化ブロック・コポリマーは、まず、適切な溶剤系に溶解させてブロック・コポリマー溶液を形成し、次いでこれを第1の例示的な構造の表面上に塗布して非感光性ポリマー・レジストを形成する。ブロック・コポリマーを溶解しブロック・コポリマー溶液を形成するために用いられる溶剤系は、限定ではないが、トルエン、プロピレングリコールモノメチルエーテルアセテテート(PGMEA)、プロピレングリコールモノメチルエーテル(PGME)、およびアセトンを含むいずれかの適切な溶剤を含むことができる。非感光性ポリマー・レジストは、紫外線光または光学光に露光されると現像することができる従来のフォトレジストではない。また、非感光性ポリマー・レジストは、従来の低k誘電材料ではない。
図3Aおよび図3Bを参照すると、アニーリングによって自己組織化ブロック・コポリマーの架橋を形成することによって、第1の開口O(図1Bを参照)の各々内に、第1のナノスケール自己組織化自己整合構造NS1が形成されている。具体的には、紫外線処理または高温での熱アニーリングによって第1の非感光性ポリマー・レジストをアニーリングして、第1のポリマー・ブロック・コンポーネントを含む第1の主要層状構造40および第2のポリマー・ブロック・コンポーネントを含む第1の補足層状構造50を形成する。第1の主要層状構造40および第1の補足層状構造50は、第1の開口O1の長さ方向に対して垂直な方向に周期性をもって交互になっている。
ブロック・コポリマー層における自己組織化ブロック・コポリマーにアニーリングを行って2組のポリマー・ブロックを形成する例示的なプロセスは、Nealeyらの「Self-assembling resists for nanolithography」(IEDM Technical Digest、2005年12月、Digital Object Identifier 10.1109/IEDM. 2005.1609349)に記載されている。米国特許出願番号第11/424,963号に記載されたアニーリングの方法を用いることができる。アニーリングは、例えば、約200℃から約300℃までの温度で、約1時間未満から約100時間までの時間、行うことができる。
第1の非感光性ポリマー・レジストの組成および濡れ特性を調整して、第1の主要層状構造40の一部が第1の層20の側壁に当接し、第1の補足層状構造50が第1の層20の側壁から離れているようにする。第1のポリマー・ブロック・コンポーネントの濡れ特性の調整は、第1の主要層状構造40の幅が、第1の主要層状構造40が第1の層20の側壁に接触しているか否かに応じて決まるように行えば良い。例えば、第1の層20に側壁に接触していない第1の主要層状構造40の幅は、第1の層20の側壁に接触している第1の主要層状構造40の幅と同じか、またはこれとは異なるようにすることができる。第1の主要層状構造40の幅は、サブリソグラフィ・レベルであり、約1nmから約40nmまで、典型的には約5nmから約30nmの範囲とすることができる。本明細書において第1の層状間隔と称する第1の補足層状構造50の幅は、サブリソグラフィ・レベルとすることができる。また、第1の主要層状構造40の1つの幅および第1の層状間隔の和も、サブリソグラフィ・レベルとすることができる。
第1のナノスケール自己組織化自己整合構造NS1は、「自己組織化」される。第1の非感光性ポリマー・レジストの化学的組成は、第1および第2のポリマー・ブロック・コンポーネントの不混和性によって、第1のポリマー・ブロック・コンポーネントが第1の主要層状構造40へと自己組織化することができ、第2のポリマー・ブロック・コンポーネントが第1の補足層状構造50へと組織化するようになっている。
第1のナノスケール自己組織化自己整合構造NS1は、第1の開口O1を画定する第1の層20の壁に対して「自己整合」する。第1の主要層状構造40および第1の補足層状構造50は、第1の層20における第1の開口O1の長さ方向に沿って延在する。
図4Aおよび図4Bを参照すると、第1のポリマー・ブロック・コンポーネントに対して選択的に第2のポリマー・ブロック・コンポーネントを除去する異方性エッチングによって、第1の主要層状構造40および第1の層20に対して選択的に第1の補足層状構造50が除去されている。1組の第1の主要層状構造40は、第1の開口O1(図1Bを参照)の各々内に構成され、サブリソグラフィ幅およびサブリソグラフィ間隔を有する第1の平行線の一次元アレイを構成する。本明細書において、第2のポリマー・ブロック・コンポーネントに対して選択的に第1のポリマー・ブロック・コンポーネントを除去する異方性エッチングによって第1の補足層状構造50および第1の層20に対して選択的に第1の主要層状構造50を除去する本発明の変形は、明示的に想定される。
図5Aおよび図5Bを参照すると、第1の主要層状構造40間に、充填部22が形成されている。充填部22は、第1のポリマー・ブロック・コンポーネントを含む第1の主要層状構造40に対して選択的に除去可能な材料を含む。例えば、充填部は、誘電体酸化物、誘電体窒化物、または、多孔性または非多孔性の低誘電率材料(酸化シリコンの誘電率すなわち3.9未満の誘電率を有する)を含むことができる。充填部22は、スピンオン・コーティング、堆積およびくぼみエッチング、堆積および化学機械平坦化(CMP)、またはそれらの組み合わせによって形成することができる。
図6Aから図6Cを参照すると、第1の層20、第1の主要層状構造40、および充填部22の上に直接、ブランケット層として第2の層60が形成されている。第2の層60は、第1の層20として使用可能な材料のいずれかを含むことができる。具体的には、第2の層60は、半導体材料、絶縁体材料、アモルファス炭素、またはダイヤモンド様炭素を含むことができる。第2の層60を形成するために、スピンオン・コーティングまたは化学気相堆積を用いることができる。第2の層60の厚さは、約3nmから約600nmまで、典型的には約10nmから約200nmまでとすることができる。
第1の実施形態の変形においては、充填部22および第2の層60は、同一の材料を含むことができ、第1の主要層状構造40の間に第2の層60を形成することによって同一の処理ステップで形成することができる。この場合、充填部22および第2の層60は、それらの間に明らかな物理的界面なしで一体的に形成される。
第2の層60は、フォトレジスト(図示せず)の塗布、フォトレジストのパターニング、およびフォトレジストのパターンを第2の層60に転写する異方性エッチングを用いるリソグラフィ方法によってパターニングされる。パターンは、第2の層60における第2の開口O2を含む。第2の開口O2は、第2の層60を貫通して、第1の層20の上面、第1の主要層状構造40、および充填部22を露出させるように形成することができ、あるいは、第1の層20の上面を露出させることなく、第2の層60内に部分的にのみ形成することも可能である。
第2の開口O2の横方向の幅である第2の横方向の幅LW2は、リソグラフィ・レベルである。2つ以上の第2の開口O2を形成することも可能である。かかる場合、隣接する第2の開口O2間の間隔もリソグラフィ・レベルである。第2の開口O2は、矩形または平行四辺形であり、このため、2つの長さ方向の縁部が幅方向の縁部よりも大きい。好ましくは、第2の開口O2の長さ方向の縁部の長さである第2の開口O2の長さは、第2の開口O2の幅方向の縁部の長さおよび第2の開口O2のかどの1つの角度のサインの積である第2の開口O2の幅と同じかまたはこれより長い。第2の開口O2はリソグラフィ方法によって形成されるので、第2の開口の長さおよび幅はリソグラフィ寸法である。
図7Aおよび図7Bを参照すると、スピン・コーティング等の当技術分野において周知の方法によって、第2の開口O2内に第2の非感光性ポリマー・レジストを塗布して、第2の非感光性ポリマー・レジスト部分80が形成されている。好ましくは、第2の非感光性ポリマー・レジスト部分80の上面は、第2の開口O2の外側の第2の層60の上面よりも下にくぼませるか、またはこれと実質的に同じ高さとすることができる。第2の非感光性ポリマー・レジストは、第2の層60と同一平面に、またはこれよりも上になるように塗布し、次いで、くぼみエッチングによって、または希薄溶液を用い、その後に溶剤を蒸発させて第2の開口O2内で体積を収縮させることによって、最終的な高さまでくぼませることができる。
第2の非感光性ポリマー・レジストは、ナノメートル・スケールのパターンに自己編成することができる自己組織化ブロック・コポリマーを含む。このため、第1の非感光性ポリマー・レジストについて先に列挙した材料のいずれかを、第2の非感光性ポリマー・レジストのために用いることができる。第2の非感光性ポリマー・レジストは、第1の非感光性ポリマー・レジストと同じ材料か、またはこれとは異なる材料を含むことができる。本発明を例示する目的のために、第2の非感光性ポリマー・レジストのポリマー・ブロック・コンポーネントを、第3のポリマー・ブロック・コンポーネントおよび第4のポリマー・ブロック・コンポーネントと称する。第3のポリマー・ブロック・コンポーネントは、第1のポリマー・ブロック・コンポーネントと同じか、またはこれとは異なるものとすることができる。同様に、第4のポリマー・ブロック・コンポーネントは、第2のポリマー・ブロック・コンポーネントと同じか、またはこれとは異なるものとすることができる。
図8Aから図8Dを参照すると、アニーリングによって自己組織化ブロック・コポリマーの架橋を形成することによって、第2の開口O内に第2のナノスケール自己組織化自己整合構造NS2が形成されている。第2のナノスケール自己組織化自己整合構造NS2を形成するためには、第1のナノスケール自己組織化自己整合構造NS1を形成するために用いたものと同じ方法を使用することができる。
具体的には、紫外線処理または高温での熱アニーリングによって第2の非感光性ポリマー・レジストをアニーリングして、第2のポリマー・ブロック・コンポーネントを含む第2の主要層状構造90および第4のポリマー・ブロック・コンポーネントを含む第2の補足層状構造100を形成する。第2の主要層状構造90および第2の補足層状構造100は、第2の横方向の幅LW2の方向すなわち第2の開口O2の長さ方向に対して垂直な方向に周期性をもって交互になっている。
第2の非感光性ポリマー・レジストの組成および濡れ特性を調整して、第2の主要層状構造90の一部が第2の層60の第2の開口O2の側壁に当接し、第2の補足層状構造100が第2の層60の第2の開口O2の側壁から離れているようにする。第3のポリマー・ブロック・コンポーネントの濡れ特性の調整は、第2の層60の第2の開口O2の側壁に当接している第2の主要層状構造90の幅が、第2の層60の第2の開口O2の側壁から離れている別の第2の主要層状構造90の幅と同じとなるか、またはこれとは異なるように行えば良い。
第2の主要層状構造90の幅は、サブリソグラフィ・レベルであり、約1nmから約40nmまで、典型的には約5nmから約30nmの範囲とすることができる。本明細書において第2の層状間隔と称する第2の補足層状構造100の幅は、サブリソグラフィ・レベルとすることができる。また、第2の主要層状構造90の1つの幅および第2の層状間隔の和も、サブリソグラフィ・レベルとすることができる。
第2のナノスケール自己組織化自己整合構造NS2は、第1のナノスケール自己組織化自己整合構造NS1が自己組織化され自己整合するのと同じいみで、自己組織化され、自己整合される。なぜなら、第2のナノスケール自己組織化自己整合構造NS2の様々なコンポーネントの自己組織化および自己整合のために同じ機構を用いているからである。
図9Aから図9Cを参照すると、反応性イオン・エッチング等の異方性エッチングによって、第2の主要層状構造90に対して選択的に第2の補足層状構造100および第2の層60の露出部分が除去されている。異方性エッチングの後、第1の層20、充填部22、および第1の主要層状構造40の上面が露出する。このため、第1の主要層状構造90は、サブリソグラフィ幅およびサブリソグラフィ間隔を有する線の一次元アレイを含むエッチ・マスクとして用いられる。本明細書において、反応性イオン・エッチング等の異方性エッチングによって第2の補足層状構造100に対して選択的に第2の主要層状構造90および第2の層60の露出部分を除去する本発明の変形は、明示的に想定される。
図10Aから図10Cを参照すると、反応性イオン・エッチング等の異方性エッチングによって、第2の主要層状構造90および第1の主要層状構造40に対して選択的に、充填部22、第1の層20、および基層12がエッチングされている。第2の主要層状構造90および第1の主要層状構造40のパターンによってパターニングされた基層12は、本明細書において、パターン含有層12’と称する。
図11Aから図11Cを参照すると、第2の主要層状構造90および第1の主要層状構造40、ならびに、第2の主要層状構造90の直接下に配置された第2の層60、充填部22、第1の層20の残りの部分が、パターン含有層12’および基板10に対して選択的に除去されている。
パターン含有層12’は、典型的にサブリソグラフィ・レベルであるナノスケール寸法を有する複数のナノスケール・トレンチを含む。トレンチのパターンは、2つの異なる方向に周期性を有する2つのパターンの並置によって形成される。第1のパターンは、第1の組のサブリソグラフィ幅の線を含む第1の主要層状構造40のパターンを含み、これらは、第1の層状間隔であるサブリソグラフィ間隔だけ離れて、本明細書において第1の方向と称する第1の開口O1(図1Bを参照)の長さ方向の縁部に対して垂直な方向に反復している。第2のパターンは、第2の組のサブリソグラフィ幅の線を含む第2の主要層状構造90のパターンを含み、これらは、第2の層状間隔である別のサブリソグラフィ間隔だけ離れて、本明細書において第2の方向と称する第2の開口O2(図6Cを参照)の長さ方向の縁部に対して垂直な方向に反復している。
パターン含有層12’におけるナノスケール・トレンチは、二次元矩形アレイまたは二次元平行四辺形格子アレイに配列されている。ナノスケール・トレンチは、二次元アレイ内で第1の方向および第2の方向に沿って反復している。ナノスケール・トレンチは各々、ナノスケール寸法すなわち約1nmから約40nmまで、典型的には約5nmから約30nmまでの寸法を有する2対の側壁を有する。
図12Aから図12Cを参照すると、図9Aから図9Cの第1の例示的なナノスケール構造から、反応性イオン・エッチング等の異方性エッチングによって、第1の層20、第2の主要層状構造90、および第1の主要層状構造40に対して選択的に、充填部22および基層12を除去することによって、本発明の第2の実施形態による第2の例示的なナノスケール構造を得ている。第2の主要層状構造90および第1の主要層状構造40のパターンによってパターニングされた基層12は、本明細書において、パターン含有層12’と称する。
第2の実施形態によれば、第1の開口(図1Bを参照)の領域内の第2の主要層状構造90のパターンの部分がパターン含有層12’内に転写される。なぜなら、第1の層20が第2の主要層状構造90および第1の主要層状構造40と組み合ってエッチ・マスクとして機能するからである。
図13Aから図13Cを参照すると、第1の層20、第1の主要層状構造40、および第2の主要層状構造90、ならびに、第2の主要層状構造90の直接下に配置された第2の層60、充填部22、第1の層20の残りの部分が、パターン含有層12’および基板10に対して選択的に除去されている。
パターン含有層12’は、典型的にサブリソグラフィ・レベルであるナノスケール寸法を有する複数のナノスケール・トレンチを含む。トレンチのパターンは、2つの異なる方向に周期性を有する2つのパターンの並置によって形成される。第1のパターンは、第1の組のサブリソグラフィ幅の線を含む第1の主要層状構造40のパターンを含み、これらは、第1の層状間隔であるサブリソグラフィ間隔だけ離れて、本明細書において第1の方向と称する第1の開口O1(図1Bを参照)の長さ方向の縁部に対して垂直な方向に反復している。第2のパターンは、第2の組のサブリソグラフィ幅の線を含む第2の主要層状構造90のパターンを含み、これらは、第2の層状間隔である別のサブリソグラフィ間隔だけ離れて、本明細書において第2の方向と称する第2の開口O2(図6Cを参照)の長さ方向の縁部に対して垂直な方向に反復している。
パターン含有層12’におけるナノスケール・トレンチは、二次元矩形アレイまたは二次元平行四辺形格子アレイに配列されている。ナノスケール・トレンチは、二次元アレイ内で第1の方向および第2の方向に沿って反復している。ナノスケール・トレンチは各々、ナノスケール寸法すなわち約1nmから約40nmまで、典型的には約5nmから約30nmまでの寸法を有する2対の側壁を有する。ナノスケール・トレンチは、矩形の水平横断面領域を有する場合がある。
図14Aから図14Cを参照すると、第2の例示的なナノスケール構造の一般化された変形は、ナノスケール・トレンチの二次元平行四辺形格子アレイを含む。ナノスケール・トレンチは各々、第1の幅W1だけ離れた1組の第1のトレンチ壁TW1を有する。第1の方向すなわち第1のナノスケール幅W1の方向における隣接するナノスケール・トレンチ対に属する1対の第1のトレンチ壁TW1は、第1の間隔S1だけ離れている。第1の幅W1および第1の間隔S1は各々、例えば約1nmから約40nmまで、典型的には約5nmから約30nmまでのナノスケール寸法である。同様に、ナノスケール・トレンチは各々、第2の幅W2だけ離れた1組の第2のトレンチ壁TW2を有する。第2の方向すなわち第2のナノスケール幅W2の方向における隣接するナノスケール・トレンチ対に属する1対の第2のトレンチ壁TW1は、第2の間隔S2だけ離れている。第2の幅W2および第2の間隔S2は各々、例えば約1nmから約40nmまで、典型的には約5nmから約30nmまでのナノスケール寸法である。
第1の方向と第2の方向との間の角度αは、ゼロ以外のいずれかの任意の角度とすることができる。例えば、角度αは、0度と60度との間、60度、60度と90度との間、または90度とすることができる。第1の方向と第2の方向との間の角度αは、平行四辺形であるナノスケール・トレンチの1つの水平横断面領域のかどの角度と同じである。従って、本発明は、基板10上にサブリソグラフィ寸法を有するナノスケール・トレンチのアレイを可能とする。
本発明について、具体的な実施形態に関連付けて説明したが、前述の説明に鑑み、当業者には多数の代替、変更、および変形が明らかであることは明白である。従って、本発明は、本発明の範囲および精神ならびに特許請求の範囲内に該当するそのような代替、変更、および変形を全て包含することが意図される。
本発明は、多種多様な電子および電気装置において用いられる集積回路チップに特に適したボトムアップ製造プロセスを用いて、半導体基板上における二次元自己組織化サブリソグラフィ・ナノスケール構造の設計および製造に産業上の適用性がある。

Claims (14)

  1. 基板(10)上にナノスケール・パターンを形成する方法であって、
    前記基板(10)上の第1の層(20)に2つの平行な第1の長さ方向の縁部を有する第1のくぼんだ領域を形成するステップと、
    第1のサブリソグラフィ幅を有し、前記第1のくぼんだ領域の前記2つの平行な第1の長さ方向の縁部に対して平行な第1の線の縁部を有する少なくとも1つの第1の線を含む第1のナノスケール自己組織化自己整合構造を形成するステップと、
    前記第1のナノスケール自己組織化自己整合構造および前記第1の層(20)の上に第2の層(60)を形成するステップと、
    前記第2の層に2つの平行な第2の長さ方向の縁部を有する第2のくぼんだ領域を形成するステップであって、前記2つの平行な第1の長さ方向の縁部と前記2つの平行な第2の長さ方向の縁部との間の角度がゼロよりも大きい、ステップと、
    第2のサブリソグラフィ幅を有し、前記第2のくぼんだ領域の前記2つの平行な第2の長さ方向の縁部に対して平行な第2の線の縁部を有する少なくとも1つの第2の線を含む第2のナノスケール自己組織化自己整合構造を形成するステップと、
    を含む、方法。
  2. 前記第1のナノスケール自己組織化自己整合構造が、前記第1の層(20)の上面に、または前記上面の下に配置されている、請求項1に記載の方法。
  3. 前記第1のナノスケール自己組織化自己整合構造が、前記第2の層(60)の上面に、または前記上面の下に配置されている、請求項1に記載の方法。
  4. 第1のポリマー・コンポーネントおよび第2のポリマー・コンポーネントを含む第1の非感光性ポリマー・レジストを前記第1のくぼんだ領域に塗布するステップを更に含み、
    前記少なくとも1つの第1の線が前記第1のポリマー・コンポーネントを含む、請求項1に記載の方法。
  5. 第3のサブリソグラフィ幅を有し、前記第2のポリマー・コンポーネントを含み、前記第1のくぼんだ領域において前記少なくとも1つの第1の線に横方向に当接する少なくとも1つの第3の線を形成するステップと、
    前記少なくとも1つの第1の線および前記第1の層に対して選択的に前記少なくとも1つの第3の線を除去するステップと、
    を更に含む、請求項4に記載の方法。
  6. 前記少なくとも1つの第3の線の除去によって形成された空間を、前記第1の非感光性ポリマー・レジストとは異なる充填材料によって充填するステップを更に含む、請求項5に記載の方法。
  7. 第3のポリマー・コンポーネントおよび第4のポリマー・コンポーネントを含む第2の非感光性ポリマー・レジストを前記第2のくぼんだ領域に塗布するステップを更に含み、
    前記少なくとも1つの第2の線が前記第3のポリマー・コンポーネントを含む、請求項1に記載の方法。
  8. 第4のサブリソグラフィ幅を有し、前記第4のポリマー・コンポーネントを含み、前記第2のくぼんだ領域において前記少なくとも1つの第2の線に横方向に当接する少なくとも1つの第4の線を形成するステップと、
    前記少なくとも1つの第2の線および前記第2の層に対して選択的に前記少なくとも1つの第4の線を除去するステップと、
    を更に含む、請求項6に記載の方法。
  9. 前記少なくとも1つの第1の線が第1の非感光性ポリマー・レジストのポリマー・コンポーネントを含み、
    前記少なくとも1つの第2の線が第2の非感光性ポリマー・レジストのポリマー・コンポーネントを含み、
    前記少なくとも1つの第2の線に対して選択的に前記第2の層を除去するステップを更に含む、請求項1に記載の方法。
  10. 前記少なくとも1つの第1の線および前記少なくとも1つの第2の線に対して選択的に前記第1の層を除去するステップを更に含む、請求項9に記載の方法。
  11. 前記第1の層の下および前記基板の上の基層にナノスケール・トレンチの二次元アレイを含む構造を形成するステップを更に含み、
    前記ナノスケール・トレンチが前記二次元アレイ内で第1の方向および第2の方向に沿って反復し、
    前記ナノスケール・トレンチの各々が、第1のサブリソグラフィ距離だけ離れた第1の対の側壁および第2のサブリソグラフィ距離だけ離れた第2の対の側壁を有する、請求項10に記載の方法。
  12. 前記第1の方向が前記2つの平行な第1の長さ方向の縁部に対して垂直であり、前記第2の方向が前記2つの平行な第2の長さ方向の縁部に対して垂直である、請求項11に記載の方法。
  13. 前記ナノスケール・トレンチの水平横断面領域が平行四辺形である、請求項12に記載の方法。
  14. 前記ナノスケール・トレンチの前記水平横断面領域が矩形である、請求項13に記載の方法。
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Publication number Priority date Publication date Assignee Title
US8361704B2 (en) 2009-01-12 2013-01-29 International Business Machines Corporation Method for reducing tip-to-tip spacing between lines
KR101096907B1 (ko) * 2009-10-05 2011-12-22 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
US8059350B2 (en) * 2009-10-22 2011-11-15 Hitachi Global Storage Technologies Netherlands B.V. Patterned magnetic recording disk with patterned servo sectors having chevron servo patterns
FR2961344B1 (fr) * 2010-06-09 2012-07-13 Commissariat Energie Atomique Procede de realisation d?une grille de lignes conductrices ou semi-conductrices d?acces croisees
US8673541B2 (en) * 2010-10-29 2014-03-18 Seagate Technology Llc Block copolymer assembly methods and patterns formed thereby
FR2975823B1 (fr) * 2011-05-27 2014-11-21 Commissariat Energie Atomique Procede de realisation d'un motif a la surface d'un bloc d'un substrat utilisant des copolymeres a bloc
JP5458136B2 (ja) * 2012-03-28 2014-04-02 株式会社東芝 パターン形成方法およびインプリントモールド製造方法
JP5758363B2 (ja) * 2012-09-07 2015-08-05 株式会社東芝 パターン形成方法
JP5537628B2 (ja) * 2012-10-09 2014-07-02 株式会社東芝 自己組織化パターンの形成方法
US9489974B2 (en) 2014-04-11 2016-11-08 Seagate Technology Llc Method of fabricating a BPM template using hierarchical BCP density patterns
US9659824B2 (en) 2015-04-28 2017-05-23 International Business Machines Corporation Graphoepitaxy directed self-assembly process for semiconductor fin formation
US9563122B2 (en) 2015-04-28 2017-02-07 International Business Machines Corporation Method to harden photoresist for directed self-assembly processes
JP6809315B2 (ja) * 2017-03-15 2021-01-06 東京エレクトロン株式会社 半導体装置の製造方法及び真空処理装置
CN111081534B (zh) * 2019-12-25 2023-10-27 上海集成电路研发中心有限公司 半导体纳米线的形成方法
CN111128723B (zh) * 2019-12-25 2023-09-15 上海集成电路研发中心有限公司 半导体纳米线的形成方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4437226A (en) * 1981-03-02 1984-03-20 Rockwell International Corporation Process for producing NPN type lateral transistor with minimal substrate operation interference
EP0059264A1 (en) * 1981-03-02 1982-09-08 Rockwell International Corporation NPN Type lateral transistor with minimal substrate operation interference and method for producing same
JPH0471293A (ja) 1990-07-11 1992-03-05 Cmk Corp プリント配線板におけるスルーホール等への導電性物質等の充填方法
US5587589A (en) 1995-03-22 1996-12-24 Motorola Two dimensional organic light emitting diode array for high density information image manifestation apparatus
DE19526011C1 (de) * 1995-07-17 1996-11-28 Siemens Ag Verfahren zur Herstellung von sublithographischen Ätzmasken
US6211039B1 (en) * 1996-11-12 2001-04-03 Micron Technology, Inc. Silicon-on-insulator islands and method for their formation
US6777260B1 (en) 2003-08-14 2004-08-17 Silicon Storage Technology, Inc. Method of making sub-lithographic sized contact holes
US6790745B1 (en) * 2003-12-15 2004-09-14 Jbcr Innovations Fabrication of dielectrically isolated regions of silicon in a substrate
US8088293B2 (en) * 2004-07-29 2012-01-03 Micron Technology, Inc. Methods of forming reticles configured for imprint lithography
US7247570B2 (en) * 2004-08-19 2007-07-24 Micron Technology, Inc. Silicon pillars for vertical transistors
JP2006269763A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 集積回路装置の製造方法
US7347953B2 (en) * 2006-02-02 2008-03-25 International Business Machines Corporation Methods for forming improved self-assembled patterns of block copolymers
US7579278B2 (en) * 2006-03-23 2009-08-25 Micron Technology, Inc. Topography directed patterning
US7407890B2 (en) 2006-04-21 2008-08-05 International Business Machines Corporation Patterning sub-lithographic features with variable widths
JP4543004B2 (ja) * 2006-05-11 2010-09-15 株式会社東芝 パタン形成方法、インプリントモールド、および磁気記録媒体の製造方法
US7723009B2 (en) * 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
US7605081B2 (en) 2006-06-19 2009-10-20 International Business Machines Corporation Sub-lithographic feature patterning using self-aligned self-assembly polymers
JP4673266B2 (ja) * 2006-08-03 2011-04-20 日本電信電話株式会社 パターン形成方法及びモールド
JP4421582B2 (ja) * 2006-08-15 2010-02-24 株式会社東芝 パターン形成方法
US8372295B2 (en) * 2007-04-20 2013-02-12 Micron Technology, Inc. Extensions of self-assembled structures to increased dimensions via a “bootstrap” self-templating method
US8512849B2 (en) * 2007-08-09 2013-08-20 International Business Machines Corporation Corrugated interfaces for multilayered interconnects

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