CN112366137A - 一种定向自组装制备半导体纳米器件结构的方法 - Google Patents

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Abstract

本发明公开了一种定向自组装制备半导体纳米器件结构的方法，在半导体衬底上形成硬掩膜层、心轴层、光刻堆叠层以及缓冲层，引导图案形成在缓冲层表面，之后旋涂嵌段共聚物(BCP)经退火后形成定向自组装(DSA)图案。然后将DSA图案依次转移到缓冲层、光刻堆叠层和心轴层上，再结合自对准侧墙转移技术进一步对自组装图形进行微缩和图案化，由此在半导体衬底上形成半导体纳米器件结构图形。本发明将定向自组装图形转移技术与自对准侧墙转移技术相结合，技术方案与当前的集成电路制造工艺相兼容，通过尺寸微缩可以实现10nm以下尺寸的几何图形和高密度，而且本发明还为半导体结构的几何尺寸调控提供了更多空间，即最终的特征尺寸可以进一步微缩。

Description

一种定向自组装制备半导体纳米器件结构的方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种利用嵌段共聚物定向自组装(DSA)结合自对准侧墙转移技术(SADP)制备半导体纳米器件结构的方法。
背景技术
五十多年来，各种不断推陈出新的技术推动着半导体产业持续向前发展，尽管面临许多挑战，不断创新的历史仍然维持着摩尔定律。由于越来越难以通过连续缩放来改善CMOS器件的性能，因此除了微缩以外，用于改善器件性能的其他方法也变得至关重要。
当前，使用非平面半导体器件，例如半导体鳍式场效应晶体管(FinFET)，已经从22nm技术节点开始一直在推动着CMOS器件向前发展。而随着技术的进一步发展，未来几年，堆叠式围栅纳米线器件可能将在3nm或2nm技术节点时取代FinFET器件而得到广泛应用。其制造工艺，绝大多数与FinFET器件相兼容，特别是Fin(鳍)的形成工艺。
先进的技术节点需要高密度的半导体鳍片和精确的定制能力。通过光刻技术是支撑上述集成电路器件更新换代的核心制造技术之一，每一代新的集成电路的出现，总是以光刻工艺实现更小特征尺寸为主要技术标志的。工业界采用的193nm浸没式光刻技术结合双(多)重图形曝光技术(SADP)，已经将193nm光学光刻技术延伸到了14nm、10nm甚至到7nm节点。目前，更先进但是价格非常高昂的EUV光刻技术在7nm节点也开始得到了应用。然而，极高的工艺开发成本、工艺复杂性及光刻本身的物理限制，制约着现有光刻技术的进一步发展，尤其在面临更小尺寸的图形制造时存在有很大的局限性，业内急需一种能够兼顾精度与成本的解决方案。
定向自组装(Directed Self-assembly，DSA)，是一种潜力巨大的自下而上(Bottom-up)的纳米图形加工技术。使用嵌段共聚物(Block Copolymer，BCP)材料通过DSA技术能够在高度有序的二维薄膜上形成规则的纳米结构，而以传统的光学曝光技术很难在这个尺度上进行图案化加工。因此，利用DSA技术替代传统光学曝光技术进行微纳电子器件加工，具有成本低廉、图形分辨率高、边缘粗糙度低等优点，在大面积规则图案制作、通孔制作方面有其独特的优势，在近几年已经引起广泛关注。
在先前的工作中，采用ALD辅助转移技术将新型嵌段共聚物(PS-b-PC)形成的自组装图形转移到了硅衬底上，成功制备了线宽L为18nm、周期L0为40nm、高度H为38nm的半导体纳米结构，表现出了较好的刻蚀效果，如图1所示。然而，实验中发现，当制备20nm以下尺寸的图形时会面临很多刻蚀方面的技术挑战。因为不同嵌段间很难实现较高的刻蚀选择性，使得难于获得较高质量的光刻和刻蚀结果，也转而影响最终图形的几何尺寸、形貌及线条粗糙度的控制。
鉴于上述情况，需要一种能够提供高可靠性和均匀性的高密度半导体结构制造方法，克服现有定向自组装图形转移和尺寸微缩过程中导致的工艺控制问题。随后根据具体需要，便可以利用本发明的方法得到满足要求的半导体纳米结构，如在半导体衬底中制备FinFET器件中的Fin陈列和围栅纳米线(GAA Nanowire)器件中的Nanowire阵列，或制备出其他更先进的电子器件或结构。
发明内容
本发明提出了一种定向自组装制备半导体纳米器件结构的方法，具体包括如下步骤：
一种采用定向自组装制备半导体纳米器件结构的方法，其特征在于：
提供一半导体衬底，在其上依次形成心轴层、光刻堆叠层，在所述光刻堆叠层形成多个引导结构图案；
在所述引导结构图案之间沉积嵌段共聚物(BCP)层，经退火形成具有多个相分离的聚合物嵌段组成的定向自组装图形，由相分离的不同聚合物嵌段填充引导结构之间的整个区域并呈周期性重复；
选择性地去除所述某一聚合物嵌段区域，利用余下的聚合物嵌段区域作为刻蚀掩膜，再将所述刻蚀掩膜图形依次转移到所述光刻堆叠层和所述心轴层上，然后去除光刻堆叠层图案，得到刻蚀的心轴层图形；
在所述心轴层图形上沉积一侧墙介电层，之后去除心轴层上水平部分的介电层，保留所述心轴图形侧壁上的介电层；
进一步去除所述心轴层材料，然后以保留的侧墙介电层作为掩膜来定义半导体衬底形成半导体纳米结构图形。
优选的，其中所述引导结构图案由硬化的光刻胶形成或由硬掩膜经光刻和刻蚀形成。
优选的，所述自组装图形由二元嵌段共聚物形成、三元嵌段共聚物或其他多元嵌段共聚物形成，其中形成的聚合物嵌段区域宽度可以相同或不同。
优选地，在半导体衬底和所述心轴层之间沉积一硬掩膜层，将所述侧墙介电层图案转移到所述硬掩膜层上，然后以双层掩膜来定义半导体衬底。
优选地，在所述光刻堆叠层和嵌段共聚物(BCP)层之间设置缓冲层，将所述形成嵌段共聚物层图案转移到所述缓冲层后再转移到所述光刻堆叠层和所述心轴层上。
优选地，在所述缓冲层表面具有一中性材料层，所述中性材料层直接接触或不接触所述引导结构图案的侧壁。
优选地，在所述缓冲层表面可以不采用中性材料层，而直接沉积嵌段共聚物，其中所述嵌段共聚物层材料选自聚苯乙烯-聚碳酸酯(Polystyrene-b-Polycarbonate，PS-b-PC)。
优选地，所述缓冲层材料选自多晶硅或非晶硅，以某一共聚物嵌段为掩膜采用卤基、氟基及碳氟基气体刻蚀得到，所述刻蚀气体优选为Cl2、HBr或SF6、CH2F2。
优选地，所述光刻堆叠层包括光学平坦化(OPL)层和抗反射涂层(ARC)堆叠层或光学平坦化(OPL)层和绝缘介质层或单一绝缘介质层的堆叠层，其中所述光学平坦化层(OPL)优选为无机非晶碳或旋涂碳或类金刚石碳，所述抗反射涂层(ARC)优选为含硅的抗反射涂层材料，所述绝缘介质层优选为氧化硅、氮化硅或氮氧化硅。
优选地，所述心轴层和所述硬掩膜层为硅基电介质材料或金属化合物材料，两者材料可以相同或不同，优选地所述硅基电介质材料选自氧化硅、氮化硅、多晶硅、非晶硅，所述金属化合物材料选自氧化铝、氧化钛、氮化钛。
优选地，可以对所述心轴图形进行微缩后再沉积所述侧墙介电层以控制几何图形的特征尺寸。
本发明采用定向自组装图形转移技术与自对准侧墙转移技术相结合，可以实现10nm以下尺寸的几何图形和高密度，并且它不需要引入复杂冗长的工艺过程，能够与当前的集成电路制造工艺兼容，非常容易实现大规模生产。
附图说明
通过以下参照附图对本发明的定向自组装制备半导体纳米器件结构的方法进行描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1采用新型嵌段共聚物制备的半导体纳米结构。
图2自组装模板图案。
图3选择性地去除某一嵌段图形。
图4光刻图形转移到缓冲层上。
图5刻蚀抗反射ARC层。
图6对抗反射ARC层微缩。
图7刻蚀光刻平坦化OPL层。
图8形成心轴(mandrel)图案。
图9去除掩膜层。
图10生长侧墙介电层。
图11刻蚀侧墙。
图12去除心轴(mandrel)。
图13刻蚀硬掩膜层和半导体结构。
图14去除掩膜形成半导体结构。
具体实施方式
以下定义和缩写用于权利要求和说明书的解释。如本文所使用的，术语“包括”，“包含”，“包括”，“包含”，“具有”，“具有”，“包含”或其任何其他变型旨在覆盖非独家包容。例如，包括一系列元素的组合物，混合物，过程，方法，制品或设备不必仅限于那些元素，而是可以包括未明确列出或此类的组合物，混合物，过程，方法所固有的其他元素、物品或设备。
如本文中所使用的，在元件或组件之前的冠词“一”和“一个”旨在关于元件或组件的实例(即出现)的数量是非限制性的。因此，“一”或“一个”应被理解为包括一个或至少一个，并且元素或组件的单数形式也包括复数，除非数字显然是单数。现在将通过参考以下讨论和本申请所附的附图来更详细地描述本申请。注意，提供本申请的附图仅出于说明性目的，因此，附图未按比例绘制。还应注意，相同和相应的元件由相同的附图标记指代。
在下面的描述中，阐述了许多具体细节，例如特定的结构，部件，材料，尺寸，处理步骤和技术，以便提供对本申请的各种实施例的理解。然而，本领域的普通技术人员将意识到，可以在没有这些具体细节的情况下实践本申请的各种实施例。在其他情况下，没有详细描述公知的结构或处理步骤，以避免使本申请难以理解。下面将结合附图和实施例对本发明作进一步详细说明。
本发明提出了一种能够高可靠地制备高密度的半导体纳米器件结构的方法，可以极大地克服现有自组装图形转移过程中因为嵌段共聚物厚度和不同嵌段分子间较弱的刻蚀选择性导致的工艺控制问题。具体来说：
图2示出了由定向自组装(DSA)技术形成的半导体叠层的截面图。首先提供一半导体衬底1，在其上依次形成硬掩膜层2、心轴(mandrel)层3、光刻堆叠层4和缓冲层5。其中缓冲层5主要为在光刻堆叠层4和嵌段共聚物层之间形成过渡，便于嵌段共聚物形成图案化，但是应当注意的是该缓冲层5仅仅是优选，在另一个实施例中，可以不采用缓冲层5，而直接在光刻堆叠层5上形成嵌段共聚物层。同样的，在半导体衬底1和心轴层之间的硬掩膜层能够再刻蚀形成图案时保护半导体衬底1，以获得更精细的图案，该硬掩膜层2同样是优选，在另一个实施例中，可以不采用硬掩膜层2，而直接在半导体衬底层2上形成心轴层。在下面的实施例论述中，为了全面的阐述本发明的思想，如非特别提及，均将硬掩膜层2和缓冲层5包括在内。
半导体衬底1可以由任何半导体材料构成，包括但不限于Si、Ge、SiGe、SiC、SiGeC、碳纳米管和III/V化合物半导体，例如InAs、GaN、GaAs和InP。这些半导体材料组成的多层材料也可以用作半导体衬底。，半导体衬底1可以由单晶半导体材料组成，在本实施例中选用单晶硅作为半导体衬底1。在另一些实施例中，半导体衬底可以为多晶或非晶半导体材料。随后根据具体需要，便可以利用本申请的方法得到满足要求的半导体纳米结构，如在半导体衬底中制备FinFET器件中的Fin陈列和围栅纳米线(GAA Nanowire)器件中的Nanowire阵列。
在另一个实施例中，半导体衬底1可以包括绝缘体上半导体(SOI)衬底(未具体示出)。尽管没有具体示出，但是本领域技术人员理解，SOI衬底包括支撑衬底，位于支撑衬底表面上的绝缘体层，以及位于绝缘体层的上表面的最顶部的半导体层。支撑衬底为绝缘体层和最顶层的半导体层提供机械支撑。在这样的实施例中，随后可以利用本发明的方法将半导体结构如FinFET中的Fin陈列加工到SOI衬底的最顶层的半导体层中。在该实施例中，Fin陈列形成于绝缘体层的最顶部的表面上。
SOI衬底的支撑衬底和最上面的半导体层可以包括相同或不同的半导体材料。在一个实施例中，支撑衬底和最顶层的半导体层均由硅组成。在一些实施例中，支撑衬底是非半导体材料，包括例如介电材料和/或导电材料。
在一些实施例中，支撑衬底和SOI衬底的最顶部半导体层可以具有相同或不同的晶体取向。例如，支撑衬底和/或半导体层的晶体取向可以是{100}，{110}或{111}。除了特别提到的那些之外，其他晶体学取向也可以在本发明中使用。SOI衬底的衬底和/或顶部半导体层可以是单晶半导体材料、多晶材料或非晶材料。通常，至少最顶层的半导体层是单晶半导体材料。在一些实施例中，可以将位于绝缘体层顶部的最顶部半导体层处理为包括具有不同晶体取向的半导体区域。
SOI衬底的绝缘体层可以是结晶或非晶氧化物或氮化物。在一些实施例中，绝缘体层是氧化物，例如二氧化硅。绝缘体层可以是连续的，也可以是不连续的。当存在不连续的绝缘体区域时，绝缘体区域可以作为被半导体材料包围的隔离岛存在。
在一个示例中，SOI衬底的最顶部半导体层的厚度可以为5nm至50nm。在一些实施例中，并且当使用ETSOI(绝缘体上极薄半导体)衬底时，SOI的最顶层的半导体层具有小于10nm的厚度。如果最上面的半导体层的厚度不在上述范围之一的，则可以使用诸如CMP平坦化或刻蚀之类的减薄技术来将最上面的半导体层的厚度减小到该范围之内。上面提到的SOI衬底的绝缘体层通常具有10nm至200nm的厚度，更典型地具有100nm至150nm的厚度。SOI衬底的支撑衬底的厚度与本发明无关。
硬掩膜层2包括常规硅基电介质材料如氧化硅、氮化硅，或金属氧化物如HfO2、ZrO2、La2O3、Al2O3、TiO2等，在本实施例中采用HfO2作为硬掩膜层。在一些实施例中，硬掩膜层还可以由氮掺杂的碳化硅、氮掺杂的氢化碳化硅层或碳掺杂的氧化硅组成。氮掺杂的碳化硅是硅、碳和氮的化合物，例如表示为SiCN，氮掺杂的氢化碳化硅是硅、碳、氮和氢的化合物，例如表示为SiCNH，碳掺杂的氧化硅是硅、碳、氧的化合物，例如表示为SiCO。
位于硬掩膜层2表面上的心轴(mandrel)层3可以由氧化硅、氮化硅、非晶硅、多晶硅、非晶或多晶锗、非晶或多晶硅-锗合金材料、非晶碳、类金刚石碳、有机硅酸盐玻璃等组成。在一些实施例中，心轴(mandrel)层3可以由金属构成，例如Al、W或Cu，也可以由金属化合物组成如Al2O3、TiN等组成。
硬掩膜层2和心轴(mandrel)层3一般是不同的介电材料，可通过本领域合适的方法来形成，包括物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)，或其任何组合。
在心轴(mandrel)层3上沉积侧墙后，需要采用各向异性刻蚀方法去除水平表面上沉积的侧墙材料，要求侧墙对心轴层和硬掩膜层有较高的刻蚀选择性。
光刻堆叠层4包括光学平坦化(OPL)层4’和抗反射涂层(ARC)4”的叠层，也可以采用平坦化(OPL)层和硅基绝缘介质层组成，以对下面的心轴层能够实现高保真的图形转移，确保良好的形貌控制。其中，光学平坦化(OPL)层可以是无机非晶碳，也可以采用有机材料如旋涂碳或类金刚石碳，其作用是可以为下层结构提供一个光滑而平坦的表面。在一个实施例中，光学平坦化(OPL)层可以通过旋涂、(CVD)、等离子体增强化学气相沉积(PECVD)、蒸发或化学溶液沉积形成。OPL的厚度一般根据具体的刻蚀尺寸来选择，当前的趋势是采用越来越小的厚度，如10nm到100nm。
硅基绝缘介质层可以为氧化硅、氮化硅或氮氧化硅，可以通过旋涂、(CVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HPCVD)、化学溶液沉积、原子层沉积(ALD)等方法形成。
抗反射涂层(ARC)包括含硅的抗反射涂层材料，在本实施例中采用硅抗反射层(SiARC)，可以使光刻期间的光反射最小化。抗反射涂层(ARC)4”可以通过旋涂、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体增强(PEALD)、蒸发或化学溶液沉积来形成。硅抗反射层还可以由硅基绝缘介质层如氧化硅、氮化硅或氮氧化硅等材料代替。
在光刻堆叠层4上沉积缓冲层5，缓冲层5可以为非晶硅或多晶硅。然后，在其表面上可以采用制图外延法(Graphoepitaxy directed self-assembly)或化学外延法(Chemoepitaxy directed self assembly)或其他合适的方法根据预定设计而形成限制或诱导性的引导结构图案。引导结构图案可以具有表面形貌、或者基本上没有表面形貌，可以由硬化的光刻胶形成也可以采用光刻和蚀刻技术来形成化学引导图案。本发明对形成嵌段共聚物的DSA技术不做具体限定。通过改变嵌段共聚物的链长、组成、退火条件等，使其在薄膜、孔、槽中进行定向自组装，可以形成不同的嵌段共聚物层图案，如球状、柱状、层状等。本发明对嵌段共聚物层的图案不做具体限定。
在一个实施例中，在利用嵌段共聚物(BCP)形成自组装模板图形之前，一般地需要在缓冲层5表面上形成一层中性材料层(图中未示出)，可以直接接触或不接触所述引导图案的侧壁。中性材料层可以在引导结构形成后形成，也可以在引导结构前形成，本发明对此不作特别限定。但在一些其他实施例中，也有部分BCP材料如聚苯乙烯-聚碳酸酯(Polystyrene-b-Polycarbonate，PS-b-PC)无需采用中性层材料，也可以在引导结构中形成垂直于底部表面的定向自组装图形，这依赖于具体的嵌段聚合物的材料和工艺特征而定。
中性材料层是聚合物层，其可以粘附至下面的表面并获得一定的表面能，通常是含有极性聚合物成分和非极性聚合物成分的无规共聚物，包括对用于DSA的嵌段共聚物材料中的不同聚合物嵌段化学中性的材料，即中性材料对嵌段共聚物材料中的不同聚合物嵌段具有基本相同的润湿亲和力，因此有利于形成垂直于中性材料层上表面取向的聚合物嵌段。“无规”是指缺乏任何确定的重复嵌段的聚合物材料。在一个示例中，中性材料可以包含聚甲基丙烯酸甲酯(PMMA)作为极性聚合物的组分和聚苯乙烯(PS)作为非极性聚合物的组分的无规共聚物。通过在合成阶段控制非极性聚合物组分(即PS)与极性聚合物组分(即PMMA)的比例，可以实现所需的表面性能。在一些实施方案中，为了将无规共聚物锚定在缓冲层5的表面上，可以将一个或几个官能团添加至聚合物链的末端或聚合物链的无规位置中以与缓冲层反应并建立共价键。中性材料层可以通过旋涂、蒸发或化学溶液沉积形成，厚度可以为2nm至20nm，也可以采用更小的厚度。
在一个实施例中，中性材料层可以由末端被能够连接到缓冲层5表面的反应性官能团取代的聚合物刷材料制成，该材料是嵌段共聚物材料末端被反应性官能团取代的无规共聚物。在本发明中使用的示例性聚合物刷材料是由具有反应性基团例如羟基、氨基、卤素基团等嵌段共聚物材料组成的无规共聚物。这些反应性基团可与存在于缓冲层表面的羟基化的基团反应。在一个实施例中，当用于DSA的嵌段共聚物是聚苯乙烯(PS)和聚甲基丙烯酸甲酯(PMMA)的二嵌段共聚物时，中性材料层可以是苯乙烯和具有羟基的无规丙烯酸甲酯组成的PS-r-PMMA-OH。聚合物链末端的羟基将通过缩合反应与缓冲层5表面上的羟基共价键合。因为每个聚合物链上只有一个反应性官能团，所以该反应将是自限性的，并且聚合物刷材料的仅一个单层将被锚固在缓冲层5表面上，未反应的聚合物刷材料仍可溶于溶剂。
为了形成中性材料层，可以将聚合物刷材料旋涂到引导结构中和缓冲层5表面上。在适当的温度下烘烤聚合物刷材料以激活聚合物和缓冲层5表面上的官能团之间发生反应，然后使用不会明显影响中性材料层的中性溶剂去除未结合到缓冲层5表面上的过量聚合物刷材料。当然，取决于所使用的聚合物材料，用于去除多余的聚合物刷材料的溶剂可以变化，合适的溶剂包括但不限于丙二醇单甲醚乙酸酯(PGMEA)、乙酸正丁酯(nBA)、甲苯和苯甲醚。
为了形成纳米级周期性图案，首先将嵌段共聚物材料溶解在合适的溶剂中以形成嵌段共聚物溶液，然后将其施加到中性材料层上以及引导图案之间以提供嵌段共聚物层。用于溶解嵌段共聚物材料并形成嵌段共聚物溶液的溶剂体系可包含任何合适的溶剂，包括但不限于甲苯、丙二醇单甲醚乙酸酯(PGMEA)、丙二醇单甲醚(PGME)和丙酮。嵌段共聚物溶液可以通过任何合适的技术来施加，包括但不限于旋涂、喷涂和浸涂。
嵌段共聚物层包括彼此不混溶的第一聚合物嵌段和第二聚合物嵌段。在本发明的一些实施例中，提供共聚物层的材料是自平坦的。嵌段共聚物层中包含的不同聚合物嵌段的微相分离可以在一定的温度下通过退火来实现，从而形成交替的具有垂直取向的纳米尺度的周期性图案。这里“纳米尺度”指的是特征尺寸小于50nm的水平。可用于形成纳米级周期性图案的示例性嵌段共聚物包括但不限于聚(苯乙烯-b-甲基丙烯酸甲酯)(PS-b-PMMA)，聚(环氧乙烷-b-异戊二烯)(PEO-b-PI)，聚(环氧乙烷-b-甲基丙烯酸甲酯)(PEO-b-PMMA)，聚(环氧乙烷-b-乙基乙烯)(PEO-b-PEE)，聚(苯乙烯-b-乙烯基吡啶)(PS-b-PVP)，聚(苯乙烯-b-丁二烯)(PS-b-PBD)，聚(苯乙烯-b-二茂铁基二甲基硅烷)(PS-b-PFS)，聚(苯乙烯-b-乳酸)(PS-b-PLA)和聚(苯乙烯-b-二甲基硅氧烷)(PS-b-PDMS)。在一个实施方案中，优选使用PS-b-PMMA。
另外，嵌段共聚物除了可以由二元嵌段共聚物形成外，根据本发明的另一个实施方式，嵌段共聚物层也可以由三元嵌段共聚物或其他多元嵌段共聚物形成，但本发明不限于此。在本实施例中采用二嵌段共聚物PS-b-PMMA形成嵌段共聚物层。然而，在本发明的其他一些实施例中，可以采用任何适当的嵌段共聚物形成嵌段共聚物层。在本实施例中，嵌段共聚物层包括由第一组分PMMA构成的第一聚合物嵌段6和由第二组分PS构成的第二聚合物嵌段7。在一个实施方案中，嵌段共聚物层可通过溶剂蒸气退火或通过热退火在升高的温度下进行退火，以形成第一聚合物嵌段6和第二聚合物嵌段7。退火可以在约150℃-约300℃的温度下进行30秒-约5小时的持续时间。在本发明的其他一些实施例中，也可以使用其他退火条件(即温度和时间)以将共聚物层转化成自组装的嵌段共聚物结构。如图2所示，每个自组装的嵌段共聚物结构的每个第一相分离的聚合物嵌段6和每个第二相分离的聚合物嵌段7以规则的图案重复。因此，根据本发明，在特定的嵌段共聚物形成的自组装结构内的某一相分离的聚合物嵌段可以用来限定并制作FinFET器件中的半导体Fin或围栅纳米线器件(GAA Nanowire)中的纳米线，而另一相分离的聚合物嵌段在相同的自组装结构中可以用于限定每个半导体鳍或纳米线之间的间距。具体尺寸通常由聚合物嵌段各自的化学性质决定。每个第一相分离的聚合物嵌段具有第一宽度L1，每个第二相分离的聚合物嵌段具有第二宽度L2。在一些实施例中，第二宽度L2与第一宽度L1相同。在其他实施例中，第二宽度L2不同于第一宽度L1。这允许在定义最终半导体纳米结构时可以根据器件的设计要求来选择合适的嵌段共聚物，从而可以对结果进行更多的控制。第一宽度和第二宽度中的每一个都是纳米尺度的，一般地可小于50nm。
如图3，可以采用O2、Ar或碳氟基气体、O2等通过等离子体干法刻蚀选择性地去除第一相分离的聚合物嵌段6，而第二相分离的聚合物嵌段7用作刻蚀掩膜，形成定向自组装光刻图形。也可以采用湿法显影工艺(例如UV辐射随后溶剂冲洗)选择性地去除第一相分离的聚合物嵌段6，从而形成纳米尺度的光刻图形。在此过程中，第一相分离的聚合物嵌段6下方的中性层的相应部分也被去除。在其他实施例中，也可以采用其他刻蚀方法去除第一相分离的聚合物嵌段6，本发明对此不做具体限定。在选择性地去除第一聚合物嵌段6之后，其余的第二聚合物嵌段7限定了半导体的结构，而相邻的第二聚合物嵌段之间的距离定义了半导体结构的间距。在一个实施例中，第一聚合物嵌段是PMMA，第二聚合物嵌段是PS，并且使用PS作为掩膜来选择性地去除PMMA。
随后，将光刻图形转移到缓冲层5上，可以采用卤基、氟基及碳氟基气体得到刻蚀图形，优选为Cl2、HBr或SF6、CH2F2，如图4所示。可以采用任何适当的刻蚀工艺，例如等离子体刻蚀、反应离子刻蚀、脉冲等离子体刻蚀等干法刻蚀工艺，对缓冲层进行刻蚀。本发明对此不做具体限定。通过采用多晶硅或非晶硅材料，可以降低采用常规掩膜材料刻蚀时对嵌段分子导致的过度消耗，从而降低了嵌段共聚物对刻蚀技术的高度依赖，确保在图形转移过程中能够实现较好的保真度和完整性。
随后，可以通过本领域已知的方法将上述得到的图形转移到光刻堆叠层4中，如图5所示。在此过程中，可以采用各向同性刻蚀对获得的图形进行横向微缩得到更小尺寸的图形，避免因为刻蚀形貌导致CD的横向扩张。在另一个实施例中，可以采用碳氟基气体如CF4、CHF3与O2的混合等离子体对抗反射涂层(ARC)进行微缩。之后将刻蚀的抗反射层转移到光学平坦化(OPL)层，在此过程中，可以采用O2、Ar或卤基气体如Cl2、HBr或碳氟基气体如CF4与O2的混合等离子体对光学平坦化(OPL)层进行微缩，如图6所示(图中未示出)，得到刻蚀完成的光刻堆叠层，如图7所示。再将光刻堆叠层4转移到心轴层(mandrel)3上，具体的工艺要视心轴层采用的材料而定，如图8所示。作为一个示例，当采用多晶硅或非晶硅材料时一般可以选择卤基、氟基或碳氟基气体，优选为Cl2、HBr或SF6、CH2F2等在ICP刻蚀机中刻蚀得到。之后将ARC层和OPL层的任何剩余部分去除，得到刻蚀形貌陡直和清洗干净的心轴层(mandrel)图形，如图9所示。这一过程可以通过干法刻蚀、湿法刻蚀或任何其他合适的刻蚀工艺来进行。作为一个示例，可以采用氧气等离子体将光刻层OPL图形整体剥离掉，同时也将把上面的其余材料完全去除。
如图9所示，形成的每个心轴层(mandrel)图形的横截面为矩形形状，宽度通常小于可使用特定光刻技术形成的最小特征尺寸，这由采用的嵌段共聚物的化学性质决定。在一个实施例中，每个心轴层(mandrel)的宽度为20nm至50nm，也可以采用更小的宽度。相邻心轴层(mandrel)图形之间的间隔可以是30nm至50nm，也可以采用更小的间隔。
如图10所示，通过在心轴层(mandrel)图形3的表面上沉积介电材料形成侧墙介电层8，通过刻蚀得到更小尺寸的图形来实现后续的侧墙转移。侧墙由具有相对于硬掩膜层2和心轴层3均具有较高刻蚀选择性的电介质材料构成。在本申请的一个实施例中，侧墙材料可以为氮化硅。该材料层可以通过CVD、PECVD或ALD的保形沉积工艺形成，即要求沉积的薄膜具有良好的阶梯覆盖性，其厚度视最终制备的半导体结构的尺寸而定，可以为5nm至20nm，当然也可以采用其他厚度。
在共形沉积之后，采用各向异性干法刻蚀技术如RIE，完全去除沉积在硬掩膜层2和心轴层3水平表面上的侧墙材料，而沉积在心轴层3垂直侧壁上的侧墙材料则被保留，如图11所示。在此过程中要求侧墙对心轴层3(Mandrel)和下面的硬掩膜层2有较高的刻蚀选择性，从而确保心轴层和硬掩膜层不会受到太多的损失，以免影响接下来的刻蚀工艺。刻蚀形成的侧墙介电层8被用于进一步刻蚀下面的硬掩膜层2，以得到经微缩后的双层掩膜图形，用于定义最终的半导体结构尺寸。
随后，采用干法刻蚀或湿法刻蚀技术去除心轴层3(Mandrel)，如图12所示。这一过程要求整个工艺对侧墙和下层掩膜层材料都要求有高的选择性，降低横向和纵向损失，以确保能够实现高精准的刻蚀图形转移。去除心轴层后，以侧墙介电层8作为掩膜对硬掩膜层2进行图案化，之后再以侧墙层和硬掩膜层为双层掩膜对半导体衬底1进行图案化，如图13所示。
最后清除由侧墙介电层层和硬掩膜层组成的双层掩膜，从而形成具有期望的图形宽度(Line width：L)和节距(Pitch：P)的最终半导体结构，如图14所示。该结构可以是FinFET器件中的Fin陈列、围栅纳米线(GAA Nanowire)器件中的Nanowire阵列或假栅电极阵列。在一些实施例中，刻蚀的半导体结构还可以是槽、孔、洞、线型及其他规则或非规则的图形或图案。在此处形成的半导体结构的基础上，可以根据已有的半导体制造工艺，形成源漏区、栅极等半导体结构，最终形成所需的半导体器件。
上述形成的半导体结构的图形宽度(L)和节距(P)由初始使用的嵌段共聚物本身的化学性质而定，即自组装微相分离后的周期性结构的尺寸和后续沉积的侧墙厚度(S)的尺寸这两个因素来确定。作为一个实施例，通过调节上述两个方面便可以得到等间距的半导体结构图形，即第二聚合物嵌段7的尺寸与心轴层(mandrel)图形3上刻蚀形成的两侧侧墙厚度之和与刻蚀去除的第一聚合物区域6的尺寸相等。如果前两者之和不等于刻蚀去除的第一聚合物区域6的尺寸，那么最终形成的半导体结构将是非等间距的图形阵列，这种构成方式在先进集成电路器件中得到普遍应用，如FinFET器件中的Fin陈列、围栅纳米线(GAANanowire)器件中的Nanowire阵列或假栅电极阵列。作为一个参考的示例，在英特尔14nm技术节点的FinFET器件中，Fin的顶部尺寸大约为8nm，而Fin陈列的节距为42nm。对于本发明来说，如果要制造这样的半导体结构，需要具备如下条件：第一，选择不对称的嵌段共聚物，理论上第一相分离的聚合物区域宽度为34nm，第二相分离的聚合物区域宽度为50nm，以前者为掩膜去除后者；第二，在心轴上沉积8nm的侧墙电介质材料。经过一系列图形转移工艺，即可以得到上述FinFET器件的Fin陈列结构。
综观上述整个发明过程，通过引入缓冲层材料，降低了嵌段共聚物分子弱的抗刻蚀性带来的刻蚀工艺难题，进而采用多层图形转移的方法增加了后续刻蚀的掩膜预算，以及采用侧墙转移技术进一步将得到的掩膜图形微缩化，从而可以在半导体衬底上获得满足期望的几何图形尺寸。该方法与当前最先进的FinFET器件制备工艺相兼容，所公开的方法还为半导体结构的CD和间距调控提供了更多空间，即最终的特征尺寸可以进一步微缩。
虽然，上文中已经用一般性说明、具体实施方式，对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。

Claims (10)

1.一种采用定向自组装制备半导体纳米器件结构的方法，其特征在于：
提供一半导体衬底(1)，在其上依次形成心轴层(3)、光刻堆叠层(4)，在所述光刻堆叠层(4)形成多个引导结构图案；
在所述引导结构图案之间沉积嵌段共聚物(BCP)层，经退火形成具有多个相分离的聚合物嵌段组成的定向自组装图形，由相分离的不同聚合物嵌段填充引导结构之间的整个区域并呈周期性重复；
选择性地去除所述某一聚合物嵌段区域，利用余下的聚合物嵌段区域作为刻蚀掩膜，再将所述刻蚀掩膜图形依次转移到所述光刻堆叠层(4)和所述心轴层(3)上，然后去除光刻堆叠层(4)图案，得到刻蚀的心轴层图形；
在所述心轴层(3)图形上沉积一侧墙介电层(8)，之后去除心轴层(3)上水平部分的介电层，保留所述心轴(3)图形侧壁上的介电层；
进一步去除所述心轴层材料，然后以保留的侧墙介电层作为掩膜来定义半导体衬底(1)形成半导体纳米结构图形。
2.如权利要求1所述的定向自组装制备半导体纳米器件结构的方法，其特征在于，其中所述引导结构图案由硬化的光刻胶形成或由硬掩膜经光刻和刻蚀形成。
3.权利要求1所述的定向自组装制备半导体纳米器件结构的方法，其特征在于，所述自组装图形由二元嵌段共聚物形成、三元嵌段共聚物或其他多元嵌段共聚物形成，其中形成的聚合物嵌段区域宽度可以相同或不同。
4.如权利要求1所述的定向自组装制备半导体纳米器件结构的方法，其特征在于，在半导体衬底(1)和所述心轴层(3)之间沉积一硬掩膜层(2)，将所述侧墙介电层图案转移到所述硬掩膜层(2)上，然后以双层掩膜来定义半导体衬底(1)。
5.如权利要求1所述的定向自组装制备半导体纳米器件结构的方法，其特征在于，在所述光刻堆叠层(4)和嵌段共聚物(BCP)层之间设置缓冲层(5)，将所述形成嵌段共聚物层图案转移到所述缓冲层(5)后再转移到所述光刻堆叠层(4)和所述心轴层(3)上。
6.如权利要求1所述的定向自组装制备半导体纳米器件结构的方法，其特征在于，在所述缓冲层(5)表面具有一中性材料层，所述中性材料层直接接触或不接触所述引导结构图案的侧壁。
7.如权利要求1所述的定向自组装制备半导体纳米器件结构的方法，其特征在于，在所述缓冲层(5)表面可以不采用中性材料层，而直接沉积嵌段共聚物，其中所述嵌段共聚物层材料选自聚苯乙烯-聚碳酸酯(Polystyrene-b-Polycarbonate，PS-b-PC)。
8.如权利要求1所述的定向自组装制备半导体纳米器件结构的方法，其特征在于，所述缓冲层(5)材料选自多晶硅或非晶硅，以某一共聚物嵌段为掩膜采用卤基、氟基及碳氟基气体刻蚀得到，所述刻蚀气体优选为Cl2、HBr或SF6、CH2F2。
9.如权利要求1所述的定向自组装制备半导体纳米器件结构的方法，其特征在于，所述光刻堆叠层(4)包括光学平坦化(OPL)层(4”)和抗反射涂层(ARC)(4’)堆叠层或光学平坦化(OPL)层和绝缘介质层或单一绝缘介质层的堆叠层，其中所述光学平坦化层(OPL)优选为无机非晶碳或旋涂碳或类金刚石碳，所述抗反射涂层(ARC)优选为含硅的抗反射涂层材料，所述绝缘介质层优选为氧化硅、氮化硅或氮氧化硅。
10.如权利要求1所述的定向自组装制备半导体纳米器件结构的方法，其特征在于，所述心轴层(3)和所述硬掩膜层(2)为硅基电介质材料或金属化合物材料，两者材料可以相同或不同，所述硅基电介质材料优选为氧化硅、氮化硅、多晶硅、非晶硅，所述金属化合物材料优选为氧化铝、氧化钛、氮化钛。
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