KR20150063650A - 배선들 사이에 에어갭을 형성하는 방법 및 이에 의한 배선 구조 - Google Patents

배선들 사이에 에어갭을 형성하는 방법 및 이에 의한 배선 구조 Download PDF

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KR20150063650A
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Abstract

하부층 상에 상호 간에 이격되어 위치하는 배선들을 형성하고, 배선들의 측면에 스페이서(spacer)들을 형성하고, 배선들 사이를 적어도 채우는 블록코폴리머층을 형성하고 스페이서들과 각각 접촉하는 제1도메인(domain)부들 및 제1도메인부들 사이에 위치하는 제2도메인부로 상분리한다. 제2도메인부를 선택적으로 제거한 후, 배선들 및 상기 제1도메인부들 사이를 채우는 유전층을 형성하고, 제1도메인부를 열분해 제거하여 에어갭(air gap)을 유도하는 열처리 하는 배선들 사이에 에어갭(air gap)을 형성하는 방법 및 이에 따른 배선 구조를 제시한다.

Description

배선들 사이에 에어갭을 형성하는 방법 및 이에 의한 배선 구조{Method of fabricating air gap between interconnections and structure thereby}
본 출원은 반도체 소자에 관한 것으로서, 보다 상세하게는 배선들 사이에 에어갭(air gap)을 형성하는 방법 및 이에 의한 배선 구조에 관한 것이다.
전자 집적 회로들이 보다 미세한 회로 선폭으로 반도체 기판 상에 집적되고 있어, 저항-커패시터 지연 시간(RC delay time)의 증가가 집적 회로의 동작 속도가 급격히 감소되고 있다. RC 지연 시간을 줄이기 위해서 배선과 배선 간을 절연하는 유전층의 유전율을 보다 감소시키고자 노력하고 있다. 반도체 집적 기술에서 절연 물질로 일반적으로 사용되고 있는 실리콘 산화물(SiO2)은 대략 3.9 정도의 유전율을 보이고 있어, 이보다 낮은 유전율을 유전층에 구현할 수 있는 방법들을 개발하고자 노력하고 있다. 공기는 유전율이 1.0으로 실리콘 산화물에 비해 낮으므로, 에어 갭을 유전층에 구현함으로써, 배선과 배선 사이의 절연 구조의 전체 유전율을 낮춰 RC 지연 시간을 줄이고자 하는 시도들이 이루어지고 있다.
배선과 배선 사이를 절연하는 유전층에 에어갭을 도입하여 유전층 구조의 유전율 및 커패시턴스를 낮출 수 있으나, 에어갭은 유전층 및 배선들을 포함하는 구조의 전체적인 기계적 강도가 저하시키는 요인으로 작용할 수 있다. 유전층 및 배선들을 포함하는 구조의 기계적 강도가 저하될 경우, 후속 진행될 수 있는 공정들이 원활하게 진행되지 못할 수 있으며, 또한, 반도체 소자의 불량을 일으키는 요인으로 작용할 수 있다.
본 출원은 미세한 선폭을 가지는 에어갭(air gap)을 배선들 사이에 형성하는 방법 및 이에 의한 배선 구조를 제시하고자 한다.
본 출원의 일 관점은, 하부층 상에 상호 간에 이격되어 위치하는 배선들; 상기 배선들의 측면에 부착된 스페이서(spacer)들; 및 상기 배선들을 덮고 상기 스페이서의 측면과 접촉하는 에어갭(airgap)을 가지는 유전층;을 포함하는 배선 구조체을 제시한다.
본 출원의 다른 일 관점은, 하부층 상에 상호 간에 이격되어 위치하는 배선들; 상기 배선들의 측면에 부착된 스페이서(spacer)들; 및 상기 배선들을 덮고 상기 스페이서의 측면과 접촉하는 제1에어갭(airgap) 및 상기 제1에어갭과 이격된 제2에어갭을 내부에 가지는 유전층;을 포함하는 배선 구조체를 제시한다.
본 출원의 다른 일 관점은, 하부층 상에 상호 간에 이격되어 위치하는 배선들을 형성하는 단계; 상기 배선들의 측면에 스페이서(spacer)들을 형성하는 단계; 상기 배선들 사이를 적어도 채우는 블록코폴리머층을 형성하는 단계; 상기 블록코폴리머층으로부터 상기 스페이서들과 각각 접촉하는 제1도메인(domain)부들 및 상기 제1도메인부들 사이에 위치하는 제2도메인부로 상분리하는 단계; 상기 제2도메인부를 선택적으로 제거하는 단계; 상기 배선들 및 상기 제1도메인부들 사이를 채우는 유전층을 형성하는 단계; 및 상기 제1도메인부를 열분해 제거하여 에어갭(air gap)을 유도하는 열처리 단계를 포함하는 배선들 사이에 에어갭(air gap)을 형성하는 방법을 제시한다.
본 출원의 다른 일 관점은, 하부층 상에 상호 간에 이격되어 위치하는 배선들을 형성하는 단계; 상기 배선들의 측면에 스페이서(spacer)들을 형성하는 단계; 상기 배선들 사이를 적어도 채우는 블록코폴리머층을 형성하는 단계; 상기 블록코폴리머층을 상기 스페이서들과 접촉하는 제1도메인(domain)부들 및 상기 제1도메인부와 교번적으로 위치하는 다수의 제2도메인부들이 상기 배선들 사이에 위치하도록 상분리하는 단계; 상기 제2도메인부들을 선택적으로 제거하는 단계; 상기 배선들 및 상기 제1도메인부들 사이를 채우는 유전층을 형성하는 단계; 및 상기 제1도메인부들을 열분해 제거하여 상기 배선들 사이에 상기 스페이서들에 각각 접촉하는 제1에어갭(air gap)들 및 상기 제1에어갭들 사이에 이격되게 위치하는 제2에어갭을 유도하는 열처리 단계를 포함하는 배선들 사이에 에어갭(air gap)을 형성하는 방법을 제시한다.
본 출원의 실시예들에 따르면, 블록코폴리머(block co-polymer)의 상분리를 이용하여 미세한 선폭을 가지는 에어갭을 배선들 사이를 절연하는 유전층에 형성할 수 있다. 미세한 선폭을 가지는 에어갭을 유전층에 구비하도록 할 수 있어, 유전층 및 배선을 포함하는 구조의 기계적 강도를 확보하면서 RC 지연 시간의 감소를 구현할 수 있다.
도 1 내지 도 8은 본 출원의 일 실시예들에 따른 배선들 사이에 에어갭(air gap)을 형성하는 방법 및 이에 의한 배선 구조를 설명하기 위해서 제시한 도면들이다.
도 9 내지 도 11은 본 출원의 다른 일 실시예들에 따른 배선들 사이에 에어갭(air gap)을 형성하는 방법 및 이에 의한 배선 구조를 설명하기 위해서 제시한 도면들이다.
본 출원의 실시예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", "측면" 또는 내부에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다.
도 1은 본 출원의 일 실시예들에 따른 배선들 사이에 에어갭(air gap)을 형성한 배선 구조를 보여준다.
도 1을 참조하면, 본 출원의 일 실시예에 따른 배선 구조를 포함하는 반도체 소자는, 반도체 기판 또는 반도체 기판 상에 형성된 층간절연층일 수 있는 하부층(100) 상에 수평 방향으로 상호 간에 이격되어 위치하는 배선(210)들을 포함할 수 있다. 배선(210)은 트랜지스터(transistor) 소자의 게이트(gate)일 수 있다. 하부층(100)이 반도체 기판일 때, 반도체 기판 상에 메모리 셀(memory cell)을 구성하는 트랜지스터 소자가 집적될 수 있으며, 트랜지스터 소자의 게이트 라인 또는 워드 라인(word line)으로 배선(210)들이 도전 라인으로 형성될 수 있다.
배선(210)은 도핑(doping)된 도전 실리콘층이나 티타늄 질화물(TiN) 또는 텅스텐(W)을 포함하는 도전층일 수 있다. 배선(210)은 메모리 셀들을 센싱(sensing)하거나 동작시키는 비트 라인(bit line)으로 형성될 수 있다. 반도체 기판(도시되지 않음)에 집적된 트랜지스터 소자에 접속되는 비트 라인으로 배선(210)이 형성될 수 있다. 또는 저항 메모리 소자의 하부 전극이나 상부 전극으로 배선(210)이 형성될 수도 있다. 배선(210)은 상호 간에 이격되어 나란히 배치되는 도전 라인들의 배열을 이루도록 형성될 수 있다.
배선(210)의 상측 표면을 덮어 보호하는 캡핑(capping)층(230)이 형성될 수 있다. 캐핑층(230)은 실리콘 질화물과 같은 절연성 유전 물질을 포함하여 형성될 수 있다. 배선(210)과 캐핑층(230)의 측벽에 스페이서(spacer: 250)가 부착될 수 있다. 스페이서(250)는 배선(210)의 측면을 덮어 보호하는 역할을 할 수 있다. 스페이서(250)는 다양한 유전 물질을 포함하여 형성될 수 있다. 스페이서(250)는 실리콘 산화물(SiO2)층을 포함하여 형성될 수 있다. 배선(210), 캐핑층(230) 및 스페이서(250)를 포함하여 배선 스택(stack: 200)이 형성될 수 있다. 배선 스택(200)들은 상호 간에 이격되게 위치하여 나란히 배선(210)들이 연장되는 배열을 이룰 수 있다.
배선 스택(200)들 사이 부분을 채우고 배선 스택(200)을 실질적으로 덮는 층간 절연층으로서의 유전층(300)이 구비될 수 있다. 유전층(300)은 막질 내에 미세한 기공 구조(micro porous structure)를 가질 수 있다. 이러한 유전층(300)은 실질적으로 실리콘 산화물을 포함하여 구비될 수 있다. 유전층(300)은 플라즈마개선화학기상증착(PECVD)으로 형성된 실리콘 산화물층을 포함할 수 있다. 또는 유전층(300)은 스핀온유전층(SOD: Spin On Dielectric)을 포함할 수 있다. 이러한 유전층(300)은 내부에 기공들이 존재할 수 있으며, 이러한 기공들을 통해 가스들이 배출될 수 있는 막질로 형성될 수 있다.
유전층(300) 내에 스페이서(250)의 측면 표면에 접촉하는 에어갭(270)이 구비될 수 있다. 에어갭(270)은 스페이서(250)의 측면에 세워 부착된 형상으로 형성되어, 배선(210)의 측면에서 배선(210)을 따라 연장되는 라인 형상을 가지도록 형성될 수 있다. 이러한 에어갭(270)에 의해서 배선(210)과 이웃하는 배선(210)과의 사이에 존재하는 커패시턴스는 상대적으로 낮아질 수 있으며, 이에 따라 배선(210)들 사이의 RC 지연 시간은 줄어들 수 있다. 따라서, 배선(210)들에 의해 전기적 신호를 주고 받는 반도체 소자의 동작 속도는 개선될 수 있다.
도 2 내지 도 8은 본 출원의 일 실시예들에 따른 배선들 사이에 에어갭(air gap)을 형성하는 방법을 보여준다.
도 2를 참조하면, 하부층(100) 상에 배선(210)을 형성하는 단계를 보여준다. 도 2를 참조하면, 반도체 기판이거나 또는 반도체 기판 상에 형성된 층간절연층일 수 있는 하부층(100) 상에 수평 방향으로 상호 간에 이격되어 위치하는 배선(210)들을 형성한다. 배선(210)들은 트랜지스터(transistor) 소자의 게이트(gate) 라인일 수 있다. 하부층(100)이 반도체 기판일 때, 반도체 기판 상에 메모리 셀(memory cell)을 구성하는 트랜지스터 소자가 집적될 수 있으며, 트랜지스터 소자의 게이트 라인 또는 워드 라인(word line)으로 배선(210)들이 도전 라인으로 형성될 수 있다.
하부층(100) 상에 도핑(doping)된 도전 실리콘층이나 티타늄 질화물(TiN) 또는 텅스텐(W)을 포함하는 도전층을 증착한 후, 도전층을 패터닝하여 배선(210)들의 배열을 형성할 수 있다. 도전층 상에 캐핑층(230)을 형성한 후 캐핑층(230)과 함께 도전층을 선택적으로 식각하여 배선(210) 상측에 캐핑층(230)이 구비된 구조로 패터닝할 수 있다. 캐핑층(230)은 실리콘 질화물과 같은 절연성 유전 물질을 포함하여 형성될 수 있다. 또한, 배선(210)은 메모리 셀들을 센싱(sensing)하거나 동작시키는 비트 라인(bit line)으로 형성될 수 있다. 반도체 기판(도시되지 않음)에 집적된 트랜지스터 소자에 접속되는 비트 라인으로 배선(210)이 형성될 수 있다. 또는 저항 메모리 소자의 하부 전극이나 상부 전극으로 배선(210)이 형성될 수도 있다. 배선(210)은 상호 간에 이격되어 나란히 배치되는 도전 라인들의 배열을 이루도록 형성될 수 있다.
도 3을 참조하면, 배선(210)과 캐핑층(230)의 측벽에 부착된 형태의 스페이서(spacer: 250)를 형성할 수 있다. 스페이서(250)는 배선(210)의 측면을 덮어 보호하는 역할을 할 수 있다. 실리콘 산화물층을 배선(210) 및 캐핑층(230)을 덮도록 형성하고, 이후 이방성 식각과 같은 스페이서 식각을 수행하여 배선(210) 및 캐핑층(230)의 측면에 부착된 형태의 스페이서(250)들을 형성할 수 있다. 배선(210)의 측면을 보호하기 위해서 스페이서(250)는 다양한 유전 물질을 포함하여 형성될 수 있으나, 후속되는 블록코폴리머(BCP: Block Co-Polymer)의 상분리 시 어느 하나의 블록 폴리머 성분이 상대적으로 우선되게 스페이서(250)의 측면에 위치할 수 있도록, 스페이서(250)를 이루는 유전 물질이 선택될 수 있다. 즉, 스페이서(250)는 BCP의 상분리 시 스페이서(250)의 표면에 특정 폴리머 성분이 위치하도록 유도하는 가이드(guide)로 도입될 수 있다. 스페이서(250)는 상대적으로 친수성을 가지는 실리콘 산화물층(SiO2)을 포함하여 형성될 수 있다. 예컨대, 초저온산화물(ULTO: Ultra Low Temperature Oxide)층과 같은 실리콘 산화물층으로 스페이서(250)가 형성될 수 있다. ULTO층은 컨포멀(conformal)하게 증착되는 특성이 상대적으로 우수하여 배선(210)의 측면을 덮도록 스페이서(250)가 형성될 수 있다.
도 4를 참조하면, 배선(210), 캐핑층(230) 및 스페이서(250)를 포함하여 이루어질 수 있는 배선 스택(200)들 사이를 적어도 채우는 블록코폴리머층(400)을 형성할 수 있다. BCP층(400)은 PS와 PMMA의 블록코폴리머(polystyrene-polymethylmethacrylate block copolymer)로 형성될 수 있다. 또는 실리콘 함유 폴리스티렌-폴리디메틸실록산(Si contained PS-PDMS) 코폴리머를 코팅(coating)하여 형성될 수 있다.
블록코폴리머(BCP)는 두 가지 또는 그 이상의 서로 다른 구조를 가지는 폴리머 블록(polymer block)들이 공유 결합을 통해 하나의 폴리머로 결합된 형태의 기능성 고분자이다. 블록코폴리머를 구성하는 각 폴리머 블록들은 각각의 화학 구조의 차이로 인해 서로 다른 섞임 특성 및 서로 다른 선택적 용해도를 가질 수 있다. 이는 블록 공중합체가 용액상 혹은 고체상에서 상분리 또는 선택적 용해에 의해 자기조립 구조(self-assembled structure)를 형성하게 되는 요인이 된다.
블록코폴리머가 자기조립을 통해 특정 형상의 미세 구조를 구성하는 것은 각각의 블록 폴리머의 물리 또는/ 및 화학적 특성에 영향을 받을 수 있다. 2 개의 서로 다른 폴리머로 이루어진 블록코폴리머가 기판 상에 자기 조립되는 경우, 블록코폴리머의 자기조립 구조는 블록코폴리머를 구성하는 각 폴리머 블록들의 부피 비율, 상분리를 위한 어닐링 온도, 블록 폴리머의 분자의 크기 등에 따라 3차원 구조인 큐빅(cubic) 및 이중 나선형, 그리고 2차원 구조인 조밀 육방 기둥 (hexagonal packed column) 구조 및 판상(lamella) 구조 등과 같은 다양한 구조들로 형성될 수 있다. 각 구조 내에서의 각 폴리머 블록의 크기는 해당 고분자 블록의 분자량에 비례할 수 있다.
블록코폴리머는 폴리부타디엔-폴리부틸메타크릴레이트 (polybutadiene-polybutylmethacrylate) 코폴리머, 폴리부타디엔-폴리디메틸실록산 (polybutadiene-polydimethylsiloxane) 코폴리머, 폴리부타디엔-폴리메텔메타크릴레이트(polybutadiene-polymethylmethacrylate) 코폴리머, 폴리부타디엔-폴리비닐피리딘 (polybutadienepolyvinylpyridine) 코폴리머, 폴리부틸아크릴레이트-폴리메틸메타크릴레이트 (polybutylacrylate-polymethylmethacrylate) 코폴리머, 폴리부틸아크릴레이트-폴리비닐피리딘 (polybutylacrylate-polyvinylpyridine) 코폴리머, 폴리이소프렌-폴리비닐피리딘 (polyisoprene-polyvinylpyridine) 코폴리머, 폴리이소프렌-폴리메틸메타크릴레이트(polyisoprene-polymethylmethacrylate) 코폴리머, 폴리헥실아크릴레이트-폴리비닐피리딘 (polyhexylacrylatepolyvinylpyridine) 코폴리머, 폴리이소부틸렌-폴리부틸메타크릴레이트 (polyisobutylene-polybutylmethacrylate) 코폴리머, 폴리이소부틸렌-폴리메틸메타크릴레이트 (polyisobutylene-polymethylmethacrylate) 코폴리머, 폴리이소부틸렌-폴리부틸메타크릴레이트 (polyisobutylene-polybutylmethacrylate) 코폴리머, 폴리이소부틸렌-폴리디메틸실록산 (polyisobutylenepolydimethylsiloxane) 코폴리머, 폴리부틸메타크릴레이트-폴리부틸아크릴레이트 (polybutylmethacrylatepolybutylacrylate) 코폴리머, 폴리에틸에틸렌-폴리메틸메타크릴레이트 (polyethylethylene-polymethylmethacrylate) 코폴리머, 폴리스티렌-폴리부틸메타크릴레이트 (polystyrene-polybutylmethacrylate), 폴리스티렌-폴리부타디엔(polystyrene-polybutadiene) 코폴리머, 폴리스티렌-폴리이소프렌 (polystyrene-polyisoprene) 코폴리머, 폴리스티렌-폴리메틸실록산 (polystyrene-polydimethylsiloxane) 코폴리머, 폴리스티렌-폴리비닐피리딘 (polystyrene-polyvinylpyridine) 코폴리머, 폴리에틸에틸렌-폴리비닐피리딘 (polyethylethylene-polyvinylpyridine), 폴리에틸렌-폴리비닐피리딘(polyethylene-polyvinylpyridine) 코폴리머, 폴리비닐피리딘-폴리메틸메타크릴레이트 (polyvinylpyridinepolymethylmethacrylate) 코폴리머, 폴리에틸렌옥사이드-폴리이소프렌 (polyethyleneoxide-polyisoprene) 코폴리머, 폴리에틸렌옥사이드-폴리부타디엔 polyethyleneoxide-polybutadiene) 코폴리머, 폴리에틸렌옥사이드-폴리스티렌(polyethyleneoxide-polystyrene) 코폴리머, 폴리에틸렌옥사이드-폴리메틸메타크릴레이트 (polyethyleneoxidepolymethylmethacrylate) 코폴리머, 폴리에틸렌옥사이드-폴리디메틸실록산 (polyethyleneoxide-polydimethylsiloxane) 코폴리머, 폴리스티렌-폴리에틸렌옥사이드 (polystyrene-polyethyleneoxide) 코폴리머 등을 사용할 수 있다.
도 5를 참조하면, 블록코폴리머층(400)을 제1도메인(domain)부(410) 및 제2도메인부(430)으로 상분리할 수 있다. BCP층(400)을 이루는 블록코폴리머의 어느 한 블록 폴리머 성분을 재배열되어 제2도메인부(430)로 상분리되어, 나머지 성분들로 이루어지는 제1도메인부(410)가 제2도메인부(430)를 감싸는 형태를 이루게 상분리될 수 있다.
배선 스택(200)의 스페이서(250)와 스페이서(250) 사이의 갭(gap) 공간의 크기와 형태에 의존하여 제2도메인부(430)가 제1도메인부(410) 사이에 배치된 라인 형상을 가지도록 상분리될 수 있고, 이에 따라, 제1도메인부(410)는 스페이서(250)에 일측면이 접촉하고 다른 측면이 제2도메인부(430)에 접촉하는 라인 형상으로 상분리될 수 있다. 스페이서(250)는 이에 접하는 제1도메인부(410)가 특정 성분, 예컨대, PS 성분을 가지도록 유도할 수 있다. 스페이서(250)의 친수성 정도에 의해 스페이서(250)에 보다 우세하게 접촉하는 폴리머 성분이 달라질 수 있는 점을 이용하여, PS 성분이 제1도메인부(410)를 이루도록 유도할 수 있다. 가이드로 이용되는 스페이서(250) 사이의 이격 간격과 블록코폴리머층(400)의 각각의 블록 폴리머 성분들 간의 부피비를 조절함으로써, 제1도메인부(410)와 제2도메인부(430)가 각각 라인 형상을 가지며 교번적으로 반복된 배열을 이루게 유도할 수 있다.
상분리는 BCP층(400)의 각 폴리머 성분들을 재배열시키기 과정에 의해서 이루어질 수 있으므로, BCP층(400)의 유리전이온도(Tg) 보다 더 높은 온도에서 어닐링(annealing)하는 열처리 과정에 의해 수행될 수 있다. 대략 100? 내지 190 ?의 범위 내에서 선택되는 온도에서 대략 1 시간 내지 24 시간 동안 BCP층(400)을 어닐링할 수 있다.
도 6을 참조하면, 제2도메인부(430)을 선택적으로 제거한다. 제2도메인부(430)가 PMMA 성분으로 상분리된 경우, 습식 식각으로 PMMA 성분으로 이루어진 제2도메인부(430)가 선택적으로 제거되고, PS 성분으로 이루어진 제1도메인부(410)가 스페이서(250) 측면에 부착된 상태로 유지되도록 할 수 있다.
도 7을 참조하면, 제1도메인부(410)들 사이를 채우고, 배선 스택(200)을 실질적으로 덮는 층간 절연층으로서의 유전층(300)을 형성한다. 유전층(300)은 유전층(300)은 막질 내에 미세한 기공 구조를 가질 수 있다. 이러한 유전층(300)은 실질적으로 실리콘 산화물을 포함하여 구비될 수 있다. 플라즈마개선화학기상증착(PECVD)으로 실리콘 산화물층을 증착하여 유전층(300)을 형성할 수 있다. 또는 유전층(300)은 스핀온유전층(SOD: Spin On Dielectric)을 포함할 수 있다.
도 8을 참조하면, 유전층(300)에 열처리를 수행하여 유전층(300) 내에 위치하고 있는 제1도메인부(410)가 열분해되어 제거되도록 유도한다. 제1도메인부(410)를 이루어는 폴리머 성분은 열처리에 의해 열분해되고, 열분해된 가스 성분은 유전층(300) 내를 확산하여 유전층(300) 외부로 배출되어 제거될 수 있다. 유전층(300) 내에 미세 기공 구조가 존재할 경우, 이러한 열분해된 가스 성분이 유전층(300) 외부로 배출될 경로를 미세 기공 구조가 제공할 수 있어 보다 유효하게 열분해된 가스 성분이 배출 제거될 수 있다.
제1도메인부(410)의 제거에 의해서 유전층(410) 내에 스페이서(250)의 측면 표면에 접촉하는 에어갭(270)이 도 1에 제시된 바와 같이 구비될 수 있다. 에어갭(270)은 스페이서(250)의 측면에 세워 부착된 형상으로 형성되어, 배선(210)의 측면에서 배선(210)을 따라 연장되는 라인 형상을 가지도록 형성될 수 있다. 이러한 에어갭(270)에 의해서 배선(210)과 이웃하는 배선(210)과의 사이에 존재하는 커패시턴스는 상대적으로 낮아질 수 있으며, 이에 따라 배선(210)들 사이의 RC 지연 시간은 줄어들 수 있다. 따라서, 배선(210)들에 의해 전기적 신호를 주고 받는 반도체 소자의 동작 속도는 개선될 수 있다.
에어갭(270)은 제1도메인부(410)의 제거에 의해서 발생되는 공간으로 제공되므로, 제1도메인부(410)의 선폭 크기 및 높이와 실질적으로 동일한 선폭 크기 및 높이를 가질 수 있다. 제1도메인부(410)는 BCP층(400)의 상분리에 의해 형성되므로, BCP층(400)의 블록 폴리머 성분들 간의 부피비를 조절함으로써, 제1도메인부(410)의 선폭 크기를 조절할 수 있다. 또한, 제1도메인부(410)의 선폭 크기를 매우 작은 크기로 유도할 수도 있다. 이에 따라, 유전층(300)에 의해 전체적인 강도를 유지하면서도, 에어갭(270)에 의한 커패시턴스 감소 효과를 유도할 수 있다.
도 9는 본 출원의 다른 일 실시예들에 따른 배선들 사이에 에어갭(air gap)을 형성한 배선 구조를 보여준다.
도 9를 참조하면, 반도체 소자는, 하부층(1100) 상에 수평 방향으로 상호 간에 이격되어 위치하는 배선(1210)들을 포함할 수 있다. 배선(1210)은 트랜지스터(transistor) 소자의 게이트(gate)일 수 있으며, 또는, 비트 라인(bit line)으로 형성될 수 있다. 배선(1210)의 상측 표면을 덮어 보호하는 캡핑(capping)층(1230)이 형성될 수 있다. 배선(1210)과 캐핑층(1230)의 측벽에 스페이서(1250)가 부착될 수 있다. 배선(1210), 캐핑층(1230) 및 스페이서(1250)를 포함하여 배선 스택(1200)이 형성될 수 있다.
배선 스택(1200)들 사이 부분을 채우고 배선 스택(1200)을 실질적으로 덮는 층간 절연층으로서의 유전층(1300)이 구비될 수 있다. 유전층(1300)은 막질 내에 미세한 기공 구조(micro porous structure)를 가질 수 있다. 이러한 유전층(1300)은 실질적으로 실리콘 산화물을 포함하여 구비될 수 있다. 유전층(1300)은 플라즈마개선화학기상증착(PECVD)으로 형성된 실리콘 산화물층을 포함할 수 있다. 또는 유전층(1300)은 스핀온유전층(SOD)을 포함할 수 있다.
유전층(1300) 내에 스페이서(1250)의 측면 표면에 접촉하는 제1에어갭(1271)이 구비될 수 있다. 제1에어갭(1271)은 스페이서(1250)의 측면에 세워 부착된 형상으로 형성되어, 배선(1210)의 측면에서 배선(1210)을 따라 연장되는 라인 형상을 가지도록 형성될 수 있다. 또한, 제1에어갭(1271)에 이격된 배선(1210)들 사이의 유전층(1300) 내에 제2에어갭(1273)이 구비될 수 있다. 제2에어갭(1273)은 하나 또는 다수 개가 유전층(1300)에 의해 둘러싸인 공간으로 제공될 수 있다. 제2에어갭(1273)은 제1에어갭(1271)과 실질적으로 동일한 크기 및 높이를 가지도록 형성될 수 있다. 제1 및 제2에어갭들(1271, 1273)을 포함하는 에어갭 구조(1270)에 의해서 배선(1210)과 이웃하는 배선(1210)과의 사이에 존재하는 커패시턴스는 상대적으로 낮아질 수 있으며, 이에 따라 배선(1210)들 사이의 RC 지연 시간은 줄어들 수 있다.
도 10 내지 도 11은 본 출원의 다른 일 실시예들에 따른 배선들 사이에 에어갭(air gap)을 형성하는 방법을 보여준다.
도 10을 참조하면, 하부층(1100) 상에 배선 스택(1200)을 형성하고, BCP층(1400)을 형성한다. BCP층(400)은 PS와 PMMA의 블록코폴리머로 형성될 수 있으며, 배선 스택(1200)들 사이의 갭 부분을 채우도록 형성될 수있다. BCP층(1400)을 제1도메인부(1410) 및 제2도메인부(1430)으로 상분리할 수 있다. 이때, 서로 이웃하여 마주 보는 두 스페이서(1250)들 사이의 BCP층(1400) 부분들이 제1도메인부(1410) 및 제2도메인부(1430)들이 다수 번 교번적으로 반복 배열되도록 상분리될 수 있다. BCP층(1400)의 각각의 블록폴리머 성분들 사이의 부피비나 폴리머들의 분자량 등을 조절하여, 제1도메인부(1410) 및 제2도메인부(1430)들이 다수 번 교번적으로 반복 배열되도록 유도할 수 있다. 이에 따라, 스페이서(1250)들 각각에 접촉하는 제1도메인부(1411)들 사이에 적어도 하나 이상의 다른 제1도메인부(1413)가 상분리되고, 제1도메인부(1410)들 사이에 제2도메인부(1430)들이 교번적으로 배열되도록 유도할 수 있다.
도 11을 참조하면, 제2도메인부(1430)을 선택적으로 제거한다. 제2도메인부(1430)가 PMMA 성분으로 상분리된 경우, 습식 식각으로 PMMA 성분으로 이루어진 제2도메인부(1430)가 선택적으로 제거되고, PS 성분으로 이루어진 제1도메인부(1410)가 스페이서(1250) 측면에 부착된 상태 및 이웃하는 두 스페이서(1250)들 사이 부분에 이격된 상태로 유지되도록 할 수 있다.
이후에, 유전층(도 9의 1300)을 형성하고, 유전층(1300)에 열처리를 수행하여 유전층(1300) 내에 위치하고 있는 제1도메인부(1410)가 열분해되어 제거되도록 유도한다. 제1도메인부(1410)를 이루어는 폴리머 성분은 열처리에 의해 열분해되고, 열분해된 가스 성분은 유전층(1300) 내를 확산하여 유전층(1300) 외부로 배출되어 제거될 수 있다. 제1도메인부(1410)의 제거에 의해서 유전층(1410) 내에 스페이서(1250)의 측면 표면에 접촉하는 제1에어갭(1271)이 형성되고, 제1에어갭(1271)들과 이격되어 위치하는 제2에어갭(1273)이 형성될 수 있다.
이러한 에어갭(1270)에 제1도메인부(1410)의 제거에 의해서 발생되는 공간으로 제공되므로, 제1도메인부(1410)의 선폭 크기 및 높이와 실질적으로 동일한 선폭 크기 및 높이를 가질 수 있다. 제1도메인부(1410)는 BCP층(1400)의 상분리에 의해 형성되므로, BCP층(1400)의 블록 폴리머 성분들 간의 부피비를 조절함으로써, 제1도메인부(1410)의 선폭 크기를 조절할 수 있다. 또한, 제1도메인부(1410)의 선폭 크기를 매우 작은 크기로 유도할 수도 있다. 이에 따라, 배선(1210)들 사이의 갭이 상당히 좁은 선폭을 가짐에도 불구하고, 다수의 에어갭(1210)들이 갭을 채우는 유전층(1300) 내에 배치되 유전층 구조를 구현할 수 있다. 이에 의해 유전층(1300) 및 배선(1210)을 포함하는 층의 전체적인 강도를 확보하면서도, 에어갭(1270)에 의한 커패시턴스 감소 효과를 유도할 수 있다.
본 출원에 따르면, 대면적의 기판 상에 블록 코폴리머를 이용하여 용이하게 나노 스케일(nano sacle) 크기의 구조물 또는 나노 구조체를 형성할 수 있다. 나노 구조체는, 선격자를 포함하는 편광판의 제조, 반사형 액정표시장치의 반사 렌즈의 형성 등에 이용할 수 있다. 나노 구조체는 독립적인 편광판의 제조에 사용될 뿐만 아니라, 표시 패널과 일체형인 편광부의 형성에도 이용할 수 있다. 예컨대, 박막 트랜지스터를 포함하는 어레이(array) 기판이나, 컬러필터 기판 상에 직접적으로 편광부를 형성하는 공정에 이용할 수 있다. 나노 구조체는 나노 와이어 트랜지스터, 메모리의 제작을 위한 주형, 나노 스케일의 도선 패터닝을 위한 나노 구조물과 같은 전기 전자 부품의 주형, 태양 전지와 연료 전지의 촉매 제작을 위한 주형, 식각 마스크와 유기 다이오드(OLED) 셀 제작을 위한 주형 및 가스 센서 제작을 위한 주형에 이용할 수 있다.
상술한 본 출원에 따른 방법 및 구조체들은 집적 회로 칩(integrated circuit chip) 제조에 사용될 수 있다. 결과의 집적 회로 칩은 웨이퍼 형태(raw wafer form)나 베어 다이(bare die) 또는 패키지 형태(package form)으로 제조자에 의해 배포될 수 있다. 칩은 단일 칩 패키지(single chip package)나 멀티칩 패키지 chip package) 형태로 제공될 수 있다. 또한, 하나의 칩은 다른 집적 회로 칩에 집적되거나 별도의 회로 요소(discrete circuit element)에 집적될 수 있다. 하나의 칩은 마더보드(mother board)와 같은 중간 제품(intermediate product)이나 최종 제제품(end product) 형태의 한 부품으로 다른 신호 프로세싱 소자(signal processing device)를 이루도록 집적될 수 있다. 최종 제품은 집적 회로 칩을 포함하는 어떠한 제품일 수 있으며, 장난감이나 저성능 적용 제품(application)으로부터 고성능 컴퓨터 제품일 수 있으며, 표시장치(display)나 키보드(keyboard) 또는 다른 입력 수단(input device) 및 중앙연산장치(central processor)를 포함하는 제품일 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 반도체 기판, 210: 배선,
250: 스페이서, 270: 에어갭,
300: 유전층.

Claims (19)

  1. 하부층 상에 상호 간에 이격되어 위치하는 배선들;
    상기 배선들의 측면에 부착된 스페이서(spacer)들; 및
    상기 배선들을 덮고 상기 스페이서의 측면과 접촉하는 에어갭(air gap)을 가지는 유전층;을 포함하는 배선 구조체.
  2. 제1항에 있어서,
    상기 유전층은
    미세 기공 구조(micro porous structure)의 실리콘 산화물층을 포함하는 배선 구조체.
  3. 제1항에 있어서,
    상기 유전층은
    플라즈마개선화학기상증착(PECVD)으로 형성된 실리콘 산화물층을 포함하는 배선 구조체.
  4. 제1항에 있어서,
    상기 유전층은
    스핀온유전층(spin on dielectric)을 포함하는 배선 구조체.
  5. 제1항에 있어서,
    상기 배선은
    트랜지스터의 게이트 라인(gate line)을 포함하는 배선 구조체.
  6. 제1항에 있어서,
    상기 배선은
    비트 라인(bit line)을 포함하는 배선 구조체.
  7. 하부층 상에 상호 간에 이격되어 위치하는 배선들;
    상기 배선들의 측면에 부착된 스페이서(spacer)들; 및
    상기 배선들을 덮고 상기 스페이서의 측면과 접촉하는 제1에어갭(air gap) 및 상기 제1에어갭과 이격된 제2에어갭을 내부에 가지는 유전층;을 포함하는 배선 구조체.
  8. 제7항에 있어서,
    상기 제1 및 제2에어갭은
    실질적으로 동일한 선폭 및 높이를 가지는 배선 구조체.
  9. 제7항에 있어서,
    상기 제2에어갭은
    상호 대향되게 위치하는 상기 제1에어갭들 사이의 상기 유전층 내부에 하나 또는 복수 개로 구비된 배선 구조체.
  10. 하부층 상에 상호 간에 이격되어 위치하는 배선들을 형성하는 단계;
    상기 배선들의 측면에 스페이서(spacer)들을 형성하는 단계;
    상기 배선들 사이를 적어도 채우는 블록코폴리머층을 형성하는 단계;
    상기 블록코폴리머층으로부터 상기 스페이서들과 각각 접촉하는 제1도메인(domain)부들 및 상기 제1도메인부들 사이에 위치하는 제2도메인부로 상분리하는 단계;
    상기 제2도메인부를 선택적으로 제거하는 단계;
    상기 배선들 및 상기 제1도메인부들 사이를 채우는 유전층을 형성하는 단계; 및
    상기 제1도메인부를 열분해 제거하여 에어갭(air gap)을 유도하는 열처리 단계를 포함하는 배선들 사이에 에어갭(air gap)을 형성하는 방법.
  11. 제10항에 있어서,
    상기 유전층은
    미세 기공 구조(micro porous structure)의 실리콘 산화물층을 포함하여 형성되는 배선들 사이에 에어갭(air gap)을 형성하는 방법.
  12. 제11항에 있어서,
    상기 유전층은
    실리콘 산화물층을 플라즈마개선화학기상증착(PECVD)하여 형성되는 배선들 사이에 에어갭(air gap)을 형성하는 방법.
  13. 제11항에 있어서,
    상기 유전층은
    스핀온유전층(spin on dielectric)을 포함하여 형성되는 배선들 사이에 에어갭(air gap)을 형성하는 방법.
  14. 제10항에 있어서,
    상기 블록코폴리머층은
    폴리스티렌(PS)-폴리메틸메타아크릴레이트(PMMA) 블록코폴리머를 포함하는
    배선들 사이에 에어갭(air gap)을 형성하는 방법.
  15. 제10항에 있어서,
    상기 스페이서는
    상기 블록코폴리머층으로부터 상기 제1 및 제2도메인부들이 배향되도록 상기 제1 및 제2도메인부들 중 어느 하나의 도메인부가 상기 스페이서와 접촉하도록 유도하는 가이드(guide)로 형성되는 배선들 사이에 에어갭(air gap)을 형성하는 방법.
  16. 제15항에 있어서,
    상기 스페이서는
    실리콘 산화물층을 포함하여 형성되는 배선들 사이에 에어갭(air gap)을 형성하는 방법.
  17. 제10항에 있어서,
    상기 배선은
    트랜지스터의 게이트 라인(gate line)을 포함하는 배선들 사이에 에어갭(air gap)을 형성하는 방법.
  18. 제10항에 있어서,
    상기 배선은
    비트 라인(bit line)을 포함하는 배선들 사이에 에어갭(air gap)을 형성하는 방법.
  19. 하부층 상에 상호 간에 이격되어 위치하는 배선들을 형성하는 단계;
    상기 배선들의 측면에 스페이서(spacer)들을 형성하는 단계;
    상기 배선들 사이를 적어도 채우는 블록코폴리머층을 형성하는 단계;
    상기 블록코폴리머층을 상기 스페이서들과 접촉하는 제1도메인(domain)부들 및 상기 제1도메인부와 교번적으로 위치하는 다수의 제2도메인부들이 상기 배선들 사이에 위치하도록 상분리하는 단계;
    상기 제2도메인부들을 선택적으로 제거하는 단계;
    상기 배선들 및 상기 제1도메인부들 사이를 채우는 유전층을 형성하는 단계; 및
    상기 제1도메인부들을 열분해 제거하여 상기 배선들 사이에 상기 스페이서들에 각각 접촉하는 제1에어갭(air gap)들 및 상기 제1에어갭들 사이에 이격되게 위치하는 제2에어갭을 유도하는 열처리 단계를 포함하는 배선들 사이에 에어갭(air gap)을 형성하는 방법.
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