KR20080088879A - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 깊은 콘택홀 형성시에 보잉 현상이 발생하지 않는 반도체 소자의 제조 방법에 관한 것이다. 이를 위해 본 발명은, 기판 상에 대상막을 형성하는 단계, 상기 대상막 상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 상기 제1 절연막 보다 높은 조밀도를 갖는 제2 절연막을 형성하는 단계, 상기 제2 절연막과 상기 제1 절연막을 순차적으로 일부 식각하여 상기 대상막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
콘택홀, 콘택 플러그, 절연막, 조밀도, 산란

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 깊은 콘택홀 형성 방법을 나타낸 단면도.
도 2는 도 1에서 발생된 문제점을 나타낸 깊은 콘택홀의 전자현미경 사진.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 깊은 콘택홀 형성 방법을 나타낸 순서도.
도 4a 및 도 4b는 종래와 본 발명에서 산란되는 식각이온에 따라 콘택홀의 단면 형태가 변화되는 것을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 기판 102 : 도전체
103A : 제1 절연막 104A : 식각 정지막
105A : 제2 절연막 106A : 제3 절연막
107 : 포토레지스트 패턴 108 : 콘택홀
301 : 식각 이온 302 : 산란된 식각 이온
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 깊은 콘택홀 형성 및 콘택 플러그의 형성 공정에 관한 것이다.
반도체 소자는 그 내부에 다수의 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(cell) 면적상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 반도체 소자, 예를 들면 트랜지스터(transistor), 캐패시터(capacitor)들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자는 디자인 룰(design rule)이 감소하면서 셀의 내부에 형성되는 소자들의 크기가 점차 작아지고 있다. 실제로 최근 DRAM 소자의 최소 선폭은 0.115㎛ 이하로 형성된다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
대표적인 어려움으로써, 반도체 소자의 금속 콘택(metal contact)용 깊은 콘택홀(deep contact hole)을 형성하기 위한 식각공정을 예로 들수 있다. 이는 반도체 소자의 수직적 높이가 증가되어 콘택홀이 형성될 예정영역의 종횡비가 높기 때문이다.
이를 뒷받침하는 도면으로써, 도 1은 종래기술에 따른 깊은 콘택홀 형성 방법을 나타낸 단면도이다.
도 1을 참조하면, 접합영역 또는 하부 금속배선 등의 도전층(12)을 갖는 기판(11) 상에 제1 절연막(13)과 식각정지막(14)과 제2 절연막(15) 및 포토레지스트 패턴(16)을 순차적으로 형성하고, 포토레지스트 패턴(16)을 식각마스크로 하부층(15~13)을 식각하여 깊은 콘택홀(17)을 형성한다.
그러나, 종래기술에 따른 반도체 소자의 깊은 콘택홀(17) 형성 방법은 반도체 소자의 고집적화로 인하여 소자의 형성 면적은 작아지고, 소자의 높이가 증가됨에 따라, 소자와 소자를 절연하기 위한 절연막(13~15)의 두께가 두꺼워지고 있다. 따라서, 두꺼워진 절연막(13~15) 내에 도전층(12)을 노출시키는 깊은 콘택홀(17) 형성 공정 시, 식각 이온의 산란으로 인해 깊은 콘택홀(17)이 깔데기 모양이 되는 보잉(bowing) 현상(18)이 발생하여, 도 1의 "CD2"와 같이 깊은 콘택홀(17) 하부의 선폭이 좁아(CD1>CD2)지는 문제가 있다.
또한, 깊은 콘택홀(17) 하부의 선폭이 좁아지면 서로간의 접촉면적이 작아서 콘택 플러그(미도시)와 도전체(12) 간의 콘택 저항이 증가하게 되어 소자의 구동 속도를 감소시키고, 더 나아가서는 도전층(12)이 노출되지 않는 콘택홀 개방불량이 발생한다. 이들을 뒷받침하는 도면으로써, 도 2는 도 1과 같은 문제점을 나타낸 깊은 콘택홀의 전자현미경 사진이다. 도면부호 '18'이 보잉 현상에 따라 넓어진 콘택홀을 나타낸 부분이다.
한편, 이를 해결하기 위한 방법으로 전체적인 깊은 콘택홀의 선폭을 증가시키는 방법이 있으나, 이는 소자의 디자인 룰(rule)에 있어서, 소자의 형성 면적이 커지기 때문에 소자의 고집적화에 어려움이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 깊은 콘택홀 형성시에 보잉 현상이 발생하지 않는 반도체 소자의 제조 방법을 제1 목적으로 한다.
또한, 전기적 신뢰성이 우수한 콘택 플러그를 갖는 반도체 소자의 제조 방법을 제공하는 것을 제2 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 기판 상에 대상막을 형성하는 단계, 상기 대상막 상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 상기 제1 절연막 보다 높은 조밀도를 갖는 제2 절연막을 형성하는 단계, 상기 제2 절연막과 상기 제1 절연막을 순차적으로 일부 식각하여 상기 대상막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 깊은 콘택홀 형성 방법을 나타낸 순서도이다.
우선, 도 3a에 도시된 바와 같이, 대상막(102)이 형성된 기판(101) 상에 제1 절연막(103)과 식각정지막(104)을 순차적으로 형성한다.
제1 절연막(103)은 BPSG(boron phosphorus silicate glass)막, PSG(phosphorus silicate glass)막 또는 TEOS(tetra ethyl ortho silicate)막으로 형성할 수 있으며, 식각정지막(104)은 후속 공정을 통해 식각정지막(104) 상에 형성될 절연막과의 식각선택비가 높은 물질막, 예컨대 질화막으로 형성할 수 있다.
또한, 대상막(102)은 도전층으로서, 예컨대 소스 및 드레인(source and drain) 영역, 픽업(pick up) 영역 및 웰(well) 영역과 같은 접합 영역일 수 있으며, 또는 워드라인(word line), 비트라인(bit line) 및 하부 금속배선일 수 있다.
다음으로, 도 3b 및 도 3c에 도시된 바와 같이, 식각정지막(104) 상에 제2 절연막(105)을 형성하고, 제2 절연막(105) 상에 제3 절연막(106)을 형성한다.
여기서, 제2 절연막(105)은 제3 절연막(106)과 비교하여 플로우 필(flow fill) 특성이 우수한 물질막이다. 또한, 제3 절연막(106)이 제2 절연막(105) 보다 조밀도(density)가 우수하여 동일한 식각 조건하에서 제3 절연막(106)이 제2 절연막(105)보다 에치율(etching rate)이 낮다.
이렇게 제3 절연막(106)이 제2 절연막(105) 보다 조밀도가 높기 위해서는 일례를 들면 탄소(C) 또는 실리콘(Si) 함량이 높아야 한다.
그리고, 제2 절연막(105)은 단일 물질막이 아니라 물성 특성이 유사한 막들의 적층된 적층막일 수 있으며 제3 절연막(106)도 단일 물질막이 아니라 물성 특성이 유사한 막들의 적층된 적층막일 수 있다.
각 절연막(105, 106)들의 예를 들면, 제2 절연막(105)은 BPSG막 및 PSG막 중 어느하나 또는 이들의 적층막으로 형성할 수 있고, 제3 절연막(106)은 SiOF막, SiC막, SiOC 및 TEOS막 중 어느하나 또는 이들의 적층막으로 형성할 수 있다.
여기서, 제2 절연막(105)으로 사용되는 BPSG막은 산화막에 붕소(B) 또는 인(P)과 같은 불순물을 첨가시켜 낮은 온도에서 평탄화되도록 사용되는 절연막으로써, 평탄화의 수단으로 사용되고, 열에 대한 플로우(flow) 특성 - 850℃에서 점성(viscosity)이 급격하게 변화 - 이 좋은 막질이다.
그리고, PSG막은 산화막에 인(P)이 첨가된 절연막으로써, 절연특성이 우수하고, 열에 대한 플로우 특성이 우수하며, 반도체 표면의 안정화 등에 사용되는 막질이다.
또한, 제3 절연막(106)으로 사용되는 SiOF막, SiC막, SiOC 및 TEOS막은 제2 절연막(105)으로 사용되는 막질보다 탄소(C) 또는 실리콘(Si) 함량이 높다. 특히, TEOS막은 산화막 증착시 실리콘(Si)의 소스(source)로 사용하는 물질이다.
다음으로, 도 3d에 도시된 바와 같이, 제3 절연막(106) 상에 포토레지스트 패턴(107)을 형성한다.
이 포토레지스트 패턴(107)은 깊은 콘택홀을 형성하기 위한 식각마스크로써, 포토레지스트 패턴(107)과 제3 절연막(106) 사이에 하드마스크층을 더 개재할 수 있다.
하드마스크층은 비정질 탄소막을 사용하는데, 비정질 탄소막을 사용할 경우 비정질 탄소막과 포토레지스트 패턴(107) 사이에 질화막을 더 개재하는 것이 효율적이다. 이는 비정질 탄소막과 포토레지스트 패턴(107)이 유사한 물성을 갖기 때문 이고, 비정질 탄소막과 질화막은 식각선택비가 높기 때문에 비교적 얇은 두께의 질화막으로도 두꺼운 비정질 탄소막을 용이하게 식각할 수 있기 때문이다.
다음으로, 도 3e 및 도 3f에 도시된 바와 같이, 포토레지스트 패턴(107)을 식각마스크로 대상막(102)이 노출되도록 절연막(103, 105, 106) 및 식각정지막(104)을 식각한다. 이에 의해 깊은 콘택홀(108)이 형성된다.
그리고, 깊은 콘택홀(108)에 도전 물질을 매립하여 콘택 플러그(109)를 형성한다.
이때, 깊은 콘택홀(108)의 측벽면에 질화막 스페이서(spacer)를 형성할 수 있고, 콘택 플러그(109)를 형성하기 위한 도전 물질은 폴리실리콘(poly silicon)막을 사용한다.
본 발명의 일실시예에 따라 형성된 깊은 콘택홀(108)은 전체적으로 수직한 형태를 갖는데, 이는 콘택홀(108)의 개구부에 해당하는 제3 절연막(106A)의 조밀도가 높아서, 식각 공정시 이온 산란(scattering)에 의한 보잉 현상이 발생하지 않기 때문이다.
이를 설명하기 위한 도면으로써, 우선, 종래기술에 해당하는 도 4a(도 1의 도면부호를 인용함)를 참조하면, 단일 방향성을 갖는 식각 이온(201)을 이용하여 절연막(15) 식각시, 산란되는 이온(202) 때문에 절연막(15)이 수직하게 식각되지 못하는 것을 볼 수 있다.
그리고, 본 발명의 일실시예에 해당하는 도 4b(도 3e의 도면부호를 인용함)를 참조하면, 절연막(106A, 105A) 식각시 식각 이온(301)이 산란되더라도, 상부에 위치하는 조밀도가 높은 절연막(106A) 때문에 보잉 영역이 형성되지 않아서 절연막(106A, 105A)이 수직하게 식각되는 것을 볼 수 있다.
이렇게, 콘택홀을 형성하기 위한 식각 공정시, 불가피하게 발생하는 식각 이온의 산란 때문에 발생하는 보잉현상을 억제하므로써, 수직한 콘택홀을 형성할 수 있게 되는 것이다.
본 발명의 일실시예를 정리해 보면 다음과 같다.
적어도 두 개층으로 나뉜 절연막을 선택적으로 식각하여 깊은 콘택홀을 형성한다. 이때, 식각 이온의 산란 때문에 절연막 상부에서 발생되는 보잉 현상을 방지하기 위해 상부 절연막은 하부 절연막 보다 높은 조밀도를 갖는 물질막으로 형성한다.
때문에, 식각 이온이 산란되더라도 조밀도가 높은 절연막으로 인해 수직한 깊은 콘택홀을 형성할 수 있다. 그리고, 수직한 깊은 콘택홀을 형성하므로써, 전기적 신뢰성이 우수한 콘택 플러그를 획득할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 콘택홀의 개구부의 확장 없이 보잉 현상 없는 깊은 콘택홀을 형성한다.
이에 따라, 전기적 신뢰성이 우수한 콘택 플러그를 형성할 수 있으며, 결과적으로 반도체 소자의 전기적 특성 개선 및 수율 증대 효과를 획득할 수 있다.

Claims (6)

  1. 기판 상에 대상막을 형성하는 단계;
    상기 대상막 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 상기 제1 절연막 보다 높은 조밀도를 갖는 제2 절연막을 형성하는 단계;
    상기 제2 절연막과 상기 제1 절연막을 순차적으로 일부 식각하여 상기 대상막을 노출시키는 콘택홀을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 콘택홀을 매립하는 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 절연막은 탄소 또는 실리콘을 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 절연막은 상기 제1 절연막 보다 탄소 또는 실리콘 함량이 더 많은 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  5. 제1항에 있어서,
    상기 제1 절연막은 BPSG막 및 PSG막 중 어느하나 또는 이들의 적층막으로 형성하는 반도체 소자의 콘택홀 형성 방법.
  6. 제1항에 있어서,
    상기 제2 절연막은 SiOF막, SiC막, SiOC 및 TEOS막 중 어느하나 또는 이들의 적층막으로 형성하는 반도체 소자의 콘택홀 형성 방법.
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