TWI726705B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本案揭露一種半導體裝置及其製造方法。該半導體裝置包括一基底、一第一位元線、一第二位元線、一第一虛設位元線及一第二虛設位元線。該基底包括一中央陣列區域和一邊緣陣列區域，該邊緣陣列區域圍繞該中央陣列區域。該第一位元線設置於該中央陣列區域的上方。該第二位元線設置於該中央陣列區域的上方，且該第二位元線係高出並偏移自該第一位元線。該第一虛設位元線設置於該邊緣陣列區域的上方。該第二虛設位元線設置於該第一虛設位元線的正上方。

Description

半導體裝置及其製造方法
本申請案主張2019/10/08申請之美國正式申請案第16/596,057號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體裝置及其製造方法。更具體地，本揭露係關於一種具有不同垂直高度位置之位元線的半導體裝置及一種具有不同垂直高度位置之位元線的半導體裝置之製造方法。
半導體裝置被用於各種電子設備之應用當中，例如個人電腦、手機、數位相機和其他電子設備。為滿足對計算能力不斷增長的需求，半導體裝置的尺寸不斷地縮小。然而，半導體裝置微型化的過程使其製造方面遭遇著各種問題，這些問題將影響半導體裝置最終的電特性、品質和產率。因此，在提高半導體裝置的性能、質量、良率和可靠性等方面仍然面臨挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例揭示一半導體裝置，該半導體裝置包括一基底、一第一位元線、一第二位元線、一第一虛設位元線及一第二虛設位元線。該基底包括一中央陣列區域和一邊緣陣列區域，該邊緣陣列區域圍繞該中央陣列區域。該第一位元線設置於該中央陣列區域的上方。該第二位元線設置於該中央陣列區域的上方，且該第二位元線係高出並偏移自該第一位元線。該第一虛設位元線設置於該邊緣陣列區域的上方。該第二虛設位元線設置於該第一虛設位元線的正上方。
在本揭露之一些實施例中，該第一位元線包括一第一位元線底部導電層和一第一位元線頂部導電層，該第一位元線底部導電層設置於該中央陣列區域的上方，該第一位元線頂部導電層設置於該第一位元線底部導電層上。
在本揭露之一些實施例中，該半導體裝置還包括一第一位元線插塞設置於該第一位元線下，其中該第一位元線插塞之下部部分埋設於該基底中。
在本揭露之一些實施例中，該半導體裝置還包括一第一位元線覆蓋層設置於該第一位元線的上方，其中該第一位元線覆蓋層由氧化矽、氮化矽、氮氧化矽、氧化氮化矽或摻雜氟的矽酸鹽所形成。
在本揭露之一些實施例中，該半導體裝置還包括複數個第一位元線間隙壁貼設於該第一位元線之側壁，其中該複數個第一位元線間隙壁由氧化矽、氮化矽、氮氧化矽或氧化氮化矽所形成。
在本揭露之一些實施例中，該半導體裝置還包括複數個字元線設置於該中央陣列區域。
在本揭露之一些實施例中，該半導體裝置還包括複數個氣隙相鄰於該第二位元線之側壁及該第二虛設位元線之側壁。
在本揭露之一些實施例中，該半導體裝置還包括複數個覆蓋用間隙壁相鄰於該第二位元線之側壁及該第二虛設位元線之側壁，其中該複數個覆蓋用間隙壁由氧化矽、氮化矽、氮氧化矽或氧化氮化矽所形成。
在本揭露之一些實施例中，該半導體裝置還包括複數個襯墊設置於該第二位元線之側壁與該複數個覆蓋用間隙壁之間以及該第二虛設位元線之側壁與該複數個覆蓋用間隙壁之間。
在本揭露之一些實施例中，該半導體裝置還包括複數個電容結構設置於該中央陣列區域和該邊緣陣列區域的上方。
在本揭露之一些實施例中，該半導體裝置還包括複數個電容插塞設置於該複數個電容結構和該基底之間。
在本揭露之一些實施例中，該半導體裝置還包括一第二位元線插塞設置於該中央陣列區域的上方，其中該第二位元線非對稱地設置於該第二位元線插塞上。
在本揭露之一些實施例中，該半導體裝置還包括一第二位元線插塞設置於該第二位元線下以及複數個犧牲用間隙壁相鄰於該第二位元線插塞之側壁，其中該複數個犧牲用間隙壁由經摻雜氧化物所形成。
在本揭露之一些實施例中，該半導體裝置還包括複數個覆蓋用間隙壁相鄰於該第二位元線之側壁、該第二虛設位元線之側壁及該第二位元線插塞之側壁。
在本揭露之一些實施例中，該半導體裝置還包括複數個襯墊設置於該第二位元線之側壁與該複數個覆蓋用間隙壁之間、該第二虛設位元線之側壁與該複數個覆蓋用間隙壁之間以及該第二位元線插塞之側壁與該複數個覆蓋用間隙壁之間。
在本揭露之一些實施例中，該複數個字元線包含複數個字元線絕緣層內凹地設置於該中央陣列區域、複數個字元線電極設置於該複數個字元線絕緣層上以及複數個字元線覆蓋層設置於該複數個字元線電極上。
在本揭露之一些實施例中，該複數個電容結構包括複數個電容底部電極內凹地設置於該基底的上方、一電容絕緣層設置於該複數個電容底部電極上和一電容頂部電極設置於該電容絕緣層上。
本揭示之另一實施例揭示一種半導體裝置的製造方法，該半導體裝置的製造方法包括提供一基底、同時地形成一第一位元線和一第一虛設位元線及同時地形成一第二位元線和一第二虛設位元線。該基底包括一中央陣列區域和一邊緣陣列區域，該邊緣陣列區域圍繞該中央陣列區域。該第一位元線位於該中央陣列區域的上方，該第一虛設位元線位於該邊緣陣列區域的上方。該第二位元線位於該中央陣列區域的上方，該第二虛設位元線位於該邊緣陣列區域的上方。該第二位元線係高出並偏移自該第一位元線，而該第二虛設位元線係設置於該第一虛設位元線的正上方。
在本揭露之一些實施例中，該半導體裝置之製造方法還包括形成複數個氣隙相鄰於該第二位元線之側壁及該第二虛設位元線之側壁。
在本揭露之一些實施例中，該半導體裝置之製造方法還包括形成複數個電容結構於該中央陣列區域中。
由於本揭露之半導體裝置的設計，該第一位元線和該第二位元線之間的距離將增加，因此，源自於相鄰之位元線間的寄生電容所誘發之電阻電容延遲效應將被減緩。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
在本揭露中，半導體裝置通常是指可以通過利用半導體特性來起作用的裝置。如電光裝置、發光顯示裝置、半導體電路和電子裝置都將包括在半導體裝置之類別中。更具體地，本揭露之實施例中之半導體裝置係為動態隨機存取記憶體。
在本揭露之說明書的描述中，上方對應於Z軸之箭頭方向，下方則對應Z軸之箭頭的相反方向。
圖1為示意圖，以剖面圖例示本揭露於一實施例中之半導體裝置。圖2為示意圖，以俯視圖例示本揭露於一實施例中之半導體裝置。
參照圖1和圖2，在所示的實施例中，該半導體裝置包括一基底101、一隔離層103、複數個字元線111、複數個摻雜區域119、複數個電容插塞125、一第一位元線插塞201、一第一位元線203、一第一位元線覆蓋層209、一第一位元線間隙壁211、一第一虛設位元線301、一第一虛設覆蓋層307、一第一虛設位元線間隙壁309、一第二位元線插塞401、一第二位元線403、一第二虛設位元線501、複數個氣隙601、複數個覆蓋用間隙壁603、複數個襯墊605、複數個電容結構701、一緩衝層801和複數個絕緣層。
參照圖1和圖2，在所示的實施例中，該基底101係由例如矽(silicon)、鍺(germanium)、矽鍺(silicon germanium)、矽碳(silicon carbon)、矽鍺碳(silicon germanium carbon)、鎵(gallium)、砷化鎵(gallium arsenic)、砷化銦(indium arsenic)、磷化銦(indium phosphorus)和所有其他IV-IV族、III-V族或II-VI族半導體材料等所形成。該基底101包括一中央陣列區域10、一邊緣陣列區域20和一外圍區域30。該邊緣陣列區域20圍繞該中央陣列區域10。該外圍區域105圍繞該邊緣陣列區域20。
參照圖1和圖1，在所示的實施例中，該隔離層103設置於該基底101之上部部分，該隔離層103由一絕緣材料所形成。該絕緣材料例如氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、氧化氮化矽(silicon nitride oxide)或摻雜氟的矽酸鹽(fluoride-doped silicate)。該隔離層103限定出一第一主動區域105、一第二主動區域107和一虛設區域109。該第一主動區域105和該第二主動區域107皆位於該中央陣列區域10，且彼此間相鄰。該虛設區域109位於該邊緣陣列區域20，且該虛設區域109和該第二主動區域107相鄰。或者，在所示的另一實施例中，該虛設區域109和該第二主動區域107彼此間隔開。
在本揭露中，氮氧化矽係指一包含矽、氮及氧之物質，其中氧的比例大於氮的比例。氧化氮化矽係指一包含矽、氮及氧之物質，其中氮的比例大於氧的比例。
參照圖1和圖2，在所示的實施例中，該複數個字元線111設置於該基底101的上部部分，且該複數個字元線111分別對應地位於該第一主動區域105和該第二主動區域107。更具體地，該複數個字元線111中之一第一相鄰對(first adjacent apir)係位於該第一主動區域105；該複數個字元線111中之一第二相鄰對係位於該第二主動區域107。該複數個字元線111包括複數個字元線絕緣層113、複數個字元線電極115和複數個字元線覆蓋層117。
參照圖1和圖2，在所示的實施例中，該複數個字元線絕緣層113內凹地設置於該基底101的上部部分，且該複數個字元線絕緣層113分別對應地位於該第一主動區域105和該第二主動區域107。該複數個字元線絕緣層113由一絕緣材料所形成，且該絕緣材料之介電常數約當4.0或大於4.0，(若未另外說明，本揭露之說明書中所提及的介電常數皆係相對於真空而言)。該絕緣材料係為氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、氧化鈦(titanium oxide)、氧化鑭(lanthanum oxide)、鈦酸鍶(strontium titanate)、鋁酸鑭(lanthanum aluminate,)、氧化釔(yttrium oxide)、三氧化鎵（III）(gallium (III) trioxide)、氧化鎵釓(gadolinium gallium oxide)、鈦酸鋯鉛(lead zirconium titanate)、鈦酸鍶鋇(barium strontium titanate)或其混合物。或者，在另一實施例中所示，該絕緣材料為氧化矽、氮化矽、氮氧化矽、氧化氮化矽或其類似物。該複數個字元線絕緣層113之厚度介於約0.5奈米與約10奈米之間。
參照圖1和圖2，在所示的實施例中，該複數個字元線電極115分別對應地設置於該複數個字元線絕緣層113上。該複數個字元線電極115由一導電材料所形成，該導電材料係為多晶矽(polysilicon)、矽鍺、金屬、金屬合金、金屬矽化物(metal silicide)、金屬氮化物(metal nitride)、金屬碳化物(metal carbide)或包括前述材料的組合之多層結構(multilayers)。當各字元線電極115係為多層結構時，層與層之間可設置擴散障壁層(圖中未示出)，擴散障壁層係為氮化鈦或氮化鉭。金屬係為鋁、銅、鎢或鈷。金屬矽化物係為鎳矽化物(nickel silicide)、鉑矽化物(platinum silicide)、鈦矽化物(titanium silicide)、鉬矽化物(molybdenum silicide)、鈷矽化物(cobalt silicide)、鉭矽化物(tantalum silicide)、鎢矽化物(tungsten silicide)或其類似物。該複數個字元線電極115之厚度介於約50奈米與約500奈米之間。
參照圖1和圖2，在所示的實施例中，該複數個字元線覆蓋層117分別對應地設置於該複數個字元線電極115之上。該複數個字元線覆蓋層117之頂面係和該基底101之頂面等高。該複數個字元線覆蓋層117由一絕緣材料所形成。該絕緣材料例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻雜氟的矽酸鹽或其類似物。
參照圖1和圖2，在所示的實施例中，該複數個摻雜區域119設置於該基底101中，且該複數個摻雜區域119分別對應地位於該第一主動區域105和該第二主動區域107。更具體地，該複數個摻雜區域119分別設置於該複數個字元線111與該隔離層103之間、於該複數個字元線111中之該第一相鄰對之間及於該複數個字元線111中之該第二相鄰對之間。該複數個摻雜區域119係以一摻質(dopant)摻雜，該摻質係為磷(phosphorus)、砷(arsenic)或銻(antimony)。設置於該複數個字元線111中之該第一相鄰對之間的摻雜區域119係視為一第一共同摻雜區域121。設置於該複數個字元線111中之該第二相鄰對之間的摻雜區域119係視為一第二共同摻雜區域123。
參照圖1和圖2，在所示的實施例中，該緩衝層801設置於該基底101上。該緩衝層801係由一堆疊層(stacked layer)或一單層(single layer)所形成，該堆疊層或該單層包括氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻雜氟的矽酸鹽或其類似物。
參照圖1和圖2，在所示的實施例中，該複數個絕緣層設置於該緩衝層801上。該複數個絕緣層係由氮化矽、氧化矽、氮氧化矽、可流動氧化物(flowable oxide)、東燃矽氮烷(tonen silazen)、未摻雜矽酸鹽玻璃(undoped silica glass)、硼矽酸鹽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glas)、電漿加強型四乙基正矽酸鹽(plasma enhanced tetra-ethyl orthosilicate)、氟矽酸鹽玻璃(fluoride silicate glass)、碳摻雜氧化矽(carbon doped silicon oxide)、乾凝膠(xerogel)、氣凝膠(aerogel)、無定形氟化碳(amorphous fluorinated carbon)、有機矽酸鹽玻璃(organo silicate glass)、聚對二甲苯 (parylene)、雙苯並環丁烯(bis-benzocyclobutenes)、聚醯亞胺(polyimide)、孔洞聚合材料(porous polymeric material)或其組合所形成，但並不以此為限。該複數個絕緣層係由多層堆疊而成，由下至上分別為一第一絕緣層803、一第二絕緣層805、一第三絕緣層807和一第四絕緣層809。
參照圖1和圖2，在所示的實施例中，該第一位元線插塞201位於該第一主動區域105中，且該第一位元線插塞201設置於該基底101和該緩衝層801中。更具體地，該第一位元線插塞201之下部部分埋設於該第一共同摻雜區域121之上部部分。該第一位元線插塞201之上部部分設置於該緩衝層801中。該第一位元線插塞201之頂面係和該緩衝層801之頂面等高。該第一位元線插塞201係由經摻雜多晶矽、金屬或金屬矽化物所形成。該第一位元線插塞201係和該第一共同摻雜區域121電連接。
參照圖1和圖2，在所示的實施例中，該第一位元線203設置於該第一絕緣層803中，且該第一位元線203設置於該第一位元線插塞201上。該第一位元線203包括一第一位元線底部導電層205和一第一位元線頂部導電層207。該第一位元線底部導電層205設置於該第一位元線插塞201上並和該第一位元線插塞201電連接。該第一位元線底部導電層205由經摻雜多晶矽所形成。該第一位元線頂部導電層207設置於該第一位元線底部導電層205上並和該第一位元線底部導電層205電連接。該第一位元線頂部導電層207由銅、鎳、鈷、鋁或鎢所形成。該第一位元線覆蓋層209設置於該第一位元線頂部導電層207上並位於該第一絕緣層803中。該第一位元線覆蓋層209由氧化矽或氮化矽所形成。
參照圖1和圖2，在所示的實施例中，該第一位元線間隙壁211設置於該第一絕緣層803、第一絕緣層803和該基底101中。更具體地，該第一位元線間隙壁211貼設於該第一位元線覆蓋層209之側壁、該第一位元線頂部導電層207之側壁及該第一位元線底部導電層205之側壁。意即，該第一位元線覆蓋層209之側壁、該第一位元線頂部導電層207之側壁和該第一位元線底部導電層205之側壁係與該第一絕緣層803彼此間係間隔開；以及該第一位元線插塞201之側壁與該緩衝層801彼此間係間隔開。該第一位元線間隙壁211之底部部分(bottom portion)埋設於該第一共同摻雜區域121之上部部分。該第一位元線間隙壁211設置於該複數個字元線111中之第一相鄰對的字元線絕緣層113及字元線覆蓋層117上。該第一位元線間隙壁211由氧化矽、氮化矽、氮氧化矽或氧化氮化矽所形成。或者，在所示的另一實施例中，該第一位元線間隙壁211之底部部分埋設於該第一共同摻雜區域121，且該第一位元線間隙壁211和該該複數個字元線111中之第一相鄰對彼此間係間隔開。
參照圖1和圖2，在所示的實施例中，該第一虛設位元線301位於該虛設區域109，且設置於該第一絕緣層803中。換言之，該第一虛設位元線301位於該邊緣陣列區域20。該第一虛設位元線301設置於該緩衝層801上。更具體地，該第一虛設位元線301包括一第一虛設底部導電層303和一第一虛設頂部導電層305。該第一虛設底部導電層303設置於該緩衝層801上。該第一虛設底部導電層303和該第一位元線底部導電層205由相同材料所形成，但並不以此為限。該第一虛設頂部導電層305設置於該第一虛設底部導電層303上並和該第一虛設底部導電層303電連接。該第一虛設頂部導電層305和該第一位元線頂部導電層207由相同材料所形成，但並不以此為限。
參照圖1和圖2，在所示的實施例中，該第一虛設覆蓋層307設置於該第一虛設頂部導電層305上，且位於該第一絕緣層803中。該第一虛設覆蓋層307和該第一位元線覆蓋層209由相同材料所形成，但並不以此為限。該第一虛設位元線間隙壁309設置於該第一絕緣層803中，且該第一虛設位元線間隙壁309貼設於該第一虛設覆蓋層307之側壁、該第一虛設頂部導電層305之側壁及該第一虛設底部導電層303之側壁。該第一虛設位元線間隙壁309之底部直接和該緩衝層801之頂面相接觸。該第一虛設位元線間隙壁309之底部的垂直高度位置(vertical level)係高於該第一位元線間隙壁211之底部的垂直高度位置。換言之，該第一虛設位元線間隙壁309之底部係高出於且偏移自該第一位元線間隙壁211之底部。
參照圖1和圖2，在所示的實施例中，該第二位元線插塞401位於該第二主動區域107中，且第二位元線插塞401設置於該緩衝層801和該第一絕緣層803中。更具體地，該第二位元線插塞401設置於該第二共同摻雜區域123上，且與該第二共同摻雜區域123電連接。該第二位元線插塞401之底部的寬度小於該第二位元線插塞401之頂面的寬度。換言之，該第二位元線插塞401之剖面由頂面至底部逐漸變窄。該第二位元線插塞401由一導電材料所形成，該導電材料係為經摻雜多晶矽、金屬、金屬氮化物或金屬矽化物。
參照圖1和圖2，在所示的實施例中，該第二位元線403設置於該第二絕緣層805中，且該第二位元線403設置於該第二位元線插塞401上。該第二位元線403之垂直高度位置係高於該第一位元線203之垂直高度位置。更具體地，該第二位元線403之垂直高度位置係高於該第一位元線頂部導電層207之垂直高度位置。換言之，該第二位元線403係高出於且偏移自該第一位元線203，或者，更具體地，該第二位元線403係高出於且偏移自該第一位元線頂部導電層207。設置於不同垂直高度位置之第二位元線403與第一位元線203使得兩者間之距離相較於當兩者設置於同一垂直高度位置時兩者間之距離來得更長。此外，該第二位元線403係非對稱地設置於該第二位元線插塞401上。舉例而言，僅該第二位元線403之左半部設置於該第二位元線插塞401上。將該第二位元線403非對稱地設置於該第二位元線插塞401將使得該第二位元線403更遠離設置於其左側之半導體元件(例如該第二虛設位元線501)，因此，位於該第二位元線403左側之半導體元件對該第二位元線403的影響將會降低。該第二位元線403由如鎢、鋁、銅、鎳或鈷等之導電材料所形成。該第二位元線403和於該第二位元線插塞401電連接。
參照圖1和圖2，在所示的實施例中，該第二虛設位元線501位於該虛設區域109，且設置於該第二絕緣層805中。該第二虛設位元線501設置於該第一虛設位元線301的正上方。該第二虛設位元線501之垂直高度位置和該第二位元線403之垂直高度位置相同。該第二虛設位元線501和該第二位元線403係由相同材料所形成，但並不以此為限。
參照圖1和圖2，在所示的實施例中，該複數個覆蓋用間隙壁603分別對應地相鄰於該第二位元線403之側壁及該第二虛設位元線501之側壁。該複數個覆蓋用間隙壁603由氧化矽、氮化矽、氮氧化矽或氧化氮化矽所形成。
參照圖1和圖2，在所示的實施例中，該複數個氣隙601分別對應地相鄰於該第二位元線403之側壁及該第二虛設位元線501之側壁。更具體地，該複數個氣隙601分別對應地相鄰於該複數個覆蓋用間隙壁603之側壁。該複數個氣隙601係由該複數個覆蓋用間隙壁603、該第三絕緣層807、該第二絕緣層805和該第一絕緣層803所圍繞出來的空間。由於該複數個氣隙601中係充滿空氣(air)，因此該複數個氣隙601之介電常數將顯著地低於一般僅由氧化矽所形成之絕緣層，因此，該複數個氣隙601能夠顯著地降低該第二位元線403和該第二虛設位元線501間之寄生電容(parasitic capacitance)。意即，該複數個氣隙601能夠顯著地緩和該第二位元線403和該第二虛設位元線501間電流訊號之干擾。
參照圖1和圖2，在所示的實施例中，該複數個襯墊605貼設於該第二位元線403之側壁、該第二位元線403之底部、該第二虛設位元線501之側壁及該第二虛設位元線501之底部。換言之，該複數個襯墊605係分別對應地設置於該第二位元線403和該複數個覆蓋用間隙壁603之間、該第二虛設位元線501和該複數個覆蓋用間隙壁603之間、該第二位元線403和該第二位元線插塞401之間、該第二位元線403和該第一絕緣層803之間、該第二虛設位元線501和該第一絕緣層803之間。該複數個襯墊605由鈦、氮化鈦(titanium nitride)、鈦矽氮化物(titanium silicon nitride)、鉭(tantalum)、氮化鉭(tantalum nitride)、氮化鉭矽(tantalum silicon nitride)或其組合所形成。該複數個襯墊605將分別對應地提升前述元件間之黏合(adhesion)。
參照圖1和圖2，在所示的實施例中，該複數個電容插塞125位於該第一主動區域105和該第二主動區域107中。該複數個電容插塞125穿設該第三絕緣層807、該第二絕緣層805、該第一絕緣層803及該緩衝層801。該複數個電容插塞125分別對應地和除了該第一共同摻雜區域121及該第二共同摻雜區域123以外之陣列摻雜區域109電連接。該複數個電容插塞125由經摻雜多晶矽、鈦、氮化鈦、鉭、氮化鉭、鎢、銅、鋁或鋁合金所形成。
參照圖1和圖2，在所示的實施例中，該複數個電容結構701位於該第一主動區域105和該第二主動區域107中。該複數個電容結構701設置於該第四絕緣層809中，且該複數個電容結構701分別對應地設置於該複數個電容插塞125上。該複數個電容結構701和該複數個電容插塞125電連接。該複數個電容結構701包括複數個電容底部電極703、一電容絕緣層705和一電容頂部電極707。
參照圖1和圖2，在所示的實施例中，該複數個電容底部電極703位於該第一主動區域105和該第二主動區域107中，該複數個電容底部電極703內凹地設置於該第四絕緣層809中。該複數個電容底部電極703之底部分別對應地和該複數個電容插塞125之頂面相接觸。該複數個電容底部電極703由經摻雜多晶矽、金屬或金屬矽化物所形成。該電容絕緣層705設置於該複數個電容底部電極703上並覆蓋該第四絕緣層809之頂面。該電容絕緣層705係為一包括絕緣材料之單層所形成，且該絕緣材料之介電常數約當4.0或大於4.0。該電容絕緣層705之厚度介於約1埃(angstrom)和約100埃之間。或者，在另一實施例中所示，該電容絕緣層705係由一堆疊層所形成，該堆疊層係由氧化矽、氮化矽和氧化矽所構成。該電容頂部電極707設置於該電容絕緣層705上。該電容頂部電極707由經摻雜多晶矽或金屬所形成。
圖3和圖4為示意圖，以剖面圖例示本揭露於一些實施例中之半導體裝置。
參照圖3，在所示的另一實施例中，該複數個字元線111、該複數個電容插塞125及該複數個電容結構701亦位於該虛設區域109。換言之，該複數個字元線111、該複數個電容插塞125及該複數個電容結構701亦位於該邊緣陣列區域20。該第二虛設位元線501未和該複數個字元線111、該複數個電容插塞125或該複數個電容結構701電連接。
參照圖4，該第二位元線403係對稱地設置於該第二位元線插塞401上。該複數個覆蓋用間隙壁603係相鄰於該第二位元線插塞401之側壁。該複數個襯墊605係設置於該第二位元線插塞401與相鄰於該第二位元線插塞401之側壁的覆蓋用間隙壁603之間。複數個犧牲用間隙壁607係相鄰於和該第二位元線插塞401之側壁相鄰之覆蓋用間隙壁603。換言之，該複數個犧牲用間隙壁607係設置於該第一絕緣層803與和該第二位元線插塞401之側壁相鄰之覆蓋用間隙壁603之間。該複數個犧牲用間隙壁607由經摻雜氧化物(doped oxide)所形成，該經摻雜的氧化物為硼矽酸鹽玻璃、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、碳摻雜氧化矽或其類似物。或者，在另一實施例中所示，該複數個犧牲用間隙壁607由熱分解聚合物(thermal decomposable polymer)或熱降解聚合物所形成(thermal degradable polymer)。當熱分解聚合物或熱降解聚合物曝露於一高於其分解溫度(decomposition temperature)或降解溫度(degradation temperature)之溫度時，熱分解聚合物或熱降解聚合物將分解或降解成氣態。
圖5為示意圖，以流程圖例示本揭露於一實施例中之半導體裝置的製造方法40。圖6至圖28為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之流程。
參照圖2、圖5和圖6，於步驟S11，在所示的實施例中，提供一基底101。該基底101包括一中央陣列區域10、一邊緣陣列區域20和一外圍區域30。該邊緣陣列區域20圍繞該中央陣列區域10。該外圍區域105圍繞該邊緣陣列區域20。該隔離層103形成於該基底101中，並限定出一第一主動區域105、一第二主動區域107和一虛設區域109。該第一主動區域105和該第二主動區域107皆位於該中央陣列區域10，且彼此間相鄰。該虛設區域109位於該邊緣陣列區域20，且該虛設區域109和該第二主動區域107相鄰。
參照圖5和圖6，該複數個字元線111形成於該基底101中，且該複數個字元線111位於該第一主動區域105和該第二主動區域107。複數個字元線絕緣層113內凹地形成於該基底101中。複數個字元線電極115分別對應地形成於該複數個字元線絕緣層113上。複數個字元線覆蓋層117分別對應地形成於該複數個字元線電極115上。該複數個字元線絕緣層113、該複數個字元線電極115和該複數個字元線覆蓋層117共同構成該複數個字元線111。更具體地，該複數個字元線111中之一第一相鄰對係位於該第一主動區域105；該複數個字元線111中之一第二相鄰對係位於該第二主動區域107。
參照圖5和圖6，複數個摻雜區域119係經一植入製程以一摻質摻雜而形成於該基底101中，該複數個摻雜區域119位於該第一主動區域105和該第二主動區域107，該摻質係為磷、砷或銻。更具體地，該複數個摻雜區域119形成於該複數個字元線111與該隔離層103之間、於該複數個字元線111中之第一相鄰對之間及於該複數個字元線111中之第二相鄰對之間。形成於該複數個字元線111中之第一相鄰對之間的摻雜區域119係視為一第一共同摻雜區域121。形成於該複數個字元線111中之第二相鄰對之間的摻雜區域119係視為一第二共同摻雜區域123。
參照圖5和圖7至圖9，於步驟S13，在所示的實施例中，形成一第一位元線插塞201於該基底101之中央陣列區域10。參照圖7，經由一沉積製程形成一緩衝層801於該基底101之上。參照圖8，執行一微影製程於該第一主動區域105內之緩衝層801上以定義將形成該第一位元線插塞201的位置。於該微影製程後，執行一蝕刻製程以形成一第一位元線插塞開口213，該第一位元線插塞開口213係穿透該緩衝層801和該基底101之上部部分，該蝕刻製程係為非等向性乾式蝕刻。
參照圖9，經一沉積製程將一導電材料沉積入該第一位元線插塞開口213，該導電材料係為經摻雜多晶矽、金属或金屬矽化物。於該沉積製程後，執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面，且同時形成該第一位元線插塞201。需要注意的是，該第一位元線插塞201於此階段係完全填滿該第一位元線插塞開口213。
參照圖5和圖10至12，於步驟S15，在所示的實施例中，形成一第一位元線203和一第一位元線覆蓋層209於該第一位元線插塞201之上方；同時地，形成一第一虛設位元線301和一第一虛設覆蓋層307於該邊緣陣列區域20。參照圖10，藉由一系列的沉積製程以依序地沉積一底部導電層215、一頂部導電層217、一覆蓋層219和一遮罩層221於該緩衝層801上。該底部導電層215由經摻雜多晶矽所形成。該頂部導電層217由銅、鎳、鈷、鋁或鎢所形成。該覆蓋層219由氧化矽或氮化矽所形成。該遮罩層221係為一光阻劑層。執行一微影製程將該遮罩層221圖形化以分別定義將形成該第一位元線203的位置於該第一主動區域105及將形成該第一虛設位元線301的位置於該虛設區域109。
參照圖11，於該微影製程後，執行一第一蝕刻製程以將該覆蓋層219蝕刻形成該第一位元線覆蓋層209和該第一虛設覆蓋層307，該第一蝕刻製程係為非等向性乾式蝕刻，且係以該遮罩層221為遮罩。參照圖12，執行一第二蝕刻製程，該蝕刻製程係為非等向性乾式蝕刻且以該第一位元線覆蓋層209和該第一虛設覆蓋層307為遮罩。在蝕刻製程過程中，多數的頂部導電層217和多數的底部導電層215將被移除，僅位於該第一位元線覆蓋層209之下和該第一虛設覆蓋層307之下的部分頂部導電層217和底部導電層215能保留，而保留之頂部導電層217將分別形成該第一位元線頂部導電層207和該第一虛設頂部導電層305。而保留之底部導電層215將分別形成該第一位元線底部導電層205和該第一虛設底部導電層303。該第一位元線底部導電層205和該第一位元線頂部導電層207共同構成該第一位元線203。該第一虛設底部導電層303和該第一虛設頂部導電層305共同構成該第一虛設位元線301。此外，部分曝露之第一位元線插塞201將於第二蝕刻製程中被移除，換言之，該第一位元線插塞201之寬度於第二蝕刻製程後將會減少。因此，該第一位元線203係和該第一位元線插塞開口213之側壁彼此間將隔開。
參照圖5和圖13，於步驟S17，在所示的實施例中，形成第一位元線間隙壁211於該中央陣列區域10且形成第一虛設位元線間隙壁309於該邊緣陣列區域20。一間隙壁層(spacer layer)經一沉積製程沉積於該緩衝層801之上方以覆蓋該第一虛設覆蓋層307、該第一虛設位元線301、該第一位元線覆蓋層209和該第一位元線203，並填滿該第一位元線插塞開口213。在該沉積製程後，執行一蝕刻製程直至該第一位元線覆蓋層209及該第一虛設覆蓋層307之頂面暴露出來，與此同時，該第一位元線間隙壁211和該第一虛設位元線間隙壁309將同時形成，該蝕刻製程係為非等向性乾式蝕刻。
參照圖5和圖14至圖22，於步驟S19，在所示的實施例中，形成一高出且偏移自該第一位元線203之第二位元線403及形成一第二虛設位元線501於該邊緣陣列區域20。參照圖14，形成一第一絕緣層803於該緩衝層801上，且該第一絕緣層803係覆蓋該第一虛設覆蓋層307、該第一虛設位元線間隙壁309、該第一位元線間隙壁211和該第一位元線覆蓋層209。執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面。
參照圖15，形成一第二位元線插塞401穿過該第一絕緣層803和該緩衝層801，該第二位元線插塞401係位於該第二主動區域107。執行一微影製程以定義將形成該第二位元線插塞401的位置。於該微影製程後，執行一蝕刻製程以形成一第二位元線插塞開口，該第二位元線插塞開口係穿透該第一絕緣層803和該緩衝層801，該蝕刻製程係為非等向性乾式蝕刻。該第二共同摻雜區域123之頂面將經由該第二位元線插塞開口而暴露。經一金屬化製程將一導電材料沉積入該第二位元線插塞開口，該導電材料係為經摻雜多晶矽、金属或金屬矽化物。於該金屬化製程後，執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面，且同時形成該第二位元線插塞401。
參照圖16，藉由一沉積製程形成一第二絕緣層805於該第一絕緣層803上。執行一微影製程，其透過圖形化該第二絕緣層805以定義將形成該第二位元線403的位置和將形成該第二虛設位元線501的位置。於該微影製程後，執行一蝕刻製程以形成複數個第二位元線溝渠405於該第二絕緣層805中，該複數個第二位元線溝渠405係位於該第二主動區域107和該虛設區域109，該蝕刻製程係為非等向性乾式蝕刻。位於該第二主動區域107之第二位元線溝渠405使得該第二位元線插塞401的頂面暴露。位於該虛設區域109之第二位元線溝渠405係位於該第一虛設覆蓋層307的正上方。
參照圖17，經一沉積製程形成一犧牲用間隙壁層609(sacrificial spacer layer)於該複數個第二位元線溝渠405中並覆蓋該第二絕緣層805之頂面。參照圖18，執行一蝕刻製程以移除形成於該第二絕緣層805之頂面與該複數個第二位元線溝渠405之底部的犧牲用間隙壁層609，與此同時，該複數個犧牲用間隙壁607將形成並係貼附該複數個第二位元線溝渠405之側壁，該蝕刻製程係為非等向性乾式蝕刻。
參照圖19，經一沉積製程形成一覆蓋用間隙壁層611(covering layer)以覆蓋該第二絕緣層805之頂面、該複數個犧牲用間隙壁607之側壁及該複數個第二位元線溝渠405之底部。參照圖20，執行一蝕刻製程以移除形成於該第二絕緣層805之頂面與該複數個第二位元線溝渠405之底部的覆蓋用間隙壁層611，與此同時，該複數個覆蓋用間隙壁603將形成並係貼附該複數個犧牲用間隙壁607之側壁，該蝕刻製程係為非等向性乾式蝕刻。該複數個犧牲用間隙壁607由一相對於該第二絕緣層805與該複數個覆蓋用間隙壁603具有蝕刻選擇性(etching selectivity)之材料所形成。更具體地，在所示的實施例中，該複數個犧牲用間隙壁607由經摻雜氧化物所形成，該經摻雜的氧化物為硼矽酸鹽玻璃、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、碳摻雜氧化矽或其類似物。該複數個覆蓋用間隙壁603和該第二絕緣層805由氮化矽或無摻雜氧化物(undoped oxide)所形成。或者，在另一實施例中所示，該複數個犧牲用間隙壁607由熱分解聚合物或熱降解聚合物所形成。
參照圖21，經一沉積製程形成一襯墊層613(liner layer)以覆蓋該第二絕緣層805之頂面、該複數個覆蓋用間隙壁603之側壁及該複數個第二位元線溝渠405之底部。該襯墊層613由鈦、氮化鈦、鈦矽氮化物、鉭、氮化鉭、氮化鉭矽或其組合所形成。參照圖22，藉由一金屬化製程將一導電材料填入該複數個第二位元線溝渠405，該導電材料係為經摻雜多晶矽、金属、金屬氮化物或金屬矽化物。於該金屬化製程後，執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面，且同時形成該第二位元線403和該第二虛設位元線501。
參照圖5、圖23和圖24，於步驟S21，在所示的實施例中，形成複數個氣隙601相鄰於該第二位元線403之側壁及該第二虛設位元線501之側壁。參照圖23，執行一平坦化製程，例如化學機械研磨，以減少該第二絕緣層805之厚度，並移除部分之襯墊層613、部分之覆蓋用間隙壁603及部分之犧牲用間隙壁607。於該平坦化製程後，該襯墊層613係形成複數個襯墊605，該複數個襯墊605係相鄰於該第二位元線403之側壁及底部與該第二虛設位元線501之側壁及底部。於該平坦化製程後，該複數個犧牲用間隙壁607之頂面將暴露。
參照圖24，該複數個犧牲用間隙壁607將被移除並藉此形成該複數個氣隙601。更具體地，在所示的實施例中，引入氟化氫蒸氣(vapor hydrogen fluoride)用以蝕刻該複數個犧牲用間隙壁607，氟化氫蒸氣對於由經摻雜氧化物所形成之複數個犧牲用間隙壁607具有較高的蝕刻速率(etching rate)，因此，該複數個犧牲用間隙壁607將被移除，而由氮化矽所形成之覆蓋用間隙壁603將會保留。該複數個覆蓋用間隙壁603係用於避免該第二虛設位元線501於後續製程步驟(如熱處理)中流入該複數個氣隙601。或者，在另一實施例中所示，當該複數個犧牲用間隙壁607由熱分解聚合物或熱降解聚合物所形成時，執行一加熱製程以移除該複數個犧牲用間隙壁607。該加熱製程的溫度介於約300攝氏度至約450攝氏度。較佳地，該加熱製程的溫度介於約350攝氏度至約420攝氏度。
參照圖1、圖5和圖25至圖28，於步驟S23，在所示的實施例中，形成複數個電容結構701於該中央陣列區域10。參照圖25，藉由一沉積製程形成一第三絕緣層807於該第二絕緣層805上。需要注意的是，形成該第三絕緣層807後，該複數個氣隙601並未被填滿。執行一微影製程以定義將形成該複數個電容插塞125的位置。於該微影製程後，執行一蝕刻製程以形成複數個電容插塞開口，該複數個電容插塞開口係穿透該第三絕緣層807、該第二絕緣層805、該第一絕緣層803和該緩衝層801，該蝕刻製程係為非等向性乾式蝕刻。一些摻雜區域119經由該複數個電容插塞開口而暴露。沉積一導電材料於該複數個電容插塞開口，該導電材料係為經摻雜多晶矽、鈦、氮化鈦、鉭、氮化鉭、鎢、銅、鋁或鋁合金。執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面，且同時形成該複數個電容插塞125，該複數個電容插塞125係位於該第一主動區域105和該第二主動區域107。
參照圖26，藉由一沉積製程形成一第四絕緣層809於該第三絕緣層807上。執行一微影製程以定義將形成該複數個電容結構701的位置。於該微影製程後，執行一蝕刻製程以形成複數個電容結構溝渠709於該第四絕緣層809中，該蝕刻製程係為非等向性乾式蝕刻。該複數個電容插塞125之頂面係經由該複數個電容結構溝渠709而暴露。
參照圖27，複數個電容底部電極703係形成於該複數個電容結構溝渠709中。參照圖28，一電容絕緣層705係形成於該複數個電容底部電極703上且位於該複數個電容結構溝渠709中。參照回圖1，一電容頂部電極707係形成於該電容絕緣層705上且填滿該複數個電容結構溝渠709中。該複數個電容底部電極703、該電容絕緣層705和該電容頂部電極707共同構成位於該中央陣列區域10之該複數個電容結構701。
圖29至圖41為示意圖，以剖面圖例示本揭露於另一實施例中半導體裝置的製造方法之部分流程。
參照圖29，形成一第一絕緣層803於該緩衝層801上。該第二絕緣層805係形成於該第一絕緣層803上。執行一第一微影製程於該第二絕緣層805上以定義將形成該第二位元線403的位置和將形成該第二虛設位元線501的位置。於該第一微影製程後，執行一第一蝕刻製程以形成複數個第二位元線溝渠405於該第二絕緣層805，該蝕刻製程係為非等向性乾式蝕刻。參照圖30，執行一第二微影製程於該第一絕緣層803上以定義將形成該第二位元線插塞401的位置。於該第二微影製程後，執行一第二蝕刻製程以形成一第二位元線插塞開口407，該第二位元線插塞開口407係穿透該第一絕緣層803和該緩衝層801，該蝕刻製程係為非等向性乾式蝕刻。
參照圖31，該犧牲用間隙壁層609係形成於該第一絕緣層803之頂面且形成於該複數個第二位元線溝渠405和該第二位元線插塞開口407中。參照圖32，執行一蝕刻製程以移除形成於該第二絕緣層805之頂面、該複數個第二位元線溝渠405之底部與該第二位元線插塞開口407之底部的犧牲用間隙壁層609，與此同時，該複數個犧牲用間隙壁607將形成並係貼附於該複數個第二位元線溝渠405之側壁及該第二位元線插塞開口407之側壁，該蝕刻製程係為非等向性乾式蝕刻。需要注意的是，對照圖18，該複數個犧牲用間隙壁607亦位於即將形成該第二位元線插塞401之第二位元線插塞開口407中。
參照圖33，經一沉積製程形成一覆蓋用間隙壁層611以覆蓋該第二絕緣層805之頂面、該複數個犧牲用間隙壁607之側壁、該複數個第二位元線溝渠405之底部及該第二位元線插塞開口407之底部。參照圖34，執行一蝕刻製程以移除形成於該第二絕緣層805之頂面、該複數個第二位元線溝渠405之底部與該第二位元線插塞開口407之底部的覆蓋用間隙壁層611，與此同時，該複數個覆蓋用間隙壁603將形成並係貼附該複數個犧牲用間隙壁607之側壁，該蝕刻製程係為非等向性乾式蝕刻。
參照圖35，經一沉積製程形成一襯墊層613以覆蓋該第二絕緣層805之頂面、該複數個第二位元線溝渠405之底部、該第二位元線插塞開口407之底部及該複數個覆蓋用間隙壁603之側壁。需要注意的是，對照圖21，該襯墊層613亦形成於第二位元線插塞開口407中，並係形成於該複數個覆蓋用間隙壁603上。參照圖36，藉由一金屬化製程將一導電材料沉積入該複數個第二位元線溝渠405和該第二位元線插塞開口407，該導電材料係為經摻雜多晶矽、金属、金屬氮化物或金屬矽化物。於該金屬化製程後，執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面，且同時形成該第二位元線插塞401、該第二位元線403和該第二虛設位元線501。參照圖4和圖37至圖41，形成該複數個氣隙601、該複數個電容插塞125、該複數個電容結構701的流程類似於圖。24至圖28。
本揭露之一實施例提供一半導體裝置，其源自於相鄰之位元線間的寄生電容所誘發之電阻電容延遲效應(resistive-capacitive delay)將被減緩。該半導體裝置包括一基底、一第一位元線、一第二位元線、一第一虛設位元線及一第二虛設位元線。該基底包括一中央陣列區域和一邊緣陣列區域，該邊緣陣列區域圍繞該中央陣列區域。該第一位元線設置於該中央陣列區域的上方。該第二位元線設置於該中央陣列區域的上方，且該第二位元線係高出並偏移自該第一位元線。該第一虛設位元線設置於該邊緣陣列區域的上方。該第二虛設位元線設置於該第一虛設位元線的正上方。
本揭露之一實施例提供一半導體裝置的製造方法，所製造之半導體裝置源自於相鄰之位元線間的寄生電容所誘發之電阻電容延遲效應將被減緩。該半導體裝置的製造方法包括提供一基底、同時地形成一第一位元線和一第一虛設位元線及同時地形成一第二位元線和一第二虛設位元線。該基底包括一中央陣列區域和一邊緣陣列區域，該邊緣陣列區域圍繞該中央陣列區域。該第一位元線位於該中央陣列區域的上方，該第一虛設位元線位於該邊緣陣列區域的上方。該第二位元線位於該中央陣列區域的上方，該第二虛設位元線位於該邊緣陣列區域的上方。該第二位元線係高出並偏移自該第一位元線，而該第二虛設位元線係設置於該第一虛設位元線的正上方。
由於本揭露之半導體裝置的設計，該第一位元線和該第二位元線之間的距離將增加，因此，源自於相鄰之位元線間的寄生電容所誘發之電阻電容延遲效應將被減緩。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:中央陣列區域 20:邊緣陣列區域 30:外圍區域 40:方法 101:基底 103:隔離層 105:第一主動區域 107:第二主動區域 109:虛設區域 111:字元線 113:字元線絕緣層 115:字元線電極 117:字元線覆蓋層 119:摻雜區域 121:第一共同摻雜區域 123:第二共同摻雜區域 125:電容插塞 201:第一位元線插塞 203:第一位元線 205:第一位元線底部導電層 207:第一位元線頂部導電層 209:第一位元線覆蓋層 211:第一位元線間隙壁 213:第一位元線插塞開口 215:底部導電層 217:頂部導電層 219:覆蓋層 221:遮罩層 301:第一虛設位元線 303:第一虛設底部導電層 305:第一虛設頂部導電層 307:第一虛設覆蓋層 309:第一虛設位元線間隙壁 401:第二位元線插塞 403:第二位元線 405:第二位元線溝渠 407:第二位元線插塞開口 501:第二虛設位元線 601:氣隙 603:覆蓋用間隙壁 605:襯墊 607:犧牲用間隙壁 609:犧牲用間隙壁層 611:覆蓋用間隙壁層 613:襯墊層 701:電容結構 703:電容底部電極 705:電容絕緣層 707:電容頂部電極 709:電容結構溝渠 801:緩衝層 803:第一絕緣層 805:第二絕緣層 807:第三絕緣層 809:第四絕緣層
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為示意圖，以剖面圖例示本揭露於一實施例中之半導體裝置。 圖2為示意圖，以俯視圖例示本揭露於一實施例中之半導體裝置。 圖3和圖4為示意圖，以剖面圖例示本揭露於一些實施例中之半導體裝置。 圖5為示意圖，以流程圖例示本揭露於一實施例中之半導體裝置的製造方法。 圖6至圖28為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之流程。 圖29至圖41為示意圖，以剖面圖例示本揭露於另一實施例中半導體裝置的製造方法之部分流程。
10:中央陣列區域 20:邊緣陣列區域 30:外圍區域 40:方法 101:基底 103:隔離層 105:第一主動區域 107:第二主動區域 109:虛設區域 111:字元線 113:字元線絕緣層 115:字元線電極 117:字元線覆蓋層 119:摻雜區域 121:第一共同摻雜區域 123:第二共同摻雜區域 125:電容插塞 201:第一位元線插塞 203:第一位元線 205:第一位元線底部導電層 207:第一位元線頂部導電層 209:第一位元線覆蓋層 211:第一位元線間隙壁 213:第一位元線插塞開口 215:底部導電層 217:頂部導電層 219:覆蓋層 221:遮罩層 301:第一虛設位元線 303:第一虛設底部導電層 305:第一虛設頂部導電層 307:第一虛設覆蓋層 309:第一虛設位元線間隙壁 401:第二位元線插塞 403:第二位元線 405:第二位元線溝渠 407:第二位元線插塞開口 501:第二虛設位元線 601:氣隙 603:覆蓋用間隙壁 605:襯墊 607:犧牲用間隙壁 609:犧牲用間隙壁層 611:覆蓋用間隙壁層 613:襯墊層 701:電容結構 703:電容底部電極 705:電容絕緣層 707:電容頂部電極 709:電容結構溝渠 801:緩衝層 803:第一絕緣層 805:第二絕緣層 807:第三絕緣層 809:第四絕緣層

Claims (18)

  1. 一種半導體裝置，包括：一基底，其包括一中央陣列區域和一邊緣陣列區域，該邊緣陣列區域圍繞該中央陣列區域；一第一位元線，設置於該中央陣列區域的上方；一第一位元線插塞，設置於該第一位元線下，其中該第一位元線插塞之下部部分埋設於該基底中；一第二位元線，設置於該中央陣列區域的上方，且該第二位元線係高出並偏移自該第一位元線；一第二位元線插塞，設置於該中央陣列區域的上方，其中該第二位元線非對稱地設置於該第二位元線插塞上；一第一虛設位元線，設置於該邊緣陣列區域的上方；及一第二虛設位元線，設置於該第一虛設位元線的正上方。
  2. 如請求項1所述之半導體裝置，其中該第一位元線包括一第一位元線底部導電層和一第一位元線頂部導電層，該第一位元線底部導電層設置於該中央陣列區域的上方，該第一位元線頂部導電層設置於該第一位元線底部導電層上。
  3. 如請求項1所述之半導體裝置，還包括一第一位元線覆蓋層設置於該第一位元線的上方，其中該第一位元線覆蓋層由氧化矽、氮化矽、氮氧化矽、氧化氮化矽或摻雜氟的矽酸鹽所形成。
  4. 如請求項3所述之半導體裝置，還包括複數個第一位元線間隙壁貼設於該第一位元線之側壁，其中該複數個第一位元線間隙壁由氧化矽、氮化矽、氮氧化矽或氧化氮化矽所形成。
  5. 如請求項4所述之半導體裝置，還包括複數個字元線設置於該中央陣列區域。
  6. 如請求項4所述之半導體裝置，還包括複數個氣隙相鄰於該第二位元線之側壁及該第二虛設位元線之側壁。
  7. 如請求項6所述之半導體裝置，還包括複數個覆蓋用間隙壁相鄰於該第二位元線之側壁及該第二虛設位元線之側壁，其中該複數個覆蓋用間隙壁由氧化矽、氮化矽、氮氧化矽或氧化氮化矽所形成。
  8. 如請求項7所述之半導體裝置，還包括複數個襯墊設置於該第二位元線之側壁與該複數個覆蓋用間隙壁之間以及該第二虛設位元線之側壁與該複數個覆蓋用間隙壁之間。
  9. 如請求項8所述之半導體裝置，還包括複數個電容結構設置於該中央陣列區域和該邊緣陣列區域的上方。
  10. 如請求項9所述之半導體裝置，還包括複數個電容插塞設置於該複數 個電容結構與該基底之間。
  11. 如請求項6所述之半導體裝置，還包括一第二位元線插塞設置於該第二位元線下以及複數個犧牲用間隙壁相鄰於該第二位元線插塞之側壁，其中該複數個犧牲用間隙壁由經摻雜氧化物所形成。
  12. 如請求項11所述之半導體裝置，還包括複數個覆蓋用間隙壁相鄰於該第二位元線之側壁、該第二虛設位元線之側壁及該第二位元線插塞之側壁。
  13. 如請求項12所述之半導體裝置，還包括複數個襯墊設置於該第二位元線之側壁與該複數個覆蓋用間隙壁之間、該第二虛設位元線之側壁與該複數個覆蓋用間隙壁之間以及該第二位元線插塞之側壁與該複數個覆蓋用間隙壁之間。
  14. 如請求項5所述之半導體裝置，其中該複數個字元線包含複數個字元線絕緣層內凹地設置於該中央陣列區域、複數個字元線電極設置於該複數個字元線絕緣層上以及複數個字元線覆蓋層設置於該複數個字元線電極上。
  15. 如請求項9所述之半導體裝置，其中該複數個電容結構包括複數個電容底部電極內凹地設置於該基底的上方、一電容絕緣層設置於該複數個電容底部電極上和一電容頂部電極設置於該電容絕緣層上。
  16. 一種半導體裝置之製造方法，包括：提供一基底，該基底包括一中央陣列區域和一邊緣陣列區域，該邊緣陣列區域圍繞該中央陣列區域；形成一第一位元線插塞，其中該第一位元線插塞之下部部分埋設於該基底中；同時地形成一第一位元線和一第一虛設位元線，該第一位元線位於該中央陣列區域的上方，該第一虛設位元線位於該邊緣陣列區域的上方，及，其中該第一位元線插塞設置於該第一位元線下方；形成一第二位元線插塞，設置於該中央陣列區域的上方；及同時地形成一第二位元線和一第二虛設位元線，該第二位元線位於該中央陣列區域的上方，該第二虛設位元線位於該邊緣陣列區域的上方，及，其中該第二位元線非對稱地設置於該第二位元線插塞上；其中該第二位元線係高出並偏移自該第一位元線，而該第二虛設位元線係位於該第一虛設位元線的正上方。
  17. 如請求項16所述的半導體裝置之製造方法，還包括形成複數個氣隙相鄰於該第二位元線之側壁及該第二虛設位元線之側壁。
  18. 如請求項17所述的半導體裝置之製造方法，還包括形成複數個電容結構於該中央陣列區域中。
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