JP5916524B2 - 半導体装置 - Google Patents
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Description
本願の実施の形態1によるMRAMのメモリアレイMAは、図1に示すように、複数のメモリセルMC、複数のワード線WL、複数のディジット線DL、および複数のビット線BLを含む。複数のメモリセルMCは、複数行複数列(たとえば256行256列)に配置されている。複数のワード線WLは、それぞれ複数行に対応して設けられる。複数のディジット線DLは、それぞれ複数行に対応して設けられる。複数のビット線BLは、それぞれ複数列に対応して設けられる。
以下、実施の形態1の種々の変更例について説明する。図14(a)(b)は、実施の形態1の変更例を示す平面図であって、それぞれ図12(a)(b)と対比される図である。図15(a)は図14(a)のXVA−XVA線断面図であり、図15(b)は図14(b)のXVB−XVB線断面図である。図14(a)(b)および図15(a)(b)に示すように、ダミーメモリアレイDMAの各単位メモリセル領域(1つのメモリセルMCに相当する領域)において、トンネル磁気抵抗素子層66および上部電極層67が下部電極EL1と同程度の大きさにパターニングされていても構わない。
図28(a)(b)は、本願の実施の形態2によるMRAMの要部を示す平面図であって、それぞれ図22(a)(b)と対比される図である。図29(a)は図28(a)のXXIXA−XXIXA線断面図であり、図29(b)は図28(b)のXXIXB−XXIXB線断面図である。
以下、実施の形態2の種々の変更例について説明する。図30(a)(b)は、実施の形態2の変更例を示す平面図であって、それぞれ図28(a)(b)と対比される図である。図31(a)は図30(a)のXXXIA−XXXIA線断面図であり、図31(b)は図30(b)のXXXIB−XXXIB線断面図である。図30(a)(b)および図31(a)(b)に示すように、ダミーメモリアレイDMAの各単位メモリセル領域(1つのメモリセルMCに相当する領域)において、下部電極層65およびLT−SiN膜68が下部電極EL1と同程度の大きさにパターニングされていても構わない。
次に、実施の形態1,2の種々の変更例について説明する。図24(a)(b)および図25(a)(b)の変更例と、図30(a)(b)および図31(a)(b)の変更例とでは、ダミーメモリアレイDMAにおいてトンネル磁気抵抗素子層66および上部電極層67が除去されている。これにより、各ビット線BLと各下部電極EL1の間にコンデンサが形成されるとともに、各ディジット線DLと下部電極EL1の間にコンデンサが形成されている。図9で示したダミーメモリアレイDMAの領域A1〜A8によっては、ビット線層70、下部電極層65、およびディジット線層61のうちの少なくとも1つの層をパターニングしなくても構わない。以下に、図24(a)(b)および図25(a)(b)の変更例のさらなる変更例と、図30(a)(b)および図31(a)(b)の変更例のさらなる変更例とを示す。
図48は、従来のMRAMの問題点を説明するための回路図である。図48において、MRAMには、メモリアレイMAが設けられており、メモリアレイMAは複数のビット線BLを含む。複数のビット線BLは所定数ずつ複数(ここでは、32個とする)のビット線グループの分割されており、各ビット線グループに対応してドライバ80,81が設けられている。書込動作時には、各ビット線グループにおいて1本のビット線BLが選択され、そのビット線BLが対応のドライバ80,81間に接続される。図48では、メモリアレイMAにおいて32本のビット線BLが選択され、選択された各ビット線BLが対応のドライバ80,81間に接続されている状態が示されている。選択された各ビット線BLには、書込データ信号の論理レベルに応じた方向の電流が流される。図48では、選択された32本のビット線BLに同じ方向の電流が流される状態が示されている。
Claims (16)
- 半導体基板の表面に形成されたメモリマットを備え、
前記メモリマットの中央部は情報を記憶するメモリアレイとして使用され、前記メモリマットのうちの前記メモリアレイの周辺部はダミーメモリアレイとして使用され、
前記メモリアレイは、
複数行複数列に配置され、各々が抵抗値のレベル変化によってデータ信号を記憶する複数の磁気抵抗素子と、
それぞれ前記複数行に対応して設けられた複数のディジット線と、
それぞれ前記複数列に対応して設けられた複数のビット線とを含み、
前記複数のディジット線は前記ダミーメモリアレイまで延在し、
前記複数のビット線は前記ダミーメモリアレイまで延在し、
さらに、電源電圧によって駆動され、前記複数の磁気抵抗素子のうちの選択された磁気抵抗素子に対応するディジット線に活性化電流を流すとともに、前記選択された磁気抵抗素子に対応するビット線に書込電流を流し、前記選択された磁気抵抗素子にデータ信号を書込む書込回路を備え、
前記ダミーメモリアレイは、各ディジット線または各ビット線に対応して設けられ、対応のディジット線または対応のビット線と基準電圧のラインとの間に接続された第1のコンデンサを含み、
前記第1のコンデンサは、前記活性化電流または前記書込電流のピーク値を低減させ、
前記メモリマットは、前記半導体基板の表面に順次形成されたディジット線層、下部電極層、磁気抵抗素子層、上部電極層、およびビット線層を含み、
前記複数の磁気抵抗素子は前記磁気抵抗素子層を用いて形成され、
前記複数のディジット線は前記ディジット線層を用いて形成され、
前記複数のビット線は前記ビット線層を用いて形成され、
前記メモリアレイは、
さらに、前記下部電極層を用いて形成され、それぞれ前記複数の磁気抵抗素子に対応して設けられた複数の下部電極と、
前記上部電極層を用いて形成され、それぞれ前記複数の磁気抵抗素子に対応して設けられた複数の上部電極とを含み、
各磁気抵抗素子は対応の下部電極と対応の下部電極の間に形成され、
前記第1のコンデンサは、前記ディジット線層または前記ビット線層と、前記下部電極層、前記磁気抵抗素子層、および前記上部電極層のうちの少なくとも1つの層とを用いて形成されている、半導体装置。 - 前記第1のコンデンサは、対応のビット線と前記上部電極層および前記下部電極層のうちの少なくともいずれか一方の電極層との間に形成されている、請求項1に記載の半導体装置。
- 前記ダミーメモリアレイにおいては前記磁気抵抗素子層および前記上部電極層はパターニングされておらず、
前記第1のコンデンサは、対応のビット線と前記上部電極層との間に形成されている、請求項2に記載の半導体装置。 - 前記ダミーメモリアレイにおいては前記磁気抵抗素子層および前記上部電極層はパターニングされており、
前記第1のコンデンサは、対応のビット線と前記上部電極層および前記下部電極層との間に形成されている、請求項2に記載の半導体装置。 - 前記ダミーメモリアレイにおいては前記磁気抵抗素子層および前記上部電極層は除去されており、
前記第1のコンデンサは、対応のビット線と前記下部電極層との間に形成されている、請求項2に記載の半導体装置。 - 前記ダミーメモリアレイは、
前記ビット線層を用いて形成され、前記ビット線と平行に設けられたダミービット線と、
前記ダミービット線と前記基準電圧のラインとの間に接続された第2のコンデンサとを含み、
前記第2のコンデンサは、前記ダミービット線と前記上部電極層および前記下部電極層のうちの少なくともいずれか一方の電極層との間に形成され、前記電源電圧のラインと前記基準電圧のラインとの間に接続され、前記電源電圧のラインに流れる電流のピーク値を低減させる、請求項1に記載の半導体装置。 - 前記ダミーメモリアレイにおいては前記磁気抵抗素子層および前記上部電極層はパターニングされておらず、
前記第2のコンデンサは、前記ダミービット線と前記上部電極層との間に形成されている、請求項6に記載の半導体装置。 - 前記ダミーメモリアレイにおいては前記磁気抵抗素子層および前記上部電極層はパターニングされており、
前記第2のコンデンサは、前記ダミービット線と前記上部電極層および前記下部電極層との間に形成されている、請求項6に記載の半導体装置。 - 前記ダミーメモリアレイにおいては前記磁気抵抗素子層および前記上部電極層は除去されており、
前記第2のコンデンサは、前記ダミービット線と前記下部電極層との間に形成されている、請求項6に記載の半導体装置。 - 前記第1のコンデンサは、対応のディジット線と前記下部電極層の間に形成され、
前記ダミーメモリアレイにおいては前記下部電極層は前記基準電圧のラインに接続されている、請求項1に記載の半導体装置。 - 前記ダミーメモリアレイは、
前記ディジット線層を用いて形成され、前記ディジット線と平行に設けられたダミーディジット線と、
前記ダミーディジット線と前記基準電圧のラインとの間に接続された第2のコンデンサとを含み、
前記第2のコンデンサは、前記ダミーディジット線と前記下部電極層の間に形成され、前記電源電圧のラインと前記基準電圧のラインとの間に接続され、前記電源電圧のラインに流れる電流のピーク値を低減させる、請求項1に記載の半導体装置。 - 前記ビット線層の下面と前記上部電極層の上面は互いに接触しており、
前記第1のコンデンサは、前記ディジット線層と前記下部電極層の間に形成されている、請求項1に記載の半導体装置。 - 前記第1のコンデンサは、対応のディジット線と前記下部電極層の間に形成され、
前記ダミーメモリアレイにおいては前記下部電極層は前記基準電圧のラインに接続されている、請求項12に記載の半導体装置。 - 前記ダミーメモリアレイは、
前記ディジット線層を用いて形成され、前記複数のディジット線と平行に設けられたダミーディジット線と、
前記ダミーディジット線と前記基準電圧のラインとの間に接続された第2のコンデンサとを含み、
前記第2のコンデンサは、前記ダミーディジット線と前記下部電極層の間に形成され、前記電源電圧のラインと前記基準電圧のラインとの間に接続され、前記電源電圧のラインに流れる電流のピーク値を低減させる、請求項12に記載の半導体装置。 - 前記ビット線層と前記上部電極層および前記下部電極層のうちの少なくともいずれか一方の電極層との間には高誘電率の酸化膜が形成されている、請求項1に記載の半導体装置。
- 前記ディジット線層と前記下部電極層との間には高誘電率の酸化膜が形成されている、請求項1に記載の半導体装置。
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