KR20170064052A - 스위칭 소자 및 반도체 메모리를 포함하는 전자 장치 - Google Patents

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KR20170064052A
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Abstract

본 발명의 일 실시예에 따른 반도체 상기 반도체 메모리는, 복수의 메모리 셀이 배열되는 매트 영역; 및 상기 복수의 메모리 셀과 접속되는 복수의 제1 트랜지스터를 포함하는 제1 스위칭 영역을 포함하고, 상기 제1 스위칭 영역은, 실질적으로 수직인 제1 방향 및 제2 방향에 대해 경사진 제3 방향의 장축을 갖고, 상기 제2 방향 및 상기 제3 방향 각각에서 일렬로 배열되는 복수의 제1 활성영역; 상기 제1 활성영역을 가로지르도록 상기 제1 방향으로 연장하는 복수의 제1 게이트 구조물 - 여기서, 한 쌍의 제1 게이트 구조물에 의하여 상기 제1 활성영역은, 일측부, 중간부 및 타측부로 구분되고, 상기 제1 활성영역은 상기 제1 방향에서 상기 일측부, 상기 타측부 및 상기 중간부가 번갈아 반복되도록 배열됨. - ; 상기 제2 방향으로 배열되는 상기 제1 활성영역의 열 중 선택된 하나의 열과 상기 복수의 제1 게이트 구조물 중 선택된 하나의 제1 게이트 구조물이 교차하는 영역에서, 상기 선택된 제1 게이트 구조물 양측의 상기 제1 활성영역 각각과 접속하는 제1 소스라인 콘택 및 제1 비트라인 콘택; 상기 제1 소스라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 소스라인; 및 상기 제1 비트라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 비트라인을 포함한다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 메모리 셀의 특성 향상이 가능하고, 집적도 증가 및 공정 비용과 공정 난이도 감소가 가능한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 복수의 메모리 셀이 배열되는 매트 영역; 및 상기 복수의 메모리 셀과 접속되는 복수의 제1 트랜지스터를 포함하는 제1 스위칭 영역을 포함하고, 상기 제1 스위칭 영역은, 실질적으로 수직인 제1 방향 및 제2 방향에 대해 경사진 제3 방향의 장축을 갖고, 상기 제2 방향 및 상기 제3 방향 각각에서 일렬로 배열되는 복수의 제1 활성영역; 상기 제1 활성영역을 가로지르도록 상기 제1 방향으로 연장하는 복수의 제1 게이트 구조물 - 여기서, 한 쌍의 제1 게이트 구조물에 의하여 상기 제1 활성영역은, 일측부, 중간부 및 타측부로 구분되고, 상기 제1 활성영역은 상기 제1 방향에서 상기 일측부, 상기 타측부 및 상기 중간부가 번갈아 반복되도록 배열됨. - ; 상기 제2 방향으로 배열되는 상기 제1 활성영역의 열 중 선택된 하나의 열과 상기 복수의 제1 게이트 구조물 중 선택된 하나의 제1 게이트 구조물이 교차하는 영역에서, 상기 선택된 제1 게이트 구조물 양측의 상기 제1 활성영역 각각과 접속하는 제1 소스라인 콘택 및 제1 비트라인 콘택; 상기 제1 소스라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 소스라인; 및 상기 제1 비트라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 비트라인을 포함할 수 있다.
상기 실시예들의 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 실시예들의 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 실시예들의 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 실시예들의 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 실시예들의 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법에 의하면, 메모리 셀의 특성 향상이 가능하고, 집적도 증가 및 공정 비용과 공정 난이도 감소가 가능하다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리의 일례를 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리의 일례를 나타내는 블록도이다.
도 3a 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면이다.
도 9a 및 도 9b는 도 8a 및 도 8b의 반도체 메모리에서의 전류 흐름을 설명하기 위한 도면이다.
도 10a는 도 도 8a 및 도 8b의 제1 스위칭 영역의 등가 회로를 설명하기 위한 도면이다.
도 10b는 도 8a 및 도 8b의 제2 스위칭 영역의 등가 회로를 설명하기 위한 도면이다.
도 11a 및 도 11b는 도 8a 및 도 8b의 제1 스위칭 영역과 글로벌 비트라인 사이의 연결, 및 제2 스위칭 영역과 글로벌 소스라인 사이의 연결을 보다 상세히 나타내는 평면도 및 단면도이다.
도 12a 및 도 12b는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면이다.
도 13a 및 도 13b는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면이다.
도 14a 및 도 14b는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면이다.
도 15a는 본 발명의 다른 일 실시예에 따른 반도체 메모리의 제1 스위칭 영역의 등가 회로를 설명하기 위한 도면이다.
도 15b는 도 8a 및 본 발명의 다른 일 실시예에 따른 반도체 메모리의 제2 스위칭 영역의 등가 회로를 설명하기 위한 도면이다.
도 16a 및 도 16b는 도 15a 및 도 15b의 제1 및 제2 스위칭 영역을 포함하는 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리의 일례를 나타내는 회로도로서, 단위 메모리 셀 및 이 메모리 셀의 데이터 입출력을 위하여 메모리 셀에 접속되는 구성요소를 간략히 나타낸 도면이다.
도 1을 참조하면, 단위 메모리 셀(MC)은 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 소자(RE)와, 가변 저항 소자(RE)의 일단에 접속되어 가변 저항 소자(RE)로의 접근(access)을 제어하는 선택 소자(SE)를 포함할 수 있다.
가변 저항 소자(RE)는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 전이금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 소자(RE)가 STT(Spin Transfer Torque)-MRAM에 이용되는 소자인 경우라면, 가변 저항 소자(RE)는 두 개의 강자성층 사이에 터널 베리어층이 개재된 MTJ(Magnetic Tunnel Junction) 구조를 포함할 수 있다.
선택 소자(SE)는 워드라인(WL)에 인가되는 전압에 의해 턴온 또는 턴오프되는 트랜지스터를 포함할 수 있다.
이러한 메모리 셀(MC)은 가변 저항 소자(RE)의 저항 변화 특성을 이용하여 데이터를 저장할 수 있다. 예컨대, 가변 저항 소자(RE)가 저저항 상태에 있는 경우 데이터 '1'을 저장할 수 있고, 반대로 고저항 상태에 있는 경우 데이터 '0'을 저장할 수 있다.
메모리 셀(MC)의 양단은 각각 비트라인(BL)과 소스라인(SL)에 접속될 수 있다. 구체적으로, 가변 저항 소자(RE)는 2단자 소자로서, 일단은 선택 소자(SE)에 접속되고, 타단은 비트라인(BL)에 접속될 수 있다. 선택 소자(SE)는 게이트, 소스 및 드레인의 3단자를 갖는 트랜지스터로서, 게이트는 워드라인(WL)에, 소스는 소스라인(SL)에, 드레인은 가변 저항 소자(RE)에 각각 접속될 수 있다.
소스라인(SL)은 글로벌 소스라인(GSL)을 거쳐 소정 전압 인가단 예컨대, 그라운드(ground)에 접속될 수 있고, 비트라인(BL)은 글로벌 비트라인(GBL)을 거쳐 메모리 셀(MC)의 데이터를 감지 증폭하는 센스 앰프(S/A)에 접속될 수 있다. 이때, 비트라인(BL)과 글로벌 비트라인(GBL) 사이, 및 소스라인(SL)과 글로벌 소스라인(GSL) 사이에는 이들 사이의 연결을 제어하는 제1 스위칭 소자(SW1) 및 제2 스위칭 소자(SW2)가 각각 위치할 수 있다. 제1 및 제2 스위칭 소자(SW1, SW2)는 각각 게이트, 소스 및 드레인의 3단자를 갖는 트랜지스터일 수 있다. 제1 스위칭 소자(SW1)의 게이트, 소스 및 드레인은 각각 제1 게이트 라인(GL1), 글로벌 비트라인(GBL) 및 비트라인(BL)에 접속될 수 있다. 또한, 제2 스위칭 소자(SW2)의 게이트, 소스 및 드레인은 각각 제2 게이트 라인(GL2), 소스라인(SL) 및 글로벌 소스라인(GSL)에 접속될 수 있다.
한편, 복수의 메모리 셀(MC)은 매트 영역(MAT)에 배치될 수 있다. 복수의 메모리 셀(MC)을 제어하기 위한 복수의 제1 스위칭 소자(SW1)는 매트 영역(MAT)의 제1 측에 위치하는 제1 스위칭 영역(LYSW1)에 배치될 수 있다. 복수의 메모리 셀(MC)을 제어하기 위한 복수의 제2 스위칭 소자(SW2)는 매트 영역(MAT)의 제1 측과 반대편의 제2 측에 위치하는 제2 스위칭 영역(LYSW2)에 배치될 수 있다. 매트 영역(MAT)에 배치되는 복수의 메모리 셀(MC)은 다양한 형태로 배열되어 셀 어레이(cell array)를 구성할 수 있다. 일례로서, 매트 영역(MAT)에는 매트 영역(MAT)을 가로지르는 복수의 비트라인(BL), 복수의 소스라인(SL) 및 복수의 워드라인(WL)이 배치되고, 복수의 메모리 셀(MC) 각각은 대응하는 비트라인(BL), 대응하는 소스라인(SL) 및 대응하는 워드라인(WL)에 접속되어 제어될 수 있다. 또한, 매트 영역(MAT)에 복수의 소스라인(SL) 및 복수의 비트라인(BL)이 배치됨에 따라 제1 및 제2 스위칭 영역(LYSW1, LYSW2)에도 이들 각각과 대응하는 복수의 제1 및 제2 스위칭 소자(SW1, SW2)가 배치될 수 있다. 예컨대, 제1 스위칭 영역(LYSW1)에는 복수의 비트라인(BL) 각각과 글로벌 비트라인(GBL)의 연결을 제어하는 복수의 제1 스위칭 소자(SW1)가 배치될 수 있다. 복수의 제1 스위칭 소자(SW1)는 다양한 형태로 배열되어 어레이를 구성할 수 있다. 또한, 제2 스위칭 영역(LYSW2)에는 복수의 소스라인(SL) 각각과 글로벌 소스라인(GSL)의 연결을 제어하는 복수의 제2 스위칭 소자(SW2)가 배치될 수 있다. 복수의 제2 스위칭 소자(SW2)는 다양한 형태로 배열되어 어레이를 구성할 수 있다.
반도체 메모리에는 위와 같은 매트 영역(MAT), 제1 스위칭 영역(LYSW1) 및 제2 스위칭 영역(LYSW2)이 복수개 제공될 수 있다. 복수의 매트 영역(MAT), 복수의 제1 스위칭 영역(LYSW1) 및 복수의 제2 스위칭 영역(LYSW2)의 배열에 대해서는 이하, 도 2를 참조하여 예시적으로 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리의 일례를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리는 복수의 매트 영역(MAT)을 포함할 수 있다. 매트 영역(MAT)은 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 본 실시예에서는 4*2의 8개의 매트 영역(MAT)이 배열되는 것을 나타내었으나, 본 발명이 이에 한정되는 것은 아니며, 매트 영역(MAT)의 개수 및 배열은 다양하게 변형될 수 있다.
매트 영역(MAT) 각각의 일 방향 예컨대, 제1 방향의 일측에는 복수의 워드라인(WL)을 제어하기 위한 워드라인 드라이버(SWD)가 위치할 수 있다. 예컨대, 도시된 바와 같이, 워드라인 드라이버(SWD)는 제1 방향에서 인접한 두 개의 매트 영역(MAT) 사이에 배치될 수 있다. 이러한 경우 도시하지는 않았으나 매트 영역(MAT) 각각에 배치된 복수의 워드라인(WL)은 제1 방향으로 연장하여 대응하는 워드라인 드라이버(SWD)에 연결될 수 있다.
또한, 매트 영역(MAT) 각각의 타 방향 예컨대, 제2 방향의 양측에는 전술한 제1 및 제2 스위칭 영역(LYSW1, LYSW2)이 각각 위치할 수 있다. 예컨대, 매트 영역(MAT) 각각의 제2 방향의 일측에는 매트 영역(MAT)의 비트라인(BL)을 글로벌 비트라인(GBL)과 연결시키기 위한 제1 스위칭 소자(SW1)가 배치된 제1 스위칭 영역(LYSW1)이 위치할 수 있고, 타측에는 매트 영역(MAT)의 소스라인(SL)을 글로벌 소스라인(GSL)과 연결시키기 위한 제2 스위칭 소자(SW2)가 배치된 제2 스위칭 영역(LYSW2)이 위치할 수 있다. 도시하지는 않았으나 매트 영역(MAT) 각각의 복수의 비트라인(BL)은 제2 방향으로 연장하여 제1 스위칭 영역(LYSW1)에 연결될 수 있고, 매트 영역(MAT) 각각의 복수의 소스라인(SL)은 제2 방향으로 연장하여 제2 스위칭 영역(LYSW2)에 연결될 수 있다.
매트 영역(MAT), 제1 스위칭 영역(LYSW1), 제2 스위칭 영역(LYSW2) 및 워드라인 드라이버(SWD)의 이와 같은 배열에 따라 제1 방향에서 인접한 제1 스위칭 영역(LYSW1) 사이 및 인접한 제2 스위칭 영역(LYSW2) 사이에 해당하고 제2 방향에서 워드라인 드라이버(SWD) 사이에 해당하는 빈 공간이 제공될 수 있다. 이 공간에는 요구되는 다양한 주변회로가 형성될 수 있다. 예컨대, 이 공간에는, 제1 및 제2 스위칭 영역(LYSW1, LYSW2)의 제1 및 제2 스위칭 소자(SW1, SW2)의 제1 및 제2 게이트 라인(GL1, GL2)을 제어하기 위한 게이트 드라이버(GD)가 위치할 수 있다. 도시하지는 않았으나, 제1 및 제2 게이트 라인(GL1, G2L)은 제1 방향으로 연장하여 게이트 드라이버(GD)에 연결될 수 있다.
한편, 도시하지는 않았으나, 글로벌 비트라인(GBL)은 제2 방향으로 배열되는 매트 영역(MAT), 제1 스위칭 영역(LYSW1) 및 제2 스위칭 영역(LYSW2)을 가로질러 센스 앰프(S/A)에 연결될 수 있다. 또한, 도시하지는 않았으나, 글로벌 소스라인(GSL)은 제2 방향으로 배열되는 매트 영역(MAT), 제1 스위칭 영역(LYSW1) 및 제2 스위칭 영역(LYSW2)을 가로질러 소정 전압 인가단 예컨대, 그라운드에 연결될 수 있다.
이상으로 설명한 반도체 메모리에서는 매트 영역(MAT), 제1 스위칭 영역(LYSW1) 및 제2 스위칭 영역(LYSW2)이 차지하는 면적을 감소시키면서 아울러 공정 비용 및 공정 난이도를 감소시키는 것이 필요할 수 있다. 나아가, 가변 저항 소자를 메모리 소자로 이용하기 때문에, 가변 저항 소자 외의 소자의 저항을 낮추어 가변 저항 소자에 미치는 부가 저항의 영향을 감소시키는 것이 요구될 수 있다. 가변 저항 소자 외의 소자의 저항이 증가하면 가변 저항 소자의 고저항 상태의 저항값과 저저항 상태의 저항값의 차이를 센싱하기 어렵기 때문이다. 이러한 요구사항들을 만족시키기 위한 매트 영역(MAT), 제1 스위칭 영역(LYSW1) 및 제2 스위칭 영역(LYSW2)의 구체적인 구조 및 그 형성 방법에 대해서는 이하의 도면들을 참조하여 예시적으로 설명하기로 한다.
도 3a 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면이다. 도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a는 평면도를 나타내고, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b 및 도 8b는 도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a의 A1-A1'선, A2-A2' 선, B-B' 선 및 A3-A3' 선에 따른 단면도를 각각 나타내고, 도 3c는 도 3a의 C-C' 선에 따른 단면도를 나타낸다. 또한, 본 도면은 도 2의 A 영역 중 매트 영역(MAT)의 일부, 제1 스위칭 영역(LYSW1)의 일부 및 제2 스위칭 영역(LYSW2)의 일부를 도시하였다.
먼저, 제조 방법을 설명하기로 한다.
도 3a 및 도 3b를 참조하면, 요구되는 소정의 하부 구조물 예컨대, 웰 영역(미도시됨) 등이 형성된 기판(100)이 제공될 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다.
이어서, 제1 스위칭 영역(LYSW1)의 기판(100) 내에 제1 소자 분리막(105A)을 형성하여 복수의 제1 활성영역(100A)을 정의하고, 매트 영역(MAT)의 기판(100) 내에 제2 소자 분리막(105B)을 형성하여 복수의 제2 활성영역(100B)을 정의하고, 제2 스위칭 영역(LYSW2)의 기판(100) 내에 제3 소자 분리막(105C)을 형성하여 복수의 제3 활성영역(100C)을 정의할 수 있다.
여기서, 제1 내지 제3 활성영역(100A, 100B, 100C)의 형상 및 배열은 서로 동일할 수 있다. 구체적으로, 제1 내지 제3 활성영역(100A, 100B, 100C) 각각은, 제3 방향의 장축을 갖는 바(bar) 형상을 가질 수 있다. 제3 방향은, 제1 방향 및 제2 방향 각각과 상이한 방향 즉, 제1 방향 및 제2 방향 각각과 소정 각도를 이루도록 경사진 방향일 수 있다. 복수의 제1 활성영역(100A)은, 제2 방향 및 제3 방향 각각에서는 일렬로 배열되는 반면, 제1 방향으로는 세 개의 제1 활성영역(100A)이 서로 엇갈리면서 반복하여 배열될 수 있다. 보다 구체적으로, 후술하는 제1 게이트 구조물(110A)에 의해 구분되는 제1 활성영역(100A)의 세 부분을 각각 일측부, 중간부 및 타측부라 할 때, 복수의 제1 활성영역(100A)은, 제2 방향에서, 복수의 일측부끼리 정렬되고 복수의 중간부끼리 정렬되고 복수의 타측부끼리 정렬되도록 배열될 수 있다. 또한, 복수의 제1 활성영역(100A)은, 제3 방향에서, 복수의 장축이 서로 정렬되도록 배열될 수 있다. 또한, 복수의 제2 활성영역(100A)은, 제1 방향에서, 일측부, 타측부 및 중간부가 번갈아 반복되도록 배열될 수 있다. 제2 활성영역(100B)의 배열 및 제3 활성영역(100C)의 배열은, 제1 활성영역(100A)의 배열과 실질적으로 동일하므로 그 상세한 설명은 생략하기로 한다.
제1 내지 제3 소자분리막(105A, 105B, 105C)의 형성은, 기판(100)의 매트 영역(MAT), 제1 스위칭 영역(LYSW1) 및 제2 스위칭 영역(LYSW2) 각각의 소자분리영역을 선택적으로 식각하여 소자분리 트렌치를 형성한 후, 이 소자분리 트렌치를 산화물 등의 절연 물질로 매립하는 방식에 의할 수 있다.
이어서, 제1 스위칭 영역(LYSW1)의 기판(100) 내에 제1 게이트 구조물(110A)을 형성하고, 매트 영역(MAT)의 기판(100) 내에 제2 게이트 구조물(110B)을 형성하고, 제2 스위칭 영역(LYSW2)의 기판(100) 내에 제3 게이트 구조물(110C)을 형성할 수 있다.
제1 내지 제3 게이트 구조물(110A, 110B, 110C)의 형상 및 배열은 서로 동일할 수 있다. 구체적으로, 제1 게이트 구조물(110A)은 제1 활성영역(100A)을 가로지르면서 제1 방향으로 연장하는 라인 형상을 가질 수 있다. 특히, 한 쌍의 제1 게이트 구조물(110A)이 하나의 제1 활성영역(100A)을 가로지르도록 배열될 수 있다. 전술한 제1 활성영역(100A)의 배열에 따라, 하나의 제1 게이트 구조물(110A)은 제1 방향으로 배열되는 제1 활성영역(100A) 중 서로 인접한 두 개의 제1 활성영역(100A)과 중첩하고, 상기 서로 인접한 두 개의 제1 활성영역(100A)과 인접한 하나의 제1 활성영역(100A)과는 중첩하지 않을 수 있다. 제2 게이트 구조물(110B)의 배열 및 제3 게이트 구조물(110C)의 배열은, 제1 게이트 구조물(110A)의 배열과 실질적으로 동일할 수 있으므로, 그 상세한 설명은 생략하기로 한다.
제1 내지 제3 게이트 구조물(110A, 110B, 110C)의 형성은 다음과 같은 과정에 의할 수 있다. 우선, 기판(100)의 매트 영역(MAT), 제1 스위칭 영역(LYSW1) 및 제2 스위칭 영역(LYSW2) 각각의 게이트 예정 영역을 선택적으로 식각하여 게이트 트렌치를 형성한 후, 게이트 트렌치의 내벽을 따라 제1 내지 제3 게이트 절연막(112A, 112B, 112C)을 형성할 수 있다, 제1 내지 제3 게이트 절연막(112A, 112B, 112C)은 열 산화 공정이나 절연 물질의 증착 공정에 의해 형성될 수 있다. 이어서, 제1 내지 제3 게이트 절연막(112A, 112B, 112C)이 형성된 게이트 트렌치의 하부를 매립하는 제1 내지 제3 게이트 전극(114A, 114B, 114C)을 형성할 수 있다. 제1 내지 제3 게이트 전극(114A, 114B, 114C)은, 제1 내지 제3 게이트 절연막(112A, 112B, 112C)이 형성된 결과물을 덮는 도전 물질을 형성한 후, 도전 물질이 원하는 높이가 될 때까지 에치백(etchback) 등으로 제거하는 방식에 의해 형성될 수 있다. 이어서, 제1 내지 제3 게이트 절연막(112A, 112B, 112C) 및 제1 내지 제3 게이트 전극(114A, 114B, 114C)이 형성된 게이트 트렌치의 나머지 공간을 매립하는 제1 내지 제3 게이트 보호막(116A, 116B, 116C)을 형성할 수 있다. 제1 내지 제3 게이트 보호막(116A, 116B, 116C)은, 제1 내지 제3 게이트 절연막(112A, 112B, 112C) 및 제1 내지 제3 게이트 전극(114A, 114B, 114C)이 형성된 결과물을 덮는 절연 물질을 형성한 후, 기판(100)의 상면이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행하는 방식에 의할 수 있다.
한편, 본 실시예에서, 제1 내지 제3 게이트 구조물(110A, 110B, 110C)은 기판(100) 내에 매립된 형태를 가지나, 다른 실시예도 가능할 수 있다. 일례로서, 제1 내지 제3 게이트 구조물(110A, 110B, 110C)은 기판(100)의 상면 상에 위치할 수 있다. 또는, 다른 일례로서, 제1 내지 제3 게이트 구조물(110A, 110B, 110C)은 기판(100) 내에 일부가 매립되고 나머지는 기판(100)의 상면 위로 돌출된 형상을 가질 수도 있다.
이어서, 제1 내지 제3 게이트 구조물(110A, 110B, 110C)에 의해 노출되는 제1 내지 제3 활성영역(100A, 100B, 100C) 내에 접합 영역을 형성할 수 있다. 즉, 제1 내지 제3 활성영역(100A, 100B, 100C) 각각의 일측부, 중간부 및 타측부에 접합 영역이 형성될 수 있다.
여기서, 제2 활성영역(100B)의 일측부 및 타측부의 접합 영역은 드레인 영역으로 기능할 수 있고, 중간부의 접합 영역은 공통 소스 영역으로 기능할 수 있다. 반면, 제1 활성영역(100A) 및 제3 활성영역(100C) 각각의 일측부 및 타측부 중 어느 하나와 중간부의 접합 영역은 필요에 따라 각각 소스 영역 및 드레인 영역, 또는, 드레인 영역 및 소스 영역으로 기능할 수 있다. 본 실시예에서, 제1 활성영역(100A)의 중간부 및 타측부는 각각 드레인 영역 및 소스 영역으로 기능하는 반면, 제3 활성영역(100C)의 중간부 및 타측부는 각각 소스 영역 및 드레인 영역으로 기능할 수 있다. 이에 관하여는 후술하는 도 4a에서 보다 상세히 설명하기로 한다.
위 접합 영역의 형성은, 제1 내지 제3 게이트 구조물(110A, 110B, 110C)에 의해 노출되는 제1 내지 제3 활성영역(100A, 100B, 100C) 내로 이온주입 방식으로 불순물을 도핑하거나 실리사이드 공정을 수행하는 방식에 의할 수 있다.
본 공정 결과, 제1 스위칭 영역(LYSW1)에는 제1 게이트 구조물(110A) 및 제1 게이트 구조물(110A) 양측의 소스 영역 및 드레인 영역을 포함하는 제1 트랜지스터(TR1)가 복수개 형성될 수 있고, 매트 영역(MAT)에는 제2 게이트 구조물(110B) 및 제2 게이트 구조물(110B) 양측의 소스 영역 및 드레인 영역을 포함하는 제2 트랜지스터(TR2)가 복수개 형성될 수 있고, 제2 스위칭 영역(LYSW2)에는 제3 게이트 구조물(110C) 및 제3 게이트 구조물(110C) 양측의 소스 영역 및 드레인 영역을 포함하는 제3 트랜지스터(TR3)가 복수개 형성될 수 있다. 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)는 전술한 도 1의 제1 스위칭 소자(SW1), 선택 소자(SE) 및 제2 스위칭 소자(SW2)와 각각 대응할 수 있다.
한편, 위 도 3a 및 도 3b의 공정에서, 게이트 트렌치 형성을 위한 제1 내지 제3 활성영역(100A, 100B, 100C) 및 제1 내지 제3 소자 분리막(105A, 105B, 105C) 식각시, 제1 내지 제3 활성영역(100A, 100B, 100C)보다 제1 내지 제3 소자 분리막(105A, 105B, 105C)을 더 깊게 식각함으로써 게이트 트렌치 내에서 제1 내지 제3 활성영역(100A, 100B, 100C)이 제1 내지 제3 소자 분리막(105A, 105B, 105C)보다 더 돌출되도록 할 수 있다. 이러한 경우, 제1 내지 제3 게이트 구조물(110A, 110B, 110C)이 제1 방향에서 제1 내지 제3 활성영역(100A, 100B, 100C)의 돌출된 부분의 상면 및 측면까지 감쌀 수 있으므로 제1 내지 제3 트랜지스터(TR1, TR2, TR3)의 구동 능력이 향상되고 저항이 감소할 수 있다. 이에 대해서는 도 3c에 간략히 도시하였다.
도 3c를 참조하면, 게이트 트렌치 형성을 위한 식각시 제2 소자 분리막(105B)은 기판(100)의 표면으로부터 제1 깊이(D1)까지 식각되고, 제2 활성영역(100B)은 기판(100)의 표면으로부터 제1 깊이(D1)보다 작은 제2 깊이(D2)까지 식각될 수 있다. 그에 따라 제2 게이트 구조물(110B) 아래에서 제2 활성영역(100B)이 제2 소자분리막(105B)보다 더 돌출될 수 있다. 제2 게이트 구조물(110B)은 제2 활성영역(100B)의 돌출부를 감싸도록 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 도 3a 및 도 3b의 공정 결과물을 덮는 제1 층간 절연막(120)을 형성할 수 있다. 제1 층간 절연막(120)은 질화물, 산화물 또는 이들의 조합 등 다양한 절연 물질로 형성될 수 있다.
이어서, 제1 스위칭 영역(LYSW1)의 제1 층간 절연막(120)을 관통하여 제1 활성영역(100A)의 일부와 접속하는 제1 소스라인 콘택(122A) 및 제1 하부 비트라인 콘택(124A), 매트 영역(MAT)의 제1 층간 절연막(120)을 관통하여 제2 활성영역(100B)의 일부와 접속하는 제2 소스라인 콘택(122B), 및 제2 스위칭 영역(LYSW2)의 제1 층간 절연막(120)을 관통하여 제3 활성영역(100C)의 일부와 접속하는 제3 소스라인 콘택(122C) 및 제3 하부 비트라인 콘택(124C)을 형성할 수 있다. 참고로, 소스라인 콘택은, 소스라인과 접속할 콘택을 의미하고, 비트라인 콘택은 비트라인과 접속할 콘택을 의미할 수 있다.
매트 영역(MAT)의 제2 소스라인 콘택(122B)은 제2 활성영역(100B)의 중간부 즉, 공통 소스 영역과 각각 접속하도록 배열될 수 있다.
제1 스위칭 영역(LYSW1)의 제1 소스라인 콘택(122A) 및 제1 하부 비트라인 콘택(124A)의 배열을 설명하면 다음과 같다. 전술한 바와 같이, 복수의 제1 활성영역(100A)은 제2 방향으로 일렬로 배열될 수 있다. 제2 방향로 배열되는 제1 활성영역(100A)을 제1 활성영역 열이라 하기로 한다. 본 실시예에서는 제1 방향으로 배열되는 3 개의 제1 활성영역 열이 도시되어 있다. 제1 게이트 구조물(110A)은 제2 방향으로 복수개가 배열될 수 있다. 본 실시예에서는, 3 개의 제1 게이트 구조물(110A)이 도시되어 있다. 제1 소스라인 콘택(122A) 및 제1 하부 비트라인 콘택(124A)은 복수의 제1 활성영역 열 각각을 가로지르는 복수의 제1 게이트 구조물(110A) 중 선택된 하나의 제1 게이트 구조물(110A) 양측에 각각 위치하도록 배열될 수 있다. 이때, 서로 다른 제1 활성영역 열 상의 제1 소스라인 콘택(122A) 및 제1 하부 비트라인 콘택(124A)은, 서로 다른 제1 게이트 구조물(110A) 양측에 위치할 수 있다. 다시 말하면, 서로 다른 제1 활성영역 열을 가로지르는 선택된 제1 게이트 구조물(110A)은 서로 동일할 수 없다. 이는, 제2 방향으로 연장하는 일직선 상에서 하나의 제1 소스라인 콘택(122A)만 존재하고, 마찬가지로, 제2 방향으로 연장하는 일직선 상에서 하나의 제1 하부 비트라인 콘택(124A)만 존재하게 하기 위함이다.
나아가, 본 실시예에서는, 제1 방향으로 배열되는 제1 활성영역 열의 순서에 따라 제2 방향의 일측에서부터 순차적으로 제1 게이트 구조물(110A)을 선택 할 수 있다. 예컨대, 좌측에서부터 첫번째 제1 활성영역 열 상에서는 위에서부터 첫번째 제1 게이트 구조물(110A) 바로 위에 위치하는 게이트 구조물(미도시됨) 양측의 제1 활성영역(100A) 상에 제1 소스라인 콘택(미도시됨) 및 제1 하부 비트라인 콘택(124A)이 각각 위치할 수 있고, 좌측에서부터 두번째 제1 활성영역 열 상에서는 위에서부터 첫번째 제1 게이트 구조물(110A) 양측의 제1 활성영역(100A) 상에 제1 소스라인 콘택(122A) 및 제1 하부 비트라인 콘택(124A)이 각각 위치할 수 있고, 좌측에서부터 세번째 제1 활성영역 열 상에서는 위에서부터 두번째 제1 게이트 구조물(110A) 양측의 제1 활성영역(100A) 상에 제1 소스라인 콘택(122A) 및 제1 하부 비트라인 콘택(124A)이 각각 위치할 수 있다. 그에 따라, 제1 소스라인 콘택(122A) 및 제1 하부 비트라인 콘택(124A)은 제1 내지 제3 방향과 상이한 제4 방향으로 일렬로 배열될 수 있다. 이와 같이 순차적으로 배열하는 경우, 제1 스위칭 영역(LYSW1)에 매트 영역(MAT)의 제2 소스라인 콘택(122B)과 동일 또는 유사한 피치를 갖는 제1 소스라인 콘택(122A) 및 제1 하부 비트라인 콘택(124A)이 형성될 수 있으므로, 매트 영역(MAT) 형성 공정과 제1 스위칭 영역(LYSW1) 형성 공정을 함께 수행하는 것이 보다 용이할 수 있다.
더 나아가, 본 실시예에서, 제1 소스라인 콘택(122A)은 제1 활성영역(100A)의 타측부에 위치하고 제1 하부 비트라인 콘택(124A)은 제1 활성영역(100A)의 중간부에 위치할 수 있다. 이와 같이 배열하는 이유는, 후속 공정으로 형성될 매트 영역(MAT)의 비트라인과 제1 스위칭 영역(LYSW1)의 비트라인이 제2 방향에서 일직선상에 위치하게 함으로써, 이들 사이의 접속을 보다 용이하게 하기 위함이다. 그러나, 제1 소스라인 콘택(122A)과 제1 하부 비트라인 콘택(124A)의 위치는 서로 뒤바뀌어도 무방하다.
제2 스위칭 영역(LYSW2)의 제3 소스라인 콘택(122C) 및 제3 하부 비트라인 콘택(124C)의 배열은, 제1 스위칭 영역(LYSW1)의 제1 소스라인 콘택(122A) 및 제1 하부 비트라인 콘택(124A)의 배열과 유사할 수 있다. 즉, 제3 소스라인 콘택(122C) 및 제3 하부 비트라인 콘택(124C)은 복수의 제3 활성영역 열 각각을 가로지르는 복수의 제3 게이트 구조물(110C) 중 선택된 하나의 제3 게이트 구조물(110C) 양측에 각각 위치하도록 배열될 수 있다. 이때, 서로 다른 제3 활성영역 열 상의 제3 소스라인 콘택(122C) 및 제3 하부 비트라인 콘택(124C)은, 서로 다른 제3 게이트 구조물(110C) 양측에 위치할 수 있다. 다만, 제1 스위칭 영역(LYSW1)과 달리, 제3 소스라인 콘택(122C)은 제3 활성영역(100C)의 중간부에 위치하고 제3 하부 비트라인 콘택(124C)은 제3 활성영역(100C)의 타측부에 위치할 수 있다. 이와 같이 배열하는 이유는, 후속 공정으로 형성될 매트 영역(MAT)의 소스라인과 제2 스위칭 영역(LYSW2)의 소스라인이 제2 방향에서 일직선상에 위치하게 함으로써, 이들 사이의 접속을 보다 용이하게 하기 위함이다. 그러나, 제3 소스라인 콘택(122C)과 제3 하부 비트라인 콘택(124C)의 위치는 서로 뒤바뀌어도 무방하다.
제1 소스라인 콘택(122A), 제1 하부 비트라인 콘택(124A), 제2 소스라인 콘택(122B), 제3 소스라인 콘택(122C) 및 제3 하부 비트라인 콘택(124C)의 형성은, 제1 층간 절연막(120) 상에 이들 콘택이 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 이 마스크 패턴을 식각 베리어로 제1 내지 제3 활성영역(100A, 100B, 100C)이 노출될 때까지 제1 층간 절연막(120)을 식각하고, 식각에 의해 형성된 공간을 도전 물질로 매립하는 방식에 의할 수 있다.
도 5a 및 도 5b를 참조하면, 도 4a 및 도 4b의 공정 결과물 상에 제1 스위칭 영역(LYSW1)의 제1 소스라인 콘택(122A)과 접속하는 제1 소스라인(130A)을 형성하고, 매트영역(MAT)의 제2 소스라인 콘택(122B)과 접속하는 제2 소스라인(130B)을 형성하고, 제2 스위칭 영역(LYSW2)의 제3 소스라인 콘택(122C)과 접속하는 제3 소스라인(130C)을 형성할 수 있다.
복수의 제1 소스라인(130A) 각각은 대응하는 하나의 제1 소스라인 콘택(122A)과 중첩하면서 제2 방향으로 연장할 수 있다. 복수의 제3 소스라인(130C) 각각은 대응하는 하나의 제3 소스라인 콘택(122C)과 중첩하면서 제2 방향으로 연장할 수 있다. 복수의 제2 소스라인(130B) 각각은 제2 방향으로 배열되는 복수의 제2 소스라인 콘택(122B)과 중첩하면서 제2 방향으로 연장할 수 있다.
제1 내지 제3 소스라인(130A, 130B, 130C)의 형성은, 도 4a 및 도 4b의 공정 결과물 상에 도전 물질을 증착한 후, 이 도전 물질을 선택적으로 식각하는 방식에 의할 수 있다. 또는, 제1 내지 제3 소스라인(130A, 130B, 130C)의 형성은, 도 4a 및 도 4b의 공정 결과물 상에 절연 물질을 증착한 후, 이 절연 물질을 선택적으로 식각하여 제1 내지 제3 소스라인(130A, 130B, 130C)이 형성될 공간을 제공하고, 이 공간에 도전 물질을 매립하는 방식에 의할 수 있다. 여기서, 제1 소스라인(130A)과 제2 소스라인(130B)은 전기적으로 분리될 수 있지만, 제2 소스라인(130B)과 제3 소스라인(130C)은 전기적으로 연결될 수 있다. 이를 위하여, 제2 소스라인(130B)과 제3 소스라인(130C)을 형성하기 위한 도전 물질 혹은 절연 물질을 일체로 패터닝할 수 있다. 즉, 제2 소스라인(130B)과 제3 소스라인(130C)은 매트 영역(MAT)과 제2 스위칭 영역(LYSW2)의 사이로 연장하여 직접 접속할 수 있다. 제1 방향에서, 제2 소스라인(130B)과 제3 소스라인(130C)은 실질적으로 동일한 위치에 실질적으로 동일한 폭을 갖도록 형성될 수 있다. 반면, 제1 소스라인(130A)과 제2 소스라인(130B)은 제1 스위칭 영역(LYSW1)과 매트 영역(MAT) 사이에서 절단될 수 있다. 제1 방향에서, 제1 소스라인(130A)과 제2 소스라인(130B)은 실질적으로 상이한 위치에 형성될 수 있고, 폭이 동일하지 않아도 무방하다.
도 6a 및 도 6b를 참조하면, 도 5a 및 도 5b의 공정 결과물을 덮는 제2 층간 절연막(140)을 형성할 수 있다.
이어서, 매트 영역(MAT)의 제2 층간 절연막(140) 및 제1 층간 절연막(120)을 관통하여 제2 활성영역(100B)의 일부와 접속하는 하부 콘택(150B)을 형성할 수 있다. 참고로, 하부 콘택(150B)은 가변 저항 소자의 하부에서 가변 저항 소자와 접속할 콘택을 의미하고, 후술하는 상부 콘택은 가변 저항 소자의 상부에서 가변 저항 소자와 접속할 콘택을 의미할 수 있다.
하부 콘택(150B)은 제2 활성영역(100B)의 일측부 및 타측부 즉, 드레인 영역과 각각 접속하도록 배열될 수 있다.
하부 콘택(150B)의 형성은, 제2 층간 절연막(140) 상에 이들 콘택이 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 이 마스크 패턴을 식각 베리어로 제2 활성영역(100B)이 노출될 때까지 제2 층간 절연막(140) 및 제1 층간 절연막(120)을 식각하고, 식각에 의해 형성된 공간을 도전 물질로 매립하는 방식에 의할 수 있다.
이어서, 제2 층간 절연막(140) 상에 하부 콘택(150B) 각각과 접속되는 가변 저항 소자(160B)를 형성할 수 있다.
가변 저항 소자(160B)는 하부 콘택(150B) 및 후술할 상부 콘택과 접속하여 이들로부터 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 가질 수 있다. 가변 저항 소자(160B)는 RRAM, PRAM, FRAM, MRAM 등에 이용될 수 있는 다양한 가변 저항 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 가변 저항 소자(160B)는 자신의 저항 상태에 따라 서로 다른 데이터를 저장할 수 있다. 예컨대, 가변 저항 소자(160B)가 저저항 상태에 있는 경우 데이터 '0'을 저장할 수 있고, 가변 저항 소자(160B)가 고저항 상태에 있는 경우 데이터 '1'을 저장할 수 있다.
본 실시예에서, 가변 저항 소자(160B)는 제1 강자성층(162B), 제1 강자성층(162B) 상의 제2 강자성층(166B) 및 이들 사이에 개재된 터널 베리어층(164B)을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물을 포함할 수 있다. 제1 및 제2 강자성층(162B, 166B) 중 어느 하나는 자화 방향이 고정된 고정층(pinned layer)의 역할을 수행하고 다른 하나는 자화 방향이 변화되는 자유층(free layer)의 역할을 수행할 수 있다. 제1 및 제2 강자성층(162B, 166B)은 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-B 합금 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 터널 베리어층(164B)은 가변 저항 소자(160B)에 데이터를 기입하는 동작시 전자의 터널링을 가능하게 하여 자유층의 자화 방향을 변화시키는 역할을 수행할 수 있다. 터널 베리어층(164B)은 예컨대, MgO, CaO, SrO, TiO, VO, NbO 등의 절연성 산화물을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 이와 같은 가변 저항 소자(160B)는, 가변 저항 소자(160B)를 통하여 흐르는 스위칭 전류에 의해, 자유층의 자화 방향이 고정층과 평행해지는 경우 저저항 상태를 가질 수 있고, 자유층의 자화 방향이 고정층과 반평해지는 경우 고저항 상태를 가질 수 있다. 가변 저항 소자(160B)는 MTJ 구조물에 더하여 MTJ 구조물의 특성을 향상시키기 위한 하나 이상의 추가 물질층(미도시됨)을 더 포함할 수도 있다.
가변 저항 소자(160B)의 형성은, 제2 층간 절연막(140) 상에 가변 저항 소자(160B) 형성을 위한 물질막들 예컨대, 강자성 물질막 - 절연 물질막 - 강자성 물질막을 순차적으로 증착한 후, 이 물질막들을 선택적으로 식각하는 방식에 의할 수 있다.
도 7a 및 도 7b를 참조하면, 도 6a 및 도 6b의 공정 결과물을 덮는 제3 층간 절연막(170)을 형성할 수 있다.
이어서, 매트 영역(MAT)의 제3 층간 절연막(170) 내에 형성되어 가변 저항 소자(160B)의 상단과 접속하는 상부 콘택(180B)을 형성할 수 있다.
상부 콘택(180B)은 제1 방향에서 서로 인접한 한 쌍의 가변 저항 소자(160B)에 공통으로 접속하도록 제1 방향의 장축을 갖는 바 형상을 가질 수 있다. 상부 콘택(180B)은 제1 방향에서 서로 인접한 한 쌍의 가변 저항 소자(160B) 및 그 사이의 영역과 중첩하되, 공통 소스 영역과는 중첩하지 않도록 배열될 수 있다. 그에 따라, 상부 콘택(180B)은 제2 방향에서 지그재그 타입으로 배열될 수 있다.
상부 콘택(180B)의 형성은, 제3 층간 절연막(170) 상에 이들 콘택이 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 이 마스크 패턴을 식각 베리어로 가변 저항 소자(160B)의 상면이 노출될 때까지 제3 층간 절연막(170)을 식각하고, 식각에 의해 형성된 공간을 도전 물질로 매립하는 방식에 의할 수 있다.
한편, 공정 마진 확보를 위하여 상부 콘택(180B)을 형성하기 전에 가변 저항 소자(160B) 상에 가변 저항 소자(160B) 각각과 접속하는 추가 상부 콘택(미도시됨)을 더 형성할 수도 있다. 이 경우 상부 콘택(180B)은 가변 저항 소자(160B)의 상단과 직접 접속하는 것이 아니라 추가 상부 콘택을 통하여 간접적으로 접속할 수 있다.
이어서, 제1 스위칭 영역(LYSW1)의 제3 층간 절연막(170) 및 제2 층간 절연막(140)을 관통하여 제1 하부 비트라인 콘택(124A) 각각과 접속하는 제1 상부 비트라인 콘택(184A)을 형성하고, 제2 스위칭 영역(LYSW2)의 제3 층간 절연막(170) 및 제2 층간 절연막(140)을 관통하여 제3 하부 비트라인 콘택(124C) 각각과 접속하는 제3 상부 비트라인 콘택(184C)을 형성할 수 있다.
제1 상부 비트라인 콘택(184A) 및 제3 상부 비트라인 콘택(184C)의 형성은, 제3 층간 절연막(170) 상에 이들 콘택이 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 이 마스크 패턴을 식각 베리어로 제1 하부 비트라인 콘택(124A) 및 제3 하부 비트라인 콘택(124C)의 상면이 노출될 때까지 제3 층간 절연막(170) 및 제2 층간 절연막(140)을 식각하고, 식각에 의해 형성된 공간을 도전 물질로 매립하는 방식에 의할 수 있다.
본 실시예에서, 상부 콘택(180B)의 형성 공정이 제1 상부 비트라인 콘택(184A) 및 제3 상부 비트라인 콘택(184C)의 형성 공정보다 먼저 수행되는 경우를 설명하였다. 그러나, 제1 상부 비트라인 콘택(184A) 및 제3 상부 비트라인 콘택(184C)의 형성 공정이 상부 콘택(180B)의 형성 공정보다 먼저 수행될 수도 있다. 또는, 제1 상부 비트라인 콘택(184A) 및 제3 상부 비트라인 콘택(184C) 형성 공정과, 상부 콘택(180B)의 형성 공정은 동시에 즉, 하나의 마스크 및 식각 공정을 이용하여 형성될 수도 있다.
도 8a 및 도 8b를 참조하면, 도 7a 및 도 7b의 공정 결과물 상에 제1 스위칭 영역(LYSW1)의 제1 상부 비트라인 콘택(184A)과 접속하는 제1 비트라인(190A)을 형성하고, 매트영역(MAT)의 상부 콘택(180B)과 접속하는 제2 비트라인(190B)을 형성하고, 제2 스위칭 영역(LYSW2)의 제3 상부 비트라인 콘택(184C)과 접속하는 제3 비트라인(190C)을 형성할 수 있다.
복수의 제1 비트라인(190A) 각각은 하나의 제1 상부 비트라인 콘택(184A)과 중첩하면서 제2 방향으로 연장할 수 있다. 복수의 제3 비트라인(190C) 각각은 하나의 제3 상부 비트라인 콘택(184C)과 중첩하면서 제2 방향으로 연장할 수 있다. 복수의 제2 비트라인(190B) 각각은 제2 방향으로 배열되는 복수의 상부 콘택(180B)과 중첩하면서 제2 방향으로 연장할 수 있다. 나아가, 복수의 제2 비트라인(190B) 사이의 간격 확보 등 공정 마진 확보를 위하여, 제2 비트라인(190B)은 제1 방향에서 상부 콘택(180B)의 중앙과 중첩하도록 위치할 수 있다. 이 경우, 복수의 제2 비트라인(190B)은 복수의 제2 소스라인(130B)과 각각 중첩할 수 있다. 제2 비트라인(190B)의 폭은 제2 소스라인(130B)의 폭과 동일 또는 유사할 수 있다.
제1 내지 제3 비트라인(190A, 190B, 190C)의 형성은, 도 7a 및 도 7b의 공정 결과물 상에 도전 물질을 증착한 후, 이 도전 물질을 선택적으로 식각하는 방식에 의할 수 있다. 또는, 제1 내지 제3 비트라인(190A, 190B, 190C)의 형성은, 도 7a 및 도 7b의 공정 결과물 상에 절연 물질을 증착한 후, 이 절연 물질을 선택적으로 식각하여 제1 내지 제3 비트라인(190A, 190B, 190C)이 형성될 공간을 제공하고, 이 공간에 도전 물질을 매립하는 방식에 의할 수 있다. 여기서, 제1 비트라인(190A)과 제2 비트라인(190B)은 전기적으로 연결될 수 있지만, 제2 비트라인(190B)과 제3 비트라인(190C)은 전기적으로 분리될 수 있다. 이를 위하여, 제1 비트라인(190A)과 제2 비트라인(190B)의 형성을 위한 도전 물질 또는 절연 물질은 일체로 패터닝될 수 있다. 즉, 제1 비트라인(190A)과 제2 비트라인(190B)은 제1 스위칭 영역(LYSW1)과 매트 영역(MAT)의 사이로 연장하여 직접 접속할 수 있다. 제1 방향에서, 제1 비트라인(190A)과 제2 비트라인(190B)은 실질적으로 동일한 위치에 실질적으로 동일한 폭을 갖도록 형성될 수 있다. 반면, 제2 비트라인(190B)과 제3 비트라인(190C)은 매트 영역(MAT)과 제2 스위칭 영역(LYSW2) 사이에서 절단될 수 있다. 제1 방향에서, 제2 비트라인(190B)과 제3 비트라인(190C)은 실질적으로 상이한 위치에 형성될 수 있고, 폭이 동일하지 않아도 무방하다.
이상으로 설명한 공정에 의하여 도 8a 및 도 8b와 같은 반도체 메모리가 형성될 수 있다.
도 8a 및 도 8b를 다시 참조하면, 제1 스위칭 영역(LYSW1), 매트 영역(MAT) 및 제2 스위칭 영역(LYSW2)에는 실질적으로 동일한 형상 및 배열을 갖는 제1 내지 제3 활성영역(100A, 100B, 100C), 및 제1 내지 제3 게이트 구조물(110A, 110B, 110C)이 형성될 수 있다.
매트 영역(MAT)의 제2 활성영역(100B) 중 한 쌍의 제2 게이트 구조물(110B) 사이에 형성되는 공통 소스 영역은, 자신의 각각의 상부에 위치하는 제2 소스라인 콘택(122B)을 통하여 제2 방향으로 연장하는 제2 소스라인(130B)에 접속될 수 있다. 반면, 매트 영역(MAT)의 제2 활성영역(100B) 중 한 쌍의 제2 게이트 구조물(110B) 양측에 형성되는 드레인 영역은, 자신의 각각의 상부에 위치하는 하부 콘택(150B) 및 가변 저항 소자(160B)의 적층 구조물과, 이 적층 구조물 상에서 공통 소스 영역과 중첩하지 않으면서 제1 방향에서 인접한 한 쌍의 가변 저항 소자(160B) 및 그 사이의 영역과 중첩하는 상부 콘택(180B)을 통하여 제2 방향으로 연장하는 제2 비트라인(190B)에 접속될 수 있다.
제1 스위칭 영역(LYSW1)의 각 제1 활성영역 열을 가로지르는 선택된 제1 게이트 구조물(110A) 일측의 소스 영역은, 제1 소스라인 콘택(122A)을 통하여 제2 방향으로 연장하는 제1 소스라인(130A)에 접속될 수 있다. 반면, 제1 스위칭 영역(LYSW1)의 각 제1 활성영역 열을 가로지르는 선택된 제1 게이트 구조물(110A) 타측의 드레인 영역은, 제1 하부 비트라인 콘택(124A) 및 제1 상부 비트라인 콘택(184A)의 적층 구조물을 통하여 제2 방향으로 연장하는 제1 비트라인(190A)에 접속될 수 있다.
제2 스위칭 영역(LYSW2)의 각 제3 활성영역 열을 가로지르는 선택된 제3 게이트 구조물(110C) 일측의 소스 영역은, 제3 소스라인 콘택(122C)을 통하여 제2 방향으로 연장하는 제3 소스라인(130C)에 접속될 수 있다. 반면, 제2 스위칭 영역(LYSW2)의 각 제3 활성영역 열을 가로지르는 선택된 제3 게이트 구조물(110C) 타측의 드레인 영역은, 제3 하부 비트라인 콘택(124C) 및 제3 상부 비트라인 콘택(184C)의 적층 구조물을 통하여 제2 방향으로 연장하는 제3 비트라인(190C)에 접속될 수 있다.
제1 스위칭 영역(LYSW1)의 제1 비트라인(190A)과 매트 영역(MAT)의 제2 비트라인(190B)은 전기적으로 연결되는 반면, 제1 스위칭 영역(LYSW1)의 제1 소스라인(130A)과 매트 영역(MAT)의 제2 소스라인(130B)의 전기적 연결은 차단될 수 있다. 제2 스위칭 영역(LYSW2)의 제3 비트라인(190C)과 매트 영역(MAT)의 제2 비트라인(190B)의 전기적 연결은 차단되는 반면, 제2 스위칭 영역(LYSW2)의 제3 소스라인(130C)과 매트 영역(MAT)의 제2 소스라인(130B)은 전기적으로 연결될 수 있다.
위와 같은 반도체 메모리에서는, 가변 저항 소자(160B)에 데이터를 기입하는 동작 또는 가변 저항 소자(160B)에 저장된 데이터를 읽는 동작시, 제1 스위칭 영역(LYSW1), 매트 영역(MAT) 및 제2 스위칭 영역(LYSW2)을 지나가는 전류 흐름(혹은 데이터 흐름)이 형성될 수 있다. 이에 관해서는 도 9a 및 도 9b를 참조하여 설명하기로 한다.
도 9a 및 도 9b는 도 8a 및 도 8b의 반도체 메모리에서의 전류 흐름을 설명하기 위한 도면이다. 일례로서, 제1 스위칭 영역(LYSW1)의 제1 소스라인(130A)이 글로벌 비트라인(GBL)에 연결되고, 제2 스위칭 영역(LYSW2)의 제3 비트라인(190C)이 글로벌 소스라인(GSL)에 연결되는 경우를 나타내었다.
도 9a 및 도 9b를 참조하면, 특정 가변 저항 소자(160B)에 데이터를 기입하는 동작 또는 특정 가변 저항 소자(160B)에 저장된 데이터를 읽는 동작시의 전류 흐름의 일례를 화살표로 나타내었다. 설명의 편의를 위하여, 매트 영역(MAT)의 위에서부터 세번째 및 좌측에서부터 두번째 가변 저항 소자(160B)를 특정 가변 저항 소자(160B)로 가정하기로 한다.
구체적으로, 글로벌 비트라인(GBL)으로부터 입력된 전류는 제1 소스라인(130A)을 거쳐 제1 소스라인 콘택(122A)으로 이동할 수 있다. 여기서, 복수의 제1 게이트 구조물(110A) 중 특정 제1 게이트 구조물(110A) - 본 도면에서는 위에서부터 첫번째 제1 게이트 구조물(110A) - 의 제1 게이트 전극(114A)에 트랜지스터의 턴온 전압이 인가되면, 제1 소스라인 콘택(122A)으로부터 특정 제1 게이트 구조물(110A) 아래의 채널을 지나 특정 제1 게이트 구조물(110A) 일측의 제1 하부 비트라인 콘택(124A)으로 흐르는 전류 흐름이 생성될 수 있다. 제1 하부 비트라인 콘택(124A)으로 입력된 전류는, 이와 접속된 제1 상부 비트라인 콘택(184A) 및 제1 비트라인(190A)을 통하여 제1 스위칭 영역(LYSW1)으로부터 출력될 수 있다.
전술한 바와 같이, 제1 스위칭 영역(LYSW1)의 제1 비트라인(190A)과 매트 영역(MAT)의 제2 비트라인(190B)은 전기적으로 연결되어 있으므로, 위 전류는 매트 영역(MAT)의 제2 비트라인(190B)으로 입력될 수 있다. 제2 비트라인(190B)으로 입력된 전류는 상부 콘택(180B) 및 특정 가변 저항 소자(160B)를 거쳐 하부 콘택(150B)으로 이동할 수 있다. 여기서, 특정 제2 게이트 구조물(110B) - 본 도면에서는 위에서부터 두번째 제2 게이트 구조물(110B) - 의 제2 게이트 전극(114B)에 트랜지스터의 턴온 전압이 인가되면, 하부 콘택(150B)으로부터 특정 제2 게이트 구조물(110B) 아래의 채널을 지나 특정 제2 게이트 구조물(110B) 일측의 제2 소스라인 콘택(122B)으로 흐르는 전류 흐름이 생성될 수 있다. 제2 소스라인 콘택(122B)으로 입력된 전류는, 이와 접속된 제2 소스라인(130B)을 통하여 매트 영역(MAT)으로부터 출력될 수 있다.
전술한 바와 같이, 제2 스위칭 영역(LYSW2)의 제3 소스라인(130C)과 매트 영역(MAT)의 제2 소스라인(130B)은 전기적으로 연결되어 있으므로, 위 전류는 제2 스위칭 영역(LYSW2)의 제3 소스라인(130C)으로 입력될 수 있다. 제3 소스라인(130C)으로 입력된 전류는 제3 소스라인 콘택(122C)으로 이동할 수 있다. 여기서, 특정 제3 게이트 구조물(110C) - 본 도면에서는 위에서부터 첫번째 제3 게이트 구조물(110C) - 의 제3 게이트 전극(114C)에 트랜지스터의 턴온 전압이 인가되면, 제3 소스라인 콘택(122C)으로부터 특정 제3 게이트 구조물(110C) 아래의 채널을 지나 특정 제3 게이트 구조물(110C) 일측의 제3 하부 비트라인 콘택(124C)으로 흐르는 전류 흐름이 생성될 수 있다. 제3 하부 비트라인 콘택(124C)으로 입력된 전류는, 이와 접속된 제3 상부 비트라인 콘택(184C) 및 제3 비트라인(190C)을 통하여 글로벌 소스라인(GSL)으로 출력될 수 있다.
본 실시예에서는 글로벌 비트라인(GBL)에서 글로벌 소스라인(GSL)을 향하는 전류 흐름을 도시하였으나, 전류 흐름은 반대일 수도 있다. 즉, 도 9a 및 도 9b에 도시된 화살표의 방향이 반대일 수도 있다. 또한, 본 실시예에서는 제1 스위칭 영역(LYSW1)이 글로벌 비트라인(GBL)에 연결되고 제2 스위칭 영역(LYSW2)이 글로벌 소스라인(GSL)에 연결되는 경우를 나타내었으나, 반대로, 제1 스위칭 영역(LYSW1)이 글로벌 소스라인(GSL)에 연결되고 제2 스위칭 영역(LYSW2)이 글로벌 비트라인(GBL)에 연결될 수도 있다. 또한, 제1 스위칭 영역(LYSW1)과 제2 스위칭 영역(LYSW2)의 위치도 서로 뒤바뀔 수 있다. 어떠한 경우든, 제1 소스라인(130A) - 제1 소스라인 콘택(122A) - 제1 게이트 구조물(110A)에 게이트가 연결되는 제1 트랜지스터(TR1) - 제1 비트라인 콘택(124A, 184A) - 제1 비트라인(190A) - 제1 비트라인(190B) - 상부 콘택(180B) - 가변 저항 소자(160B) - 하부 콘택(150B) - 제2 게이트 구조물(110B)에 게이트가 연결되는 제2 트랜지스터(TR2) - 제2 소스라인 콘택(122B) - 제2 소스라인(130B) - 제3 소스라인(130C) - 제3 소스라인 콘택(122C) - 제3 게이트 구조물(110C)에 게이트가 연결되는 제3 트랜지스터(TR3) - 제3 비트라인 콘택(124C, 184C) - 제3 비트라인(190C)을 순차적으로 경유하는, 혹은 역순으로 경유하는 전류 흐름이 생성될 수 있다.
도 10a는 도 8a 및 도 8b의 제1 스위칭 영역의 등가 회로를 설명하기 위한 도면이고, 도 10b는 도 8a 및 도 8b의 제2 스위칭 영역의 등가 회로를 설명하기 위한 도면이다.
도 10a를 참조하면, 하나의 제1 게이트 라인(GL1)에 복수의 제1 트랜지스터(TR1)의 게이트가 접속될 수 있다. 여기서, 제1 게이트 라인(G1)은 도 8a 및 도 8b의 하나의 제1 게이트 구조물(110A)과 대응할 수 있고, 그에 따라, 제1 방향으로 연장하는 라인일 수 있다. 제1 게이트 라인(GL1)을 따라 복수의 제1 트랜지스터(TR1)가 제1 방향으로 배열될 수 있다. 복수의 제1 트랜지스터(TR1)는 도 8a 및 도 8b의 하나의 제1 게이트 구조물(110A), 및 이 제1 게이트 구조물(110B)과 중첩하면서 제1 방향으로 배열되는 제1 활성영역(100A) 내에 형성되고 이 제1 게이트 구조물(110A) 양측에 각각 형성된 소스 영역 및 드레인 영역을 포함할 수 있다.
제1 방향으로 배열되는 복수의 제1 트랜지스터(TR1) 중 단 하나의 제1 트랜지스터(점선 원 참조)의 소스 영역 및 드레인 영역이, 제1 소스라인 콘택(SLC1)을 통하여 대응하는 제1 소스라인(SL1)에 연결되면서 동시에 제1 비트라인 콘택(BLC1)을 통하여 대응하는 제1 비트라인(BL1)에 연결될 수 있다. 나머지 제1 트랜지스터(TR1)의 소스 영역 및 드레인 영역은 제1 소스라인 콘택(SLC1) 및 제1 비트라인 콘택(BLC1)에 동시에 연결될 수 없다. 도 8a 및 도 8b를 참조하면, 하나의 제1 게이트 구조물(110A)과 중첩하면서 제1 방향으로 배열되는 제1 활성영역(100A) 중 단 하나의 제1 활성영역(100A) 상에만 제1 소스라인 콘택(122A) 및 제1 비트라인 콘택(124A, 184A)이 위치하기 때문이다.
복수의 제1 소스라인(SL1)은 글로벌 비트라인(GBL)에 공통적으로 접속할 수 있다.
복수의 제1 비트라인(BL1) 각각은 미도시된 매트 영역의 비트라인 각각에 연결될 수 있다.
도 10b를 참조하면, 하나의 제3 게이트 라인(GL3)에 복수의 제3 트랜지스터(TR3)의 게이트가 접속될 수 있다. 여기서, 제3 게이트 라인(G3)은 도 8a 및 도 8b의 하나의 제3 게이트 구조물(110C)과 대응할 수 있고, 그에 따라, 제1 방향으로 연장하는 라인일 수 있다. 제3 게이트 라인(GL3)을 따라 복수의 제3 트랜지스터(TR3)가 제1 방향으로 배열될 수 있다. 복수의 제3 트랜지스터(TR3)는 도 8a 및 도 8b의 하나의 제3 게이트 구조물(110C), 및 이 제3 게이트 구조물(110C)과 중첩하면서 제1 방향으로 배열되는 제3 활성영역(100C) 내에 형성되고 이 제3 게이트 구조물(110C) 양측에 각각 형성된 소스 영역 및 드레인 영역을 포함할 수 있다.
제1 방향으로 배열되는 복수의 제3 트랜지스터(TR3) 중 단 하나의 제3 트랜지스터(점선 원 참조)의 소스 영역 및 드레인 영역이, 제3 소스라인 콘택(SLC3)을 통하여 대응하는 제3 소스라인(SL3)에 연결되면서 동시에 제3 비트라인 콘택(BLC3)을 통하여 대응하는 제3 비트라인(BL3)에 연결될 수 있다. 나머지 제3 트랜지스터(TR3)의 소스 영역 및 드레인 영역은 제3 소스라인 콘택(SLC3) 및 제3 비트라인 콘택(BLC3)에 동시에 연결될 수 없다. 도 8a 및 도 8b를 참조하면, 하나의 제3 게이트 구조물(110C)과 중첩하면서 제1 방향으로 배열되는 제3 활성영역(100C) 중 단 하나의 제3 활성영역(100C) 상에만 제3 소스라인 콘택(122C) 및 제3 비트라인 콘택(124C, 184C)이 위치하기 때문이다
복수의 제3 소스라인(SL3) 각각은 미도시된 매트 영역의 소스라인 각각에 연결될 수 있다.
복수의 제3 비트라인(BL3)은 글로벌 소스라인(GSL)에 공통적으로 접속할 수 있다.
도 11a 및 도 11b는 도 8a 및 도 8b의 제1 스위칭 영역과 글로벌 비트라인 사이의 연결, 및 제2 스위칭 영역과 글로벌 소스라인 사이의 연결을 보다 상세히 나타내는 평면도 및 단면도이다. 설명의 편의를 위하여 필요한 구성요소만 도시하였다.
도 11a 및 도 11b를 참조하면, 제1 스위칭 영역(LYSW1)의 복수의 제1 소스라인(130A)은 제1 스위칭 영역(LYSW1)의 외곽 예컨대, 소정 주변회로 영역으로 더 연장할 수 있다.
제1 스위칭 영역(LYSW1) 외곽에 위치하는 제1 소스라인(130A)의 단부 각각의 상에는 글로벌 비트라인 콘택(186)이 형성될 수 있다. 글로벌 비트라인 콘택(186)은 제2 및 제3 층간 절연막(140, 170)을 관통하여 제1 소스라인(130A) 각각의 단부와 접속할 수 있다. 글로벌 비트라인 콘택(186)은 제1 스위칭 영역(LYSW1)의 제1 상부 비트라인 콘택(184A) 및/또는 제2 스위칭 영역(LYSW2)의 제3 상부 비트라인 콘택(184C)과 함께 형성될 수 있다. 즉, 글로벌 비트라인 콘택(186)과 제1 상부 비트라인 콘택(184A) 및/또는 제3 상부 비트라인 콘택(184C)은 수직 방향에서 동일한 레벨에 위치하고, 동일한 물질로 형성될 수 있다.
제3 층간 절연막(170) 상에는 복수의 글로벌 비트라인 콘택(186)에 공통적으로 접속되는 글로벌 비트라인(196)이 형성될 수 있다. 글로벌 비트라인(196)은 제1 내지 제3 비트라인(190A, 190B, 190C)과 함께 형성될 수 있다. 즉, 글로벌 비트라인(196)은 제1 내지 제3 비트라인(190A, 190B, 190C)과 수직 방향에서 동일한 레벨에 위치하고, 동일한 물질로 형성될 수 있다.
또한, 제2 스위칭 영역(LYSW2)의 복수의 제3 비트라인(190C)은 제2 스위칭 영역(LYSW2)의 외곽으로 더 연장할 수 있다.
제2 스위칭 영역(LYSW2) 외곽에 위치하는 제3 비트라인(190C)의 단부 각각의 아래에는 글로벌 소스라인 콘택(185)이 형성될 수 있다. 글로벌 소스라인 콘택(185)은 제3 층간 절연막(170) 내에서 제3 비트라인(190C) 각각의 단부와 접속할 수 있다. 글로벌 소스라인 콘택(185)은 매트 영역(MAT)의 상부 콘택(180B)과 함께 형성될 수 있다. 즉, 글로벌 소스라인 콘택(185)과 상부 콘택(180B)은 수직 방향에서 동일한 레벨에 위치하고, 동일한 물질로 형성될 수 있다.
제3 층간 절연막(170) 상에는 복수의 글로벌 소스라인 콘택(185)에 공통적으로 접속되는 글로벌 소스라인(195)이 형성될 수 있다. 글로벌 소스라인(195)은 제1 내지 제3 비트라인(190A, 190B, 190C)과 함께 형성될 수 있다. 즉, 글로벌 소스라인(185)은 제1 내지 제3 비트라인(190A, 190B, 190C)과 수직 방향에서 동일한 레벨에 위치하고, 동일한 물질로 형성될 수 있다.
글로벌 소스라인(195) 및 글로벌 비트라인(186)과, 이들을 스위칭 영역(LYSW1, LYSW2)과 연결시키는 구성요소를 스위칭 영역(LYSW1, LYSW2) 및/또는 매트 영역(MAT)의 구성요소와 함께 형성할 수 있으므로 공정 비용 및 공정 난이도가 감소할 수 있다.
이상으로 설명한 반도체 메모리 및 그 제조 방법에 의하면 다음과 같은 이점이 있다.
우선, 매트 영역 및/또는 스위칭 영역의 구성요소를 적절히 배열함으로써 면적 효율성을 증가시켜 반도체 메모리의 집적도를 증가시킬 수 있다.
또한, 매트 영역의 트랜지스터와 스위칭 영역의 트랜지스터가 동일한 구조를 갖도록 형성함으로써, 공정 난이도를 감소시킬 수 있다. 특히, 매트 영역의 트랜지스터와 스위칭 영역의 트랜지스터가 동일한 매립 게이트 구조를 갖도록 형성함으로써, 매트 영역과 스위칭 영역이 기판 내에 형성되는 웰을 공유할 수 있다. 다시 말하면, 동일한 웰에 매트 영역과 스위칭 영역이 구비될 수 있다. 따라서, 종래와 같이 서로 다른 웰 상에 매트 영역 및 스위칭 영역이 구비되는 경우에 비하여, 추가적인 면적 감소가 가능하다. 나아가, 도 2에서와 같이 복수의 매트 영역과 복수의 스위칭 영역이 제2 방향으로 번갈아 배열되는 경우, 이들 전부가 동일한 웰(도 2의 B 참조) 내에 구비될 수 있다.
또한, 스위칭 영역의 구성 요소 대부분을 매트 영역의 구성 요소 형성 공정시 함께 형성함으로써 공정 비용 및 공정 난이도를 감소시킬 수 있다.
나아가, 매트 영역 및 스위칭 영역의 트랜지스터가 매립 게이트 구조를 갖는 경우 트랜지스터의 저항을 감소시킬 수 있다. 특히, 매트 영역 및 스위칭 영역의 트랜지스터가 활성영역이 소자분리막보다 돌출된 일명 핀형 구조를 갖는 경우, 트랜지스터의 저항이 더 감소할 수 있다. 트랜지스터의 저항이 감소하는 경우, 트랜지스터의 구동 능력이 향상될 수 있고, 가변 저항 소자에 끼치는 부가 저항의 영향이 감소하여 가변 저항 소자의 온/오프 비(on/off ratio)가 증가하는 장점이 있다.
한편, 위 실시예의 반도체 메모리에서, 평면도 상에서의 구성요소의 배열은 유지되면서, 공정 과정이 다양하게 변형되어 그 단면 형상이 변형될 수 있다.
일례로서, 콘택들은, 공정 방법에 따라 복수의 층이 적층된 구조를 갖거나, 또는, 하나의 층으로 이루어질 수 있다. 예컨대, 본 실시예에서, 제1 비트라인(190A) 아래의 제1 비트라인 콘택(124A, 184A)은, 제1 하부 비트라인 콘택(124A) 및 제1 상부 비트라인 콘택(184A)의 두 층이 적층된 구조를 가질 수 있다. 이는, 제1 하부 비트라인 콘택(124A) 형성 공정을 제1 내지 제3 소스라인 콘택(122A, 122B, 122C) 형성 공정과 함께 수행하기 때문이다. 그러나, 다른 실시예에서, 제1 비트라인 콘택은, 평면상의 위치를 유지하면서, 제3 층간 절연막(170), 제2 층간 절연막(140) 및 제1 층간 절연막(120)을 관통하는 하나의 층으로 형성될 수 있다. 또는, 다른 실시예에서, 제1 비트라인 콘택은, 제3 층간 절연막(170), 제2 층간 절연막(140) 및 제1 층간 절연막(120) 각각을 관통하는 세 개의 층이 서로 중첩하도록 적층된 구조를 가질 수도 있다. 또한, 본 실시예에서, 하부 콘택(250B)은 제2 층간 절연막(140) 및 제1 층간 절연막(120)을 관통하는 하나의 층으로 형성될 수 있다. 그러나, 다른 실시예에서, 하부 콘택은, 제2 층간 절연막(140) 및 제1 층간 절연막(120)을 각각을 관통하는 두 개의 층이 서로 중첩하도록 적층된 구조를 가질 수도 있다. 이러한 경우, 하부 콘택 중 제1 층간 절연막(120)을 관통하는 부분은 제1 내지 제3 소스라인 콘택(122A, 122B, 122C) 형성 공정에서 함께 형성될 수 있다.
또는, 다른 일례로서, 단면도 상에서 구성요소의 높낮이도 변형될 수 있다. 예컨대, 본 실시예에서, 제1 내지 제3 소스라인(130A, 130B, 130C)은 가변 저항 소자(160B)보다 먼저 형성되어 가변 저항 소자(160B)보다 아래에 위치할 수 있다. 그러나, 다른 실시예에서, 가변 저항 소자를 제1 내지 제3 소스라인보다 먼저 형성함으로써, 가변 저항 소자가 제1 내지 제3 소스라인보다 아래에 위치하게 할 수 있다. 이는, 가변 저항 소자보다 먼저 형성되는 라인이 구리 등과 같은 물질로 이루어진 경우, 가변 저항 소자 형성 공정에 수반되는 열처리 공정에 의해 기 형성된 라인이 악영향을 받는 것을 방지하기 위함이다. 이에 대해서는, 도 12a 및 도 12b를 참조하여 예시적으로 설명하기로 한다.
도 12a 및 도 12b는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면이다. 도 12a는 평면도를 나타내고, 도 12b는 도 12a의 A1-A1'선, A2-A2' 선, B-B' 선 및 A3-A3' 선에 따른 단면도를 나타낸다. 전술한 도 3a 내지 도 8b의 실시예의 반도체 메모리와의 실질적으로 동일한 부분에 대해서는 그 상세한 설명을 생략하기로 한다. 특히, 본 실시예의 구성요소들의 평면상 배열은 전술한 실시예의 구성요소들의 평면상 배열과 실질적으로 동일할 수 있으므로, 그 상세한 설명을 생략하기로 한다.
먼저, 제조 방법을 설명한다.
도 12a 및 도 12b를 참조하면, 제1 스위칭 영역(LYSW1)의 기판(100) 내에 제1 소자 분리막(105A)을 형성하여 복수의 제1 활성영역(100A)을 정의하고, 매트 영역(MAT)의 기판(100) 내에 제2 소자 분리막(105B)을 형성하여 복수의 제2 활성영역(100B)을 정의하고, 제2 스위칭 영역(LYSW2)의 기판(100) 내에 제3 소자 분리막(105C)을 형성하여 복수의 제3 활성영역(100C)을 정의할 수 있다.
이어서, 제1 스위칭 영역(LYSW1)의 기판(100) 내에 제1 게이트 구조물(110A)을 형성하고, 매트 영역(MAT)의 기판(100) 내에 제2 게이트 구조물(110B)을 형성하고, 제2 스위칭 영역(LYSW2)의 기판(100) 내에 제3 게이트 구조물(110C)을 형성할 수 있다.
이어서, 제1 층간 절연막(120)을 형성한 후, 매트 영역(MAT)의 제1 층간 절연막(120)을 관통하여 제2 활성영역(100B)의 드레인 영역과 각각 접속하는 하부 콘택(250B)을 형성할 수 있다.
이어서, 제1 층간 절연막(120) 상에 하부 콘택(250B) 각각과 접속되는 가변 저항 소자(260B)를 형성할 수 있다. 가변 저항 소자(260B) 형성시 물질층 증착 및 패터닝 공정과 함께 가변 저항 소자(260B)의 특성 확보를 위한 열처리 공정이 수행될 수 있다.
이어서, 가변 저항 소자(260B)가 형성된 결과물을 덮는 제2 층간 절연막(140)을 형성할 수 있다.
이어서, 제1 스위칭 영역(LYSW1)의 제1 및 제2 층간 절연막(120, 140)을 관통하여 제1 활성영역(100A)의 일부와 접속하는 제1 소스라인 콘택(222A), 매트 영역(MAT)의 제1 및 제2 층간 절연막(120, 140)을 관통하여 제2 활성영역(100B)의 일부와 접속하는 제2 소스라인 콘택(222B), 및 제2 스위칭 영역(LYSW2)의 제1 및 제2 층간 절연막(120, 140)을 관통하여 제3 활성영역(100C)의 일부와 접속하는 제3 소스라인 콘택(222C)을 형성할 수 있다. 도시하지는 않았지만, 제1 소스라인 콘택(222A), 제2 소스라인 콘택(222B) 및 제3 소스라인 콘택(222C) 각각의 하부는 하부 콘택(250B) 형성 공정시 함께 형성될 수도 있다.
이어서, 제2 층간 절연막(140) 상에, 제1 스위칭 영역(LYSW1)의 제1 소스라인 콘택(222A)과 접속하면서 제2 방향으로 연장하는 제1 소스라인(230A)을 형성하고, 매트영역(MAT)의 제2 소스라인 콘택(222B)과 접속하면서 제2 방향으로 연장하는 제2 소스라인(230B)을 형성하고, 제2 스위칭 영역(LYSW2)의 제3 소스라인 콘택(222C)과 접속하면서 제2 방향으로 연장하는 제3 소스라인(230C)을 형성할 수 있다. 여기서, 제1 내지 제3 소스라인(230A, 230B, 230C) 형성 공정은, 제2 층간 절연막(140) 상에 절연 물질을 증착하고, 절연 물질을 선택적으로 식각하여 제1 내지 제3 소스라인(230A, 230B, 230C)이 형성될 공간을 제공한 후, 이 공간에 구리 등의 도전 물질을 매립하는 방식에 의할 수 있다. 또는, 도전 물질의 증착 및 패터닝 공정을 수행될 수도 있다. 어떠한 경우든, 제1 내지 제3 소스라인(230A, 230B, 230C)의 형성 공정이 가변 저항 소자(260B)의 형성 공정 후에 수행되므로, 가변 저항 소자(260B) 형성시의 열처리 공정에 의한 영향을 받지 않을 수 있다.
이어서, 제1 내지 제3 소스라인(230A, 230B, 230C)이 형성된 결과물을 덮는 제3 층간 절연막(170)을 형성할 수 있다.
이어서, 매트 영역(MAT)의 제3 층간 절연막(170) 및 제2 층간 절연막(140)을 관통하여 가변 저항 소자(260B) 각각의 상면과 접속하는 추가 상부 콘택(282B)을 형성할 수 있다. 전술한 실시예에서 추가 상부 콘택의 형성은 선택적일 수 있다. 그러나, 본 실시예에서는 제1 내지 제3 소스라인(230A, 230B, 230C)이 가변 저항 소자(260B)보다 위에 위치하기 때문에, 한 쌍의 가변 저항 소자(260B)를 제1 내지 제3 소스라인(230A, 230B, 230C) 보다 위에서 연결하기 위하여 제1 내지 제3 소스라인(230A, 230B, 230C)의 상면보다 위에 위치하는 상면을 갖는 추가 상부 콘택(282B)의 형성이 필요할 수 있다.
이어서, 제3 층간 절연막(170) 상에 제4 층간 절연막(175)을 형성한 후, 매트 영역(MAT)의 제4 층간 절연막(175)을 관통하여 한 쌍의 추가 상부 콘택(282B)과 접속하는 상부 콘택(280B)을 형성할 수 있다. 또한, 제1 스위칭 영역(LYSW1)의 제1 내지 제4 층간 절연막(120, 140, 170, 175)을 관통하여 제1 활성영역(100A)의 일부와 접속하는 제1 비트라인 콘택(284A)을 형성하고, 제2 스위칭 영역(LYSW2)의 제1 내지 제4 층간 절연막(120, 140, 170, 175)을 관통하여 제3 활성영역(100C)의 일부와 접속하는 제3 비트라인 콘택(284C)을 형성할 수 있다. 도시하지는 않았지만, 제1 비트라인 콘택(284A)은 제1 내지 제4 층간 절연막(120, 140, 170, 175) 각각의 형성 과정에서 둘 이상의 부분으로 나누어 형성될 수도 있다. 유사하게, 제3 비트라인 콘택(284C)은 제1 내지 제4 층간 절연막(120, 140, 170, 175) 각각의 형성 과정에서 둘 이상의 부분으로 나누어 형성될 수도 있다.
이어서, 제4 층간 절연막(175) 상에, 제1 스위칭 영역(LYSW1)의 제1 비트라인 콘택(284A)과 접속하면서 제2 방향으로 연장하는 제1 비트라인(290A)을 형성하고, 매트영역(MAT)의 상부 콘택(280B)과 접속하면서 제2 방향으로 연장하는 제2 비트라인(290B)을 형성하고, 제2 스위칭 영역(LYSW2)의 제3 비트라인 콘택(284C)과 접속하면서 제2 방향으로 연장하는 제3 비트라인(290C)을 형성할 수 있다.
이상으로 설명한 공정에 의하여, 도 12a 및 도 12b와 같은 반도체 메모리가 형성될 수 있다.
도 12a 및 도 12b를 다시 참조하면, 단면 상에서 제1 내지 제3 소스라인(230A, 230B, 230C)이 가변 저항 소자(260B)보다 위에 위치할 수 있다. 이를 위하여, 제1 내지 제3 소스라인(230A, 230B, 230C) 아래의 제1 내지 제3 소스라인 콘택(222A, 222B, 222C)의 높이, 가변 저항 소자(260B)의 아래 및 위에 각각 위치하는 하부 콘택(250B) 및 상부 콘택(282B, 280B)의 높이 등은 적절히 조절될 수 있다. 이로써, 제1 내지 제3 소스라인(230A, 230B, 230C)에 가변 저항 소자(260B)의 열처리 공정이 영향을 미치지 않게 할 수 있고, 그에 따라, 제1 내지 제3 소스라인(230A, 230B, 230C) 형성을 위한 물질 선택에 제약이 없는 장점이 있다.
한편, 위 실시예들의 반도체 메모리에서, 평면도 상에서의 구성요소 일부의 배열도 변형될 수 있다. 예컨대, 전술한 바와 같이, 제1 스위칭 영역(LYSW1)의 제1 소스라인 콘택(122A) 및 제1 비트라인 콘택(124A, 184A)의 상대적인 위치가 변형되거나, 또는, 제2 스위칭 영역(LYSW2)의 제3 소스라인 콘택(122C) 및 제3 비트라인 콘택(124C, 184C)의 상대적인 위치가 변형될 수 있고, 그에 따라, 제1 소스라인(130A)과 제1 비트라인(190A)의 상대적인 위치가 변형되거나, 또는, 제3 소스라인(130C)과 제3 비트라인(190C)의 상대적인 위치가 변형될 수 있다. 이에 대해서는, 도 13a 및 도 13b를 참조하여 예시적으로 설명하기로 한다.
도 13a 및 도 13b는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면이다. 도 13a는 평면도를 나타내고, 도 13b는 도 13a의 A1-A1'선, A2-A2' 선, B-B' 선 및 A3-A3' 선에 따른 단면도를 나타낸다. 전술한 실시예들과의 차이점을 중심으로 설명하기로 한다.
도 13a 및 도 13b를 참조하면, 제1 스위칭 영역(LYSW1)의 구성요소와 제2 스위칭 영역(LYSW2)의 구성요소의 배열은 서로 동일할 수 있다. 즉, 제2 스위칭 영역(LYSW2)과 유사하게, 제1 스위칭 영역(LYSW1)의 제1 소스라인 콘택(122A')이 제1 활성영역(100A)의 중간부 상에 위치하고 제1 비트라인 콘택(124A', 184A')이 제1 활성영역(100A)의 타측부 상에 위치할 수 있다. 도 8a 및 도 8b의 반도체 메모리의 제1 스위칭 영역(LYSW1)과 비교하면, 제1 소스라인 콘택(122A') 및 제1 비트라인 콘택(124A', 184A')의 위치가 서로 뒤바뀌어 있음을 알 수 있다. 그에 따라, 도 8a 및 도 8b의 반도체 메모리의 제1 스위칭 영역(LYSW1)과 비교하면, 제1 소스라인(130A') 및 제1 비트라인(190A')의 위치도 서로 뒤바뀌어 있음을 알 수 있다.
이러한 경우에도 동작 방법 및 전류 흐름은 도 8a 및 도 8b의 반도체 메모리와 실질적으로 동일할 수 있다. 즉, 제1 스위칭 영역(LYSW1)에서의 전류 흐름이 제1 소스라인(130A') - 제1 소스라인 콘택(122A') - 제1 게이트 구조물(110A)에 게이트가 연결되는 제1 트랜지스터(TR1) - 제1 비트라인 콘택(124A', 184A') - 제1 비트라인(190A')을 지날 수 있다.
다만, 제1 비트라인(190A')의 위치가 변경되어 매트 영역(MAT)의 제2 비트라인(190B)과 대응하지 않게 되기 때문에, 제1 스위칭 영역(LYSW1)과 매트 영역(MAT) 사이에서 제1 비트라인(190A')과 제2 비트라인(190B)의 연결을 위하여 굽어진 형상의 배선이 제공될 수 있다(제1 스위칭 영역(LYSW1)과 매트 영역(MAT) 사이의 점선 참조).
그러나, 제1 소스라인 콘택(122A') 및 제1 비트라인 콘택(124A', 184A')의 위치가 본 실시예와 같은 경우에도, 추가 콘택을 이용하여 제1 비트라인(190A')의 위치를 조절함으로써 굽어진 형상의 배선을 이용하지 않을 수도 있다. 이에 대해서는, 도 14a 및 도 14b를 참조하여 예시적으로 설명하기로 한다.
도 14a 및 도 14b는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면이다. 도 14a는 평면도를 나타내고, 도 14b는 도 14a의 A1-A1'선, A2-A2' 선, B-B' 선 및 A3-A3' 선에 따른 단면도를 나타낸다. 도 13a 및 도 13b의 실시예와의 차이점을 중심으로 설명하기로 한다.
도 14a 및 도 14b를 참조하면, 제1 스위칭 영역(LYSW1)의 제1 소스라인 콘택(122A')이 제1 활성영역(100A)의 중간부에 위치하고, 제1 비트라인 콘택(124A', 184A')이 제1 활성영역(100A)의 타측부에 위치하고, 제1 소스라인(130A')이 제1 소스라인 콘택(122A')과 중첩하면서 제2 방향으로 연장함은 도 13a 및 도 13b의 실시예와 동일하다.
여기서, 제1 비트라인 콘택(124A', 184A') 상에는, 제1 비트라인 콘택(124A', 184A')과 중첩하면서 동시에 인접한 일측의 제1 소스라인(130A')과 중첩하도록 인접한 일측의 제1 소스라인(130A')을 향하여 돌출되는 섬 형상의 추가 제1 비트라인 콘택(186A')이 더 형성될 수 있다.
제1 비트라인(190A”)은 추가 제1 비트라인 콘택(186A') 상에서 제1 소스라인(130A')과 중첩하면서 제2 방향으로 연장하도록 형성될 수 있다. 제1 비트라인(190A”)은 추가 제1 비트라인 콘택(186A')을 통하여 제1 비트라인 콘택(124A', 184A') 및 제1 활성영역(100A)과 접속할 수 있다.
이러한 경우, 제1 비트라인(190A”)의 위치가 매트 영역(MAT)의 제2 비트라인(190B)과 대응할 수 있으므로, 제1 스위칭 영역(LYSW1)과 매트 영역(MAT) 사이에서 제1 비트라인(190A”)과 제2 비트라인(190B)이 직선 배선을 이용하여 연결될 수 있다(제1 스위칭 영역(LYSW1)과 매트 영역(MAT) 사이의 점선 참조).
본 실시예에서, 추가 제1 비트라인 콘택(186A')의 형성에 의한 높이 증가를 고려하여, 매트 영역(MAT)의 가변 저항 소자(160B) 각각의 상부에는 추가 상부 콘택(182B)이 더 형성될 수 있고, 제2 스위칭 영역(LYSW2)의 제3 비트라인 콘택(124C, 184C) 상에는 추가 제3 비트라인 콘택(186C)이 더 형성될 수 있다. 추가 제1 비트라인 콘택(186A')은 상부 콘택(180B) 및/또는 추가 제3 비트라인 콘택(186C) 형성 공정시 함께 형성될 수 있다.
한편, 전술한 실시예들에서, 제1 스위칭 영역(LYSW1)의 하나의 제1 게이트 구조물(110A)에 게이트가 접속되는 복수의 제1 트랜지스터(TR1)에서, 복수의 소스 영역은 서로 분리되어 있고, 복수의 드레인 영역은 서로 분리되어 있다. 마찬가지로, 제2 스위칭 영역(LYSW2)의 하나의 제3 게이트 구조물(110C)에 게이트가 접속되는 복수의 제3 트랜지스터(TR3)에서, 복수의 소스 영역은 서로 분리되어 있고, 복수의 드레인 영역은 서로 분리되어 있다. 그러나, 복수의 소스 영역을 서로 전기적으로 연결하고, 복수의 드레인 영역을 서로 전기적으로 연결하면, 복수의 트랜지스터가 병렬 연결되어 저항이 더욱 감소하는 장점이 있다. 이에 대해서는, 도 15a 내지 도 16b를 참조하여 예시적으로 설명하기로 한다.
도 15a는 본 발명의 다른 일 실시예에 따른 반도체 메모리의 제1 스위칭 영역의 등가 회로를 설명하기 위한 도면이고, 도 15b는 도 8a 및 본 발명의 다른 일 실시예에 따른 반도체 메모리의 제2 스위칭 영역의 등가 회로를 설명하기 위한 도면이다.
도 15a를 참조하면, 제1 방향으로 연장하는 하나의 제1 게이트 라인(GL1)에 복수의 제1 트랜지스터(TR1)의 게이트가 접속될 수 있다. 그에 따라, 제1 게이트 라인(GL1)을 따라 복수의 제1 트랜지스터(TR1)가 제1 방향으로 배열될 수 있다.
복수의 제1 트랜지스터(TR1) 각각은 소스 및 드레인을 포함할 수 있다. 여기서, 복수의 제1 트랜지스터(TR1)의 제1 방향으로 배열되는 복수의 소스는 서로 전기적으로 연결될 수 있다. 또한, 복수의 제1 트랜지스터(TR1)의 제1 방향으로 배열되는 복수의 드레인은 서로 전기적으로 연결될 수 있다.
그에 따라, 복수의 제1 트랜지스터(TR1)의 복수의 소스는 제1 소스라인 콘택(SLC1)을 통하여 대응하는 제1 소스라인(SL1)에 연결될 수 있다. 또한, 복수의 제1 트랜지스터(TR1)의 복수의 드레인은 제1 비트라인 콘택(BLC1)을 통하여 대응하는 제1 비트라인(BL1)에 연결될 수 있다.
복수의 제1 소스라인(SL1)은 글로벌 비트라인(GBL)에 공통적으로 접속할 수 있다.
복수의 제1 비트라인(BL1) 각각은 미도시된 매트 영역의 비트라인 각각에 연결될 수 있다.
도 15b를 참조하면, 제1 방향으로 연장하는 하나의 제3 게이트 라인(GL3)에 복수의 제3 트랜지스터(TR3)의 게이트가 접속될 수 있다. 그에 따라, 제3 게이트 라인(GL3)을 따라 복수의 제3 트랜지스터(TR3)가 제1 방향으로 배열될 수 있다.
복수의 제3 트랜지스터(TR3) 각각은 소스 및 드레인을 포함할 수 있다. 여기서, 복수의 제3 트랜지스터(TR3)의 제1 방향으로 배열되는 복수의 소스는 서로 전기적으로 연결될 수 있다. 또한, 복수의 제3 트랜지스터(TR3)의 제1 방향으로 배열되는 복수의 드레인은 서로 전기적으로 연결될 수 있다.
그에 따라, 복수의 제3 트랜지스터(TR3)의 복수의 소스는 제3 소스라인 콘택(SLC3)을 통하여 대응하는 제3 소스라인(SL3)에 연결될 수 있다. 또한, 복수의 제3 트랜지스터(TR3)의 복수의 드레인은 제3 비트라인 콘택(BLC3)을 통하여 대응하는 제3 비트라인(BL3)에 연결될 수 있다.
복수의 제3 비트라인(BL3)은 글로벌 소스라인(GSL)에 공통적으로 접속할 수 있다.
복수의 제3 소스라인(SL3) 각각은 미도시된 매트 영역의 소스라인 각각에 연결될 수 있다.
도 16a 및 도 16b는 도 15a 및 도 15b의 제1 및 제2 스위칭 영역을 포함하는 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면이다. 도 16a는 평면도를 나타내고, 도 16b는 도 16a의 A1-A1'선, A2-A2' 선, B-B' 선 및 A3-A3' 선에 따른 단면도를 나타낸다. 본 실시예는 도 12a 및 도 12b의 실시예를 기준으로, 변형된 부분에 대해서 상세히 설명하기로 한다. 그러나, 다른 실시예들, 즉, 도 3a 내지 도 8b의 실시예, 도 13a 및 도 13b의 실시예, 도 14a 및 도 14b의 실시예 등에도 모두 적용할 수 있음은 물론이다.
도 16a 및 도 16b를 참조하면, 제1 스위칭 영역(LYSW1)의 기판(100) 내에 제1 소자 분리막(105A)을 형성하여 복수의 제1 활성영역(100A)을 정의하고, 매트 영역(MAT)의 기판(100) 내에 제2 소자 분리막(105B)을 형성하여 복수의 제2 활성영역(100B)을 정의하고, 제2 스위칭 영역(LYSW2)의 기판(100) 내에 제3 소자 분리막(105C)을 형성하여 복수의 제3 활성영역(100C)을 정의할 수 있다.
이어서, 제1 스위칭 영역(LYSW1)의 기판(100) 내에 제1 게이트 구조물(110A)을 형성하고, 매트 영역(MAT)의 기판(100) 내에 제2 게이트 구조물(110B)을 형성하고, 제2 스위칭 영역(LYSW2)의 기판(100) 내에 제3 게이트 구조물(110C)을 형성할 수 있다.
이어서, 제1 내지 제3 게이트 구조물(110A, 110B, 110C)이 형성된 결과물을 덮는 제1 층간 절연막(120)을 형성한 후, 매트 영역(MAT)의 제1 층간 절연막(120)을 관통하여 제2 활성영역(100B)의 드레인 영역과 각각 접속하는 하부 콘택(250B)을 형성할 수 있다. 또한, 제1 스위칭 영역(LYSW1)의 제1 층간 절연막(120)을 관통하여 제1 게이트 구조물(110A) 사이에 위치하면서 제1 방향으로 연장하는 제1 라인 콘택(205A)을 형성하고, 제2 스위칭 영역(LYSW1)의 제1 층간 절연막(120)을 관통하여 제3 게이트 구조물(110C) 사이에 위치하면서 제1 방향으로 연장하는 제3 라인 콘택(205C)을 형성할 수 있다.
여기서, 제1 라인 콘택(205A)은, 제1 게이트 구조물(110A) 사이에서 제1 방향으로 배열되는 제1 활성영역(100A)의 타측부, 일측부 및 중간부와 접속할 수 있다. 결과적으로, 제1 게이트 구조물(110A) 일측의 접합 영역을 서로 연결시키는 역할을 수행하고, 제1 게이트 구조물(110A) 타측의 접합 영역을 서로 연결시키는 역할을 수행할 수 있다. 유사하게, 제2 라인 콘택(205C)은 제3 게이트 구조물(110C) 일측의 접합 영역을 서로 연결시키는 역할을 수행하고, 제3 게이트 구조물(110C) 타측의 접합 영역을 서로 연결시키는 역할을 수행할 수 있다. 그에 따라, 도 15a 및 도 15b에서 설명한 것과 같은 소스 영역들간의 연결 및 드레인 영역들간의 연결이 제공될 수 있다.
본 실시예에서, 제1 및 제2 라인 콘택(205A, 205C)은 제1 층간 절연막(120)을 선택적으로 식각하여 제1 및 제2 라인 콘택(205A, 205C)이 형성될 공간을 제공한 후, 이 공간에 도전 물질을 매립하는 방식에 의할 수 있다. 제1 및 제2 라인 콘택(205A, 205C) 형성 공정은 하부 콘택(250B) 형성 공정과 함께 수행될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 라인 콘택(205A, 205C) 형성 공정은 하부 콘택(250B) 형성 공정과 별개로 수행될 수도 있다. 또한, 제1 및 제2 라인 콘택(205A, 205C) 형성 공정은 제1 층간 절연막(120) 형성 전에 도전 물질의 증착 및 패터닝 공정을 이용하는 방식으로 수행될 수도 있다.
이후의 후속 공정은 도 12a 및 도 12b에서 설명한 것과 실질적으로 동일할 수 있다. 다만, 제1 소스라인 콘택(222A) 및 제1 비트라인 콘택(284A)의 하면이 제1 활성영역(100A)과 직접 접하는 것이 아니라, 제1 라인 콘택(205A)과 직접 접하도록 형성될 수 있다. 또한, 제3 소스라인 콘택(222C) 및 제3 비트라인 콘택(284C)의 하면이 제3 활성영역(100C)과 직접 접하는 것이 아니라, 제3 라인 콘택(205C)과 직접 접하도록 형성될 수 있다.
본 실시예에 의하는 경우 제1 및 제2 스위칭 영역(LYSW1, LYSW2)에서 병렬로 연결된 복수의 트랜지스터가 제공되므로 트랜지스터의 저항이 더욱 감소할 수 있다.
한편, 도 15a 내지 도 16b의 실시예에서 몇 개의 트랜지스터를 병렬 연결할지는 제1 라인 콘택(205A) 및 제2 라인 콘택(205C)의 길이를 조절함으로써 쉽게 조절될 수 있다. 예컨대, 제1 게이트 구조물(110A)에 트랜지스터가 8개 단위로 병렬 연결된다면, 제1 라인 콘택(205A)은 제1 게이트 구조물(110A) 일측에서 제1 방향으로 배열되는 제1 활성영역(100A)의 8개의 접합 영역과 중첩하도록 연장할 수 있다. 제1 방향에서 8개의 접합 영역과 중첩하는 제1 라인 콘택(205A)과, 이 라인 콘택(205A)과 인접하면서 8개의 다른 접합 영역과 중첩하는 다른 제1 라인 콘택(205A)은 일정한 간격을 두고 서로 분리될 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 메모리는 다양한 장치 또는 시스템에 이용될 수 있다. 도 17 내지 도 21은 전술한 실시예들의 메모리 회로 또는 반도체 메모리를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 17을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 메모리의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 복수의 메모리 셀이 배열되는 매트 영역; 및 상기 복수의 메모리 셀과 접속되는 복수의 제1 트랜지스터를 포함하는 제1 스위칭 영역을 포함하고, 상기 제1 스위칭 영역은, 실질적으로 수직인 제1 방향 및 제2 방향에 대해 경사진 제3 방향의 장축을 갖고, 상기 제2 방향 및 상기 제3 방향 각각에서 일렬로 배열되는 복수의 제1 활성영역; 상기 제1 활성영역을 가로지르도록 상기 제1 방향으로 연장하는 복수의 제1 게이트 구조물 - 여기서, 한 쌍의 제1 게이트 구조물에 의하여 상기 제1 활성영역은, 일측부, 중간부 및 타측부로 구분되고, 상기 제1 활성영역은 상기 제1 방향에서 상기 일측부, 상기 타측부 및 상기 중간부가 번갈아 반복되도록 배열됨. - ; 상기 제2 방향으로 배열되는 상기 제1 활성영역의 열 중 선택된 하나의 열과 상기 복수의 제1 게이트 구조물 중 선택된 하나의 제1 게이트 구조물이 교차하는 영역에서, 상기 선택된 제1 게이트 구조물 양측의 상기 제1 활성영역 각각과 접속하는 제1 소스라인 콘택 및 제1 비트라인 콘택; 상기 제1 소스라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 소스라인; 및 상기 제1 비트라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 비트라인을 포함할 수 있다. 이를 통해, 기억부(1010)의 집적도 증가 및 공정 난이도 감소가 가능하다. 결과적으로, 마이크로프로세서(1000)의 집적도 증가 및 공정 난이도 감소가 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 18을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 메모리의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 복수의 메모리 셀이 배열되는 매트 영역; 및 상기 복수의 메모리 셀과 접속되는 복수의 제1 트랜지스터를 포함하는 제1 스위칭 영역을 포함하고, 상기 제1 스위칭 영역은, 실질적으로 수직인 제1 방향 및 제2 방향에 대해 경사진 제3 방향의 장축을 갖고, 상기 제2 방향 및 상기 제3 방향 각각에서 일렬로 배열되는 복수의 제1 활성영역; 상기 제1 활성영역을 가로지르도록 상기 제1 방향으로 연장하는 복수의 제1 게이트 구조물 - 여기서, 한 쌍의 제1 게이트 구조물에 의하여 상기 제1 활성영역은, 일측부, 중간부 및 타측부로 구분되고, 상기 제1 활성영역은 상기 제1 방향에서 상기 일측부, 상기 타측부 및 상기 중간부가 번갈아 반복되도록 배열됨. - ; 상기 제2 방향으로 배열되는 상기 제1 활성영역의 열 중 선택된 하나의 열과 상기 복수의 제1 게이트 구조물 중 선택된 하나의 제1 게이트 구조물이 교차하는 영역에서, 상기 선택된 제1 게이트 구조물 양측의 상기 제1 활성영역 각각과 접속하는 제1 소스라인 콘택 및 제1 비트라인 콘택; 상기 제1 소스라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 소스라인; 및 상기 제1 비트라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 비트라인을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 집적도 증가 및 공정 난이도 감소가 가능하다. 결과적으로, 프로세서(1100)의 동작 특성 향상이 가능하다.
도 18에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), MCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 19를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 메모리의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 복수의 메모리 셀이 배열되는 매트 영역; 및 상기 복수의 메모리 셀과 접속되는 복수의 제1 트랜지스터를 포함하는 제1 스위칭 영역을 포함하고, 상기 제1 스위칭 영역은, 실질적으로 수직인 제1 방향 및 제2 방향에 대해 경사진 제3 방향의 장축을 갖고, 상기 제2 방향 및 상기 제3 방향 각각에서 일렬로 배열되는 복수의 제1 활성영역; 상기 제1 활성영역을 가로지르도록 상기 제1 방향으로 연장하는 복수의 제1 게이트 구조물 - 여기서, 한 쌍의 제1 게이트 구조물에 의하여 상기 제1 활성영역은, 일측부, 중간부 및 타측부로 구분되고, 상기 제1 활성영역은 상기 제1 방향에서 상기 일측부, 상기 타측부 및 상기 중간부가 번갈아 반복되도록 배열됨. - ; 상기 제2 방향으로 배열되는 상기 제1 활성영역의 열 중 선택된 하나의 열과 상기 복수의 제1 게이트 구조물 중 선택된 하나의 제1 게이트 구조물이 교차하는 영역에서, 상기 선택된 제1 게이트 구조물 양측의 상기 제1 활성영역 각각과 접속하는 제1 소스라인 콘택 및 제1 비트라인 콘택; 상기 제1 소스라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 소스라인; 및 상기 제1 비트라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 비트라인을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 집적도 증가 및 공정 난이도 감소가 가능하다. 결과적으로, 시스템(1200)의 집적도 증가 및 공정 난이도 감소가 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 메모리를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 메모리의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 복수의 메모리 셀이 배열되는 매트 영역; 및 상기 복수의 메모리 셀과 접속되는 복수의 제1 트랜지스터를 포함하는 제1 스위칭 영역을 포함하고, 상기 제1 스위칭 영역은, 실질적으로 수직인 제1 방향 및 제2 방향에 대해 경사진 제3 방향의 장축을 갖고, 상기 제2 방향 및 상기 제3 방향 각각에서 일렬로 배열되는 복수의 제1 활성영역; 상기 제1 활성영역을 가로지르도록 상기 제1 방향으로 연장하는 복수의 제1 게이트 구조물 - 여기서, 한 쌍의 제1 게이트 구조물에 의하여 상기 제1 활성영역은, 일측부, 중간부 및 타측부로 구분되고, 상기 제1 활성영역은 상기 제1 방향에서 상기 일측부, 상기 타측부 및 상기 중간부가 번갈아 반복되도록 배열됨. - ; 상기 제2 방향으로 배열되는 상기 제1 활성영역의 열 중 선택된 하나의 열과 상기 복수의 제1 게이트 구조물 중 선택된 하나의 제1 게이트 구조물이 교차하는 영역에서, 상기 선택된 제1 게이트 구조물 양측의 상기 제1 활성영역 각각과 접속하는 제1 소스라인 콘택 및 제1 비트라인 콘택; 상기 제1 소스라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 소스라인; 및 상기 제1 비트라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 비트라인을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 집적도 증가 및 공정 난이도 감소가 가능하다. 결과적으로, 시스템(1200)의 집적도 증가 및 공정 난이도 감소가 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 메모리를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 20을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact DiMC Read Only Memory; CDROM), DVD(Digital Versatile DiMC), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), MCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 메모리의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 복수의 메모리 셀이 배열되는 매트 영역; 및 상기 복수의 메모리 셀과 접속되는 복수의 제1 트랜지스터를 포함하는 제1 스위칭 영역을 포함하고, 상기 제1 스위칭 영역은, 실질적으로 수직인 제1 방향 및 제2 방향에 대해 경사진 제3 방향의 장축을 갖고, 상기 제2 방향 및 상기 제3 방향 각각에서 일렬로 배열되는 복수의 제1 활성영역; 상기 제1 활성영역을 가로지르도록 상기 제1 방향으로 연장하는 복수의 제1 게이트 구조물 - 여기서, 한 쌍의 제1 게이트 구조물에 의하여 상기 제1 활성영역은, 일측부, 중간부 및 타측부로 구분되고, 상기 제1 활성영역은 상기 제1 방향에서 상기 일측부, 상기 타측부 및 상기 중간부가 번갈아 반복되도록 배열됨. - ; 상기 제2 방향으로 배열되는 상기 제1 활성영역의 열 중 선택된 하나의 열과 상기 복수의 제1 게이트 구조물 중 선택된 하나의 제1 게이트 구조물이 교차하는 영역에서, 상기 선택된 제1 게이트 구조물 양측의 상기 제1 활성영역 각각과 접속하는 제1 소스라인 콘택 및 제1 비트라인 콘택; 상기 제1 소스라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 소스라인; 및 상기 제1 비트라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 비트라인을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 집적도 증가 및 공정 난이도 감소가 가능하다. 결과적으로, 데이터 저장 시스템(1300)의 집적도 증가 및 공정 난이도 감소가 가능하다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 21을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 메모리의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 복수의 메모리 셀이 배열되는 매트 영역; 및 상기 복수의 메모리 셀과 접속되는 복수의 제1 트랜지스터를 포함하는 제1 스위칭 영역을 포함하고, 상기 제1 스위칭 영역은, 실질적으로 수직인 제1 방향 및 제2 방향에 대해 경사진 제3 방향의 장축을 갖고, 상기 제2 방향 및 상기 제3 방향 각각에서 일렬로 배열되는 복수의 제1 활성영역; 상기 제1 활성영역을 가로지르도록 상기 제1 방향으로 연장하는 복수의 제1 게이트 구조물 - 여기서, 한 쌍의 제1 게이트 구조물에 의하여 상기 제1 활성영역은, 일측부, 중간부 및 타측부로 구분되고, 상기 제1 활성영역은 상기 제1 방향에서 상기 일측부, 상기 타측부 및 상기 중간부가 번갈아 반복되도록 배열됨. - ; 상기 제2 방향으로 배열되는 상기 제1 활성영역의 열 중 선택된 하나의 열과 상기 복수의 제1 게이트 구조물 중 선택된 하나의 제1 게이트 구조물이 교차하는 영역에서, 상기 선택된 제1 게이트 구조물 양측의 상기 제1 활성영역 각각과 접속하는 제1 소스라인 콘택 및 제1 비트라인 콘택; 상기 제1 소스라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 소스라인; 및 상기 제1 비트라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 비트라인을 포함할 수 있다. 이를 통해, 메모리(1410)의 집적도 증가 및 공정 난이도 감소가 가능하다. 결과적으로, 메모리 시스템(1400)의 집적도 증가 및 공정 난이도 감소가 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 메모리의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 복수의 메모리 셀이 배열되는 매트 영역; 및 상기 복수의 메모리 셀과 접속되는 복수의 제1 트랜지스터를 포함하는 제1 스위칭 영역을 포함하고, 상기 제1 스위칭 영역은, 실질적으로 수직인 제1 방향 및 제2 방향에 대해 경사진 제3 방향의 장축을 갖고, 상기 제2 방향 및 상기 제3 방향 각각에서 일렬로 배열되는 복수의 제1 활성영역; 상기 제1 활성영역을 가로지르도록 상기 제1 방향으로 연장하는 복수의 제1 게이트 구조물 - 여기서, 한 쌍의 제1 게이트 구조물에 의하여 상기 제1 활성영역은, 일측부, 중간부 및 타측부로 구분되고, 상기 제1 활성영역은 상기 제1 방향에서 상기 일측부, 상기 타측부 및 상기 중간부가 번갈아 반복되도록 배열됨. - ; 상기 제2 방향으로 배열되는 상기 제1 활성영역의 열 중 선택된 하나의 열과 상기 복수의 제1 게이트 구조물 중 선택된 하나의 제1 게이트 구조물이 교차하는 영역에서, 상기 선택된 제1 게이트 구조물 양측의 상기 제1 활성영역 각각과 접속하는 제1 소스라인 콘택 및 제1 비트라인 콘택; 상기 제1 소스라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 소스라인; 및 상기 제1 비트라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 비트라인을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 집적도 증가 및 공정 난이도 감소가 가능하다. 결과적으로, 메모리 시스템(1400)의 집적도 증가 및 공정 난이도 감소가 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 메모리를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
MAT: 매트 영역 LYSW1: 제1 스위칭 영역
LYSW2: 제2 스위칭 영역 MC: 메모리 셀
SE: 선택 소자 RE: 가변 저항 소자
WL: 워드라인 BL: 비트라인
SL: 소스라인 GL1: 제1 게이트 라인
SW1: 제1 스위칭 소자 GL2: 제2 게이트 라인
SW2: 제2 스위칭 소자 GBL: 글로벌 비트라인
GSL: 글로벌 소스라인

Claims (6)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    복수의 메모리 셀이 배열되는 매트 영역; 및
    상기 복수의 메모리 셀과 접속되는 복수의 제1 트랜지스터를 포함하는 제1 스위칭 영역을 포함하고,
    상기 제1 스위칭 영역은,
    실질적으로 수직인 제1 방향 및 제2 방향에 대해 경사진 제3 방향의 장축을 갖고, 상기 제2 방향 및 상기 제3 방향 각각에서 일렬로 배열되는 복수의 제1 활성영역;
    상기 제1 활성영역을 가로지르도록 상기 제1 방향으로 연장하는 복수의 제1 게이트 구조물 - 여기서, 한 쌍의 제1 게이트 구조물에 의하여 상기 제1 활성영역은, 일측부, 중간부 및 타측부로 구분되고, 상기 제1 활성영역은 상기 제1 방향에서 상기 일측부, 상기 타측부 및 상기 중간부가 번갈아 반복되도록 배열됨. - ;
    상기 제2 방향으로 배열되는 상기 제1 활성영역의 열 중 선택된 하나의 열과 상기 복수의 제1 게이트 구조물 중 선택된 하나의 제1 게이트 구조물이 교차하는 영역에서, 상기 선택된 제1 게이트 구조물 양측의 상기 제1 활성영역 각각과 접속하는 제1 소스라인 콘택 및 제1 비트라인 콘택;
    상기 제1 소스라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 소스라인; 및
    상기 제1 비트라인 콘택과 접속하면서 상기 제2 방향으로 연장하는 제1 비트라인을 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  3. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  4. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  5. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  6. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
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