TWI664699B - 包括開關元件及半導體記憶體之電子裝置 - Google Patents

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Abstract

提供一種包括一半導體記憶體之電子裝置。該半導體記憶體包括：一墊層區域，其包含複數個記憶體單元，該等記憶體單元中之每一者包括一第二電晶體及經耦接至該第二電晶體之一記憶體元件；一第一開關區域，其位於該墊層區域之一側且包括經耦接至該等記憶體單元之第一端之複數個第一電晶體；以及一第二開關區域，其相對於該第一開關區域位於該墊層區域之另一側且包括經耦接至該等記憶體單元之第二端之複數個第三電晶體，其中該等第二電晶體包含：沿一第三方向延長之複數個第二主動區域，該第三方向與實質上彼此垂直之第一方向與第二方向交叉，該複數個第二主動區域係沿該第二方向及該第三方向配置成一列；以及複數個第二閘極結構，其等沿該第一方向延伸，從而與該等第二主動區域交叉，其中該等第二主動區域中之每一者藉由一對該等第二閘極結構而被劃分成一第一側部部分、一中間部分以及一第二側部部分，且該第一側部部分、該第二側部部分以及該中間部分經交替且重複地配置在第一方向上，其中該等第一電晶體包括以與該等第二主動區域及該等第二閘極結構相同方式配置的第一主動區域及第一閘極結構，且其中該等第三電晶體包括以與該等 第二主動區域及該等第二閘極結構相同方式配置的第三主動區域及第三閘極結構。

Description

包括開關元件及半導體記憶體之電子裝置 相關申請的交叉引用
本申請案主張標題為「電子裝置及其製造方法」且在2015年11月30日申請的的韓國專利申請案第10-2015-0168569號之優先權，該韓國專利申請案以引用之方式全文併入本文中。
本專利文件係關於半導體記憶體電路或裝置以及其在電子裝置或系統中之應用。
近來，隨著電子器具朝著微型化、低功率消耗、高效能、多功能性等的方向發展，此項技術需要能在諸如電腦、攜帶型通信裝置等各種電子器具中儲存資訊的半導體裝置，且已經對該等半導體裝置進列了研究。此類半導體裝置包括可使用根據施加的電壓或電流而在不同的電阻狀態之間切換的特性來儲存資料的半導體裝置，例如，RRAM(電阻式隨機存取記憶體)、PRAM(相變隨機存取記憶體)、FRAM(鐵電隨機存取記憶體)、MRAM(磁阻隨機存取記憶體)、電熔絲等。
本專利文件中所揭示之技術包括記憶體電路或記憶體裝置以及它們在電子裝置或系統中的應用，且提供包括開關元件及半導體記憶 體的電子裝置的各種實施方案，其能改良記憶體單元的特性、提高整合程度並且降低成本及製造製程的難度水平。
在一個實施方案中，一種電子裝置包括半導體記憶體，且半導體記憶體可以包括：墊層區域，包含複數個記憶體單元，每一記憶體單元包括第二電晶體及耦接至第二電晶體的記憶體元件；第一開關區域，位於墊層區域之一側且包括與記憶體單元之第一端耦接的複數個第一電晶體；以及第二開關區域，位於墊層區域的相對於第一開關區域的另一側且包括與記憶體單元的第二端耦接的複數個第三電晶體，其中，第二電晶體包含：複數個第二主動區域，沿著與實質上彼此垂直的第一方向及第二方向交叉的第三方向延長，該複數個第二主動區域沿第二方向及第三方向配置成列；以及複數個第二閘極結構，沿著第一方向延伸以與第二主動區域交叉，其中，每一第二主動區域藉由一對第二閘極結構而被劃分成第一側部部分、中間部分以及第二側部部分，且第一側部部分、第二側部部分以及中間部分交替且重複地配置在第一方向上，其中，第一電晶體包括以與第二主動區域及第二閘極結構相同的方式配置的第一主動區域及第一閘極結構，以及其中，第三電晶體包括以與第二主動區域及第二閘極結構相同的方式配置的第三主動區域及第三閘極結構。
上述裝置的實施方案可以包括如下實施方案中之一或多者。
墊層區域進一步包含：第二源線接觸，每一第二源線接觸位於第二主動區域的中間部分之上且與第二主動區域的中間部分耦接；堆疊結構，每一堆疊結構包括下部接觸及記憶體元件，且位於第二主動區域的第一側部部分及第二側部部分中之每一者之上且耦接至第二主動區域的第一側部部分及第二側部部分中之每一者；上部接觸，每一上部接觸位於一對堆疊結構之上且共同耦接至該一對堆疊結構，但不與第二源線接觸重疊，該一對堆疊結構在第一方向上彼此相鄰；第二 源線，每一第二源線位於第二源線接觸之上且與第二源線接觸耦接，且在第二方向上延伸；以及第二位元線，每一第二位元線位於上部接觸之上且與上部接觸耦接，且在第二方向上延伸。第二位元線分別位於第二源線之上且與第二源線重疊。堆疊結構進一步包含額外上部接觸，且每一額外上部接觸位於記憶體元件之上且耦接至記憶體元件。記憶體元件之底部表面位於第二源線的頂部表面之上。記憶體元件的頂部表面位於第二源線的底部表面之下，且第二源線的頂部表面位於第二位元線的底部表面之下。當配置在第二方向上的第一主動區域被稱為第一主動區域列時，複數個第一主動區域列配置在第一方向上，且第一閘極結構中的所選第一閘極結構與第一主動區域列中的所選第一主動區域列交叉，以及當配置在第二方向上的第三主動區域被稱為第三主動區域列時，複數個第三主動區域列配置在第一方向上，且第三閘極結構中的所選第三閘極結構與第三主動區域列中的所選第三主動區域列交叉，第一開關區域進一步包含：第一源線接觸及第一位元線接觸，每一第一源線接觸及每一第一位元線接觸位於所選第一主動區域之上且耦接至所選第一主動區域，同時分別位於所選第一閘極結構之兩側；第一源線，每一第一源線位於第一源線接觸之上且耦接至第一源線接觸，且在第二方向上延伸；以及第一位元線，每一第一位元線位於第一位元線接觸之上且與第一位元線接觸耦接，且在第二方向上延伸，以及第二開關區域進一步包含：第三源線接觸及第三位元線接觸，每一第三源線接觸及每一第三位元線接觸位於所選第三主動區域之上且與所選第三主動區域耦接，同時分別位於所選第三閘極結構之兩側；第三源線，每一第三源線位於第三源線接觸之上且與第三源線接觸耦接，且在第二方向上延伸，以及第三位元線，每一第三位元線位於第三位元線接觸之上且與第三位元線接觸耦接，且在第二方向上延伸。第一位元線與第二位元線分別彼此電耦接，而第一源線與 第二源線彼此電分離，以及第二源線與第三源線分別彼此電耦接，而第二位元線與第三位元線彼此電分離。第一至第三源線位於相同的高度，且第一至第三位元線位於相同的高度且位於第一至第三源線之上。在第一方向上，第一位元線及第二位元線形成在彼此相對應的位置中，且第二源線及第三源線形成在彼此相對應的位置中。在第一方向上，第一位元線及第二位元線形成在不同的位置中，且半導體記憶體進一步包含：具有曲線形狀的線，設置在第一開關區域與墊層區域之間且將第一位元線與第二位元線彼此耦接。第一源線接觸沿著與第一至第三方向交叉的第四方向配置成列，第一位元線接觸沿著第四方向配置成列，第三源線接觸沿著第四方向配置成列，以及第三位元線接觸沿著第四方向配置成列。當第一源線接觸及第一位元線接觸分別位於所選第一閘極結構之第一側與第二側時，第三源線接觸及第三位元線接觸分別位於所選第三閘極結構的第二側與第一側。第一源線及第一位元線交替地且重複地配置在第一方向上，第三源線及第三位元線交替且重複地配置在第一方向上，且在第一方向上，第一位元線、第二源線、第二位元線以及第三源線形成在彼此相對應的位置中。當第一源線接觸與第一位元線接觸分別位於所選第一閘極結構的第一側與第二側時，第三源線接觸與第三位元線接觸分別位於所選第三閘極結構的第一側與第二側。第一源線及第一位元線交替且重複配置在第一方向上，第三源線及第三位元線交替且重複地配置在第一方向上，且在第一方向上，第一源線、第二源線、第二位元線以及第三源線形成在彼此相對應的位置中。第一開關區域進一步包含：額外第一位元線接觸，每一額外第一位元線接觸位於第一位元線接觸之上且與第一位元線接觸耦接，同時朝著第一源線突出以與第一源線重疊，該第一源線與第一位元線接觸的一側相鄰且位於第一位元線接觸之該側處，且第一位元線位於該額外第一位元線接觸之上且與該額外第一位元線 接觸耦接，同時在第二方向上延伸以與第一源線重疊。第三源線及第三位元線交替且重複配置在第一方向上，且在第一方向上，第一源線、第一位元線、第二源線、第二位元線以及第三源線形成在彼此相對應的位置中。第一開關區域進一步包含：第一線接觸，每一第一線接觸位於兩個相鄰的第一閘極結構之間且在第一方向上延伸以將配置在第一方向上的第一主動區域彼此耦接，第二開關區域進一步包含：第二線接觸，每一第二線接觸位於兩個相鄰的第三閘極結構之間且在第一方向上延伸以將配置在第一方向上的第三主動區域彼此耦接，第一源線接觸及第一位元線接觸位於第一線接觸之上且與第一線接觸耦接，以及第三源線接觸及第三位元線接觸位於第二線接觸之上且與第二線接觸耦接。產生以正向方向或反向方向經過第一源線-第一源線接觸-第一電晶體-第一位元線接觸-第一位元線-第二位元線-上部接觸-記憶體元件-下部接觸-第二電晶體-第二源線接觸-第二源線-第三源線-第三源線接觸-第三電晶體-第三位元線接觸-第三位元線的電流流動。半導體記憶體進一步包含：全域位元線，經由全域位元線接觸耦接至第一源線；以及全域源線，經由全域源線接觸耦接至第三位元線。全域位元線及全域源線位於與第一至第三位元線相同的高度。全域位元線接觸與第一位元線接觸的上部部分由相同的材料形成且處在相同的高度。全域源線接觸與上部接觸由相同的材料形成且處在相同的高度。記憶體元件包括可變電阻元件，可變電阻元件根據施加的電壓或電流而在不同的電阻狀態之間切換。
在另一態樣中，一種電子裝置包括半導體記憶體，且半導體記憶體可以包括：複數個主動區域，在第三方向上延長，第三方向與實質上彼此垂直的第一方向及第二方向交叉，且在第二方向及第三方向上配置成列；複數個閘極結構，在第一方向上延伸以與主動區域交叉，其中每一主動區域藉由一對閘極結構而被劃分成第一側部部分、 中間部分以及第二側部部分，且第一側部部分、第二側部部分以及中間部分交替且重複地配置在第一方向上；源線接觸，每一源線接觸位於主動區域的中間部分之上且與主動區域的中間部分耦接；堆疊結構，每一堆疊結構包括下部接觸及記憶體元件，且位於主動區域的第一側部部分及第二側部部分中之每一者之上且耦接至主動區域的第一側部部分及第二側部部分中之每一者；上部接觸，每一上部接觸位於一對堆疊結構之上且共同耦接至該一對堆疊結構但不與源線接觸重疊，該一對堆疊結構在第一方向上彼此相鄰；源線，每一源線位於源線接觸之上且與源線接觸耦接，且在第二方向上延伸；以及位元線，每一位元線位於上部接觸之上且與上部接觸耦接，且在第二方向上延伸。
上述裝置的實施方案可以包括如下實施方案中之一或多者。
位元線分別位於源線之上且與源線重疊。堆疊結構進一步包含額外上部接觸，且每一額外上部接觸位於記憶體元件之上且耦接至記憶體元件。記憶體元件的底部表面位於源線的頂部表面之上。記憶體元件的頂部表面位於源線的底部表面之下，且源線的頂部表面位於位元線的底部表面之下。記憶體元件包括可變電阻元件，可變電阻元件根據施加的電壓或電流而在不同的電阻狀態之間切換。
在另一態樣中，一種電子裝置包括開關元件，且開關元件可以包括：複數個主動區域，在第三方向上延長，第三方向與實質上彼此垂直的第一方向及第二方向交叉，且在第二方向及第三方向上配置成列；以及複數個閘極結構，在第一方向上延伸以與主動區域交叉，其中每一主動區域藉由一對閘極結構而被劃分成第一側部部分、中間部分以及第二側部部分，且第一側部部分、第二側部部分以及中間部分交替且重複地配置在第一方向上，當配置在第二方向上的主動區域被稱為主動區域列時，複數個主動區域列配置在第一方向上，且閘極結 構中的所選閘極結構與主動區域列中的所選主動區域列交叉；源線接觸及位元線接觸，每一源線接觸及每一位元線接觸位於所選主動區域之上且耦接至所選主動區域，同時分別位於所選閘極結構的兩側；源線，每一源線位於源線接觸之上且耦接至源線接觸，且在第二方向上延伸；以及位元線，每一位元線位於位元線接觸之上且與位元線接觸耦接，且在第二方向上延伸。
上述裝置的實施方案可以包括如下實施方案中之一或多者。
位元線位於源線之上。源線接觸沿著與第一至第三方向交叉的第四方向配置成列，且位元線接觸沿著第四方向配置成列。源線及位元線在第一方向上交替且重複地配置。開關元件進一步包含：額外位元線接觸，每一額外位元線接觸位於位元線接觸之上且與位元線接觸耦接，同時朝著源線突出以與源線重疊，該源線與位元線接觸的一側相鄰且位於位元線接觸的該側處，且位元線位於額外位元線接觸之上且與額外位元線接觸耦接，同時在第二方向上延伸以與源線重疊。開關元件進一步包含：線接觸，每一線接觸位於兩個相鄰的閘極結構之間且在第一方向上延伸以將配置在第一方向上的主動區域彼此耦接，且源線接觸與位元線接觸位於線接觸之上並且與線接觸耦接。產生以正向方向或反向方向經過源線-源線接觸-形成在主動區域中且位於所選閘極結構之下的頻道-位元線接觸-位元線的電流流動。
在另一態樣中，一種電子裝置包括半導體記憶體，且半導體記憶體可以包括：墊層區域，包括複數個記憶體單元；第一開關區域，包括複數個第一電晶體，該複數個第一電晶體位於複數個第一源線與複數個第一位元線之間，且經由第一位元線耦接至記憶體單元的第一端；以及第二開關區域，包括複數個第三電晶體，該複數個第三電晶體位於複數個第三源線與複數個第三位元線之間，且經由第三源線耦接至記憶體單元的第二端，其中，第一電晶體中的兩個或多於兩個第 一電晶體的閘極共同耦接至沿一方向延伸的第一閘極線，該等兩個或多於兩個第一電晶體中的所選第一電晶體的源極耦接至第一源線中的所選第一源線，且該等兩個或多於兩個第一電晶體中的所選第一電晶體的汲極耦接至第一位元線中的所選第一位元線，且當第三電晶體中的兩個或多於兩個第三電晶體的閘極共同耦接至沿一方向延伸的第三閘極線時，該等兩個或多於兩個第三電晶體中的所選第三電晶體的源極耦接至第三源線中的所選第三源線，且該等兩個或多於兩個第三電晶體中的所選第三電晶體的汲極耦接至第三位元線中的所選第三位元線。
上述裝置的實施方案可以包括如下實施方案中之一或多者。
N個第一電晶體的源極彼此耦接，該等兩個或多於兩個第一電晶體的汲極彼此耦接，該等兩個或多於兩個第三電晶體的源極彼此耦接，以及該等兩個或多於兩個第三電晶體的汲極彼此耦接。第一源線共同耦接至全域位元線，且第三位元線共同耦接至全域源線。產生以正向方向或反向方向經過所選第一源線-所選第一電晶體-所選第一位元線-記憶體單元-所選第三源線-所選第三電晶體-所選第三位元線之電流流動。產生以正向方向或反向方向經過所選第一源線-該等兩個或多於兩個第一電晶體-所選第一位元線-記憶體單元-所選第三源線-該等兩個或多於兩個第三電晶體-所選第三位元線的電流流動。
電子裝置可以進一步包括微處理器，微處理器包括：控制單元，經組態以自微處理器的外部接收包括命令的信號，並且執行對命令的提取、命令的解碼或者控制微處理器的信號的輸入或輸出；操作單元，經組態以基於控制單元解碼命令的結果來執行操作；以及記憶體單元，經組態以儲存用於執行操作的資料、與執行操作的結果相對應的資料或者被執行操作的資料的位址，其中，半導體記憶體為微處理器中的記憶體單元的部件。
電子裝置可以進一步包括處理器，處理器包括：核心單元，經組態以基於自處理器的外部輸入的命令來利用資料執行與命令相對應的操作；快取記憶體單元，經組態以儲存用於執行操作的資料、與執行操作的結果相對應的資料或者被執行操作的資料的位址；以及匯流排介面，連接在核心單元與快取記憶體單元之間，且經組態以在核心單元與快取記憶體單元之間傳輸資料，其中半導體記憶體為處理器中的快取記憶體單元的部件。
電子裝置可以進一步包括處理系統，處理系統包括：處理器，經組態以將處理器接收的命令解碼並且基於將命令解碼的結果來控制對資訊的操作；輔助記憶體裝置，經組態以儲存資訊及用於將命令解碼的程式；主記憶體裝置，經組態以調用及儲存來自輔助記憶體裝置的程式及資訊，使得處理器能在執行程式時利用程式及資訊來執行操作；以及介面裝置，經組態以執行處理器、輔助記憶體裝置以及主記憶體裝置中之至少一者與外部之間的通信，其中，半導體記憶體為處理系統中的輔助記憶體裝置或主記憶體裝置的部件。
電子裝置可以進一步包括資料儲存系統，資料儲存系統包括：儲存裝置，經組態以儲存資料且不管電源供應器如何亦保留儲存的資料；控制器，經組態以根據自外部輸入的命令來控制資料向儲存裝置的輸入且控制資料自儲存裝置的輸出；暫時儲存裝置，經組態以暫時儲存在儲存裝置與外部之間交換的資料；以及介面，經組態以在儲存裝置、控制器以及暫時儲存裝置中之至少一者與外部之間執行通信，其中，半導體記憶體為資料儲存系統中的儲存裝置或暫時儲存裝置的部件。
電子裝置可以進一步包括記憶體系統，記憶體系統包括：記憶體，經組態以儲存資料且不管電源供應器如何亦保留儲存的資料；記憶體控制器，經組態以根據自外部輸入的命令來控制資料輸入記憶體 及自記憶體輸出資料；緩衝記憶體，經組態以緩衝在記憶體與外部之間交換的資料；以及介面，經組態以在記憶體、記憶體控制器以及緩衝記憶體中之至少一者與外部之間執行通信，其中，半導體記憶體為記憶體系統中的記憶體或緩衝記憶體的部件。
在附圖、說明書以及申請專利範圍中將更詳細地描述此等及其他態樣、實施方案以及相關聯的優點。
100‧‧‧基板
100A‧‧‧第一主動區域
100B‧‧‧第二主動區域
100C‧‧‧第三主動區域
105A‧‧‧第一隔離層
105B‧‧‧第二隔離層
105C‧‧‧第三隔離層
110A‧‧‧第一閘極結構
110B‧‧‧第二閘極結構
110C‧‧‧第三閘極結構
112A‧‧‧第一閘極絕緣層
112B‧‧‧第二閘極結緣層
112C‧‧‧第三閘極絕緣層
114A‧‧‧第一閘極電極
114B‧‧‧第二閘極電極
114C‧‧‧第三閘極電極
120‧‧‧第一層間絕緣層
122A‧‧‧第一源線接觸
122A'‧‧‧第一源線接觸
122B‧‧‧第二源線接觸
122C‧‧‧第三源線接觸
124A‧‧‧第一位元線接觸
124A'‧‧‧第一位元線接觸
124C‧‧‧第三位元線接觸
130A‧‧‧第一源線
130A'‧‧‧第一源線
130B‧‧‧第二源線
130C‧‧‧第三源線
140‧‧‧第二層間絕緣層
150B‧‧‧下部接觸
160B‧‧‧可變電阻元件
162B‧‧‧第一鐵磁層
164B‧‧‧穿隧障壁層
166B‧‧‧第二鐵磁層
170‧‧‧第三層間絕緣層
180B‧‧‧上部接觸
182B‧‧‧上部接觸
184A‧‧‧第一上部位元線接觸/第一位元線接觸
184A'‧‧‧第一上部位元線接觸/第一位元線接觸
184C‧‧‧第三上部位元線接觸
185‧‧‧全域源線接觸
186‧‧‧全域位元線接觸
186A'‧‧‧第一位元線接觸
186C‧‧‧第三位元線接觸
190A‧‧‧第一位元線
190A'‧‧‧第一位元線
190A"‧‧‧第一位元線
190B‧‧‧第二位元線
190C‧‧‧第三位元線
195‧‧‧全域源線
196‧‧‧全域位元線
205A‧‧‧第一線接觸
205C‧‧‧第二線接觸
222A‧‧‧第一源線接觸
222B‧‧‧第二源線接觸
222C‧‧‧第三源線接觸
230A‧‧‧第一源線
230B‧‧‧第二源線
230C‧‧‧第三源線
250B‧‧‧下部接觸
260B‧‧‧可變電阻元件
280B‧‧‧上部接觸
282B‧‧‧額外上部接觸
284A‧‧‧第一位元線接觸
284C‧‧‧第三位元線接觸
290A‧‧‧第一位元線
290B‧‧‧第二位元線
290C‧‧‧第三位元線
1000‧‧‧微處理器
1010‧‧‧記憶體單元
1020‧‧‧操作單元
1030‧‧‧控制單元
1040‧‧‧快取記憶體單元
1050‧‧‧匯流排介面
1100‧‧‧處理器
1110‧‧‧核心單元
1111‧‧‧記憶體單元
1112‧‧‧操作單元
1113‧‧‧控制單元
1120‧‧‧快取記憶體單元
1121‧‧‧初級儲存部
1122‧‧‧次級儲存部
1123‧‧‧三級儲存部
1130‧‧‧匯流排介面
1140‧‧‧嵌式記憶體單元
1150‧‧‧通信模組單元
1160‧‧‧記憶體控制單元
1170‧‧‧媒體處理單元
1200‧‧‧系統
1210‧‧‧處理器
1220‧‧‧主記憶體裝置
1230‧‧‧輔助記憶體裝置
1240‧‧‧介面裝置
1300‧‧‧資料儲存系統
1310‧‧‧儲存裝置
1320‧‧‧控制器
1321‧‧‧處理器
1330‧‧‧介面
1340‧‧‧暫時儲存裝置
1400‧‧‧儲存系統
1410‧‧‧記憶體
1420‧‧‧記憶體控制器
1421‧‧‧處理器
1430‧‧‧介面
1440‧‧‧緩衝記憶體
BL‧‧‧位元線
BL1‧‧‧第一位元線
BL3‧‧‧第三位元線
BLC1‧‧‧第一位元線接觸
BLC3‧‧‧第三位元線接觸
D1‧‧‧第一深度
D2‧‧‧第二深度
GBL‧‧‧全域位元線
GD‧‧‧閘極驅動器
GL1‧‧‧第一閘極線
GL2‧‧‧第二閘極線
GL3‧‧‧第三閘極線
GSL‧‧‧全域源線
LYSW1‧‧‧第一開關區域
LYSW2‧‧‧第二開關區域
MAT‧‧‧墊層區域
MC‧‧‧儲存單元
RE‧‧‧可變電阻元件
S/A‧‧‧感測放大器
SE‧‧‧選擇元件
SL‧‧‧源線
SL1‧‧‧第一源線
SL3‧‧‧第三源線
SLC1‧‧‧第一源線接觸
SLC3‧‧‧第三源線接觸
SW1‧‧‧第一開關元件
SW2‧‧‧第二開關元件
SWD‧‧‧字線驅動器
TR1‧‧‧第一電晶體
TR2‧‧‧第二電晶體
TR3‧‧‧第三電晶體
WL‧‧‧字線
圖1為說明根據所揭示的技術之一實施方案的半導體記憶體的實例的示意圖。
圖2為說明根據一實施方案的半導體記憶體的實例的方塊圖。
圖3A至圖8B為說明根據一實施方案的半導體記憶體及其製造方法的圖。
圖9A及圖9B為說明圖8A及圖8B的半導體記憶體中電流流動的圖。
圖10A為說明圖8A及圖8B的第一開關區域的等效電路的圖，且圖10B為說明圖8A及圖8B的第二開關區域的等效電路的圖。
圖11A及圖11B為更加詳細地展示圖8A及圖8B的第一開關區域與全域位元線之間以及第二開關區域與全域源線之間的連接的平面圖及橫截面圖。
圖12A及圖12B為說明根據另一實施方案的半導體記憶體及其製造方法的圖。
圖13A及圖13B為說明根據另一實施方案的半導體記憶體及其製造方法的圖。
圖14A及圖14B為說明根據另一實施方案的半導體記憶體及其製造方法的圖。
圖15A為說明根據另一實施方案的半導體記憶體的第一開關區域 的等效電路的圖，且圖15B為說明根據另一實施方案的半導體記憶體的第二開關區域的等效電路的圖。
圖16A及圖16B為說明包括圖15A及圖15B的第一開關區域及第二開關區域的半導體記憶體及其製造方法的圖。
圖17為基於所揭示的技術實施記憶體電路的微處理器的組態圖的實例。
圖18為基於所揭示的技術實施記憶體電路的處理器的組態圖的實例。
圖19為基於所揭示的技術實施記憶體電路的系統的組態圖的實例。
圖20為基於所揭示的技術實施記憶體電路的資料儲存系統的組態圖的實例。
圖21為基於所揭示的技術實施記憶體電路的記憶體系統的組態圖的實例。
下文參照附圖詳細描述所揭示的技術的各個實例及實施方案。
附圖未必按比例繪製且在一些例子中，附圖中的至少一些結構的比例已經誇示，以便清楚地說明描述的實例或實施方案的某些特徵。在附圖或描述中呈現具有多層結構中的兩個或多於兩個層的具體實例時，此等層的相對位置關係或配置所示的層的序列反應了描述的例子或所說明的例子的特定實施方案，且此等層的不同的相對位置關係或配置序列可為可能的。此外，多層結構的描述的實例或說明的實例不會反映特定多層結構中存在的所有層(例如，在兩個所說明的層之間可以存在一或多個額外層)。作為具體的實例，當描述或說明的多層結構中的第一層被稱作在第二層「上」或「之上」或者在基板「上」或「之上」時，第一層可以直接形成在第二層或基板上，但是 亦可以表示在第一層與第二層之間或在第一層與基板之間可以存在一或多個其他中間層的結構。
圖1為說明根據所揭示的技術之一實施方案的半導體記憶體的實例的示意圖，且圖1展示記憶體單元及具有耦接至該記憶體單元的元件的用於輸入及輸出資料的記憶體裝置電路的一部分。
參見圖1，記憶體單元MC可以包括可變電阻元件RE及選擇元件SE，該可變電阻元件RE展現不同的電阻狀態且能夠根據施加至可變電阻元件RE兩端的電壓或電流而在不同的電阻狀態之間切換，該選擇元件SE耦接至可變電阻元件RE的一端且控制對可變電阻元件RE的存取。
可變電阻元件RE可以包括包括RRAM、PRAM、MRAM、FRAM等中使用的材料的單層結構或多層結構。例如，可變電阻元件RE可以包括金屬氧化物(諸如過渡金屬氧化物、基於鈣鈦礦的材料等)、相變材料(諸如基於硫族化物的材料等)、鐵電材料或鐵磁材料。再例如，可變電阻元件RE可以包括MTJ(磁穿隧接面)結構，在該MTJ(磁穿隧接面)中，穿隧障壁層介於兩個鐵磁層之間，且該穿隧障壁層可以經組態以基於自旋轉移力矩(STT)作為磁阻RAM(MRAM)單元來操作。
選擇元件SE可以包括藉由施加至字線WL的電壓而導通或關斷的電晶體。
記憶體單元MC可以基於與不同電阻值相對應的不同電阻狀態，使用可變電阻元件RE的電阻改變特性來儲存資料。例如，當可變電阻元件RE處於低電阻狀態時，記憶體單元MC可以儲存資料「1」。另一方面，當可變電阻元件RE處於高電阻狀態時，記憶體單元MC可以儲存資料「0」。
記憶體單元MC的兩端可以分別耦接至位元線BL及源線SL。確切 而言，可變電阻元件RE可為兩端元件，且可變電阻元件RE的一端可以耦接至選擇元件SE，且可變電阻元件RE的另一端可以耦接至位元線BL。選擇元件SE可為具有閘極、源極以及汲極的三端電晶體。選擇元件SE的閘極、源極以及汲極可以分別耦接至字線WL、源線SL以及可變電阻元件RE。
源線SL可以經由全域源線GSL耦接至特定的電壓施加器，例如接地，且位元線BL可以經由全域位元線GBL耦接至用於感測及放大記憶體單元MC的資料的感測放大器S/A。在此，第一開關元件SW1及第二開關元件SW2可以分別位於位元線BL與全域位元線GBL之間以及源線SL與全域源線GSL之間，以分別控制位元線BL與全域位元線GBL之間的連接以及源線SL與全域源線GSL之間的連接。在一些實施方案中，第一開關元件SW1及第二開關元件SW2中之每一者可為具有三個端子(即閘極、源極以及汲極)的電晶體。第一開關元件SW1之閘極、源極以及汲極可以分別耦接至第一閘極線GL1、全域位元線GBL以及位元線BL。此外，第二開關元件SW2之閘極、源極以及汲極可以分別耦接至第二閘極線GL2、源線SL以及全域源線GSL。
在各個實施方案中，複數個記憶體單元MC可以安置在墊層區域MAT中。在圖1中，說明該墊層區域MAT的一部分包括記憶體單元MC中之一者。此外，圖1展示處於墊層區域MAT的兩個相對側上的第一開關區域LYSW1及第二開關區域LYSW2。確切而言，圖1展示：用於控制記憶體單元MC的複數個第一開關元件SW1可以安置在位於墊層區域MAT的第一側的第一開關區域LYSW1中；用於控制記憶體單元MC的複數個第二開關元件SW2可以安置在位於墊層區域MAT的第二側(第一開關區域LYSW1的相對側)的第二開關區域LYSW2中。安置在墊層區域MAT中的記憶體單元MC可以各種類型或組態來配置以構成單元陣列。例如，複數個位元線BL、複數個源線SL以及複數個字線 WL可以安置在墊層區域MAT中以與墊層區域MAT交叉，且每一記憶體單元MC可以耦接至對應的位元線BL、對應的源線SL以及對應的字線WL，且由對應的位元線BL、對應的源線SL以及對應的字線WL來控制。另外，由於源線SL及位元線BL安置在墊層區域MAT中，因此複數個第一開關元件SW1及複數個第二開關元件SW2可以分別安置在第一開關區域LYSW1及第二開關區域LYSW2中。例如，用於控制位元線BL與全域位元線GBL之間的連接的第一開關元件SW1可以安置在第一開關區域LYSW1中。第一開關元件SW1可以各種類型或組態來配置以構成陣列。此外，用於控制源線SL與全域源線GSL之間的連接的第二開關元件SW2可以安置在第二開關區域LYSW2中。第二開關元件SW2可以各種類型或組態來配置以構成陣列。
在半導體記憶體中，可以設置複數個墊層區域MAT、複數個第一開關區域LYSW1以及複數個第二開關區域LYSW2。可以參照圖2例示性地描述墊層區域MAT、第一開關區域LYSW1以及第二開關區域LYSW2的配置。
圖2為說明根據所揭示的技術之一實施方案的半導體記憶體的實例的方塊圖，該半導體記憶體包括多個墊層區域MAT，每一墊層區域MAT包括記憶體單元MC。
參見圖2，半導體記憶體可以包括複數個墊層區域MAT。每一墊層區域MAT包括不同的記憶體單元MC，該等不同的記憶體單元MC耦接至其各別字線、源線以及位元線，如圖1中所示。墊層區域MAT可以沿著第一方向及第二方向以矩陣形式來配置。在本實施方案中，說明4*2的8個墊層區域MAT，但其他實施方案亦為可能的。可以各種方式來選擇及改變墊層區域MAT的數目及配置。
用於控制複數個字線WL的字線驅動器SWD可以沿著一個方向(例如沿著第一方向)安置在每一墊層區域MAT的一側。例如，如圖2中所 示，字線驅動器SWD可以沿著第一方向安置在彼此相鄰的兩個墊層區域MAT之間。在此種情況下，儘管未展示，但在每一墊層區域MAT中針對不同記憶體單元MC安置的複數個字線WL可以沿第一方向延伸，且與相應的字線驅動器SWD耦接。
另外，前述的第一開關區域LYSW1及第二開關區域LYSW2可以沿另一方向(例如可垂直於第一方向的第二方向)安置在每一墊層區域MAT的兩側。例如，包括用於將墊層區域MAT內部的不同記憶體單元MC的位元線BL耦接至全域位元線GBL的第一開關元件SW1的第一開關區域LYSW1可以沿第二方向位於每一墊層區域MAT的一側，且包括用於將墊層區域MAT內部的不同記憶體單元MC的源線SL耦接至全域源線GSL的第二開關元件SW2的第二開關區域LYSW2可以沿第二方向位於每一墊層區域MAT的另一側。儘管未展示，但每一墊層區域MAT的位元線BL可以沿第二方向延伸且與第一開關區域LYSW1耦接，且每一墊層區域MAT的源線SL可以沿第二方向延伸且與第二開關區域LYSW2耦接。
在墊層區域MAT、第一開關區域LYSW1、第二開關區域LYSW2以及字線驅動器SWD的上述配置中，空白空間可以沿第一方向設置在兩個相鄰的第一開關區域LYSW1之間以及兩個相鄰的第二開關區域LYSW2之間。參見圖2，此空白空間的位置沿著第二方向排列且沿第二方向與字線驅動器SWD交錯。在一些實施方案中，可以在此空間中形成各種周邊電路。例如，用於控制第一開關區域LYSW1及第二開關區域LYSW2的第一開關元件SW1及第二開關元件SW2的第一閘極線GL1及第二閘極線GL2的閘極驅動器GD可以位於該等空白空間位置中，如圖2中的用「GD」標記的位置所指示。儘管未展示，但第一閘極線GL1及第二閘極線GL2可以沿第一方向延伸且與閘極驅動器GD耦接。
在實施上述設計時，全域位元線GBL可以與感測放大器S/A耦接而越過沿著第二方向配置的墊層區域MAT、第一開關區域LYSW1以及第二開關區域LYSW2。另外，儘管未展示，但全域源線GSL可以與某一電壓施加器(例如接地)耦接而越過沿著第二方向配置的墊層區域MAT、第一開關區域LYSW1以及第二開關區域LYSW2。
在所揭示的半導體記憶體的上述實例實施方案中，希望藉由使用所揭示的技術減小由墊層區域MAT、第一開關區域LYSW1以及第二開關區域LYSW2所占的面積，以便提高裝置中的電路元件密度，並且降低成本及商業生產的製造製程的難度水平。另外，由於可變電阻元件用作記憶體單元，因此需要減小除了可變電阻元件之外的其他電路元件的電阻對記憶體操作的不當影響，以便減少額外電阻對可變電阻元件的影響。當其他電路元件的電阻增大時，難以感測記憶體單元的高電阻狀態下的電阻值與該記憶體單元的低電阻狀態下的電阻值之間的差異。所揭示的技術提供能用於滿足此等要求的墊層區域MAT、第一開關區域LYSW1以及第二開關區域LYSW2的具體結構及製造製程。
圖3A至圖8B為說明根據一實施方案的半導體記憶體及其製造方法的圖。圖3A至圖8A展示平面圖，圖3B至圖8B展示沿著圖3A至圖8A的線A1-A1'、線A2-A2'、線B-B'以及線A3-A3'截取的橫截面圖，以及圖3C展示沿著圖3A的線C-C'截取的橫截面圖。另外，圖3A至圖8B展示圖2的區域A的墊層區域MAT的一部分、第一開關區域LYSW1的一部分以及第二開關區域LYSW2的一部分。
首先，下面描述製造方法。
參見圖3A及圖3B，提供基板100來支撐一或多個特定的下伏結構，例如，井區域(未展示)。基板100可以包括用於半導體裝置的合適的半導體材料。
如圖3A及圖3B中所示，可以藉由在第一開關區域LYSW1的基板100中形成第一隔離層105A來限定出複數個第一主動區域100A，可以藉由在墊層區域MAT的基板100中形成第二隔離層105B來限定出複數個第二主動區域100B，以及可以藉由在第二開關區域LYSW2的基板100中形成第三隔離層105C來限定出複數個第三主動區域100C。
在實施方案中，第一至第三主動區域100A、100B以及100C的形狀和配置可以實質相同。確切而言，如圖3A中所示，第一至第三主動區域100A、100B以及100C中之每一者可以具有沿著第三方向上的主軸延長的條形。第三方向可以與圖2中所示的第一方向及第二方向中之每一者不同。亦即，第三方向可為與第一方向及第二方向中之每一者形成特定角度的傾斜方向。在第二方向及第三方向中之每一方向上，複數個第一主動區域100A可以配置成列。但在第一方向上，第一主動區域100A可以交錯形式來重複地配置。更確切而言，當每一第一主動區域100A由稍後將描述的第一閘極結構110A劃分成三個部分，且這三個部分別被稱為第一側部部分、中間部分以及第二側部部分時，可以配置第一主動區域100A，使得在第二方向上，複數個第一側部部分配置成列，複數個中間部分配置成列，且複數個第二側部部分配置成列。此外，可以配置第一主動區域100A，使得它們的主軸在第三方向上配置成列。此外，可以配置第一主動區域100A，使得第一側部部分、第二側部部分以及中間部分在第一方向上交替地且重複地配置。第二主動區域100B及第三主動區域100C的配置可以與第一主動區域100A的前述配置實質相同，因此將跳過詳細的描述。
可以藉由選擇性地刻蝕基板100的每一墊層區域MAT、每一第一開關區域LYSW1以及每一第二開關區域LYSW2的隔離層以形成隔離溝槽，並且用絕緣材料(諸如氧化物)填充該隔離溝槽，來形成第一至第三隔離層105A、105B和以及105C。
在形成隔離層之後，可以在第一開關區域LYSW1之內的基板100中形成第一閘極結構110A，可以在墊層區域MAT之內的基板100中形成第二閘極結構110B，且可以在第二開關區域LYSW2之內的基板100中形成第三閘極結構110C。
第一至第三閘極結構110A、110B以及110C的形狀及配置在實施方案中可以實質相同。確切而言，第一閘極結構110A可以與第一主動區域100A交叉且可以具有在第一方向上延伸的線形。一對第一閘極結構110A可以被配置為與一個第一主動區域100A交叉。根據第一主動區域100A的前述配置，一個第一閘極結構110A可以與配置在第一方向上的第一主動區域100A中的兩個相鄰第一主動區域100A重疊，而不與與該等兩個相鄰的第一主動區域100A不相鄰的一個第一主動區域100A重疊。第二閘極結構110B及第三閘極結構110C的配置可以與第一閘極結構110A的前述配置實質相同，因此將跳過詳細描述。
可以藉由下列製程來形成第一至第三閘極結構110A、110B以及110C。首先，藉由選擇性地刻蝕基板100的墊層區域MAT、第一開關區域LYSW1以及第二開關區域LYSW2中之每一者的閘極形成區域來形成閘極溝槽，然後可以沿著閘極溝槽的內壁形成第一至第三閘極絕緣層112A、112B以及112C。可以藉由絕緣材料的熱氧化製程或沈積製程來形成第一至第三柵絕緣層112A、112B以及112C。然後，可以形成第一至第三閘極電極114A、114B以及114C以填充形成有第一至第三閘極絕緣層112A、112B以及112C的閘極溝槽的下部部分。可以藉由形成覆蓋形成有第一至第三閘極絕緣層112A、112B以及112C的所得結構的導電材料並且藉由回蝕導電材料的部分直至導電材料滿足所需高度為止，來形成第一至第三閘極電極114A、114B以及114C。接著，可以形成第一至第三閘極保護層116A、116B以及116C以填充 形成有第一至第三閘極絕緣層112A、112B以及112C及第一至第三閘極電極114A、114B以及114C的閘極溝槽的剩餘空間。可以藉由形成覆蓋形成有第一至第三閘極絕緣層112A、112B以及112C及第一至第三閘極電極114A、114B以及114C的所得結構的絕緣材料並且執行平坦化製程(例如CMP(化學機械拋光)製程)直至基板100的頂部表面曝露出來為止，來形成第一至第三閘極保護層116A、116B以及116C。
在本實施方案中，第一至第三閘極結構110A、110B以及110C掩埋在基板100中，但其他實施方案亦為可能的。例如，第一至第三閘極結構110A、110B以及110C可以位於基板100的頂部表面之上。替換地，例如，第一至第三閘極結構110A、110B以及110C的一部分可以掩埋在基板100中，且第一至第三閘極結構110A、110B以及110C的剩餘部分可以突出在基板100的頂部表面之上。
可以在被第一至第三閘極結構110A、110B以及110C曝露出的第一至第三主動區域100A、100B以及100C中形成接面區域。亦即，可以在第一至第三主動區域100A、100B以及100C的第一側部部分、中間部分以及第二側部部分中形成接面區域。
在此特定實例中，第二主動區域100B的第一側部部分及第二側部部分中的接面區域可以用作汲極區域，且第二主動區域100B的中間部分中的接面區域可以用作共同源極區域。另一方面，當第一主動區域100A及第三主動區域100C中之每一者的第一側部部分及第二側部部分中之一者中的接面區域用作源極區域時，第一主動區域100A及第三主動區域100C中之每一者的中間部分中的接面區域可以用作汲極區域。此外，當第一主動區域100A及第三主動區域100C中之每一者的第一側部部分及第二側部部分中之一者中的接面區域用作汲極區域時，第一主動區域100A及第三主動區域100C中之每一者的中間部分中的接面區域可以用作源極區域。在實施方案的本實例中，第一 主動區域100A的中間部分及第二側部部分分別用作汲極區域及源極區域，且第三主動區域100C的中間部分及第二側部部分分別用作源極區域及汲極區域。此將參照圖4A更詳細地描述。
可以藉由利用離子植入製程或執行矽化物製程將雜質摻雜至被第一至第三閘極結構110A、110B以及110C曝露出的第一至第三主動區域100A、100B以及100C中，來形成接面區域。
結果，可以在第一開關區域LYSW1中形成複數個第一電晶體TR1，可以在墊層區域MAT中形成複數個第二電晶體TR2，且可以在第二開關區域LYSW2中形成複數個第三電晶體TR3。參見圖3A中的三幅圖，展示了所形成的電晶體TR1、TR2以及TR3。每一第一電晶體TR1可以包括第一閘極結構110A以及位於第一閘極結構110A兩側的源極區域及汲極區域，每一第二電晶體TR2可以包括第二閘極結構110B以及位於第二閘極結構110B兩側的源極區域及汲極區域，且每一第三電晶體TR3可以包括第三閘極結構110C以及位於第三閘極結構110C兩側的源極區域及汲極區域。第一電晶體TR1、第二電晶體TR2以及第三電晶體TR3可以分別對應於圖1的第一開關元件SW1、選擇元件SE以及第二開關元件SW2。
在圖3A及圖3B的製程中，當蝕刻第一至第三主動區域100A、100B以及100C，以及第一至第三隔離層105A、105B以及105C來形成閘極溝槽時，可以將第一至第三隔離層105A、105B以及105C蝕刻得比第一至第三主動區域100A、100B以及100C深，使得在閘極溝槽之內第一至第三主動區域100A、100B以及100C比第一至第三隔離層105A、105B以及105C突出更高。在此種情況下，可以改良第一至第三電晶體TR1、TR2以及TR3的電流驅動能力且可以降低第一至第三電晶體TR1、TR2以及TR3的電阻，因為第一至第三閘極結構110A、110B以及110C可以沿第一方向環繞第一至第三主動區域100A、100B 以及100C的突出部分的頂部表面及側部表面。此在圖3C中示意性地展示。
參見圖3C，當蝕刻來形成閘極溝槽時，可以自基板100的表面開始將第二隔離層105B蝕刻達至第一深度D1，且可以自基板100的表面開始將第二主動區域100B蝕刻達至更小的第二深度D2。因此，在第二閘極結構110B之下，第二主動區域100B可以比第二隔離層105B突出更高。可以將第二閘極結構110B形成為環繞第二主動區域100B的突出部分。
參見圖4A及圖4B，可以形成覆蓋圖3A和圖3B之所得結構的第一層間絕緣層120。第一層間絕緣層120可係由各種絕緣材料(例如氮化物、氧化物或其組合)形成。
然後，可以在第一開關區域LYSW1中形成第一源線接觸122A及第一下部位元線接觸124A以穿通第一層間絕緣層120並且經耦接至第一主動區域100A的各部分；可以在墊層區域MAT中形成第二源線接觸122B以穿通第一層間絕緣層120且經耦接到第二主動區域100B的部分；以及可以在第二開關區域LYSW2中形成第三源線接觸122C及第三下部位元線接觸124C以穿通第一層間絕緣層120且經耦接到第三主動區域100C的各部分。供作參考，源線接觸可為經耦接至源線的接觸，且位元線接觸可為經耦接至位元線的接觸。
墊層區域MAT的複數個第二源線接觸122B可以經配置以分別經耦接至共同源極區域，亦即第二主動區域100B的中間部分。
第一開關區域LYSW1的複數個第一源線接觸122A及複數個第一下部位元線接觸124A可經配置如下。如上所述，該複數個第一主動區域100A可在第二方向上被配置成列。經配置在第二方向上的第一主動區域100A可以被稱為第一主動區域列。在本實施方案中，展示了經配置於第一方向上的三個第一主動區域列。可以在第二方向上配 置複數個第一閘極結構110A。在本實施方案中，展示了三個第一閘極結構110A。可以配置第一源線接觸122A及第一下部位元線接觸124A，使得每一第一源線接觸122A及每一第一下部位元線接觸124A分別位於複數個第一閘極結構110A(與複數個第一主動區域列中之每一者交叉)中之所選之一者的兩側。在此，不同的第一主動區域列之上的第一源線接觸122A及第一下部位元線接觸124A可以位於不同的第一閘極結構110A的兩側。亦即，與不同的第一主動區域列交叉之所選的第一閘極結構110A不能彼此相同。因此，第一源線接觸122A中只有一者可以呈沿第二方向延伸的直線存在，且類似地，第一下部位元線接觸124A中只有一者可以呈沿第二方向延伸的直線存在。
另外，在本實施方案中，可以根據配置在第一方向上的第一主動區域列的次序來自第二方向的一側順序地選擇第一閘極結構110A。例如，第一源線接觸122A及第一下部位元線接觸124A可以分別位於正好位於第一閘極結構110A之中的頂部的第一個第一閘極結構之上的第一閘極結構(未展示)的兩側、第一主動區域列之中左側第一個第一主動區域列上。此外，第一源線接觸122A及第一下部位元線接觸124A可以分別位於第一閘極結構110A中的頂部第一個第一閘極結構的兩側、第一主動區域列之中的左側第二個第一主動區域列上。此外，第一源線接觸122A及第一下部位元線接觸124A可以分別位於第一閘極結構110A中的頂部第二個第一閘極結構的兩側、第一主動區域列之中的左側第三個第一主動區域列上。因此，第一源線接觸122A可以在不同於第一至第三方向的第四方向上配置成列，且第一下部位元線接觸124A可以在第四方向上配置成列。在此種情況下，由於在第一開關區域LYSW1中形成第一源線接觸122A及第一下部位元線接觸124A，該等第一源線接觸122A及該等第一下部位元線接觸124A具有與墊層區域MAT的第二源線接觸122B的間距相同或相 似的間距，因此可以更容易地一起執行墊層區域MAT的形成製程及第一開關區域LYSW1的形成製程。
另外，在本實施方案中，第一源線接觸122A可以位於第一主動區域100A的第二側部部分，且第一下部位元線接觸124A可以位於第一主動區域100A的中間部分。在此種情況下，第一開關區域LYSW1的位元線以及墊層區域MAT的位元線可以位於第二方向上的直線上，由此更加容易地彼此耦接。然而，在其他實施方案中，第一源線接觸122A及第一下部位元線接觸124A的位置可以彼此顛倒。
第二開關區域LYSW2的第三源線接觸122C及第三下部位元線接觸124C的配置可以與第一開關區域LYSW1的第一源線接觸122A及第一下部位元線接觸124A的配置相似。亦即，可以配置第三源線接觸122C及第三下部位元線接觸124C，使得每一第三源線接觸122C及每一第三下部位元線接觸124C分別位於複數個第三閘極結構110C(與複數個第三主動區域列中之每一者交叉)中的所選的第三閘極結構的兩側。在此，不同的第三主動區域列之上的第三源線接觸122C及第三下部位元線接觸124C可以位於不同的第三閘極結構110C的兩側。然而，與第一開關區域LYSW1不同，第三源線接觸122C可以位於第三主動區域100C的中間部分，且第三下部位元線接觸124C可以位於第三主動區域100C的第二側部部分。在此種情況下，第二開關區域LYSW2的位元線及墊層區域MAT的位元線可以位於第二方向上的直線上，由此更加容易地彼此耦接。然而，在其他實施方案中，第三源線接觸122C及第三下部位元線接觸124C的位置可以彼此顛倒。
第一源線接觸122A、第一下部位元線接觸124A、第二源線接觸122B、第三源線接觸122C以及第三下部位元線接觸124C可以藉由如下形成：藉由在第一層間絕緣層120之上形成遮罩圖案(未展示)以曝露出要形成有此等接觸的區域，利用遮罩圖案作為蝕刻障壁來蝕刻第 一層間絕緣層120直至第一至第三主動區域100A、100B以及100C曝露出來為止，以及用導電材料填充由刻蝕製程形成的空間。
參見圖5A及圖5B，可以在圖4A及圖4B的所得結構之上形成耦接至第一開關區域LYSW1的第一源線接觸122A的第一源線130A，耦接至墊層區域MAT的第二源線接觸122B的第二源線130B，以及耦接至第二開關區域LYSW2的第三源線接觸122C的第三源線130C。
複數個第一源線130A中之每一者可以與第一源線接觸122A中的相應一者重疊且在第二方向上延伸。複數個第三源線130C中之每一者可以與第三源線接觸122C中的相應一者重疊且在第二方向上延伸。複數個第二源線130B中之每一者可以在第二方向上延伸且與沿第二方向配置成列的第二源線接觸122B重疊。
可以藉由在圖4A及圖4B的所得結構之上沈積導電材料並且選擇性地蝕刻導電材料，來形成第一至第三源線130A、130B以及130C。替換地，可以藉由在圖4A及圖4B的所得結構之上沈積絕緣材料，選擇性地蝕刻絕緣材料以提供要形成有第一至第三源線130A、130B以及130C的空間，並且用導電材料填充空間，來形成第一至第三源線130A、130B以及130C。在此，第一源線130A及第二源線130B可以彼此電隔離，且第二源線130B及第三源線130C可以彼此電連接。因此，用於形成第二源線130B及第三源線130C的導電材料或絕緣材料可以同時經圖案化。亦即，第二源線130B及第三源線130C可以在墊層區域MAT與第二開關區域LYSW2之間延伸以彼此直接接觸。在第一方向上，第二源線130B及第三源線130C可以形成為在實質相同位置具有實質相同的寬度。另一方面，第一源線130A及第二源線130B可以在第一開關區域LYSW1與墊層區域MAT之間切割。在第一方向上，第一源線130A及第二源線130B可以形成在不同的位置且不需要具有相同的寬度。
參見圖6A及圖6B，可以在圖5A及圖5B的所得結構之上形成第二層間絕緣層140。
可以將下部接觸150B形成為穿通墊層區域MAT的第二層間絕緣層140及第一層間絕緣層120並且耦接至第二主動區域100B的各部分。供作參考，下部接觸150B可以在可變電阻元件之下與可變電阻元件耦接，且稍後將描述的上部接觸可以在可變電阻元件之上與可變電阻元件耦接。
可以配置複數個下部接觸150B以分別與第二主動區域100B的第一側部部分及第二側部部分(亦即，第二主動區域100B的汲極區域)耦接。
可以藉由在第二層間絕緣層140之上形成用於曝露出要形成下部接觸150B的區域的遮罩圖案(未展示)，利用遮罩圖案作為蝕刻障壁來蝕刻第二層間絕緣層140和第一層間絕緣層120直至第二主動區域100B曝露出來為止，以及用導電材料填充蝕刻製程所形成的空間，來形成下部接觸150B。
在此製造階段，可以將可變電阻元件160B形成為與下部接觸150B耦接且位於第二層間絕緣層140之上。
可變電阻元件160B可以耦接至下部接觸150B及稍後將描述的上部接觸，且具有根據自下部接觸150B及上部接觸所提供的電壓或電流而在不同電阻狀態之間切換的特性。可變電阻元件160B可以包括單層結構或多層結構，該單層結構或多層結構包括用在RRAM、PRAM、MRAM、FRAM等中的材料。例如，可變電阻元件160B可以包括金屬氧化物(諸如過渡金屬氧化物、基於鈣鈦礦的材料等)、相變材料(諸如基於硫族化物的材料等)、鐵電材料或鐵磁材料。可變電阻元件160B可以根據它的電阻狀態儲存不同的資料。例如，當可變電阻元件160B處於低電阻狀態時，可以儲存資料「1」。此外，當可變 電阻元件160B處於高電阻狀態時，可以儲存資料「0」。
在本實施方案中，可變電阻元件160B可以包括MTJ(磁穿隧接面)結構，該MTJ結構包括第一鐵磁層162B、形成在第一鐵磁層162B之上的第二鐵磁層166B以及介於第一鐵磁層162B與第二鐵磁層166B之間的穿隧障壁層164B。第一鐵磁層162B及第二鐵磁層166B中之一者可以用作具有固定的磁化方向的固定層，而第一鐵磁層162B及第二鐵磁層166B中之另一者可以用作具有可變磁化方向的自由層。第一鐵磁層162B及第二鐵磁層166B可以具有單層結構或多層結構，該單層結構或多層結構包括鐵磁材料，例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金、Co-Fe-B合金等。穿隧障壁層164B可以允許在資料寫入可變電阻元件160B時的電子隧穿，使得自由層的磁化方向改變。穿隧障壁層164B可以具有單層結構或多層結構，該單層結構或多層結構包括絕緣氧化物，例如，MgO、CaO、SrO、TiO、VO、NbO等。當藉由流經可變電阻元件160B的開關電流而使自由層的磁化方向平行於固定層的磁化方向時，可變電阻元件160B可以具有低電阻狀態。另一方面，當藉由開關電流而使自由層的磁化方向與固定層的磁化方向反向平行時，可變電阻元件160B可以具有高電阻狀態。除了MTJ結構之外，可變電阻元件160B可以進一步包括一或多個額外層(未展示)，以便改良MTJ結構的特性。
可以藉由順序地沈積用於形成可變電阻元件160B的材料層(例如鐵磁材料層-絕緣材料層-鐵磁材料層)以及選擇性地蝕刻該等材料層來形成可變電阻元件160B。
參見圖7A及圖7B，可以在圖6A及圖6B的所得結構之上形成第三層間絕緣層170。
然後，可以在墊層區域MAT的第三層間絕緣層170中形成上部接 觸180B以耦接至可變電阻元件160B的頂端。
每一上部接觸180B可以共同耦接至在第一方向上彼此相鄰的一對可變電阻元件160B，且具有具有沿第一方向的主軸的條形。可以配置上部接觸180B，使得每一上部接觸180B與一對可變電阻元件160B和它們之間的區域重疊但不與共同源極區域重疊。因此，可以在第二方向上將上部接觸180B以Z型配置。
可以藉由在第三層間絕緣層170之上形成用於曝露出要形成上部接觸180B的區域的遮罩圖案(未展示)，利用遮罩圖案作為蝕刻障壁蝕刻第三層間絕緣層170直至可變電阻元件160B的頂部表面曝露出來為止，以及用導電材料填充藉由蝕刻製程形成的空間，來形成上部接觸180B。
在形成上部接觸180B之前，可以在可變電阻元件160B之上形成分別耦接至可變電阻元件160B的額外的上部接觸(未展示)，以便保證製程裕度。在此種情況下，上部接觸180B不與可變電阻元件160B的頂端直接接觸。亦即，上部接觸180B可以經由額外的上部接觸與可變電阻元件160B間接耦接。
接著，可以形成第一上部位元線接觸184A以穿通第一開關區域LYSW1的第三層間絕緣層170及第二層間絕緣層140並且分別與第一下部位元線接觸124A耦接，且可以形成第三上部位元線接觸184C以穿通第二開關區域LYSW2的第三層間絕緣層170及第二層間絕緣層140且分別耦接至第三下部位元線接觸124C。
第一上部位元線接觸184A及第三上位元線接觸184C可以藉由以下操作形成：藉由在第三層間絕緣層170之上形成遮罩圖案(未展示)以曝露出要形成有此等接觸的區域，利用遮罩圖案作為蝕刻障壁蝕刻第三層間絕緣層170及第二層間絕緣層140直至第一下部位元線接觸124A及第三下部位元線接觸124C的頂部表面曝露出來為止，以及用 導電材料填充蝕刻製程形成的空間。
在本實施方案中，說明了此種情況：在第一上部位元線接觸184A及第三上部位元線接觸184C的形成製程之前執行上部接觸180B的形成製程。然而，可以在上部接觸180B的形成製程之前執行第一上部位元線接觸184A及第三上部位元線接觸184C的形成製程。替換地，第一上部位元線接觸184A及第三上部位元線接觸184C的形成製程與上部接觸180B的形成製程可以同時執行，亦即，使用單個的遮蔽及蝕刻製程。
參見圖8A及圖8B，可以在圖7A及圖7B的所得結構之上形成與第一開關區域LYSW1的第一上部位元線接觸184A耦接的第一位元線190A、與墊層區域MAT的上部接觸180B耦接的第二位元線190B、以及與第二開關區域LYSW2的第三上部位元線接觸184C耦接的第三位元線190C。
複數個第一位元線190A中之每一者可以與第一上部位元線接觸184A中的相應一者重疊且在第二方向上延伸。複數個第三位元線190C中之每一者可以與第三上部位元線接觸184C中的相應一者重疊且在第二方向上延伸。複數個第二位元線190B中之每一者可以在第二方向上延伸並且與沿著第二方向配置成列的上部接觸180B重疊。另外，第二位元線190B可以定位成與第一方向上的上部接觸180B的中心重疊以便保證製程裕度，例如，保證第二位元線190B之間的距離。在此種情況下，第二位元線190B可以分別與第二源線130B重疊。第二位元線190B的寬度可以與第二源線130B的寬度相同或相似。
可以藉由在圖7A及圖7B的所得結構之上沈積導電材料並選擇性地蝕刻導電材料，來形成第一至第三位元線190A、190B以及190C。替換地，可以藉由在圖7A及圖7B的所得結構之上沈積絕緣材料，選 擇性地蝕刻絕緣材料以提供要形成有第一至第三位元線190A、190B以及190C的空間，以及用導電材料填充空間，來形成第一至第三位元線190A、190B以及190C。在此，第一位元線190A及第二位元線190B可以彼此電連接，且第二位元線190B及第三位元線190C可以彼此電分離。對此，用於形成第一位元線190A及第二位元線190B的導電材料或絕緣材料可以同時經圖案化。亦即，第一位元線190A及第二位元線190B可以在第一開關區域LYSW1與墊層區域MAT之間延伸以彼此直接接觸。在第一方向上，第一位元線190A及第二位元線190B可以形成為在實質相同的位置具有實質相同的寬度。另一方面，第二位元線190B及第三位元線190C可以在墊層區域MAT與第二開關區域LYSW2之間經切割。在第一方向上，第二位元線190B及第三位元線190C可以形成在不同的位置且不需要具有相同的寬度。
藉由前述製程，可以形成圖8A及圖8B的半導體記憶體。
再參見圖8A及圖8B，可以在第一開關區域LYSW1、墊層區域MAT以及第二開關區域LYSW2中形成具有實質相同形狀和配置的第一至第三主動區域100A、100B以及100C以及第一至第三閘極結構110A、110B以及110C。
墊層區域MAT的形成在一對第二閘極結構110B之間的第二主動區域100B的共同源極區域可以經由位於共同源極區域之上的第二源線接觸122B而與在第二方向上延伸的第二源線130B耦接。另一方面，墊層區域MAT的形成在一對第二閘極結構110B的兩側的第二主動區域100B的汲極區域可以經由位於每一汲極區域之上的下部接觸150B及可變電阻元件160B的堆疊結構以及上部接觸180B(其位於該堆疊結構之上且與在第一方向上彼此相鄰的一對可變電阻元件160B和它們之間的區域重疊但不與共同源極區域重疊)，而與在第二方向上延伸的第二位元線190B耦接。
在第一開關區域LYSW1中，位於與每一第一主動區域列交叉的所選的第一閘極結構110A的一側的源極區域可以經由第一源線接觸122A與在第二方向上延伸的第一源線130A耦接。另一方面，位於與每一第一主動區域列交叉的所選的第一閘極結構110A的另一側的汲極區域可以經由第一下部位元線接觸124A及第一上部位元線接觸184A的堆疊結構與在第二方向上延伸的第一位元線190A耦接。
在第二開關區域LYSW2中，位於與每一第三主動區域列交叉的所選的第三閘極結構110C的一側的源極區域可以經由第三源線接觸122C與在第二方向上延伸的第三源線130C耦接。另一方面，位於與每一第三主動區域列交叉的所選的第三閘極結構110C的另一側的汲極區域可以經由第三下部位元線接觸124C及第三上部位元線接觸184C的堆疊結構與在第二方向上延伸的第三位元線190C耦接。
第一開關區域LYSW1的第一位元線190A及墊層區域MAT的第二位元線190B可以彼此電連接，且第一開關區域LYSW1的第一源線130A及墊層區域MAT的第二源線130B可以彼此電阻斷。第二開關區域LYSW2的第三位元線190C及墊層區域MAT的第二位元線190B可以彼此電阻斷，且第二開關區域LYSW2的第三源線130C及墊層區域MAT的第二源線130B可以彼此電連接。
在上述半導體記憶體中，在用於寫入資料至可變電阻元件160B中或讀取儲存在可變電阻元件160B中的資料的操作期間，可以形成經過第一開關區域LYSW1、墊層區域MAT以及第二開關區域LYSW2的電流流動(資料流)。此將參照圖9A及圖9B來描述。
圖9A及圖9B為說明圖8A及圖8B的半導體記憶體中的電流流動的圖。例如，說明了此種情況：第一開關區域LYSW1的第一源線130A與全域位元線GBL耦接，且第二開關區域LYSW2的第三位元線190C與全域源線GSL耦接。
參見圖9A及圖9B，用箭頭指示了在寫入資料至某一可變電阻元件160B中或讀取儲存在某一可變電阻元件160B中的資料的操作期間的電流流動的實例。為了便於解釋，假定特定的可變電阻元件160B對應於可變電阻元件160B自頂部起第三個及自左邊起第二個。
確切而言，自全域位元線GBL輸入的電流可以經過第一源線130A且移動至第一源線接觸122A。當電晶體的導通電壓施加至第一閘極結構110A中的特定的第一閘極結構110A之第一閘極電極114A時(其中，特定的第一閘極結構110A對應於第一閘極結構110A中的自頂部起的第一個)，電流可以自第一源線接觸122A經由特定的第一閘極結構110A之下的頻道流至位於特定的第一閘極結構110A的一側處的第一下部位元線接觸124A。輸入至第一下部位元線接觸124A的電流可以經由第一上部位元線接觸184A及與第一下部位元線接觸124A耦接的第一位元線190A而自第一開關區域LYSW1輸出。
如上所述，由於第一開關區域LYSW1的第一位元線190A及墊層區域MAT的第二位元線190B彼此電連接，因此電流可以輸入至墊層區域MAT的第二位元線190B。輸入至第二位元線190B的電流可以經由上部接觸180B及特定的可變電阻元件160B移動至下部接觸150B。當電晶體的導通電壓施加至第二閘極結構110B中的特定的第二閘極結構110B的第二閘極電極114B時(其中，特定的第二閘極結構110B對應於第二閘極結構110B中的自頂部起的第二個)，電流可以自下部接觸150B經由特定的第二閘極結構110B之下的頻道流至位於特定的第二閘極結構110B的一側處的第二源線接觸122B。輸入第二源線接觸122B的電流可以經由與第二源線接觸122B耦接的第二源線130B而自墊層區域MAT輸出。
如上所述，由於第二開關區域LYSW2的第三源線130C及墊層區域MAT的第二源線130B彼此電連接，因此電流可以輸入第二開關區 域LYSW2的第三源線130C。輸入至第三源線130C的電流可以移動至第三源線接觸122C。當電晶體的導通電壓被施加至第三閘極結構110C中的特定的第三閘極結構110C的第三閘極電極114C時(其中，特定的第三閘極結構110C對應於第三閘極結構110C中的自頂部起的第一個)，電流可以自第三源線接觸122C經由特定的第三閘極結構110C之下的頻道流至位於特定的第三閘極結構110C的一側處的第三下部位元線接觸124C。輸入至第三下部位元線接觸124C的電流可以經由與第三下部位元線接觸124C耦接的第三上部位元線接觸184C及第三位元線190C而輸出至全域源線GSL。
在本實施方案中，說明了電流在自全域位元線GBL至全域源線GSL的方向上流動的情況。然而，電流可以在相反的方向上流動。亦即，圖9A及圖9B中所示的箭頭的方向可以顛倒。此外，在本實施方案中，第一開關區域LYSW1與全域位元線GBL連接，且第二開關區域LYSW2與全域源線GSL連接。然而，在其他實施方案中，第一開關區域LYSW1可以與全域源線GSL連接，且第二開關區域LYSW2可以與全域位元線GBL連接。此外，第一開關區域LYSW1與第二開關區域LYSW2的位置可以彼此顛倒。因此，可以產生或提供以正向方向或反向方向順序地經過第一源線130A-第一源線接觸122A-第一電晶體TR1(其閘極耦接至第一閘極結構110A)-第一位元線接觸124A及184A-第一位元線190A-第二位元線190B-上部接觸180B-可變電阻元件160B-下部接觸150B-第二電晶體TR2(其閘極耦接至第二閘極結構110B)-第二源線接觸122B-第二源線130B-第三源線130C-第三源線接觸122C-第三電晶體TR3(其閘極耦接至第三閘極結構110C)-第三位元線接觸124C及184C-第三位元線190C的電流流動。
圖10A為說明圖8A及圖8B的第一開關區域的等效電路的圖，圖10B為說明圖8A及圖8B的第二開關區域的等效電路的圖。
參見圖10A，複數個第一電晶體TR1的閘極可以耦接至第一閘極線GL1。在此，第一閘極線GL1可以對應於圖8A及圖8B的第一閘極結構110A中的特定的一者，由此在第一方向上延伸。複數個第一電晶體TR1可以沿著第一閘極線GL1配置在第一方向上。複數個第一電晶體TR1可以包括第一閘極結構110A中的特定一者以及源極區域及汲極區域，該等源極區域及該等汲極區域形成在第一有源區100A中並且位於第一閘極結構110A中的該特定一者的兩側，該等第一主動區域100A沿第一方向配置以與第一閘極結構110A中的該特定一者重疊。
配置在第一方向上的第一電晶體TR1中僅有一個第一電晶體TR1(見虛線圓圈)的源極區域及汲極區域可以經由第一源線接觸SLC1與相應的第一源線SL1耦接且經由第一位元線接觸BLC1與相應的第一位元線BL1耦接。剩餘的第一電晶體TR1的源極區域及汲極區域可以不同時耦接至第一源線接觸SLC1及第一位元線接觸BLC1。此係由於，如圖8A及圖8B中所示，第一源線接觸122A以及第一位元線接觸124A及184A位於配置在第一方向上的第一主動區域100A中的僅一個第一主動區域100A之上，且與第一閘極結構110A中的僅一個第一閘極結構110A重疊。
複數個第一源線SL1可以共同耦接至全域位元線GBL。
複數個第一位元線BL1可以分別耦接至墊層區域(未展示)的位元線。
參見圖10B，複數個第三電晶體TR3的閘極可以耦接至第三閘極線GL3。在此，第三閘極線GL3可以對應於圖8A及圖8B的第三閘極結構110C中的特定的一者，由此在第一方向上延伸。複數個第三電晶體TR3可以沿著第三閘極線GL3配置在第一方向上。複數個第三電晶體TR3可以包括第三閘極結構110C中的特定的一者以及源極區域及汲極區域，該等源極區域及該等汲極區域形成在第三有源區100C中且位 於第三閘極結構110C中的該特定一者的兩側，該等第三主動區域100C沿第一方向配置以與第三閘極結構110C中的該特定一者重疊。
配置在第一方向上的第三電晶體TR3中僅有一個第三電晶體TR3(見虛線圓圈)的源極區域及汲極區域可以經由第三源線接觸SLC3與相應的第三源線SL3耦接且經由第三位元線接觸BLC3與相應的第三位元線BL3耦接。剩餘的第三電晶體TR3的源極區域及汲極區域不會同時耦接至第三源線接觸SLC3及第三位元線接觸BLC3。此係由於，如圖8A及圖8B中所示，第三源線接觸122C以及第三位元線接觸124C及184C位於配置在第一方向上的第三主動區域100C中的僅一個第三主動區域100C之上，且與第三閘極結構110C中的僅一個第三閘極結構110C重疊。
複數個第三源線SL3可以分別耦接至墊層區域(未展示)的源線。
複數個第三位元線BL3可以共同耦接至全域源線GSL。
圖11A及圖11B為更加詳細地展示圖8A及圖8B的第一開關區域與全域位元線之間以及第二開關區域與全域源線之間的連接的平面圖及橫截面圖。為了便於解釋，說明了必要的組件。
參見圖11A及圖11B，第一開關區域LYSW1的第一源線130A可以進一步延伸至第一開關區域LYSW1的外部，例如，延伸至特定的周邊電路區域。
全域位元線接觸186可以分別形成在第一源線130A的位於第一開關區域LYSW1外部的各端部之上。全域位元線接觸186可以穿通第二層間絕緣層140及第三層間絕緣層170並且可以分別耦接至第一源線130A的端部。全域位元線接觸186可以與第二開關區域LYSW2的第三上部位元線接觸184C及/或第一開關區域LYSW1的第一上部位元線接觸184A一起形成。亦即，全域位元線接觸186及第一上部位元線接觸184A及/或第三上部位元線接觸184C可以位於垂直方向上的相同水平 處，且由相同的材料形成。
全域位元線196可以形成在第三層間絕緣層170之上而共同耦接至全域位元線接觸186。全域位元線196可以與第一至第三位元線190A、190B以及190C一起形成。亦即，全域位元線196及第一至第三位元線190A、190B以及190C可以位於垂直方向上的相同水平處，且由相同的材料形成。
此外，第二開關區域LYSW2的第三位元線190C可以進一步延伸至第二開關區域LYSW2的外部。
全域源線接觸185可以分別形成在第三位元線190C的位於第二開關區域LYSW2外部的各端部之下。全域源線接觸185可以在第三層間絕緣層170之內分別耦接至第三位元線190C的各端部。全域源線接觸185可以與墊層區域MAT的上部接觸180B一起形成。亦即，全域源線接觸185及上部接觸180B可以位於垂直方向上的相同水平處，且由相同的材料形成。
全域源線195可以形成在第三層間絕緣層170之上以共同耦接至全域源線接觸185。全域源線195可以與第一至第三位元線190A、190B以及190C一起形成。亦即，全域源線195及第一至第三位元線190A、190B以及190C可以位於垂直方向上的相同水平處，且由相同的材料形成。
由於全域源線195、全域位元線196以及將全域源線195及全域位元線196耦接至開關區域LYSW1及LYSW2的組件與開關區域LYSW1及LYSW2以及/或墊層區域MAT的組件一起形成，因此可以降低成本及製程難度。
上述的半導體記憶體及其製造方法可以具有以下優點。
首先，可以適當地配置墊層區域及/或開關區域的組件以提高面積效率。因此，可以提高半導體記憶體的整合程度。
另外，墊層區域的電晶體及開關區域的電晶體可以形成具有相同的結構，因此可以降低製程難度。確切而言，當墊層區域的電晶體及開關區域的電晶體形成為具有相同的內埋閘極結構時，墊層區域及開關區域可以共用形成在基板之內的井。亦即，墊層區域及開關區域可以設置在相同的井中。因此，相比於已知技術中的墊層區域及開關區域設置在不同的井中的情況，可以進一步減小面積。另外，當如圖2中所示在第二方向上交替地配置複數個墊層區域及複數個開關區域時，所有的墊層區域及開關區域全部可以設置在相同的井中(參見圖2的B)。
另外，開關區域的大部分組件可以與墊層區域的組件一起形成。因此，可以簡化製程，且可以降低製程成本。
另外，當墊層區域及開關區域的電晶體具有內埋閘極結構時，電晶體的電阻可以減小。確切而言，當墊層區域及開關區域的電晶體具有主動區域比隔離層更突出的所謂的銷型(pin-type)結構時，可以進一步減小電晶體的電阻。若電晶體的電阻減小，則可以改良電晶體的驅動能力，且減少額外的電阻對可變電阻元件的影響，使得提高可變電阻元件的開/關比。
在實施方案中，可以藉由改變製造製程來改變上述實施方案的半導體記憶體的橫截面形狀，而組件之配置在平面圖中保持不變。
在一個實施方案中，根據製造方法，接觸可以具有多層結構(其中堆疊有複數個層)或單層結構。例如，在上述實施方案中，第一位元線接觸124A及184A具有雙層結構(其中堆疊有第一下部位元線接觸124A及第一上部位元線接觸184A兩層)。此係由於，第一下部位元線接觸124A的形成製程與第一至第三源線接觸122A、122B以及122C的形成製程一起執行。然而，在另一實施方案中，第一位元線接觸可為穿通第一至第三層間絕緣層120、140以及170的單層，同時保持它在 平面圖中的位置不變。替換地，在另一實施方案中，第一位元線接觸可以具有分別穿通第一至第三層間絕緣層120、140以及170的三層。此外，在上述實施方案中，下部接觸150B為穿通第一層間絕緣層120及第二層間絕緣層140的單層。然而，在另一實施方案中，下部接觸可以具有分別穿通第一層間絕緣層120及第二層間絕緣層140的兩層。在此種情況下，下部接觸的穿通第一層間絕緣層120的部分可以與第一至第三源線接觸122A、122B以及122C的形成製程一起形成。
在另一實施方案中，在橫截面圖中可以改變組件的高度。例如，在上述實施方案中，在可變電阻元件160B的形成製程之前，形成第一至第三源線130A、130B以及130C從而位於可變電阻元件160B之下。然而，在另一實施方案中，可以在第一至第三源線形成之前形成可變電阻元件，使得可變電阻元件位於第一至第三源線之下。此係為了，當線由諸如Cu等材料形成時，防止在可變電阻元件的形成製程之前形成的一些線受到可變電阻元件的形成製程所涉及的熱處理的負面影響。此將參照圖12A及圖12B例示性地描述。
圖12A及圖12B為說明根據另一實施方案的半導體記憶體及其製造方法的圖。圖12A展示平面圖，且圖12B展示沿著圖12A的線A1-A1'、線A2-A2'、線B-B'以及線A3-A3'截取的橫截面圖。將省略與前述的圖3A至圖8B的實施方案實質相同的部分的詳細描述。確切而言，在平面圖中，由於本實施方案的組件的配置可以與前述實施方案的組件的配置實質相同，因此將省略其詳細描述。
首先，下面描述製造方法。
參見圖12A及圖12B，可以藉由在第一開關區域LYSW1的基板100中形成第一隔離層105A來限定出複數個第一主動區域100A，可以藉由在墊層區域MAT的基板100中形成第二隔離層105B來限定出複數個第二主動區域100B，以及可以藉由在第二開關區域LYSW2的基板100 中形成第三隔離層105C來限定出複數個第三主動區域100C。
接著，可以在第一開關區域LYSW1的基板100中形成第一閘極結構110A，可以在墊層區域MAT的基板100中形成第二閘極結構110B，以及可以在第二開關區域LYSW2的基板100中形成第三閘極結構110C。
此時，可以形成第一層間絕緣層120，且然後可以形成下部接觸250B以穿通墊層區域MAT的第一層間絕緣層120且分別耦接至第二主動區域100B的汲極區域。
隨後，可以在第一層間絕緣層120之上形成分別與下部接觸250B耦接的可變電阻元件260B。在形成可變電阻元件260B期間，可以執行一或多個材料層的沈積製程、材料層的圖案化製程以及熱處理製程來保證可變電阻元件260B的特性。
接著，可以形成第二層間絕緣層140以覆蓋形成有可變電阻元件260B的所得結構。
然後，可以形成第一源線接觸222A、第二源線接觸222B以及第三源線接觸222C，該等第一源線接觸222A穿通第一開關區域LYSW1的第一層間絕緣層120及第二層間絕緣層140且耦接至第一主動區域100A的各部分，該等第二源線接觸222B穿通墊層區域MAT的第一層間絕緣層120及第二層間絕緣層140且耦接至第二主動區域100B的各部分，該等第三源線接觸222C穿通第二開關區域LYSW2的第一層間絕緣層120及第二層間絕緣層140且耦接至第三主動區域100C的各部分。儘管未展示，但可以與下部接觸250B一起形成第一源線接觸222A、第二源線接觸222B以及/或第三源線接觸222C的下部部分。
然後，可以在第二層間絕緣層140之上形成第一源線230A、第二源線230B以及第三源線230C，該等第一源線230A耦接至第一開關區域LYSW1的第一源線接觸222A且在第二方向上延伸，該等第二源線 230B耦接至墊層區域MAT的第二源線接觸222B且在第二方向上延伸，該等第三源線230C耦接至第二開關區域LYSW2的第三源線接觸222C且在第二方向上延伸。在此，可以藉由在第二層間絕緣層140之上沈積絕緣材料、選擇性地蝕刻絕緣材料以提供要形成有第一至第三源線230A、230B以及230C的空間、以及用諸如Cu等的導電材料填充該空間來形成第一至第三源線230A、230B以及230C。替換地，可以執行導電材料的沈積製程及圖案化製程。在任何情況下，由於在可變電阻元件260B的形成製程之後執行第一至第三源線230A、230B以及230C的形成製程，因此第一至第三源線230A、230B以及230C不會受到可變電阻元件260B的形成製程所涉及的熱處理的影響。
然後，可以形成第三層間絕緣層170以覆蓋形成有第一至第三源線230A、230B以及230C的所得結構。
然後，可以形成額外的上部接觸282B，該等額外的上部接觸282B穿通墊層區域MAT的第二層間絕緣層140及第三層間絕緣層170且分別耦接至可變電阻元件260B的頂部表面。在前述的實施方案中，額外的上部接觸的形成製程為視情況選用的。然而，在本實施方案中，由於第一至第三源線230A、230B以及230C位於可變電阻元件260B之上，因此有必要形成具有比第一至第三源線230A、230B以及230C的頂部表面高的頂部表面的額外的上部接觸282B，以便在第一至第三源線230A、230B以及230C之上連接一對可變電阻元件260B。
然後，可以在第三層間絕緣層170之上形成第四層間絕緣層175，然後可以形成穿通墊層區域MAT的第四層間絕緣層175的上部接觸280B。每一上部接觸280B可以與一對額外上部接觸282B耦接。此外，可以形成第一位元線接觸284A及第三位元線接觸284C，該等第一位元線接觸284A穿通第一開關區域LYSW1的第一至第四層間絕緣層120、140、170以及175且耦接至第一主動區域100A的各部分，該 等第三位元線接觸284C穿通第二開關區域LYSW2的第一至第四層間絕緣層120、140、170以及175且耦接至第三主動區域100C的各部分。儘管未展示，但在第一至第四層間絕緣層120、140、170以及175的每一形成製程中，可以形成被劃分為兩個或多於兩個部分的每一第一位元線接觸284A。相似地，在第一至第四層間絕緣層120、140、170以及175的每一形成製程中，可以形成被劃分為兩個或多於兩個部分的每一第三位元線接觸284C。
然後，可以在第四層間絕緣層175之上形成第一位元線290A、第二位元線290B以及第三位元線290C，該等第一位元線290A耦接至第一開關區域LYSW1的第一位元線接觸284A且在第二方向上延伸，該等第二位元線290B耦接至墊層區域MAT的上部接觸280B且在第二方向上延伸，該等第三位元線290C耦接至第二開關區域LYSW2的第三位元線接觸284C且在第二方向上延伸。
藉由前述製程，可以形成圖12A及圖12B的半導體記憶體。
再參見圖12A及圖12B，在橫截面圖中，第一至第三源線230A、230B以及230C可以位於可變電阻元件260B之上。對此，可以適當地調整第一至第三源線接觸222A、222B以及222C、下部接觸250B以及/或上部接觸282B及280B的高度。因此，第一至第三源線230A、230B以及230C不會受到對於可變電阻元件260B的熱處理的影響，因此在選擇用於形成第一至第三源線230A、230B以及230C的材料的方面可沒有限制。
同時，在上述實施方案的半導體記憶體中，可以在平面圖中改變組件的各部分的配置。例如，如上所述，可以改變第一開關區域LYSW1中之第一源線接觸122A與第一位元線接觸124A及184A的相對位置，或者可以改變第二開關區域LYSW2中之第三源線接觸122C與第三位元線接觸124C及184C的相對位置。因此，可以改變第一源線 130A與第一位元線190A的相對位置，可以改變第三源線130C與第三位元線190C的相對位置。此將參照圖13A及圖13B來例示性地描述。
圖13A及圖13B為說明根據另一實施方案之半導體記憶體及其製造方法的圖。圖13A展示平面圖，且圖13B展示沿著圖13A之線A1-A1'、線A2-A2'、線B-B'以及線A3-A3'截取的橫截面圖。將主要描述與前述實施方案的不同之處。
參見圖13A及圖13B，第一開關區域LYSW1的組件的配置可係與第二開關區域LYSW2的組件的配置相同。亦即，與第二開關區域LYSW2相似，第一源線接觸122A'可位於第一主動區域100A的中間部分之上，且第一位元線接觸124A'及184A'可位於第一開關區域LYSW1中的第一主動區域100A的第二側部部分之上。相比於圖8A及圖8B之半導體記憶體的第一開關區域LYSW1，第一源線接觸122A'以及第一位元線接觸124A'及184A'的位置可以相互顛倒。因此，相比於圖8A及圖8B之半導體記憶體的第一開關區域LYSW1，第一源線130A'及第一位元線190A'的位置可以相互顛倒。
在此種情況下，操作方法及電流流動可係與圖8A及圖8B的半導體記憶體的操作方法及電流流動實質相同。亦即，第一開關區域LYSW1的電流流動可以經過第一源線130A'-第一源線接觸122A'-第一電晶體TR1(其閘極經耦接至第一閘極結構110A)-第一位元線接觸124A'及184A'-第一位元線190A'。
然而，由於改變第一位元線190A'的位置以免與墊層區域MAT的第二位元線190B相對應，因此可以在第一開關區域LYSW1與墊層區域MAT之間設置具有曲線形狀的線，以便將第一位元線190A'及第二位元線190B彼此耦接(見第一開關區域LYSW1與墊層區域MAT之間的虛線)。
然而，儘管第一源線接觸122A'以及第一位元線接觸124A'及 184A'如此配置，但藉由使用額外的接觸來調整第一位元線190A'的位置，可以不使用具有曲線形狀的線。此將參照圖14A及圖14B例示性地描述。
圖14A及圖14B為說明根據另一實施方案之半導體記憶體及其製造方法的圖。圖14A展示平面圖，且圖14B展示沿著圖14A之線A1-A1'、線A2-A2'、線B-B'以及線A3-A3'截取的橫截面圖。將主要描述與圖13A及圖13B之實施方案的不同之處。
參見圖14A及圖14B，與圖13A及圖13B的實施方案相同，第一源線接觸122A'可位於第一主動區域100A的中間部分之上，第一位元線接觸124A'及184A'可位於第一主動區域100A的第二側部部分之上，以及第一源線130A'可與第一源線接觸122A'重疊且在第一開關區域LYSW1中沿第二方向延伸。
在此，可以進一步在第一位元線接觸124A'及184A'之上形成額外的第一位元線接觸186A'。每一額外的第一位元線接觸186A'可以與第一位元線接觸124A'及184A'中之相應一者重疊且朝著第一源線130A'中之相應一者(其與第一位元線接觸124A'及184A'中之相應一者相鄰且位於第一位元線接觸124A'及184A'中之該相應一者之一側)突出，以與第一源線130A'中之該相應一者重疊。
可以在額外的第一位元線接觸186A'之上形成第一位元線190A"以與第一源線130A'重疊且在第二方向上延伸。第一位元線190A"可以經由額外的第一位元線接觸186A'耦接至第一位元線接觸124A'及184A'以及第一主動區域100A。
在此種情況下，由於第一位元線190A"的位置與墊層區域MAT的第二位元線190B的位置相對應，因此在第一開關區域LYSW1與墊層區域MAT之間，第一位元線190A"及第二位元線190B可以使用直線(見第一開關區域LYSW1與墊層區域MAT之間的虛線)而彼此耦接。
在本實施方案中，考慮到歸因於形成額外的第一位元線接觸186A'而導致的高度增加，可以進一步分別在墊層區域MAT的可變電阻元件160B之上形成額外的上部接觸182B，以及可以在第二開關區域LYSW2的第三位元線接觸124C及184C之上形成額外的第三位元線接觸186C。額外的第一位元線接觸186A'可以與上部接觸180B及/或額外的第三位元線接觸186C一起形成。
同時，在前述實施方案中，複數個第一電晶體TR1(其閘極耦接至第一開關區域LYSW1的一個第一閘極結構110A)具有彼此分離的複數個源極區域及彼此分離的複數個汲極區域。相似地，複數個第三電晶體TR3(其閘極耦接至第二開關區域LYSW2的一個第三閘極結構110C)具有彼此分離的複數個源極區域及彼此分離的複數個汲極區域。然而，當複數個源極區域彼此電耦接且複數個汲極區域彼此電耦接時，複數個電晶體可以並聯耦接以具有減小的電阻。此將參照圖15A及圖16B例示性地描述。
圖15A為說明根據另一實施方案的半導體記憶體的第一開關區域的等效電路的圖，且圖15B為說明根據另一實施方案的半導體記憶體的第二開關區域的等效電路的圖。
參見圖15A，複數個第一電晶體TR1的閘極可以耦接至沿第一方向延伸的第一閘極線GL1。因此，複數個第一電晶體TR1可以沿著第一閘極線GL1配置在第一方向上。
每一第一電晶體TR1可以包括源極及汲極。在此，配置在第一方向上的複數個源極可以彼此耦接。此外，配置在第一方向上的複數個汲極可以彼此耦接。
因此，複數個源極可以經由第一源線接觸SLC1耦接至第一源線SL1中的相應一者。此外，複數個汲極可以經由第一位元線接觸BLC1耦接至第一位元線BL1中的相應一者。
第一源線SL1可以共同耦接至全域位元線GBL。
第一位元線BL1可以分別耦接至墊層區域的位元線(未展示)。
參見圖15B，複數個第三電晶體TR3的閘極可以耦接至沿第一方向延伸的第三閘極線GL3。因此，複數個第三電晶體TR3可以沿著第三閘極線GL3配置在第一方向上。
每一第三電晶體TR3可以包括源極及汲極。在此，配置在第一方向上的複數個源極可以彼此耦接。此外，配置在第一方向上的複數個汲極可以彼此耦接。
因此，複數個源極可以經由第三源線接觸SLC3耦接至第三源線SL3中的相應一者。此外，複數個汲極可以經由第三位元線接觸BLC3耦接至第三位元線BL3中的相應一者。
第三源線SL3可以分別耦接至墊層區域的源線(未展示)。
第三位元線BL3可以共同耦接至全域源線GSL。
圖16A及圖16B為說明包括圖15A及圖15B的第一開關區域及第二開關區域的半導體記憶體及其製造方法的圖。圖16A展示平面圖，且圖16B展示沿著圖16A的線A1-A1'、線A2-A2'、線B-B'以及線A3-A3'截取的橫截面圖。在本實施方案中，將詳細描述與圖12A及圖12B的實施方案的不同之處。然而，其他的實施方案，亦即，圖3A至圖8B的實施方案、圖13A及13B的實施方案、圖14A及圖14B的實施方案等可以應用於本實施方案。
參見圖16A及圖16B，可以藉由在第一開關區域LYSW1的基板100中形成第一隔離層105A來限定出複數個第一主動區域100A，可以藉由在墊層區域MAT的基板100中形成第二隔離層105B來限定出複數個第二主動區域100B，以及可以藉由在第二開關區域LYSW2的基板100中形成第三隔離層105C來限定出複數個第三主動區域100C。
然後，可以在第一開關區域LYSW1的基板100中形成第一閘極結 構110A，可以在墊層區域MAT的基板100中形成第二閘極結構110B，以及可以在第二開關區域LYSW2的基板100中形成第三閘極結構110C。
然後，可以形成第一層間絕緣層120以覆蓋形成有第一至第三閘極結構110A、110B以及110C的所得結構，然後可以形成下部接觸250B以穿通墊層區域MAT的第一層間絕緣層120且分別耦接至第二主動區域100B的汲極區域。此外，穿通第一開關區域LYSW1的第一層間絕緣層120的第一線接觸205A可以形成為位於第一閘極結構110A之間且在第一方向上延伸。此外，穿通第二開關區域LYSW2的第一層間絕緣層120的第二線接觸205C可以形成為位於第三閘極結構110C之間且在第一方向上延伸。
在此，每一第一線接觸205A可以在第一閘極結構110A之間耦接至配置在第一方向上的第一主動區域100A的第一側部部分、中間部分以及第二側部部分。結果，每一第一線接觸205A可以將位於第一閘極結構110A的一側的接面區域彼此耦接，且將位於第一閘極結構110A的另一側的接面區域彼此耦接。相似地，每一第二線接觸205C可以將位於第三閘極結構110C的一側的接面區域彼此耦接，且將位於第三閘極結構110C的另一側的接面區域彼此耦接。因此，源極區域之間的連接及汲極區域之間的連接可以設置成如圖15A及圖15B描述的那樣。
在本實施方案中，可以藉由選擇性地蝕刻第一層間絕緣層120以提供要形成有第一線接觸205A及第二線接觸205C的空間以及用導電材料填充該空間來形成第一線接觸205A及第二線接觸205C。第一線接觸205A及第二線接觸205C可以與下部接觸250B一起形成。然而，其他實施方案亦為可能的。例如，第一線接觸205A及第二線接觸205C的形成製程可以與上部接觸250B的形成製程分開地執行。此 外，在形成第一層間絕緣層120之前，可以藉由導電材料的沈積製程及圖案化製程來形成第一線接觸205A及第二線接觸205C。
後續的製程可以與圖12A及圖12B中描述的製程實質相同。然而，第一源線接觸222A及第一位元線接觸284A的底部表面可以與第一線接觸205A直接接觸，而不與第一主動區域100A直接接觸。此外，第三源線接觸222C及第三位元線接觸284C的底部表面可以與第二線接觸205C直接接觸而不與第三主動區域100C直接接觸。
藉由本實施方案，由於提供在第一開關區域LYSW1及第二開關區域LYSW2中並聯耦接的複數個電晶體，因此可以進一步減小電晶體的電阻對記憶體裝置的操作的一或多種不當影響。
同時，在本實施方案中，藉由調整第一線接觸205A及第二線接觸205C中之每一者的長度，可以容易地調整並聯耦接的電晶體的數量。例如，當8個電晶體並聯耦接至第一閘極結構110A時，第一線接觸205A可以延伸以與第一主動區域100A的8個接面區域(其沿第一方向配置在第一閘極結構110A的一側)重疊。與8個接面區域重疊的一個第一線接觸205A及另一第一線接觸205A(其在第一方向上與該一個第一線接觸205A相鄰且與另外8個接面區域重疊)可以彼此分離特定的空間。
根據此等實施方案的電子裝置，有可能改良記憶體單元的特性，提高整合程度以及降低成本及製造製程的難度水平。
可以在一系列裝置或系統中使用基於所揭示的技術的上述和其他記憶體電路或半導體裝置。圖17至圖21提供可實施本文中所揭示的記憶體電路的裝置或系統的一些實例。
圖17為基於所揭示的技術實施記憶體電路的微處理器的組態圖的實例。
參見圖17，微處理器1000可以執行用於對自各種外部裝置接收 資料、處理資料以及輸出處理結果至外部裝置的一系列過程進行控制及調諧的任務。微處理器1000可以包括記憶體單元1010、操作單元1020、控制單元1030等。微處理器1000可為各種資料處理單元，諸如中央處理單元(CPU)、圖像處理單元(GPU)、數位信號處理器(DSP)以及應用處理器(AP)。
記憶體單元1010為在微處理器1000中儲存資料的部件，如處理器暫存器、暫存器或諸如此類。記憶體單元1010可以包括資料暫存器、位址暫存器、浮點暫存器等。除此之外，記憶體單元1010可以包括各種暫存器。記憶體單元1010可以執行暫時地儲存操作單元1020執行操作所針對的資料、執行操作的結果資料以及執行操作的資料被儲存的位址的功能。
根據實施方案，記憶體單元1010可以包括上述半導體裝置中之一或多者。例如，記憶體單元1010可以包括：墊層區域，包含複數個記憶體單元，每一記憶體單元包括第二電晶體及耦接至第二電晶體的記憶體元件；第一開關區域，位於墊層區域的一側，且包括耦接至記憶體單元的第一端的複數個第一電晶體；以及第二開關區域，相對於第一開關區域位於墊層區域的另一側，且包括耦接至記憶體單元的第二端的複數個第三電晶體，其中第二電晶體包含：複數個第二主動區域，沿著與實質上相互垂直的第一方向及第二方向交叉的第三方向延長，該複數個第二主動區域在第二方向及第三方向上配置成列；以及複數個第二閘極結構，在第一方向上延伸以與第二主動區域交叉，其中每一第二主動區域藉由一對第二閘極結構而被劃分成第一側部部分、中間部分以及第二側部部分，且第一側部部分、第二側部部分以及中間部分交替且重複地配置在第一方向上，其中，第一電晶體包括第一主動區域及第一閘極結構，第一主動區域及第一閘極結構以與第二主動區域及第二閘極結構相同的方式配置，且其中，第三電晶體包 括第三主動區域及第三閘極結構，第三主動區域及第三閘極結構以與第二主動區域及第二閘極結構相同的方式配置。由此，可以改良記憶體單元1010中的記憶體單元的特性，並且可以提高整合程度且降低製程難度水平。結果，可以改良微處理器1000的操作特性，並且可以提高整合程度且降低製程難度水平。
操作單元1020可以根據控制單元1030將命令解碼的結果，來執行四則算術運算或邏輯運算。操作單元1020可以包括至少一個算術邏輯單元(ALU)等。
控制單元1030可以自微處理器1000的記憶體單元1010、操作單元1020以及外部裝置接收信號，執行命令的提取、解碼以及控制微處理器1000的信號的輸入及輸出、以及執行程式所表示的處理。
根據本實施方案的微處理器1000可以另外包括快取記憶體單元1040，快取記憶體單元1040能暫時儲存要自除了記憶體單元1010之外的外部裝置輸入的資料或要輸出至外部裝置的資料。在此種情況下，快取記憶體單元1040可以經由匯流排介面1050與記憶體單元1010、操作單元1020以及控制單元1030交換資料。
圖18為基於所揭示技術實施記憶體電路的處理器的組態圖的實例。
參見圖18，處理器1100可以藉由包括除了微處理器(執行用於控制及調諧自各種外部裝置接收資料、處理資料以及輸出處理結果至外部裝置的一系列過程的任務)的彼等功能之外的各種功能來改良效能且實現多功能性。處理器1100可以包括：核心單元1110，用作微處理器；快取記憶體單元1120，用來暫時地儲存資料；以及匯流排介面1130，用於在內部裝置與外部裝置之間傳輸資料。處理器1100可以包括諸如多核心處理器、圖像處理單元(GPU)以及應用處理器(AP)的晶片上系統(SoC)。
本實施方案的核心單元1110為對自外部裝置輸入的資料執行算術邏輯運算的部件，且可以包括記憶體單元1111、操作單元1112以及控制單元1113。
記憶體單元1111為在處理器1100中儲存資料的部件，如處理器暫存器、暫存器或諸如此類。記憶體單元1111可以包括資料暫存器、位址暫存器、浮點暫存器等。除此之外，記憶體單元1111可以包括各種暫存器。記憶體單元1111可以執行暫時儲存要被操作單元1112執行操作的資料、執行操作的結果資料、以及執行操作的資料被儲存的位址的功能。操作單元1112為在處理器1100中執行操作的部件。操作單元1112可以根據控制單元1113解碼命令的結果執行四則算術運算、邏輯運算或諸如此類。操作單元1112可以包括至少一個算術邏輯單元(ALU)等。控制單元1113可以自處理器1100的記憶體單元1111、操作單元1112以及外部裝置接收信號，執行命令的提取、解碼以及控制處理器1100的信號的輸入及輸出、以及執行程式所表示的處理。
快取記憶體單元1120為暫時儲存資料以補償高速操作的核心單元1110與低速操作的外部裝置之間的資料處理速度差異的部件。快取記憶體單元1120可以包括初級儲存部1121、次級儲存部1122以及三級儲存部1123。一般而言，快取記憶體單元1120包括初級儲存部1121及次級儲存部1122，且可以在需要大儲存容量的情況下包括三級儲存部1123。如情況需要，快取記憶體單元1120可以包括更多數目個儲存部。亦即，快取記憶體單元1120中所包括的儲存部的數目可以根據設計而改變。初級儲存部1121、次級儲存部1122以及三級儲存部1123儲存及辨別資料的速度可以相同或不同。在各別儲存部1121、1122以及1123的速度不同的情況下，初級儲存部1121的速度可以最大。快取記憶體單元1120的初級儲存部1121、次級儲存部1122以及三級儲存部1123中的至少一個儲存部可以包括根據實施方案的上述半導體裝置中 的一或多者。例如，快取記憶體單元1120可以包括：墊層區域，包含複數個記憶體單元，每一記憶體單元包括第二電晶體及耦接至第二電晶體的記憶體元件；第一開關區域，位於墊層區域的一側，且包括耦接至記憶體單元的第一端的複數個第一電晶體；以及第二開關區域，相對於第一開關區域位於墊層區域的另一側，且包括耦接至記憶體單元的第二端的複數個第三電晶體，其中第二電晶體包含：複數個第二主動區域，沿著與實質上相互垂直的第一方向及第二方向交叉的第三方向延長，該複數個第二主動區域沿第二方向及第三方向配置成列；以及複數個第二閘極結構，在第一方向上延伸以與第二主動區域交叉，其中每一第二主動區域被一對第二閘極結構劃分成第一側部部分、中間部分以及第二側部部分，且第一側部部分、第二側部部分以及中間部分交替且重複地配置在第一方向上，其中，第一電晶體包括第一主動區域及第一閘極結構，第一主動區域及第一閘極結構以與第二主動區域及第二閘極結構相同的方式配置，且其中，第三電晶體包括第三主動區域及第三閘極結構，第三主動區域及第三閘極結構以與第二主動區域及第二閘極結構相同的方式配置。由此，可以改良快取記憶體單元1120中的記憶體單元的特性，並且可以提高整合程度且降低製程難度水平。結果，可以改良處理器1100的操作特性，並且可以提高整合程度且降低製程難度水平。
儘管在圖18中展示了所有初級儲存部1121、次級儲存部1122以及三級儲存部1123都均組態在快取記憶體單元1120的內部，但應注意，快取記憶體單元1120的所有初級儲存部1121、次級儲存部1122以及三級儲存部1123可以組態在核心單元1110的外部，且可以補償核心單元1110與外部裝置之間的資料處理速度的差異。同時，要注意，快取記憶體單元1120的初級儲存部1121可以安置在核心單元1110內部，且次級儲存部1122及三級儲存部1123可以組態在核心單元1110外部以增強 補償資料處理速度的差異的功能。在另一實施方案中，初級儲存部1121及次級儲存部1122可以安置在核心單元1110內部，且三級儲存部1123可以安置在核心單元1110的外部。
匯流排介面1130為連接核心單元1110、快取記憶體單元1120以及外部裝置且允許資料高效傳輸的部件。
根據本實施方案的處理器1100可以包括複數個核心單元1110，且複數個核心單元1110可以共用快取記憶體單元1120。複數個核心單元1110及快取記憶體單元1120可以直接連接或經由匯流排介面1130連接。複數個核心單元1110可以以與核心單元1110的上述組態相同的方式來組態。在處理器1100包括複數個核心單元1110的情況下，快取記憶體單元1120的初級儲存部1121可以對應於複數個核心單元1110的數目而組態在每一核心單元1110中，且次級儲存部1122及三級儲存部1123可以以經由匯流排介面1130被共用的方式組態在該複數個核心單元1110的外部。初級儲存部1121的處理速度可以大於次級儲存部1122及三級儲存部1123的處理速度。在另一實施方案中，初級儲存部1121及次級儲存部1122可以對應於複數個核心單元1110的數目而組態在每一核心單元1110中，且三級儲存部1123可以以經由匯流排介面1130被共用的方式組態在複數個核心單元1110的外部。
根據本實施方案的處理器1100可以進一步包括儲存資料的嵌式記憶體單元1140；通信模組單元1150，能以有線或無線方式自外部裝置接收資料及傳送資料至外部裝置；記憶體控制單元1160，驅動外部記憶體裝置；以及媒體處理單元1170，處理在處理器1100中處理的資料或自外部輸入裝置輸入的資料，並且輸出處理的資料至外部介面裝置等。除此之外，處理器1100可以包括複數個各種模組及裝置。在此種情況下，添加的複數個模組可以經由匯流排介面1130與核心單元1110及快取記憶體單元1120交換資料且彼此交換資料。
嵌式記憶體單元1140不僅可以包括揮發性記憶體而且可以包括非揮發性記憶體。揮發性記憶體可以包括DRAM(動態隨機存取記憶體)、行動DRAM、SRAM(靜態隨機存取記憶體)以及具有與上述記憶體相似功能的記憶體等。非揮發性記憶體可以包括ROM(唯讀記憶體)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁阻隨機存取記憶體(MRAM)、具有相似功能的記憶體。
通信模組單元1150可以包括能與有線網路連接的模組、能與無線網路連接的模組以及它們二者。有線網路模組可以包括局域網路(LAN)、通用串列匯流排(USB)、以太網路、電力線通信(PLC)，諸如經由傳輸線發送及接收資料的各種裝置等。無線網路模組可以包括紅外資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、Zigbee、普存感應器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網路(Wibro)、高速下行鏈路封包存取(HSDPA)、寬頻CDMA(WCDMA)、超寬頻(UWB)，諸如在無傳輸線的情況下發送及接收資料的各種裝置等。
記憶體控制單元1160用來管理及處理在處理器1100與根據不同的通信標準操作的外部儲存裝置之間傳輸的資料。記憶體控制單元1160可以包括各種記憶體控制器，例如，可以控制IDE(整合電子裝置)、SATA(串列進階附接技術)、SCSI(小型電腦系統介面)、RAID(獨立磁碟冗餘陣列)、SSD(固態磁碟)、eSATA(外部SATA)、PCMCIA(個人電腦記憶體卡國際協會)、USB(通用串列匯流排)、安全數位(SD)卡、迷你安全數位(迷你SD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌式 MMC(eMMC)、緊密快閃(CF)卡等的裝置。
媒體處理單元1170可以處理在處理器1100中處理的資料或者來自外部輸入裝置的以圖像、話音以及其他的形式輸入的資料，以及輸出資料至外部介面裝置。媒體處理單元1170可以包括圖像處理單元(GPU)、數位信號處理器(DSP)、高清晰度視訊裝置(HD audio)、高清晰度多媒體介面(HDMI)控制器等。
圖19為基於所揭示的技術實施記憶體電路的系統的組態圖的實例。
參見圖19，作為用於處理資料的設備的系統1200可以執行輸入、處理、輸出、通信、儲存等以對資料進行一系列操縱。系統1200可以包括處理器1210、主記憶體裝置1220、輔助記憶體裝置1230、介面裝置1240等。本實施方案的系統1200可為利用處理器操作的各種電子系統，諸如電腦、伺服器、PDA(個人數位助理)、攜帶型電腦、網路平板、無線電話、行動電話、智慧型電話、數位音樂播放器、攜帶型多媒體播放器(PMP)、相機、全球定位系統(GPS)、攝像機、錄音機、遠端資訊處理、視聽(AV)系統、智慧型電視等。
處理器1210可以解碼輸入的命令並且處理針對儲存在系統1200中的資料的操作、比較等，並且控制此等操作。處理器1210可以包括微處理器單元(MPU)、中央處理單元(CPU)、單核心/多核心處理器、圖像處理單元(GPU)、應用處理器(AP)、數位信號處理器(DSP)等。
主記憶體件1220為此種儲存器：能在執行程式時暫時儲存、調用以及執行來自輔助記憶體裝置1230的程式碼或資料，且甚至在斷電時亦能保留記憶的內容。主記憶體裝置1220可以包括根據實施方案的上述半導體裝置中的一或多者。例如，主記憶體件1220可以包括：墊層區域，包含複數個記憶體單元，每一記憶體單元包括第二電晶體及耦接至第二電晶體的記憶體元件；第一開關區域，位於墊層區域的一 側，且包括耦接至記憶體單元的第一端的複數個第一電晶體；以及第二開關區域，相對於第一開關區域位於墊層區域的另一側，且包括耦接至記憶體單元的第二端的複數個第三電晶體，其中第二電晶體包含：複數個第二主動區域，沿著與實質上相互垂直的第一方向及第二方向交叉的第三方向延長，該複數個第二主動區域沿第二方向及第三方向配置成列；以及複數個第二閘極結構，在第一方向上延伸以與第二主動區域交叉，其中每一第二主動區域被一對第二閘極結構劃分成第一側部部分、中間部分以及第二側部部分，且第一側部部分、第二側部部分以及中間部分交替且重複地配置在第一方向上，其中，第一電晶體包括第一主動區域及第一閘極結構，第一主動區域及第一閘極結構以與第二主動區域及第二閘極結構相同的方式配置，且其中，第三電晶體包括第三主動區域及第三閘極結構，第三主動區域及第三閘極結構以與第二主動區域及第二閘極結構相同的方式配置。由此，可以改良主記憶體裝置1220的記憶體單元的特性，並且可以提高整合程度且降低製程難度水平。結果，可以改良系統1200的操作特性，並且可以提高整合程度且降低製程難度水平。
此外，主記憶體裝置1220可以進一步包括在斷電時所有內容被抹除的揮發性記憶體類型的靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等。與此不同，主記憶體裝置1220可以不包括根據本實施方案的半導體裝置，但可以包括在斷電時所有內容被抹除的揮發性記憶體類型的靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等。
輔助記憶體裝置1230為用於儲存程式碼或資料的記憶體裝置。儘管輔助記憶體裝置1230的速度比主記憶體裝置1220慢，但輔助記憶體裝置1230可以儲存更大量的資料。輔助記憶體裝置1230可以包括根據實施方案的上述半導體裝置中的一或多者。例如，輔助記憶體裝置 1230可以包括：墊層區域，包含複數個記憶體單元，每一記憶體單元包括第二電晶體及耦接至第二電晶體的記憶體元件；第一開關區域，位於墊層區域的一側，且包括耦接至記憶體單元的第一端的複數個第一電晶體；以及第二開關區域，相對於第一開關區域位於墊層區域的另一側，且包括耦接至記憶體單元的第二端的複數個第三電晶體，其中第二電晶體包含：複數個第二主動區域，沿著與實質上相互垂直的第一方向及第二方向交叉的第三方向延長，該複數個第二主動區域沿第二方向及第三方向配置成列；以及複數個第二閘極結構，在第一方向上延伸以與第二主動區域交叉，其中每一第二主動區域被一對第二閘極結構劃分成第一側部部分、中間部分以及第二側部部分，且第一側部部分、第二側部部分以及中間部分交替且重複地配置在第一方向上，其中，第一電晶體包括第一主動區域及第一閘極結構，第一主動區域及第一閘極結構以與第二主動區域及第二閘極結構相同的方式配置，且其中，第三電晶體包括第三主動區域及第三閘極結構，第三主動區域及第三閘極結構以與第二主動區域及第二閘極結構相同的方式配置。由此，可以改良輔助記憶體裝置1230的記憶體單元的特性，並且可以提高整合程度且降低製程難度水平。結果，可以改良系統1200的操作特性，並且可以提高整合程度且降低製程難度水平。
此外，輔助記憶體裝置1230可以進一步包括資料儲存系統(見圖20的參考數字1300)諸如利用磁學的磁帶、磁碟、利用光學的雷射光碟、利用磁學及光學兩者的磁光碟、固態磁碟(SSD)、USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(迷你SD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌式MMC(eMMC)、緊密快閃(CF)卡等。與此不同，輔助記憶體裝置1230可以不包括根據本實施方案的半導體裝置，但可以包括資料儲存系統(見圖20的參考數 字1300)諸如利用磁學的磁帶、磁碟、利用光學的雷射光碟、利用磁學及光學兩者的磁光碟、固態磁碟(SSD)、USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(迷你SD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌式MMC(eMMC)、緊密快閃(CF)卡等。
介面裝置1240可以用來執行本實施方案的系統1200與外部裝置之間的命令及資料的交換。介面裝置1240可為小鍵盤、鍵盤、滑鼠、揚聲器、麥克風、顯示器、各種人機介面裝置(HID)、通信裝置等。通信裝置可以包括能與有線網路連接的模組、能與無線網路連接的模組以及它們兩者。有線網路模組可以包括局域網路(LAN)、通用串列匯流排(USB)、以太網路、電力線通信(PLC)，諸如經由傳輸線發送及接收資料的各種裝置等。無線網路模組可以包括紅外資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、Zigbee、普存感應器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網路(Wibro)、高速下行鏈路封包存取(HSDPA)、寬頻CDMA(WCDMA)、超寬頻(UWB)，諸如在無傳輸線的情況下發送及接收資料的各種裝置等。
圖20為基於所揭示技術實施記憶體電路的資料儲存系統的組態圖的實例。
參見圖20，資料儲存系統1300可以包括：儲存裝置1310，具有非揮發性特性作為用於儲存資料的組件；控制器1320，控制儲存裝置1310；介面1330，用於與外部裝置連接；以及暫時儲存裝置1340，用於暫時儲存資料。資料儲存系統1300可為諸如硬碟機(HDD)、光碟唯讀記憶體(CDROM)、數位影音光碟(DVD)、以及固態磁碟(SSD)等磁 碟類型；以及諸如USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(迷你SD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌式MMC(eMMC)、緊密快閃(CF)卡等的卡類型。
儲存裝置1310可以包括半永久地儲存資料的非揮發性記憶體。非揮發性記憶體可以包括ROM(唯讀記憶體)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁阻隨機存取記憶體(MRAM)等。
控制器1320可以控制儲存裝置1310與介面1330之間的資料的交換。為此，控制器1320可以包括處理器1321，用於執行對經由介面1330自資料儲存系統1300外部輸入的命令進行處理的操作等。
介面1330用來執行資料儲存系統1300與外部裝置之間的命令及資料的交換。在資料儲存系統1300為卡類型的情況下，介面1330可以與用在以下裝置中的介面相容，諸如：USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(迷你SD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌式MMC(eMMC)、緊密快閃(CF)卡等，或者介面1330可以與用在與上述裝置相似的裝置中的介面相容。在資料儲存系統1300為磁碟類型的情況下，介面1330可以與以下介面相容，諸如：IDE(整合電子裝置)、SATA(串列進階附接技術)、SCSI(小型電腦系統介面)、eSATA(外部SATA)、PCMCIA(個人電腦記憶體卡國際協會)、USB(通用串列匯流排)等，或者介面1330可以與與以上提及的介面類似的介面相容。介面1330可以與彼此具有不同類型的一或多個介面相容。
暫時儲存裝置1340能暫時地儲存資料，用於根據外部裝置、控制器以及系統的介面的多樣化及高效能，高效地在介面1330與儲存裝 置1310之間傳送資料。用於暫時儲存資料的暫時儲存裝置1340可以包括根據實施方案的上述半導體裝置中的一或多者。例如，暫時儲存裝置1340可以包括：墊層區域，包含複數個記憶體單元，每一記憶體單元包括第二電晶體及耦接至第二電晶體的記憶體元件；第一開關區域，位於墊層區域的一側，且包括耦接至記憶體單元的第一端的複數個第一電晶體；以及第二開關區域，相對於第一開關區域位於墊層區域的另一側，且包括耦接至記憶體單元的第二端的複數個第三電晶體，其中第二電晶體包含：複數個第二主動區域，沿著與實質上相互垂直的第一方向及第二方向交叉的第三方向延長，該複數個第二主動區域沿第二方向及第三方向配置成列；以及複數個第二閘極結構，在第一方向上延伸以與第二主動區域交叉，其中每一第二主動區域被一對第二閘極結構劃分成第一側部部分、中間部分以及第二側部部分，且第一側部部分、第二側部部分以及中間部分交替且重複地配置在第一方向上，其中，第一電晶體包括第一主動區域及第一閘極結構，第一主動區域及第一閘極結構以與第二主動區域及第二閘極結構相同的方式配置，且其中，第三電晶體包括第三主動區域及第三閘極結構，第三主動區域及第三閘極結構以與第二主動區域及第二閘極結構相同的方式配置。由此，可以改良暫時儲存裝置1340的記憶體單元的特性，並且可以提高整合程度且降低製程難度水平。結果，可以改良資料儲存系統1300的操作特性及資料儲存特性，並且可以提高整合程度且降低製程難度水平。
圖21為基於所揭示技術實施記憶體電路的記憶體系統的組態圖的實例。
參見圖21，記憶體系統1400可以包括具有非揮發性特性作為儲存資料組件的記憶體1410、控制記憶體1410的記憶體控制器1420、用於與外部裝置連接的介面1430等。記憶體系統1400可為諸如固態磁碟 (SSD)、USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(迷你SD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌式MMC(eMMC)、緊密快閃(CF)卡等的卡型。
用於儲存資料的記憶體1410可以包括根據實施方案的上述半導體裝置中的一或多者。例如，記憶體1410可以包括：墊層區域，包含複數個記憶體單元，每一記憶體單元包括第二電晶體及耦接至第二電晶體的記憶體元件；第一開關區域，位於墊層區域的一側，且包括耦接至記憶體單元的第一端的複數個第一電晶體；以及第二開關區域，相對於第一開關區域位於墊層區域的另一側，且包括耦接至記憶體單元的第二端的複數個第三電晶體，其中第二電晶體包含：複數個第二主動區域，沿著與實質上相互垂直的第一方向及第二方向交叉的第三方向延長，該複數個第二主動區域沿第二方向及第三方向配置成列；以及複數個第二閘極結構，在第一方向上延伸以與第二主動區域交叉，其中每一第二主動區域被一對第二閘極結構劃分成第一側部部分、中間部分以及第二側部部分，且第一側部部分、第二側部部分以及中間部分交替且重複地配置在第一方向上，其中，第一電晶體包括第一主動區域及第一閘極結構，第一主動區域及第一閘極結構以與第二主動區域及第二閘極結構相同的方式配置，且其中，第三電晶體包括第三主動區域及第三閘極結構，第三主動區域及第三閘極結構以與第二主動區域及第二閘極結構相同的方式配置。由此，可以改良記憶體1410的記憶體單元的特性，並且可以提高整合程度且降低製程難度水平。結果，可以改良記憶體系統1400的操作特性及資料儲存特性，並且可以提高整合程度且降低製程難度水平。
而且，根據本實施方案的記憶體1410可以進一步包括具有非揮發性特性的ROM(唯讀記憶體)、NOR快閃記憶體、NAND快閃記憶 體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁阻隨機存取記憶體(MRAM)等。
記憶體控制器1420可以控制記憶體1410與介面1430之間的資料的交換。為此目的，記憶體控制器1420可以包括處理器1421，用於對經由介面1430自記憶體系統1400的外部輸入的命令執行操作和處理。
介面1430用來執行記憶體系統1400與外部裝置之間的命令及資料的交換。介面1430可以與用在以下裝置中的介面相容，諸如：USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(迷你SD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌式MMC(eMMC)、緊密快閃(CF)卡等，或者介面1430可以與用在與上文所提及的裝置相似的裝置中的介面相容。介面1430可以與彼此具有不同類型的一或多個介面相容。
根據本實施方案的記憶體系統1400可以進一步包括緩衝記憶體1440，用於根據與外部裝置、記憶體控制器以及記憶體系統的介面的多樣化及高效能，高效地在介面1430與記憶體1410之間傳送資料。例如，用於暫時儲存資料的緩衝記憶體1440可以包括根據實施方案的上述半導體裝置中的一或多者。緩衝記憶體1440可以包括：墊層區域，包含複數個記憶體單元，每一記憶體單元包括第二電晶體及耦接至第二電晶體的記憶體元件；第一開關區域，位於墊層區域的一側，且包括耦接至記憶體單元的第一端的複數個第一電晶體；以及第二開關區域，相對於第一開關區域位於墊層區域的另一側，且包括耦接至記憶體單元的第二端的複數個第三電晶體，其中第二電晶體包含：複數個第二主動區域，沿著與實質上相互垂直的第一方向及第二方向交叉的第三方向延長，該複數個第二主動區域沿第二方向及第三方向配置成列；以及複數個第二閘極結構，在第一方向上延伸以與第二主動區域 交叉，其中每一第二主動區域被一對第二閘極結構劃分成第一側部部分、中間部分以及第二側部部分，且第一側部部分、第二側部部分以及中間部分交替且重複地配置在第一方向上，其中，第一電晶體包括第一主動區域及第一閘極結構，第一主動區域及第一閘極結構以與第二主動區域及第二閘極結構相同的方式配置，且其中，第三電晶體包括第三主動區域及第三閘極結構，第三主動區域及第三閘極結構以與第二主動區域及第二閘極結構相同的方式配置。由此，可以改良緩衝記憶體1440的記憶體單元的特性，並且可以提高整合程度且降低製程難度水平。結果，可以改良記憶體系統1400的操作特性及資料儲存特性，並且可以提高整合程度且降低製程難度水平。
另外，根據本實施方案的緩衝記憶體1440可以進一步包括具有揮發性特性的SRAM(靜態隨機存取記憶體)、DRAM(動態隨機存取記憶體)等，以及可以包括具有非揮發性特性的相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁阻隨機存取記憶體(MRAM)等。與此不同，緩衝記憶體1440可以不包括根據實施方案的半導體裝置，但可以包括具有揮發性特性的SRAM(靜態隨機存取記憶體)、DRAM(動態隨機存取記憶體)等，以及可以包括具有非揮發性特性的相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁阻隨機存取記憶體(MRAM)等。
基於本文件中所揭示的記憶體裝置的圖17至圖21中的電子裝置或系統的上述例子中的特徵可以實施在各種裝置、系統或應用中。一些實例包括行動電話或其他攜帶型通信裝置、平板電腦、筆記型電腦或膝上型電腦、遊戲機、智慧型電視機、電視機機頂盒、多媒體伺服器、具有或不具有無線通信功能的數位相機、具有無線通信能力的手錶或其他可穿戴的裝置。
儘管本專利文件含有許多具體細節，但此等不應視為對任何發明範疇的限制或主張的範疇的限制，而應視為對可為特定發明的特定實施例所特定的特徵的描述。本專利文件中描述的特定特徵在獨立的實施例的上下文中亦可在單個實施例中以組合形式實施。相反地，在單個實施例的上下文中描述的各個特徵亦可在多個實施例中單獨地實施或以任何合適的子組合形式實施。另外，儘管在上文中將此等特徵描述為以特定的組合形式起作用，且甚至最初照此主張，但在一些情況下來自所主張的組合的一或多個特徵可以自該組合中排除掉，且所主張的組合可以針對子組合或子組合的變型。
類似地，儘管在附圖中以特定的次序描繪操作，但此不應理解為要求此等操作以展示的特定次序執行或以順序次序執行，或者不應理解為要求執行所有說明的操作來實現希望的結果。另外，本專利文件中描述的實施例中的各個系統組件的分離不應理解為在所有的實施例中都需要此種分離。
僅僅描述了一些實施方案及實例。可以基於本專利文件描述及說明的內容來進行其他實施、增強以及變化。

Claims (20)

  1. 一種電子裝置，其包含一半導體記憶體，其中該半導體記憶體包含：一墊層區域，其包含複數個記憶體單元，該等記憶體單元中之每一記憶體單元包括一第二電晶體及經耦接至該第二電晶體之一記憶體元件；一第一開關區域，其位於該墊層區域之一側且包括與該等記憶體單元之第一端耦接的複數個第一電晶體；以及一第二開關區域，其位於該墊層區域之相對於該第一開關區域之另一側且包括與該等記憶體單元之第二端耦接的複數個第三電晶體，其中，該等第二電晶體包含：複數個第二主動區域，其等沿著與實質上彼此垂直之第一方向與第二方向交叉之一第三方向延長，該複數個第二主動區域係沿該第二方向及該第三方向配置成一列；以及複數個第二閘極結構，其等沿著該第一方向延伸以與該等第二主動區域交叉，其中該等第二主動區域中之每一第二主動區域藉由一對該等第二閘極結構而被劃分成一第一側部部分、一中間部分以及一第二側部部分，且該第一側部部分、該第二側部部分以及該中間部分經交替且重複地配置在該第一方向上，其中，該等第一電晶體包括以與該等第二主動區域及該等第二閘極結構相同的方式配置的第一主動區域及第一閘極結構，以及其中，該等第三電晶體包括以與該等第二主動區域及該等第二閘極結構相同的方式配置的第三主動區域及第三閘極結構。
  2. 如請求項1之電子裝置，其中，該墊層區域進一步包含：第二源線接觸，每一第二源線接觸位於該第二主動區域之該中間部分之上且與該第二主動區域之該中間部分耦接；堆疊結構，每一堆疊結構包括一下部接觸及該記憶體元件，且位於該第二主動區域之該第一側部部分及該第二側部部分中之每一者之上且經耦接至該第二主動區域之該第一側部部分及該第二側部部分中之每一者；上部接觸，每一上部接觸位於一對該等堆疊結構之上且經共同耦接至一對該等堆疊結構而不與該等第二源線接觸重疊，一對該等堆疊結構在該第一方向上彼此相鄰；第二源線，每一第二源線位於該等第二源線接觸之上且與該等第二源線接觸耦接，且在該第二方向上延伸；以及第二位元線，每一第二位元線位於該等上部接觸之上且與該等上部接觸耦接，且在該第二方向上延伸。
  3. 如請求項2之電子裝置，其中，該等第二位元線分別位於該等第二源線之上且與該等第二源線重疊。
  4. 如請求項2之電子裝置，其中，該等堆疊結構進一步包含額外上部接觸，且該等額外上部接觸中之每一者位於該記憶體元件之上且經耦接至該記憶體元件。
  5. 如請求項2之電子裝置，其中，該記憶體元件之一底部表面位於該第二源線之一頂部表面之上。
  6. 如請求項2之電子裝置，其中，該記憶體元件之一頂部表面位於該第二源線之一底部表面之下，以及該第二源線之一頂部表面位於該第二位元線之一底部表面之下。
  7. 如請求項2之電子裝置，其中，當經配置在該第二方向上之該第一主動區域被稱為一第一主動區域列時，複數個第一主動區域列係配置在該第一方向上，且該等第一閘極結構中之一所選第一閘極結構與該等第一主動區域列中之一所選第一主動區域列交叉，以及當經配置在該第二方向上之該等第三主動區域被稱為一第三主動區域列時，複數個第三主動區域列係配置在該第一方向上，且該等第三閘極結構中之一所選第三閘極結構與該等第三主動區域列中之一所選第三主動區域列交叉，該第一開關區域進一步包含：第一源線接觸及第一位元線接觸，每一第一源線接觸及每一第一位元線接觸位於該所選第一主動區域之上且經耦接至該所選第一主動區域，同時分別位於該所選第一閘極結構之兩側；第一源線，每一第一源線位於該第一源線接觸之上且經耦接至該第一源線接觸，且在該第二方向上延伸；以及第一位元線，每一第一位元線位於該第一位元線接觸之上且係與該第一位元線接觸耦接，且在該第二方向上延伸，以及該第二開關區域進一步包含：第三源線接觸及第三位元線接觸，每一第三源線接觸及每一第三位元線接觸位於該所選第三主動區域之上且係與該所選第三主動區域耦接，同時分別位於該所選第三閘極結構之兩側；第三源線，每一第三源線位於該第三源線接觸之上且係與該第三源線接觸耦接，且在該第二方向上延伸，以及第三位元線，每一第三位元線位於該第三位元線接觸之上且係與該第三位元線接觸耦接，且在該第二方向上延伸。
  8. 如請求項7之電子裝置，其中，該等第一位元線及該等第二位元線分別係彼此電耦接，而該等第一源線及該等第二源線係彼此電分離，以及該等第二源線及該等第三源線分別係彼此電耦接，而該等第二位元線及該等第三位元線係彼此電分離。
  9. 如請求項7之電子裝置，其中，該等第一源線至第三源線位於一相同的高度，以及該等第一位元線至第三位元線位於一相同的高度，且位於該等第一源線至第三源線之上。
  10. 如請求項7之電子裝置，其中，在該第一方向上，該等第一位元線及該等第二位元線係形成於彼此相對應的位置中，且該等第二源線及該等第三源線係形成於彼此相對應的位置中。
  11. 如請求項7之電子裝置，其中，在該第一方向上，該等第一位元線及該等第二位元線經形成於不同的位置中，以及該半導體記憶體進一步包含：具有曲線形狀的線，其等經設置於該第一開關區域與該墊層區域之間且將該等第一位元線與該等第二位元線彼此耦接。
  12. 如請求項7之電子裝置，其中，該等第一源線接觸係沿著與該等第一方向至第三方向交叉之一第四方向配置成一列，該等第一位元線接觸係沿著該第四方向配置成一列，該等第三源線接觸係沿著該第四方向配置成一列，以及該等第三位元線接觸係沿著該第四方向配置成一列。
  13. 如請求項7之電子裝置，其中，當該第一源線接觸及該第一位元線接觸分別位於該所選第一閘極結構之一第一側及一第二側處時，該第三源線接觸及該第三位元線接觸分別位於該所選第三閘極結構之一第二側及一第一側處。
  14. 如請求項13之電子裝置，其中，該等第一源線及該等第一位元線係交替地且重複地配置在該第一方向上，該等第三源線及該等第三位元線係交替且重複地配置在該第一方向上，以及在該第一方向上，該等第一位元線、該等第二源線、該等第二位元線以及該等第三源線係形成於彼此相對應的位置中。
  15. 如請求項7之電子裝置，其中，當該第一源線接觸及該第一位元線接觸分別位於該所選第一閘極結構之一第一側及一第二側處時，該第三源線接觸及該第三位元線接觸分別位於該所選第三閘極結構之一第一側及一第二側處。
  16. 如請求項15之電子裝置，其中，該等第一源線及該等第一位元線係交替且重複地配置在該第一方向上，該等第三源線及該等第三位元線係交替且重複地配置在該第一方向上，以及在該第一方向上，該等第一源線、該等第二源線、該等第二位元線以及該等第三源線經形成於彼此相對應的位置中。
  17. 如請求項15之電子裝置，其中，該第一開關區域進一步包含：額外第一位元線接觸，每一額外第一位元線接觸位於該第一位元線接觸之上且係與該第一位元線接觸耦接，同時朝著該第一源線突出以與該第一源線重疊，該第一源線與該第一位元線接觸之一側相鄰且位於該第一位元線接觸之該側處，以及該第一位元線位於該額外第一位元線接觸之上且係與該額外第一位元線接觸耦接，同時在該第二方向上延伸以與該第一源線重疊。
  18. 如請求項17之電子裝置，其中，該等第三源線及該等第三位元線係交替且重複地配置在該第一方向上，以及在該第一方向上，該等第一源線、該等第一位元線、該等第二源線、該等第二位元線以及該等第三源線係形成於彼此相對應的位置中。
  19. 如請求項7之電子裝置，其中，該第一開關區域進一步包含：第一線接觸，每一第一線接觸位於兩個相鄰的第一閘極結構之間且在該第一方向上延伸以將經配置在該第一方向上之該等第一主動區域彼此耦接，該第二開關區域進一步包含：第二線接觸，每一第二線接觸位於兩個相鄰的第三閘極結構之間且在該第一方向上延伸以將配置在該第一方向上之該等第三主動區域彼此耦接，該等第一源線接觸及該等第一位元線接觸位於該等第一線接觸之上且係與該等第一線接觸耦接，以及該等第三源線接觸及該等第三位元線接觸位於該等第二線接觸之上且係與該等第二線接觸耦接。
  20. 如請求項8之電子裝置，其中，產生以一正向方向或反向方向經過該第一源線-該第一源線接觸-該第一電晶體-該第一位元線接觸-該第一位元線-該第二位元線-該上部接觸-該記憶體元件-該下部接觸-該第二電晶體-該第二源線接觸-該第二源線-該第三源線-該第三源線接觸-該第三電晶體-該第三位元線接觸-該第三位元線之一電流流動。
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