KR20150036988A - 전자 장치 - Google Patents

전자 장치 Download PDF

Info

Publication number
KR20150036988A
KR20150036988A KR20130116116A KR20130116116A KR20150036988A KR 20150036988 A KR20150036988 A KR 20150036988A KR 20130116116 A KR20130116116 A KR 20130116116A KR 20130116116 A KR20130116116 A KR 20130116116A KR 20150036988 A KR20150036988 A KR 20150036988A
Authority
KR
South Korea
Prior art keywords
memory
upper electrode
electronic device
gate
data
Prior art date
Application number
KR20130116116A
Other languages
English (en)
Inventor
이재연
송석표
심준섭
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR20130116116A priority Critical patent/KR20150036988A/ko
Priority to US14/274,588 priority patent/US9171889B2/en
Publication of KR20150036988A publication Critical patent/KR20150036988A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)

Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 복수의 제1 가변 저항 소자가 배열되는 셀 어레이 영역 및 하부 전극, 유전체막 패턴 및 상부 전극을 포함하는 디커플링 캐패시터가 형성되는 주변회로 영역을 포함하는 반도체 메모리를 포함하고, 여기서, 상기 셀 어레이 영역은, 제1 게이트, 상기 제1 게이트 상의 제1 콘택, 상기 제1 게이트 일측의 활성영역 상의 제2 콘택, 및 상기 제2 콘택 상의 상기 제1 가변 저항 소자를 포함하고, 상기 주변회로 영역은, 상기 제1 게이트와 동일한 레벨에서 동일한 물질로 형성되는 제2 게이트, 상기 제1 콘택과 동일한 레벨에 형성되는 상기 하부 전극, 및 상기 하부 전극 상에 배치되면서 상기 제1 가변 저항 소자보다 아래 레벨에 위치하는 상기 유전체막 패턴 및 상기 상부 전극을 포함한다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 가변 저항 소자를 포함하는 장치에서 사이즈 증가 없이 고용량의 디커플링 캐패시터를 구현할 수 있고, 나아가 가변 저항 소자의 특성 및 디커플링 캐패시터의 특성을 향상시킬 수 있는 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 복수의 제1 가변 저항 소자가 배열되는 셀 어레이 영역 및 하부 전극, 유전체막 패턴 및 상부 전극을 포함하는 디커플링 캐패시터가 형성되는 주변회로 영역을 포함하는 반도체 메모리를 포함하고, 여기서, 상기 셀 어레이 영역은, 제1 게이트, 상기 제1 게이트 상의 제1 콘택, 상기 제1 게이트 일측의 활성영역 상의 제2 콘택, 및 상기 제2 콘택 상의 상기 제1 가변 저항 소자를 포함하고, 상기 주변회로 영역은, 상기 제1 게이트와 동일한 레벨에서 동일한 물질로 형성되는 제2 게이트, 상기 제2 게이트 상에 배치되면서 상기 제1 콘택과 동일한 레벨에 형성되는 상기 하부 전극, 및 상기 하부 전극 상에 배치되면서 상기 제1 가변 저항 소자보다 아래 레벨에 위치하는 상기 유전체막 패턴 및 상기 상부 전극을 포함할 수 있다.
상기 제1 가변 저항 소자는, 제1 강자성층, 제2 강자성층 및 이들 사이에 개재된 터널 베리어층을 포함하고, 상기 주변회로 영역은, 상기 상부 전극 상에 배치되고, 상기 제1 가변 저항 소자와 동일한 레벨에서 동일한 물질로 형성되는 제2 가변 저항 소자를 더 포함할 수 있다.
상기 하부 전극은, 복수의 하부 전극을 포함하고, 상기 상부 전극은, 상기 복수의 하부 전극의 일부 또는 전부와 중첩하는 판 형상을 갖고, 상기 제2 가변 저항 소자는 상기 상부 전극과 동일 또는 유사한 판 형상을 가질 수 있다.
상기 하부 전극은, 상기 제2 게이트에 공통적으로 연결되는 복수의 하부 전극을 포함하고, 상기 상부 전극은, 상기 복수의 하부 전극 중 일부와 중첩하는 제1 상부 전극, 및 상기 복수의 하부 전극 중 나머지와 중첩하는 제2 상부 전극을 포함할 수 있다.
상기 제1 상부 전극에 인가되는 제1 동작 전압과 상기 제2 상부 전극에 인가되는 제2 동작 전압은 서로 상이할 수 있다.
상기 하부 전극은, 상기 제2 게이트에 공통적으로 연결되는 복수의 하부 전극을 포함하고, 상기 상부 전극은 상기 복수의 하부 전극과 중첩할 수 있다.
상기 상부 전극에 인가되는 제1 동작 전압과 상기 제2 게이트에 인가되는 제2 동작 전압은 서로 상이할 수 있다.
상기 하부 전극은, 실린더 형상을 가질 수 있다.
상기 제1 및 제2 게이트는, 반도체 기판 내에 매립될 수 있다.
상기 제1 가변 저항 소자는,
금속 산화물, 상변화 물질, 강유전 물질 또는 강자성 물질을 포함할 수 있다.
상기 셀 어레이 영역은, 상기 제1 콘택과 연결되는 제1 배선 및 상기 제1 가변 저항 소자와 연결되는 비트라인을 더 포함하고, 상기 주변회로 영역은, 상기 상부 전극에 연결되는 제2 배선을 더 포함하고, 상기 제1 배선, 상기 비트라인 및 상기 제2 배선은 동일한 레벨에서 동일한 물질로 형성될 수 있다.
상기 주변회로 영역은, 상기 제2 게이트에 콘택을 통하여 연결되는 제3 배선을 더 포함하고, 상기 제1 배선, 상기 비트라인, 상기 제2 배선 및 상기 제3 배선은 동일한 레벨에서 동일한 물질로 형성될 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하고, 상기 반도체 메모리는, 제1 강자성층, 제2 강자성층 및 이들 사이에 개재된 터널 베리어층을 포함하는 제1 가변 저항 소자를 포함하는 셀 어레이 영역; 및 하부 전극, 유전체막 패턴 및 상부 전극을 포함하는 디커플링 캐패시터, 및 상기 상부 전극 상에 배치되고 상기 제1 가변 저항 소자와 동일한 레벨에서 동일한 물질로 형성되는 제2 가변 저항 소자를 포함하는 주변회로 영역을 포함할 수 있다.
상기 하부 전극은, 복수의 하부 전극을 포함하고, 상기 상부 전극은, 상기 복수의 하부 전극의 일부 또는 전부와 중첩하는 판 형상을 갖고, 상기 제2 가변 저항 소자는 상기 상부 전극과 동일 또는 유사한 판 형상을 가질 수 있다.
상기 상부 전극은, 상기 복수의 하부 전극 중 일부와 중첩하는 제1 상부 전극, 및 상기 복수의 하부 전극 중 나머지와 중첩하는 제2 상부 전극을 포함하고, 상기 제1 상부 전극에 인가되는 제1 동작 전압과 상기 제2 상부 전극에 인가되는 제2 동작 전압은 서로 상이할 수 있다.
상기 상부 전극은 상기 복수의 하부 전극 전부와 중첩하고, 상기 상부 전극에 인가되는 제1 동작 전압과 상기 하부 전극에 인가되는 제2 동작 전압은 서로 상이할 수 있다.
상기 실시예들의 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 실시예들의 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 실시예들의 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 실시예들의 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 실시예들의 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치에 의하면, 가변 저항 소자를 포함하는 장치에서 사이즈 증가 없이 고용량의 디커플링 캐패시터를 구현할 수 있고, 나아가 가변 저항 소자의 특성 및 디커플링 캐패시터의 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 2a 내지 도 7b는 도 1의 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 8a는 도 1의 D 부분과 대응하는 등가 회로도이고, 도 8b는 도 1의 주변회로 영역과 대응하는 등가 회로도이다.
도 9는 본 발명의 다른 일 실시예에 따른 반도체 장치의 주변회로 영역을 나타내는 평면도이다.
도 10은 도 9의 D-D' 선에 따른 단면도이다.
도 11은 도 9와 대응하는 등가 회로도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 실시예의 반도체 장치는 주변회로 영역에 구비되는 디커플링 캐패시터(decoupling capacitor)를 포함할 수 있다. 디커플링 캐패시터는 예컨대, 전원 전압(VDD), 접지 전압(VSS) 등과 같은 다양한 동작 전압들 사이에 존재하는 노이즈(noise)를 필터링하기 위한 소자이다. 디커플링 캐패시터가 높은 용량을 가질수록 안정적인 동작 전압을 공급할 수 있다. 본 실시예에서는, 셀 어레이 영역에 가변 저항 소자를 구비하는 경우 주변회로 영역에 고용량의 디커플링 캐패시터를 어떻게 구현할지에 대해 제안하고자 한다.
이하, 도 1 내지 도 8b를 참조하여 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 2a 내지 도 7b는 도 1의 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이고, 도 8a는 도 1의 D 부분과 대응하는 등가 회로도이고, 도 8b는 도 1의 주변회로 영역과 대응하는 등가 회로도이다. 도 2a 내지 도 7b에서, 각 a도는 도 1의 A-A' 선에 따른 단면도이고, 각 b도는 도 1의 B-B' 선에 따른 단면도이고, 각 c도는 도 1의 C-C' 선에 따른 단면도이다.
먼저 제조 방법을 설명한다.
도 1, 도 2a, 도 2b 및 도 2c를 참조하면, 반도체 기판(100)을 제공한다. 반도체 기판(100)은 복수의 메모리 셀이 형성되는 셀 어레이 영역(C)과 디커플링 캐패시터가 형성되는 주변회로 영역(P)을 포함할 수 있다.
이어서, 반도체 기판(100) 내에 소자 분리막(105)을 형성함으로써 셀 어레이 영역(C)에 하나 이상의 활성영역(100A)을 정의할 수 있다. 활성영역(100A)은 C-C'선과 평행한 제1 방향으로 연장하는 라인 형상을 가질 수 있다. 소자 분리막(105)은 반도체 기판(100)의 활성영역(100A) 외의 영역을 소정 깊이 식각하여 소자분리용 트렌치를 형성한 후, 이 소자분리용 트렌치에 산화막 등의 절연막을 매립함으로써 형성될 수 있다.
이어서, 반도체 기판(100) 내에 제1 방향과 교차하는 제2 방향으로 연장하는 제1 및 제2 매립 게이트(112, 114)를 형성한다. 제1 매립 게이트(112)는 셀 어레이 영역(C)에 형성되어 활성영역(100A)을 가로지르도록 형성되고, 제2 매립 게이트(114)는 주변회로 영역(P)에 형성될 수 있다. 제1 및 제2 매립 게이트(112, 114)는, 제1 및 제2 매립 게이트(112, 114)가 형성될 영역의 활성영역(100A) 및 소자 분리막(105)을 선택적으로 식각하여 제1 및 제2 트렌치(T1, T2)를 형성한 후, 제1 및 제2 트렌치(T1, T2) 내벽에 게이트 절연막(미도시됨)을 형성하고, 제1 및 제2 트렌치(T1, T2)의 일부를 금속, 금속 질화물 등과 같은 도전 물질로 매립함으로써 형성될 수 있다. 제1 및 제2 매립 게이트(112, 114)가 형성된 제1 및 제2 트렌치(T1, T2)의 나머지는 질화막 등의 절연막으로 매립될 수 있으며, 그에 따라, 제1 및 제2 매립 게이트(112, 114) 상에는 제1 및 제2 캡핑막(122, 124)이 각각 형성될 수 있다.
여기서, 셀 어레이 영역(C)의 제1 매립 게이트(112) 중 상대적으로 굵은 선으로 표기한 것은 실질적으로 트랜지스터의 게이트 역할을 수행할 수 있다. 굵은 선으로 표기된 제1 매립 게이트(112) 및 그 양측의 활성영역(100A)이 하나의 트랜지스터를 형성할 수 있고, 그에 따라, 굵은 선으로 표기된 인접한 두 개의 제1 매립 게이트(112)(이하, 한 쌍의 제1 매립 게이트(112)라 함), 그 사이의 활성영역(100A) 및 한 쌍의 제1 매립 게이트(112) 양측의 활성영역(100A)은 직렬 연결된 두 개의 트랜지스터를 형성할 수 있다. 이하, 설명의 편의상, 한 쌍의 제1 매립 게이트(112) 사이의 활성영역(100A)을 소스 영역이라 하고, 소스 영역을 제외한 한 쌍의 제2 매립 게이트(112) 양측의 활성영역(100A)을 드레인 영역이라 하기로 한다. 상대적으로 얇은 선으로 표기한 제1 매립 게이트(112)는 트랜지스터의 게이트 역할을 수행하는 것이 아니라, 제1 방향에서 두 개의 트랜지스터와 다른 두 개의 트랜지스터를 서로 분리하는 역할을 수행할 수 있다.
도 1, 도 3a, 도 3b 및 도 3c를 참조하면, 도 2a 내지 도 2c의 공정 결과물을 덮는 제1 층간 절연막(ILD1)을 형성한다. 제1 층간 절연막(ILD1)은 산화막일 수 있다.
이어서, 셀 어레이 영역(C)의 제1 층간 절연막(ILD1) 및 제1 캡핑막(122)을 선택적으로 식각하여 트랜지스터의 게이트로 역할하는 제1 매립 게이트(112)(굵은 선 참조)를 노출시키는 제1 홀(H1)을 형성하고, 주변회로 영역(P)의 제1 층간 절연막(ILD1) 및 제2 캡핑막(124)을 선택적으로 식각하여 제2 매립 게이트(114)를 노출시키는 제2 홀(H2)을 형성한다. 제1 홀(H1)은 제1 매립 게이트(112)와 외부 배선을 연결시키기 위한 콘택을 형성하기 위한 것으로서, 후술하는 가변 저항 소자가 배열될 영역을 피하여 제1 매립 게이트(112)의 단부와 중첩하는 위치에 형성될 수 있다. 제2 홀(H2)은 디커플링 캐패시터의 하부 전극이 형성될 영역을 제공하기 위한 것으로서, 제2 매립 게이트(114)와 중첩할 수 있으면 족하다. 본 실시예에서는 제2 매립 게이트(114) 각각에 제2 방향으로 배열되는 4개의 제2 홀(H2)이 형성되고, 제2 홀(H2) 사이의 거리 확보를 위하여 제2 홀(H2)이 지그재그 타입으로 배열되는 경우를 나타내었으나, 본 발명이 이에 한정되는 것은 아니다. 제2 홀(H2)의 개수는 다양하게 변형될 수 있고, 제2 매립 게이트(114)와 중첩하는 위치 역시 다양하게 변형될 수 있다.
이어서, 제2 홀(H2)이 노출되지 않는 상태 예컨대, 주변회로 영역(P)을 덮는 마스크(미도시됨)를 형성한 상태에서, 제1 홀(H1)을 충분히 매립하는 두께의 도전 물질을 증착하고, 제1 층간 절연막(ILD1)이 드러나도록 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행함으로써, 제1 홀(H1) 내에 매립되는 제1 콘택(132)을 형성할 수 있다.
이어서, 제2 홀(H2)을 포함하는 구조물의 프로파일을 따라 얇은 두께의 도전 물질을 증착하고, 제1 층간 절연막(ILD1)이 드러나도록 평탄화 공정을 수행함으로써, 제2 홀(H2) 내에 실린더(cylinder) 형상을 갖는 디커플링 캐패시터의 하부 전극(134)을 형성할 수 있다. 이와 같이 하부 전극(134)이 실린더 형상을 갖는 경우, 그 표면적이 증가하여 디커플링 캐패시터의 용량이 증가할 수 있는 장점이 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 디커플링 캐패시터의 하부 전극(134)은 제1 콘택(132)과 동일하게 기둥 형상을 가질 수도 있다. 하부 전극(134)은 Ru 등과 같은 금속이나, TiN, TiAlN 등과 같은 금속 질화물로 형성될 수 있다.
본 실시예에서는, 제1 콘택(132)을 먼저 형성하고 하부 전극(134)을 나중에 형성하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 하부 전극(134)을 먼저 형성하고 제1 콘택(132)을 나중에 형성하여도 무방하다. 나아가, 제1 콘택(132) 및 하부 전극(134)을 동시에 형성할 수도 있다. 이러한 경우, 제1 콘택(132)과 하부 전극(134)은 실질적으로 동일한 형상 예컨대, 실린더 형상 또는 기둥 형상을 가질 수 있다.
도 1, 도 4a, 도 4b 및 도 4c를 참조하면, 도 3a 내지 도 3c의 공정 결과물의 프로파일을 따라 유전체막(140)을 형성한다. 유전체막(140)은 하부 전극(134)이 형성된 제2 홀(H2)을 매립하지 않는 두께로 형성될 수 있고, ZrO, HfO, AlO, SiO, BaSrTiO, SrTiO 등과 같은 산화물 계열의 막으로 형성될 수 있다.
이어서, 유전체막(140) 상에 유전체막(140)이 형성된 제2 홀(H2)을 충분히 매립하는 두께로 도전막(150)을 형성한다. 도전막(150)은 하부 전극(134)과 유사하게 Ru 등과 같은 금속이나, TiN, TiAlN 등과 같은 금속 질화물로 형성될 수 있다.
도 1, 도 5a, 도 5b 및 도 5c를 참조하면, 제1 층간 절연막(ILD1) 상에 위치하는 유전체막(140) 및 도전막(150)을 선택적으로 식각하여 주변회로 영역(P)에서 하부 전극(134)과 중첩하는 유전체막 패턴(144) 및 상부 전극(154)을 형성한다. 유전체막 패턴(144) 및 상부 전극(154)은 셀 어레이 영역(C)에서는 제거될 수 있다. 본 실시예에서, 유전체막 패턴(144) 및 상부 전극(154)은 주변회로 영역(P)을 덮는 평판 형상을 갖되, 제2 방향에서 두 부분으로 분리될 수 있다. 좌측의 유전체막 패턴(144) 및 상부 전극(154)은 제2 방향에서 좌측 절반에 해당하는 제2 홀(H2)과 중첩하는 판 형상을 가질 수 있고, 우측의 유전체막 패턴(144) 및 상부 전극(154)은 제2 방향에서 우측 절반에 해당하는 제2 홀(H2)과 중첩하는 판 형상을 가질 수 있다.
이와 같은 유전체막 패턴(144) 및 상부 전극(154)의 형성에 따라 주변회로 영역(P)에는 하부 전극(134), 유전체막 패턴(144) 및 상부 전극(154)을 포함하는 디커플링 캐패시터가 형성될 수 있다. 본 실시예에서는 직렬 연결된 제1 및 제2 디커플링 캐패시터(C1, C2)가 형성될 수 있다. 구체적으로, 제1 디커플링 캐패시터(C1)의 하부 전극(134)과 제2 디커플링 캐패시터(C2)의 하부 전극(134)은 대응하는 제2 매립 게이트(114)에 공통적으로 접속될 수 있고, 그에 따라, 제1 및 제2 디커플링 캐패시터(C1, C2)의 일단은 서로 직렬 연결될 수 있다. 반면, 제1 및 제2 디커플링 캐패시터(C1, C2)의 상부 전극(154)은 서로 분리되므로, 제1 및 제2 디커플링 캐패시터(C1, C2)의 타단은 서로 분리되어 별개로 제어될 수 있다.
제1 및 제2 디커플링 캐패시터(C1, C2)의 형성 후에는 열처리 공정이 수행될 수 있다. 하부 전극(134), 유전체막 패턴(144) 및/또는 상부 전극(154)을 결정화하거나 유전체막 패턴(144)에 포함된 불순물 등을 제거하여 제1 및 제2 디커플링 캐패시터(C1, C2)의 용량을 증가시키기 위함이다. 이러한 열처리 공정은 500℃ 이상의 고온에서 수행될 수 있다.
이어서, 유전체막 패턴(144) 및 상부 전극(154)이 형성된 결과물을 덮는 제2 층간 절연막(ILD2)을 형성한다.
이어서, 셀 어레이 영역(C)의 제1 및 제2 층간 절연막(ILD1, ILD2)을 관통하여 활성영역(100A)과 연결되는 제3 및 제4 홀(H3, H4)을 형성한 후, 제3 및 제4 홀(H3, H4)을 충분히 매립하는 두께의 도전 물질을 증착하고 제2 층간 절연막(ILD2)이 드러날 때까지 평탄화 공정을 수행하여, 제3 및 제4 홀(H3, H4) 내에 매립되는 제2 및 제3 콘택(162, 164)을 형성한다.
여기서, 제2 콘택(162)은 한 쌍의 제1 매립 게이트(112) 양측의 활성영역(100A) 즉, 드레인 영역과 접속되도록 형성되고, 제3 콘택(164)은 한 쌍의 제1 매립 게이트(112) 사이 즉, 소스 영역과 접속되도록 형성될 수 있다. 제2 콘택(162)은 가변 저항 소자 및 비트라인과 연결될 부분이고, 제3 콘택(164)은 소스라인과 연결될 부분이다. 이때, 제2 방향에서 제2 콘택(162)은 활성영역(100A)의 일측, 예컨대, 우측으로 치우쳐 형성될 수 있고, 제3 콘택(164)은 반대로 활성영역(100A)의 타측 예컨대, 좌측으로 치우쳐 형성될 수 있다. 이는 제2 콘택(162) 상에 형성될 비트라인과 제3 콘택(164) 상에 형성될 소스라인 사이의 거리를 확보하기 위함이다.
한편, 도 5a 내지 도 5c의 단면도에서 제3 콘택(164)은 실제로 보이지 않으나, 설명의 편의를 위하여 도 5b에 점선으로 표시하였다.
도 1, 도 6a, 도 6b 및 도 6c를 참조하면, 상부 전극(154)이 노출되도록 평탄화 공정 예컨대, CMP를 수행할 수 있다.
이어서, 평탄화된 결과물 상에 가변 저항 물질을 증착하고 이를 패터닝하여, 셀 어레이 영역(C)의 제2 콘택(162)과 접속하는 제1 가변 저항 소자(172)를 형성하고, 주변회로 영역(P)의 상부 전극(154)과 접속하는 제2 가변 저항 소자(174)를 형성할 수 있다.
여기서, 제1 가변 저항 소자(172)는 자신의 하부에 연결되는 제2 콘택(162) 및 자신의 상부에 연결되는 콘택(도 7b 및 도 7c의 182 참조)을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있는 소자이다. 본 실시예에서, 제1 가변 저항 소자(172)는 제1 강자성층(172A), 터널 베리어층(172B) 및 제2 강자성층(172C)을 포함하는 MTJ(Magnetic Tunnel Junction) 소자일 수 있다. 이러한 경우, 제1 및 제2 강자성층(172A, 172C) 중 어느 하나는 자화 방향이 고정된 고정층(pinned layer)의 역할을 수행하고 다른 하나는 자화 방향이 변화되는 자유층(free layer)의 역할을 수행할 수 있으며 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함하는 단일막 또는 다중막으로 형성될 수 있다. 터널 베리어층(172B)은 전자가 터널링되어 자유층의 자화 방향을 변화시키는 역할을 수행하며, 예컨대, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함하는 단일막 또는 다중막으로 형성될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 다른 실시예에서 제1 가변 저항 소자(172)는 RRAM, PRAM, FRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질 등을 포함하는 단일막 또는 다중막으로 형성될 수 있다.
제2 가변 저항 소자(174)는 제1 가변 저항 소자(172)와 함께 형성될 수 있고, 그에 따라 동일한 레벨에서 동일한 물질로 형성될 수 있으나, 실질적으로 가변 저항 소자로서 기능하지 않을 수 있다. 제2 가변 저항 소자(174)는 상부 전극(154)과 실질적으로 동일 또는 유사한 평면 형상을 가질 수 있으며, 그에 따라 큰 평면 면적을 가질 수 있다. MTJ 소자의 경우 면적이 넓어지면 저항이 매우 작아지기 때문에, 제2 가변 저항 소자(174)가 MTJ 소자인 경우 제2 가변 저항 소자(174)는 디커플링 캐패시터(C1, C2)의 상부 전극(154)의 저항을 크게 감소시킬 수 있다. 그에 따라, 디커플링 캐패시터(C1, C2)의 노이즈 제거 특성을 더욱 향상시킬 수 있다. 이러한 제2 가변 저항 소자(174)는 생략될 수도 있다.
도 1, 도 7a, 도 7b 및 도 7c를 참조하면, 도 6a 내지 도 6c의 공정 결과물을 덮는 제3 층간 절연막(ILD3)을 형성한다.
이어서, 셀 어레이 영역(C)의 제3 층간 절연막(ILD3)을 선택적으로 식각하여 제1 가변 저항 소자(172)를 노출시키는 제5 홀(H5) 및 제3 콘택(164)을 노출시키는 제6 홀(H6)을 형성하고, 셀 어레이 영역(C)의 제2 및 제3 층간 절연막(ILD2, ILD3)을 선택적으로 식각하여 제1 콘택(132)을 노출시키는 제7 홀(H7)을 형성하고, 주변회로 영역(P)의 제3 층간 절연막(ILD3)을 선택적으로 식각하여 제2 가변 저항 소자(174)를 노출시키는 제8 홀(H8)을 형성할 수 있다. 만약, 제2 가변 저항 소자(174)가 생략된 경우라면, 제8 홀(H8)은 상부 전극(154)을 노출시킬 수 있다. 여기서, 제8 홀(H8)은 두 개의 제2 가변 저항 소자(174) 각각과 중첩하기만 하면, 개수 및 위치는 다양하게 변형될 수 있다. 본 실시예에서, 두 개의 제8 홀(H8)이 제2 가변 저항 소자(174) 각각과 중첩하면서 특히 제1 방향에서 제2 가변 저항 소자(174)의 단부 상에 위치하는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다.
이어서, 제5 내지 제8 홀(H5, H6, H7, H8)을 충분히 매립하는 두께의 도전 물질을 형성한 후 제3 층간 절연막(ILD3)이 드러나도록 평탄화 공정을 수행함으로써, 제5 내지 제8 홀(H5, H6, H7, H8) 내에 각각 매립되는 제4 콘택(182), 제5 콘택(184), 제6 콘택(186) 및 제7 콘택(188)을 형성한다. 그에 따라, 제4 콘택(182)은 제1 가변 저항 소자(172)의 상단과 접속할 수 있고, 제5 콘택(184)은 제3 콘택(164)과 접속할 수 있고, 제6 콘택(186)은 제1 콘택(132)과 접속할 수 있고, 제7 콘택(188)은 제2 가변 저항 소자(174)의 상단(제2 가변 저항 소자(174)가 생략된 경우에는 상부 전극(154)의 상단)과 접속할 수 있다.
이어서, 제3 층간 절연막(ILD3) 상에 도전 물질을 증착하고 이를 패터닝하여, 제1 방향으로 배열되는 제4 콘택(182)과 접속하면서 제1 방향으로 연장하는 비트라인(192), 제1 방향으로 배열되는 제5 콘택(184)과 접속하면서 제1 방향으로 연장하는 소스라인(194), 제6 콘택(186)과 접속하는 제1 배선(혹은 제1 패드)(196), 및 제7 콘택(188)과 접속하는 제2 배선(혹은 제2 패드)(198)를 형성할 수 있다.
한편, 도 7a 내지 도 7c의 단면도에서 제5 콘택(184)은 실제로 보이지 않으나, 설명의 편의를 위하여 도 7b에 점선으로 표시하였고, 제7 콘택(188) 및 제2 배선(198) 또한 실제로 보이지 않으나, 설명의 편의를 위하여 도 7a에 점선으로 표시하였다.
이상으로 설명한 공정에 의하여, 도 1 및 도 7a 내지 도 7c에 도시된 반도체 장치가 제조될 수 있다.
도 1, 도 7a, 도 7b 및 도 7c를 다시 참조하면, 반도체 장치는 복수의 메모리 셀이 배열되는 셀 어레이 영역(C)과 디커플링 캐패시터가 형성되는 주변회로 영역(P)을 포함할 수 있다.
여기서, 셀 어레이 영역(C)을 살펴보면, 반도체 기판(100) 내에 제2 방향으로 연장하는 제1 매립 게이트(112)가 형성되어, 제1 방향으로 연장하는 반도체 기판(100)의 활성영역(100A)을 분리할 수 있다. 제1 매립 게이트(112) 일측의 활성영역(100A) 예컨대, 드레인 영역은 제2 콘택(162), 제1 가변 저항 소자(172) 및 제4 콘택(182)을 통하여 비트라인(192)에 연결될 수 있고, 제1 매립 게이트(112) 타측의 활성영역(100A) 예컨대, 소스 영역은 제3 콘택(164) 및 제5 콘택(184)을 통하여 소스라인(194)에 연결될 수 있다. 제1 매립 게이트(112) 및 그 양측의 소스 영역 및 드레인 영역이 트랜지스터를 형성할 수 있다. 본 실시예에서 한 쌍의 제1 매립 게이트(112) 사이에 소스 영역이 배치되고 한 쌍의 제1 매립 게이트(112) 양측에 드레인 영역이 배치되므로, 본 실시예의 반도체 장치는 소스 영역을 공유하면서 직렬 연결된 두 개의 트랜지스터를 포함할 수 있다. 이러한 제1 매립 게이트(112) 각각은 자신의 단부 상에 위치하는 제1 콘택(132) 및 제6 콘택(186)을 통하여 제1 배선(196)에 연결될 수 있다.
이러한 셀 어레이 영역(C)을 회로로 표현하면 도 8a와 같다. 도 8a를 참조하면, 두 개의 트랜지스터(TR)는 직렬 연결되며, 두 개의 트랜지스터(TR)에 공유된 소스 영역은 소스라인(SL)에 공통적으로 연결될 수 있고, 두 개의 트랜지스터(TR) 각각의 드레인 영역은 대응하는 가변 저항 소자(R)의 일단에 연결될 수 있다. 가변 저항 소자(R)의 타단은 대응하는 비트라인(BL)에 연결될 수 있다. 여기서, 트랜지스터(TR)의 게이트는 제1 매립 게이트(112)에 대응할 수 있고, 가변 저항 소자(R)는 제1 가변 저항 소자(172)에 대응할 수 있고, 비트라인(BL) 및 소스라인(SL)은 각각 비트라인(192) 및 소스라인(194)에 대응할 수 있다.
셀 어레이 영역(C)에서 제1 배선(196)을 통하여 제1 매립 게이트(112)에 인가되는 전압에 따라 트랜지스터(TR)가 턴온되면, 제1 가변 저항 소자(172)의 양단에 비트라인(192) 및 소스라인(194)을 통하여 요구되는 동작 전압이 인가될 수 있다. 그에 따라 제1 가변 저항 소자(172)의 저항 상태가 변할 수 있다.
주변회로 영역(P)을 살펴보면, 소자 분리막(105) 내에 제1 매립 게이트(112)와 동일한 레벨에서 동일한 물질로 형성되는 제2 매립 게이트(114)가 배치될 수 있다. 본 실시예에서 제2 매립 게이트(114)는 제1 매립 게이트(112)와 일대일 대응하면서 실질적으로 동일한 평면 형상을 갖도록 형성되나, 본 발명이 이에 한정되는 것은 아니며, 제2 매립 게이트(114)의 형상 및 개수는 다양하게 변형될 수 있다.
제2 매립 게이트(114) 상에는 셀 어레이 영역(C)의 제1 콘택(132)과 동일한 레벨에 형성되는 디커플링 캐패시터의 하부 전극(134)이 배치될 수 있다. 하부 전극(134)과 제1 콘택(132)을 형성하는 물질은 동일할 수도 있지만, 상이할 수도 있다. 본 실시예에서 제2 매립 게이트(114) 각각에 4개의 하부 전극(134)이 연결되고, 이 하부 전극(134)이 지그재그 형태로 배열되는 경우를 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 매립 게이트(114) 각각과 연결되는 하부 전극(134)의 위치 및 개수는 다양하게 변형될 수 있다. 본 실시예에서 하부 전극(134)은 실린더(134) 형상을 갖는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 기둥 형상을 가질 수도 있다.
하부 전극(134) 상에는 디커플링 캐패시터의 유전체막 패턴(144) 및 상부 전극(154)이 형성될 수 있다. 본 실시예에서, 유전체막 패턴(144) 및 상부 전극(154)은 주변회로 영역(P)을 덮는 판 형상을 갖되, 제2 방향에서 두 부분으로 분리된 형상을 가질 수 있다. 분리된 유전체막 패턴(144) 및 상부 전극(154) 각각과 중첩하는 하부 전극(134)의 개수는 동일할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 유전체막 패턴(144) 및 상부 전극(154)의 형상, 개수 및 이와 중첩하는 하부 전극(134)의 개수 역시 다양하게 변형될 수 있다. 이러한 유전체막 패턴(144) 및 상부 전극(154)은 셀 어레이 영역(C)의 제1 가변 저항 소자(172)보다 먼저 형성되고 그에 따라 제1 가변 저항 소자(172)보다 아래 레벨에 위치할 수 있다.
유전체막 패턴(144) 및 상부 전극(154) 상에는 셀 어레이 영역(C)의 제1 가변 저항 소자(172)와 동일한 레벨에서 동일한 물질로 형성되면서, 상부 전극(154)과 실질적으로 동일한 평면 형상을 갖는 제2 가변 저항 소자(174)가 배치될 수 있다. 제2 가변 저항 소자(174)는 생략될 수도 있다.
제2 가변 저항 소자(174) 상에(제2 가변 저항 소자(174)가 생략된 경우에는 상부 전극(154) 상에)는 셀 어레이 영역(C)의 제4 내지 제6 콘택(182, 184, 186)과 동일한 레벨에서 동일한 물질로 형성되는 제7 콘택(188)이 배치될 수 있다.
제7 콘택(188) 상에는 셀 어레이 영역(C)의 비트라인(192), 소스라인(194) 및 제1 배선(196)과 동일한 레벨에서 동일한 물질로 형성되는 제2 배선(198)이 형성될 수 있다.
이러한 주변회로 영역(P)을 회로로 표현하면 도 8b와 같다. 도 8b를 참조하면, 제1 및 제2 디커플링 캐패시터(C1, C2)의 일단은 매립 게이트(BG)에 의해 직렬 연결될 수 있다. 제1 및 제2 디커플링 캐패시터(C1, C2) 각각의 타단은 서로 분리되어 서로 다른 동작 전압 예컨대, 전원 전압(VDD) 및 접지 전압(VSS)을 공급받을 수 있다. 여기서, 제1 및 제2 디커플링 캐패시터(C1, C2)의 일단은 하부 전극(134)에 대응할 수 있고, 매립 게이트(BG)는 제2 매립 게이트(114)에 대응할 수 있고, 디커플링 캐패시터(C1, C2)의 타단은 상부 전극(154) 및/또는 제2 가변 저항 소자(174)에 대응할 수 있다. 전원 전압(VDD) 및 접지 전압(VSS) 각각의 공급원은 제2 배선(198)에 대응할 수 있다.
이러한 주변회로 영역(P)에서 두 개의 제2 배선(198) 중 어느 하나를 통하여 전원 전압(VDD)이 제1 디커플링 캐패시터(C1)의 상부 전극(154)으로 공급될 수 있고, 두 개의 제2 배선(198) 중 다른 하나를 통하여 접지 전압(VSS)이 제2 디커플링 캐패시터(C2)의 상부 전극(154)으로 공급될 수 있다. 제2 매립 게이트(114)는 제1 및 제2 디커플링 캐패시터(C1, C2)의 하부 전극(134)을 서로 연결시키는 역할을 수행할 뿐이다.
이상으로 설명한 반도체 장치 및 그 제조 방법에 의하면 아래와 같은 이점에 있다.
우선, 셀 어레이 영역(C)의 제1 콘택(132) 형성시 주변회로 영역(P)의 디커플링 캐패시터의 하부 전극(134)을 형성하기 때문에, 수직 방향에서 하부 전극(134)의 표면적을 증가시킬 수 있다. 따라서, 장치의 사이즈를 증가시키지 않고서도 디커플링 캐패시터의 용량를 확보할 수 있다.
또한, 주변회로 영역(P)의 디커플링 캐패시터를 셀 어레이 영역(C)의 제1 가변 저항 소자(172) 형성 전에 형성함으로써, 용량 확보를 위하여 디커플링 캐패시터에 대한 고온의 열처리 공정이 수행되더라도, 제1 가변 저항 소자(172)의 특성을 확보할 수 있다. 통상적으로 가변 저항 소자의 경우 고온 예컨대 약 400℃ 이상의 온도에서 특성이 열화되기 때문이다.
또한, 셀 어레이 영역(C)의 제1 가변 저항 소자(172)가 MTJ 소자인 경우, 제1 가변 저항 소자(172)를 형성하면서 주변회로 영역(P)의 상부 전극(154) 상에 넓은 면적을 갖는 제2 가변 저항 소자(174)를 함께 형성함으로써, 상부 전극(154)의 저항을 감소시킬 수 있다.
나아가, 주변회로 영역(P)에 직렬 연결된 제1 및 제2 디커플링 캐패시터(C1, C2)가 형성되기 때문에, 제1 및 제2 디커플링 캐패시터(C1, C2) 각각에 걸리는 전압이 절반으로 감소할 수 있다. 따라서, 제1 및 제2 디커플링 캐패시터(C1, C2)의 유전체막 패턴(144)의 두께가 얇더라도 누설 전류가 감소할 수 있다.
한편, 전술한 실시예에서 주변회로 영역(P)에 직렬 연결된 두 개의 디커플링 캐패시터가 배치되는 경우를 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 주변회로 영역(P)에는 하부 전극 및 상부 전극에 서로 다른 전압이 인가되는 디커플링 캐패시터가 배치될 수도 있다. 이하, 도 9 내지 도 11을 참조하여 설명하기로 한다.
도 9는 본 발명의 다른 일 실시예에 따른 반도체 장치의 주변회로 영역을 나타내는 평면도이고, 도 10은 도 9의 D-D' 선에 따른 단면도이고, 도 11은 도 9와 대응하는 등가 회로도이다. 이하, 전술한 실시예와의 차이점을 중심으로 설명하기로 한다. 전술한 실시예의 셀 어레이 영역(C) 및 그 제조 방법은 본 실시예의 반도체 장치의 셀 어레이 영역(미도시됨) 및 그 제조 방법과 실질적으로 동일할 수 있다.
먼저, 제조 방법을 설명한다.
도 9 내지 도 11을 참조하면, 셀 어레이 영역의 제1 매립 게이트 및 제1 캡핑막와 함께 주변회로 영역(P)의 제2 매립 게이트(114) 및 제2 캡핑막(124)을 형성하고, 제1 층간 절연막(ILD1)을 형성한다.
이어서, 셀 어레이 영역의 제1 매립 게이트를 노출시키는 제1 홀을 형성하면서 주변회로 영역(P)의 제2 매립 게이트(114)를 노출시키는 제2 홀(H2) 및 제9 홀(H9)을 형성할 수 있다. 제2 홀(H2)은 디커플링 캐패시터의 하부 전극이 형성될 영역을 제공하기 위한 것으로서, 제2 방향에서 제2 매립 게이트(114)의 일측 단부 또는 양측 단부를 제외하고 제2 매립 게이트(114)와 중첩하도록 배치될 수 있다. 제9 홀(H9)은 제2 매립 게이트(114)를 외부 배선과 연결하기 위한 콘택이 형성될 영역을 제공하기 위한 것으로서, 제2 매립 게이트(114) 각각의 일측 또는 양측 단부를 노출시키도록 형성될 수 있다. 본 실시예에서 제9 홀(H9)은 제2 매립 게이트(114) 각각의 양측 단부를 노출시키되, 제9 홀(H9) 사이의 간격 확보를 위하여 제2 매립 게이트(114)의 일측 단부와 타측 단부를 번갈아 노출시킬 수 있다. 다시 말하면, 제9 홀(H9)은 위에서부터 홀수번째의 제2 매립 게이트(114)의 일측 단부 예컨대, 우측 단부와, 짝수번째의 제2 매립 게이트(114)의 타측 단부 예컨대, 좌측 단부를 노출시키도록 배치될 수 있다.
이어서, 제2 홀(H2)을 덮는 마스크(미도시됨)를 형성한 상태에서 셀 어레이 영역의 제1 홀 및 주변회로 영역(P)의 제9 홀(H9)을 충분히 매립하는 두께의 도전 물질을 증착하고 평탄화 공정을 수행하여 셀 어레이 영역의 제1 콘택 형성과 함께 제9 홀(H9) 내에 제8 콘택(234)을 형성할 수 있다. 제8 콘택(234)은 제2 매립 게이트(114) 각각의 단부와 접속할 수 있다. 본 실시예에서 제8 콘택(234)은 제2 매립 게이트(114)의 일측 단부 및 타측 단부와 번갈아 연결될 수 있다. 제2 홀(H2) 내에 하부 전극(134)이 형성됨은 전술한 실시예와 동일할 수 있다.
이어서, 주변회로 영역(P)에서 하부 전극(134) 전부와 중첩하는 유전체막 패턴(244) 및 상부 전극(254)을 형성한다. 즉, 본 실시예에서, 유전체막 패턴(244) 및 상부 전극(254)은 제8 콘택(234)이 배치되는 영역을 제외하고 주변회로 영역(P) 을 덮는 평판 형상을 가질 수 있다. 이와 같은 유전체막 패턴(244) 및 상부 전극(254)의 형성에 따라 주변회로 영역(P)에는 하부 전극(134), 유전체막 패턴(244) 및 상부 전극(254)을 포함하는 제3 디커플링 캐패시터(C3)가 형성될 수 있다.
이어서, 제2 층간 절연막(ILD2) 형성 공정, 셀 어레이 영역의 제2 및 제3 콘택 형성 공정 후에, 셀 어레이 영역에 제1 가변 저항 소자를 형성하면서 주변회로 영역(P)에 상부 전극(254)과 접속하는 제2 가변 저항 소자(274)를 형성할 수 있다. 여기서, 제2 가변 저항 소자(274)는 상부 전극(254)과 실질적으로 동일한 평면 형상을 가질 수 있다.
이어서, 제3 층간 절연막(ILD3)을 형성한 후, 셀 어레이 영역의 제5 내지 제7홀을 형성하면서, 주변회로 영역(P)의 제3 층간 절연막(ILD3)을 선택적으로 식각하여 제2 가변 저항 소자(274)를 노출시키는 제10 홀(H10)을 형성하고, 주변회로 영역(P)의 제2 및 제3 층간 절연막(ILD2, ILD3)을 선택적으로 식각하여 제8 콘택(234)을 노출시키는 제11 홀(H11)을 형성할 수 있다.
이어서, 제5 내지 제7 홀, 제10 홀(H10) 및 제11 홀(H11)을 충분히 매립하는 두께의 도전 물질을 형성한 후 제3 층간 절연막(ILD3)이 드러나도록 평탄화 공정을 수행함으로써, 제5 내지 제7홀에 각각 매립되는 제4 내지 제6 콘택, 제10 홀(H10)에 매립되는 제9 콘택(288) 및 제11 홀(H11)에 매립되는 제10 콘택(284)을 형성할 수 있다.
이어서, 제3 층간 절연막(ILD3) 상에 도전 물질을 증착하고 이를 패터닝하여, 셀 어레이 영역의 비트라인, 소스라인 및 제1 배선을 형성하면서, 제9 콘택(288)과 접속하는 제2 배선(혹은 제2 패드)(298), 및 제10 콘택(284)과 접속하는 제3 배선(혹은 제3 패드)(294)를 형성할 수 있다. 한편, 도 10의 단면도에서 제9 콘택(288) 및 제2 배선(298)은 실제로 보이지 않으나, 설명의 편의를 위하여 점선으로 표시하였다.
이상으로 설명한 공정에 의하여, 도 9 내지 도 11에 도시된 반도체 장치가 제조될 수 있다.
전술한 실시예와의 차이점만을 살펴보면, 제2 매립 게이트(114) 상에는 디커플링 캐패시터의 하부 전극(134) 및 제8 콘택(234)이 배치될 수 있다. 본 실시예에서 하부 전극(134)은 제2 매립 게이트(114)의 단부를 제외한 중심부 상에 지그재그 형태로 배열될 수 있고, 제8 콘택(234)은 제2 매립 게이트(114)의 단부 상에 특히 일측 단부와 타측 단부 상에 번갈아 배치될 수 있다.
하부 전극(134) 상에는 디커플링 캐패시터의 유전체막 패턴(244) 및 상부 전극(254)이 형성될 수 있다. 본 실시예에서, 유전체막 패턴(244) 및 상부 전극(254)은 제8 콘택(234)을 제외하고 주변회로 영역(P)을 덮는 판 형상을 가질 수 있고, 그에 따라 하부 전극(134) 전부와 중첩할 수 있다. 상부 전극(254) 상에는 동일한 평면 형상을 갖는 제2 가변 저항 소자(274)가 배치될 수 있고, 제2 가변 저항 소자(274)는 제9 콘택(288)을 통하여 제2 배선(298)에 연결될 수 있다.
제8 콘택(234) 상에는 제10 콘택(284) 및 제3 배선(294)이 배치될 수 있다. 그에 따라, 제2 매립 게이트(114)는 제8 콘택(234) 및 제10 콘택(284)을 통하여 제3 배선(294)에 연결될 수 있다.
하부 전극(134), 유전체막 패턴(244) 및 상부 전극(254)을 포함하는 제3 디커플링 캐패시터(C3)의 일단 및 타단은 서로 다른 동작 전압 예컨대, 전원 전압(VDD) 및 접지 전압(VSS)을 공급받을 수 있다. 여기서, 제3 디커플링 캐패시터(C3)의 일단은 제2 매립 게이트(114)에 대응할 수 있고, 타단은 상부 전극(254) 및/또는 제2 가변 저항 소자(274)에 대응할 수 있다. 전원 전압(VDD) 및 접지 전압(VSS) 각각의 공급원은 제2 배선(298) 및 제3 배선(294)에 대응할 수 있다.
이러한 주변회로 영역(P)에서 제2 배선(298)을 통하여 전원 전압(VDD)이 제3 디커플링 캐패시터(C3)의 상부 전극(254)으로 공급될 수 있고, 제3 배선(294)을 통하여 접지 전압(VSS)이 제3 디커플링 캐패시터(C3)의 하부 전극(134)으로 공급될 수 있다.
본 실시예는, 제3 디커플링 캐패시터(C3)의 유전체막 패턴(244)의 두께가 상대적으로 두꺼워서 누설 전류가 상대적으로 적은 경우에 적용될 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 12 내지 도 16은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 12를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 복수의 제1 가변 저항 소자가 배열되는 셀 어레이 영역 및 하부 전극, 유전체막 패턴 및 상부 전극을 포함하는 디커플링 캐패시터가 형성되는 주변회로 영역을 포함하고, 여기서, 상기 셀 어레이 영역은, 제1 게이트, 상기 제1 게이트 상의 제1 콘택, 상기 제1 게이트 일측의 활성영역 상의 제2 콘택, 및 상기 제2 콘택 상의 상기 제1 가변 저항 소자를 포함하고, 상기 주변회로 영역은, 상기 제1 게이트와 동일한 레벨에서 동일한 물질로 형성되는 제2 게이트, 상기 제1 콘택과 동일한 레벨에 형성되는 상기 하부 전극, 및 상기 하부 전극 상에 배치되면서 상기 제1 가변 저항 소자보다 아래 레벨에 위치하는 상기 유전체막 패턴 및 상기 상부 전극을 포함할 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성 및 동작 특성이 향상되고 사이즈 감소가 가능하다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상 및 사이즈 감소가 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 13을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 복수의 제1 가변 저항 소자가 배열되는 셀 어레이 영역 및 하부 전극, 유전체막 패턴 및 상부 전극을 포함하는 디커플링 캐패시터가 형성되는 주변회로 영역을 포함하고, 여기서, 상기 셀 어레이 영역은, 제1 게이트, 상기 제1 게이트 상의 제1 콘택, 상기 제1 게이트 일측의 활성영역 상의 제2 콘택, 및 상기 제2 콘택 상의 상기 제1 가변 저항 소자를 포함하고, 상기 주변회로 영역은, 상기 제1 게이트와 동일한 레벨에서 동일한 물질로 형성되는 제2 게이트, 상기 제1 콘택과 동일한 레벨에 형성되는 상기 하부 전극, 및 상기 하부 전극 상에 배치되면서 상기 제1 가변 저항 소자보다 아래 레벨에 위치하는 상기 유전체막 패턴 및 상기 상부 전극을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성 및 동작 특성이 향상되고 사이즈 감소가 가능하다. 결과적으로, 프로세서(1100)의 동작 특성 향상 및 사이즈 감소가 가능하다.
도 13에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 14를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 복수의 제1 가변 저항 소자가 배열되는 셀 어레이 영역 및 하부 전극, 유전체막 패턴 및 상부 전극을 포함하는 디커플링 캐패시터가 형성되는 주변회로 영역을 포함하고, 여기서, 상기 셀 어레이 영역은, 제1 게이트, 상기 제1 게이트 상의 제1 콘택, 상기 제1 게이트 일측의 활성영역 상의 제2 콘택, 및 상기 제2 콘택 상의 상기 제1 가변 저항 소자를 포함하고, 상기 주변회로 영역은, 상기 제1 게이트와 동일한 레벨에서 동일한 물질로 형성되는 제2 게이트, 상기 제1 콘택과 동일한 레벨에 형성되는 상기 하부 전극, 및 상기 하부 전극 상에 배치되면서 상기 제1 가변 저항 소자보다 아래 레벨에 위치하는 상기 유전체막 패턴 및 상기 상부 전극을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성 및 동작 특성이 향상되고 사이즈 감소가 가능하다. 결과적으로, 시스템(1200)의 동작 특성 향상 및 사이즈 감소가 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 복수의 제1 가변 저항 소자가 배열되는 셀 어레이 영역 및 하부 전극, 유전체막 패턴 및 상부 전극을 포함하는 디커플링 캐패시터가 형성되는 주변회로 영역을 포함하고, 여기서, 상기 셀 어레이 영역은, 제1 게이트, 상기 제1 게이트 상의 제1 콘택, 상기 제1 게이트 일측의 활성영역 상의 제2 콘택, 및 상기 제2 콘택 상의 상기 제1 가변 저항 소자를 포함하고, 상기 주변회로 영역은, 상기 제1 게이트와 동일한 레벨에서 동일한 물질로 형성되는 제2 게이트, 상기 제1 콘택과 동일한 레벨에 형성되는 상기 하부 전극, 및 상기 하부 전극 상에 배치되면서 상기 제1 가변 저항 소자보다 아래 레벨에 위치하는 상기 유전체막 패턴 및 상기 상부 전극을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성 및 동작 특성이 향상되고 사이즈 감소가 가능하다. 결과적으로, 시스템(1200)의 동작 특성 향상 및 사이즈 감소가 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 15를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 복수의 제1 가변 저항 소자가 배열되는 셀 어레이 영역 및 하부 전극, 유전체막 패턴 및 상부 전극을 포함하는 디커플링 캐패시터가 형성되는 주변회로 영역을 포함하고, 여기서, 상기 셀 어레이 영역은, 제1 게이트, 상기 제1 게이트 상의 제1 콘택, 상기 제1 게이트 일측의 활성영역 상의 제2 콘택, 및 상기 제2 콘택 상의 상기 제1 가변 저항 소자를 포함하고, 상기 주변회로 영역은, 상기 제1 게이트와 동일한 레벨에서 동일한 물질로 형성되는 제2 게이트, 상기 제1 콘택과 동일한 레벨에 형성되는 상기 하부 전극, 및 상기 하부 전극 상에 배치되면서 상기 제1 가변 저항 소자보다 아래 레벨에 위치하는 상기 유전체막 패턴 및 상기 상부 전극을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성 및 동작 특성이 향상되고 사이즈 감소가 가능하다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상 및 사이즈 감소가 가능하다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 16을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 복수의 제1 가변 저항 소자가 배열되는 셀 어레이 영역 및 하부 전극, 유전체막 패턴 및 상부 전극을 포함하는 디커플링 캐패시터가 형성되는 주변회로 영역을 포함하고, 여기서, 상기 셀 어레이 영역은, 제1 게이트, 상기 제1 게이트 상의 제1 콘택, 상기 제1 게이트 일측의 활성영역 상의 제2 콘택, 및 상기 제2 콘택 상의 상기 제1 가변 저항 소자를 포함하고, 상기 주변회로 영역은, 상기 제1 게이트와 동일한 레벨에서 동일한 물질로 형성되는 제2 게이트, 상기 제1 콘택과 동일한 레벨에 형성되는 상기 하부 전극, 및 상기 하부 전극 상에 배치되면서 상기 제1 가변 저항 소자보다 아래 레벨에 위치하는 상기 유전체막 패턴 및 상기 상부 전극을 포함할 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성 및 동작 특성이 향상되고 사이즈 감소가 가능하다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상 및 사이즈 감소가 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 복수의 제1 가변 저항 소자가 배열되는 셀 어레이 영역 및 하부 전극, 유전체막 패턴 및 상부 전극을 포함하는 디커플링 캐패시터가 형성되는 주변회로 영역을 포함하고, 여기서, 상기 셀 어레이 영역은, 제1 게이트, 상기 제1 게이트 상의 제1 콘택, 상기 제1 게이트 일측의 활성영역 상의 제2 콘택, 및 상기 제2 콘택 상의 상기 제1 가변 저항 소자를 포함하고, 상기 주변회로 영역은, 상기 제1 게이트와 동일한 레벨에서 동일한 물질로 형성되는 제2 게이트, 상기 제1 콘택과 동일한 레벨에 형성되는 상기 하부 전극, 및 상기 하부 전극 상에 배치되면서 상기 제1 가변 저항 소자보다 아래 레벨에 위치하는 상기 유전체막 패턴 및 상기 상부 전극을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성 및 동작 특성이 향상되고 사이즈 감소가 가능하다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상 및 사이즈 감소가 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 기판 110A: 하부 전극
120: 자기저항 소자 130B: 상부 전극
132: 금속 산화물층

Claims (21)

  1. 복수의 제1 가변 저항 소자가 배열되는 셀 어레이 영역 및 하부 전극, 유전체막 패턴 및 상부 전극을 포함하는 디커플링 캐패시터가 형성되는 주변회로 영역을 포함하는 반도체 메모리를 포함하는 전자 장치로서,
    상기 셀 어레이 영역은, 제1 게이트, 상기 제1 게이트 상의 제1 콘택, 상기 제1 게이트 일측의 활성영역 상의 제2 콘택, 및 상기 제2 콘택 상의 상기 제1 가변 저항 소자를 포함하고,
    상기 주변회로 영역은, 상기 제1 게이트와 동일한 레벨에서 동일한 물질로 형성되는 제2 게이트, 상기 제2 게이트 상에 배치되면서 상기 제1 콘택과 동일한 레벨에 형성되는 상기 하부 전극, 및 상기 하부 전극 상에 배치되면서 상기 제1 가변 저항 소자보다 아래 레벨에 위치하는 상기 유전체막 패턴 및 상기 상부 전극을 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 제1 가변 저항 소자는, 제1 강자성층, 제2 강자성층 및 이들 사이에 개재된 터널 베리어층을 포함하고,
    상기 주변회로 영역은, 상기 상부 전극 상에 배치되고, 상기 제1 가변 저항 소자와 동일한 레벨에서 동일한 물질로 형성되는 제2 가변 저항 소자를 더 포함하는
    전자 장치.
  3. 제2 항에 있어서,
    상기 하부 전극은, 복수의 하부 전극을 포함하고,
    상기 상부 전극은, 상기 복수의 하부 전극의 일부 또는 전부와 중첩하는 판 형상을 갖고,
    상기 제2 가변 저항 소자는 상기 상부 전극과 동일 또는 유사한 판 형상을 갖는
    전자 장치.
  4. 제1 항에 있어서,
    상기 하부 전극은, 상기 제2 게이트에 공통적으로 연결되는 복수의 하부 전극을 포함하고,
    상기 상부 전극은, 상기 복수의 하부 전극 중 일부와 중첩하는 제1 상부 전극, 및 상기 복수의 하부 전극 중 나머지와 중첩하는 제2 상부 전극을 포함하는
    전자 장치.
  5. 제4 항에 있어서,
    상기 제1 상부 전극에 인가되는 제1 동작 전압과 상기 제2 상부 전극에 인가되는 제2 동작 전압은 서로 상이한
    전자 장치.
  6. 제1 항에 있어서,
    상기 하부 전극은, 상기 제2 게이트에 공통적으로 연결되는 복수의 하부 전극을 포함하고,
    상기 상부 전극은 상기 복수의 하부 전극과 중첩하는
    전자 장치.
  7. 제6 항에 있어서,
    상기 상부 전극에 인가되는 제1 동작 전압과 상기 제2 게이트에 인가되는 제2 동작 전압은 서로 상이한
    전자 장치.
  8. 제1 항에 있어서,
    상기 하부 전극은, 실린더 형상을 갖는
    전자 장치.
  9. 제1 항에 있어서,
    상기 제1 및 제2 게이트는,
    반도체 기판 내에 매립된
    전자 장치.
  10. 제1 항에 있어서,
    상기 제1 가변 저항 소자는,
    금속 산화물, 상변화 물질, 강유전 물질 또는 강자성 물질을 포함하는
    전자 장치.
  11. 제1 항에 있어서,
    상기 셀 어레이 영역은, 상기 제1 콘택과 연결되는 제1 배선 및 상기 제1 가변 저항 소자와 연결되는 비트라인을 더 포함하고,
    상기 주변회로 영역은, 상기 상부 전극에 연결되는 제2 배선을 더 포함하고,
    상기 제1 배선, 상기 비트라인 및 상기 제2 배선은 동일한 레벨에서 동일한 물질로 형성되는
    전자 장치.
  12. 제11 항에 있어서,
    상기 주변회로 영역은, 상기 제2 게이트에 콘택을 통하여 연결되는 제3 배선을 더 포함하고,
    상기 제1 배선, 상기 비트라인, 상기 제2 배선 및 상기 제3 배선은 동일한 레벨에서 동일한 물질로 형성되는
    전자 장치.
  13. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제1 강자성층, 제2 강자성층 및 이들 사이에 개재된 터널 베리어층을 포함하는 제1 가변 저항 소자를 포함하는 셀 어레이 영역; 및
    하부 전극, 유전체막 패턴 및 상부 전극을 포함하는 디커플링 캐패시터, 및 상기 상부 전극 상에 배치되고 상기 제1 가변 저항 소자와 동일한 레벨에서 동일한 물질로 형성되는 제2 가변 저항 소자를 포함하는 주변회로 영역을 포함하는
    전자 장치.
  14. 제13 항에 있어서,
    상기 하부 전극은, 복수의 하부 전극을 포함하고,
    상기 상부 전극은, 상기 복수의 하부 전극의 일부 또는 전부와 중첩하는 판 형상을 갖고,
    상기 제2 가변 저항 소자는 상기 상부 전극과 동일 또는 유사한 판 형상을 갖는
    전자 장치.
  15. 제14 항에 있어서,
    상기 상부 전극은, 상기 복수의 하부 전극 중 일부와 중첩하는 제1 상부 전극, 및 상기 복수의 하부 전극 중 나머지와 중첩하는 제2 상부 전극을 포함하고,
    상기 제1 상부 전극에 인가되는 제1 동작 전압과 상기 제2 상부 전극에 인가되는 제2 동작 전압은 서로 상이한
    전자 장치.
  16. 제14 항에 있어서,
    상기 상부 전극은 상기 복수의 하부 전극 전부와 중첩하고,
    상기 상부 전극에 인가되는 제1 동작 전압과 상기 하부 전극에 인가되는 제2 동작 전압은 서로 상이한
    전자 장치.
  17. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  18. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  19. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  20. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  21. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
KR20130116116A 2013-09-30 2013-09-30 전자 장치 KR20150036988A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20130116116A KR20150036988A (ko) 2013-09-30 2013-09-30 전자 장치
US14/274,588 US9171889B2 (en) 2013-09-30 2014-05-09 Electronic devices having semiconductor memories

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130116116A KR20150036988A (ko) 2013-09-30 2013-09-30 전자 장치

Publications (1)

Publication Number Publication Date
KR20150036988A true KR20150036988A (ko) 2015-04-08

Family

ID=52740014

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130116116A KR20150036988A (ko) 2013-09-30 2013-09-30 전자 장치

Country Status (2)

Country Link
US (1) US9171889B2 (ko)
KR (1) KR20150036988A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583556B2 (en) * 2012-07-19 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Process-compatible decoupling capacitor and method for making the same
TWI521664B (zh) * 2013-09-03 2016-02-11 瑞昱半導體股份有限公司 金屬溝渠去耦合電容結構與形成金屬溝渠去耦合電容結構的方法
KR102421767B1 (ko) 2015-08-07 2022-07-18 삼성전자주식회사 반도체 소자
US9601545B1 (en) * 2015-10-15 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Series MIM structures compatible with RRAM process
KR102293121B1 (ko) * 2017-07-14 2021-08-26 삼성전자주식회사 반도체 소자
KR20210049231A (ko) 2019-10-24 2021-05-06 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
WO2022165786A1 (en) 2021-02-07 2022-08-11 Yangtze Memory Technologies Co., Ltd. Peak power management for multi-die operations
CN116209243A (zh) * 2021-11-30 2023-06-02 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688554B1 (ko) 2005-06-23 2007-03-02 삼성전자주식회사 파워 디커플링 커패시터를 포함하는 반도체 메모리 소자
US8901704B2 (en) * 2006-04-21 2014-12-02 SK Hynix Inc. Integrated circuit and manufacturing method thereof
JP2009043804A (ja) * 2007-08-07 2009-02-26 Panasonic Corp 半導体記憶装置、メモリ搭載ｌｓｉ、及び半導体記憶装置の製造方法
KR20100095242A (ko) 2009-02-20 2010-08-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101684916B1 (ko) * 2012-11-02 2016-12-09 삼성전자주식회사 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
US20150092472A1 (en) 2015-04-02
US9171889B2 (en) 2015-10-27

Similar Documents

Publication Publication Date Title
US9171889B2 (en) Electronic devices having semiconductor memories
KR20160122531A (ko) 전자 장치
KR20160073847A (ko) 전자 장치 및 그 제조 방법
KR20180016882A (ko) 전자 장치 및 그 제조 방법
KR20160022046A (ko) 전자 장치
KR20150036987A (ko) 전자 장치 및 그 제조 방법
KR20160029529A (ko) 전자장치 및 그 제조방법
KR20150102287A (ko) 전자장치 및 그 제조방법
KR20150012511A (ko) 전자 장치 및 그 제조 방법
KR20190087751A (ko) 전자 장치
KR20150019920A (ko) 전자 장치 및 그 제조 방법
KR20150053067A (ko) 전자 장치 및 그 제조 방법
KR20160006485A (ko) 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법
KR20160073859A (ko) 전자 장치 및 그 제조 방법
KR20160073851A (ko) 전자 장치 및 그 제조 방법
KR20170012792A (ko) 전자 장치 및 그 제조 방법
KR20150020794A (ko) 전자 장치 및 그 제조 방법
US10978390B2 (en) Electronic device including switching element and semiconductor memory
US9330754B2 (en) Electronic device and method for fabricating the same
KR20160073796A (ko) 전자 장치 및 그 제조 방법
KR20180100982A (ko) 전자 장치 및 그 제조 방법
KR20140126587A (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR102161610B1 (ko) 전자 장치 및 그 제조 방법
US9905613B2 (en) Movement of oxygen vacancies in an electronic device
KR20170061363A (ko) 전자 장치 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid