KR20150102287A - 전자장치 및 그 제조방법 - Google Patents

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Abstract

전자장치가 제공된다. 본 발명의 실시예에 따른 전자장치는 반도체 메모리를 포함하는 전자장치로서, 상기 반도체 메모리는, 기판상에 형성된 층간절연막; 상기 층간절연막을 관통하여 상기 기판에 연결되고, 일부가 상기 층간절연막 위로 돌출된 콘택플러그; 상기 콘택플러그 상에 형성된 제1가변저항패턴; 및 상기 콘택플러그의 측벽이 노출되도록 상기 제1가변저항패턴 및 상기 콘택플러그 측벽 일부를 덮는 보호막을 포함하고, 상기 가변저항패턴은 상기 층간절연막 위로 돌출된 콘택플러그에 의해 자기분리(self isolation) 될 수 있다.

Description

전자장치 및 그 제조방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와 전자장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는 신뢰성이 향상된 반도체 메모리를 포함하는 전자장치 및 그 제조방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 전자장치는 반도체 메모리를 포함하는 전자장치로서, 상기 반도체 메모리는, 기판상에 형성된 층간절연막; 상기 층간절연막을 관통하여 상기 기판에 연결되고, 일부가 상기 층간절연막 위로 돌출된 콘택플러그; 상기 콘택플러그 상에 형성된 제1가변저항패턴; 및 상기 콘택플러그의 측벽이 노출되도록 상기 제1가변저항패턴 및 상기 콘택플러그 측벽 일부를 덮는 보호막을 포함할 수 있다.
또한, 상기 콘택플러그의 노출된 측벽을 감싸도록 형성된 제2가변저항패턴을 더 포함할 수 있다. 상기 제2가변저항패턴은 그 측벽이 상기 보호막의 측벽에 정렬될 수 있다. 상기 제1가변저항패턴과 상기 제2가변저항패턴은 상하로 분리되어 불연속적일 수 있다. 상기 제2가변저항패턴은 상기 제1가변저항패턴과 동일한 물질을 포함할 수 있다. 상기 제1가변저항패턴은 두 자성체 사이에 터널베리어가 삽입된 자기터널접합을 포함하고, 상기 제2가변저항패턴은 상기 자기터널접합의 특성을 향상시키기 위한 자성물질을 포함할 수 있다.
상기 보호막은 상기 제1가변저항패턴 및 상기 콘택플러그 측벽 일부를 덮도록 구조물 표면을 따라 형성된 제1절연막; 및 상기 제1가변저항패턴의 상부면에 대응하는 상기 제1절연막 상의 제2절연막을 포함할 수 있다. 상기 제1가변저항패턴의 측벽은 상기 콘택플러그의 가장자리에 자기정렬되어 버티컬한 프로파일을 가질 수 있다. 상기 층간절연막 위로 돌출된 콘택플러그의 높이는 상기 제1가변저항패턴의 높이보다 클 수 있다. 상기 제1가변저항패턴은 두 자성체 사이에 터널베리어가 삽입된 자기터널접합을 포함할 수 있다. 상기 제1가변저항패턴은 금속산화물, 상변화 물질 또는 강유전 물질을 포함할 수 있다.
상기 전자장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 전자장치는 기판상에 형성된 층간절연막; 상기 층간절연막을 관통하여 상기 기판에 연결되고, 일부가 상기 층간절연막 위로 돌출된 하부콘택플러그; 및 상기 하부콘택플러그 상에 형성된 제1가변저항패턴을 포함하고, 상기 층간절연막 위로 돌출된 하부콘택플러그에 의해 상기 제1가변저항패턴이 자기분리된(self isolation) 것일 수 있다.
또한, 상기 하부콘택플러그의 측벽이 노출되도록 상기 제1가변저항패턴 및 상기 하부콘택플러그 측벽 일부를 덮는 보호막; 및 상기 보호막을 관통하여 상기 제1가변저항패턴에 연결된 상부콘택플러그를 더 포함할 수 있다. 상기 보호막은 상기 제1가변저항패턴 및 상기 하부콘택플러그 측벽 일부를 덮도록 구조물 표면을 따라 형성된 제1절연막; 및 상기 제1가변저항패턴의 상부면에 대응하는 상기 제1절연막 상의 제2절연막을 포함할 수 있다.
또한, 상기 하부콘택플러그의 노출된 측벽을 감싸도록 형성된 제2가변저항패턴을 더 포함할 수 있다. 상기 제1가변저항패턴과 상기 제2가변저항패턴은 상하로 분리되어 불연속적일 수 있다. 상기 제2가변저항패턴은 상기 제1가변저항패턴과 동일한 물질을 포함할 수 있다. 상기 제1가변저항패턴은 두 자성체 사이에 터널베리어가 삽입된 자기터널접합을 포함하고, 상기 제2가변저항패턴은 상기 자기터널접합의 특성을 향상시키기 위한 자성물질을 포함할 수 있다.
상기 제1가변저항패턴은 그 측벽이 상기 하부콘택플러그의 가장자리에 자기정렬되어 버티컬한 프로파일을 가질 수 있다. 상기 층간절연막 위로 돌출된 하부콘택플러그의 높이는 상기 제1가변저항패턴의 높이보다 클 수 있다. 상기 제1가변저항패턴은 두 자성체 사이에 터널베리어가 삽입된 자기터널접합을 포함할 수 있다. 상기 제1가변저항패턴은 금속산화물, 상변화 물질 또는 강유전 물질을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 전자장치 제조방법은 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하는 하부콘택플러그를 형성하는 단계; 상기 층간절연막을 리세스하여 상기 하부콘택플러그 일부를 상기 층간절연막 위로 돌출시키는 단계; 및 상기 하부콘택플러그 상에 자기분리된 제1가변저항패턴을 형성함과 동시에 상기 층간절연막 상에 상기 제1가변저항패턴과 분리된 제2가변저항패턴을 형성하는 단계를 포함할 수 있다.
상기 층간절연막 위로 돌출된 하부콘택플러그의 높이는 상기 제1 및 제2가변저항패턴의 높이보다 클 수 있다. 상기 제1가변저항패턴과 상기 제2가변저항패턴은 상하로 분리되어 불연속적일 수 있다. 상기 제1가변저항패턴은 돌출된 상기 하부콘택플러그 가장자리에 정렬되어 버티컬한 측벽을 가질 수 있다. 상기 제1 및 제2가변저항패턴은 단차피복성이 열악한 증착방법을 이용하여 형성할 수 있다. 상기 제1 및 제2가변저항패턴은 스퍼터링으로 형성할 수 있다.
또한, 상기 제1가변저항패턴을 덮는 보호막을 형성하는 단계; 및 상기 층간절연막이 노출될때까지 상기 제1가변저항패턴 사이의 상기 제2가변저항패턴을 선택적으로 식각하는 단계를 더 포함할 수 있다. 또한, 잔류하는 상기 제2가변저항패턴을 제거하는 단계를 더 포함할 수 있다. 상기 보호막은 상기 제1가변저항패턴을 덮고, 상기 하부콘택플러그 측벽 일부도 덮도록 형성할 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자장치 및 그 제조방법에 의하면 층간절연막 위로 돌출된 하부콘택플러그를 통해 자기분리됨과 동시에 버티컬한 측벽을 갖는 가변저항패턴을 구비함으로써, 반도체 메모리의 신뢰성을 크게 향상시킬 수 있다.
이는, 층간절연막 위로 하부콘택플러그가 돌출된 상태에서 단차피복성이 열악한 증착방법을 이용하여 가변저항패턴을 형성함으로써, 별도의 후속 식각공정없이 자기분리됨과 동시에 하부콘택플러그 가장자리에 자기정렬되어 버티컬한 측벽을 갖는 가변저항패턴을 형성할 수 있다. 이로써, 종래 식각공정을 통해 가변저항패턴을 형성함에 따라 발생하는 문제점을 원천적으로 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 반도체 메모리의 변형예를 도시한 단면도.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 메모리의 제조방법을 도시한 공정단면도.
도 4는 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도.
도 5는 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도.
도 6은 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도.
도 7은 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도.
도 8은 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1층이 제2층 상에 있거나 또는 기판상에 있는 경우, 제1층이 제2층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1층과 제2층 사이 또는 제1층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술하는 본 발명의 실시예는 신뢰성이 향상된 반도체 메모리를 포함하는 전자장치 및 그 제조방법을 제공한다. 반도체 메모리의 신뢰성은 정보를 저장하는 스토리지소자(storage element)의 신뢰성에 직접적인 영향을 받는다. 따라서, 후술하는 실시예는 스토리지소자에 대한 신뢰성을 향상시킬 수 있는 방법을 제공한다. 이하, 실시예에서는 차세대 반도체 메모리의 스토리지소자로 각광받고 있는 가변저항소자(variable resistance element)를 예시하여 설명하기로 한다. 참고로, 가변저항소자는 자신에게 인가되는 바이어스(예컨대, 전류 또는 전압)에 응답하여 서로 다른 저항상태 사이에서 스위칭할 수 있는 소자를 의미한다. 가변저항소자는 정보의 저장 및 소거가 저항특성의 변화에 의해 이루어지는 저항성 메모리에 사용되는 가변 저항 물질(variable resistance material)을 포함할 수 있다. 가변 저항 물질은 RRAM, PRAM, FRAM, MRAM, STTRAM 등에 이용되는 다양한 물질을 포함할 수 있다. 예컨대, 가변 저항 물질은 강자성 물질, 전이금속산화물, 페로브스카이트계 물질을 포함한 금속산화물, 칼코게나이드(chalcogenide)계 물질을 포함한 상변화 물질, 강유전 물질 등을 포함할 수 있다.
이하, 본 발명의 실시예에서는 가변저항소자로 두 자성체 사이에 터널베리어가 삽입된 자기터널접합(Magnetic Tunnel Junction, MTJ)을 예시하여 설명하기로 한다. 이는, 설명의 편의를 위한 것으로, 본 발명에 적용가능한 가변저항소자가 자기터널접합에 한정되는 것은 아니다.
도 1은 본 발명의 실시예에 따른 반도체 메모리를 도시한 단면도이다. 그리고, 도 2는 본 발명의 실시예에 따른 반도체 메모리의 변형예를 도시한 단면도이다.
도 1에 도시된 바와 같이, 실시예에 따른 반도체 메모리는 제1층간절연막(102)을 관통하고 일부가 제1층간절연막(102) 위로 돌출된 복수의 하부콘택플러그(103) 및 각각의 하부콘택플러그(103) 상에 형성된 제1가변저항패턴(104)을 포함할 수 있다. 제1가변저항패턴(104)은 제1층간절연막(102) 위로 돌출된 하부콘택플러그(103)에 의해 자기분리된(self isolation) 형태를 가질 수 있다. 그리고, 제1가변저항패턴(104)의 측벽은 하부콘택플러그(103)의 가장자리에 자기정렬(self align)되어 버티컬한 프로파일을 가질 수 있다.
이하, 실시예에 따른 반도체 메모리를 구성하는 각 요소들에 대하여 보다 자세히 설명하기로 한다.
실시예에 따른 반도체 메모리는 요구되는 소정의 구조물들 예컨대, 선택소자(select element, 미도시) 등이 형성된 기판(101) 및 기판(101)상에 형성된 제1층간절연막(102)을 포함할 수 있다.
기판(101)은 반도체기판일 수 있다. 반도체기판은 단결정 상태(single crystal state)일 수 있으며, 실리콘 함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘 함유 재료를 포함할 수 있다. 일례로, 기판(101)은 벌크 실리콘기판이거나, 또는 지지기판, 매몰절연층 및 단결정 실리콘층이 순차적으로 적층된 SOI(Silicon On Insulator) 기판일 수 있다.
선택소자는 복수의 단위셀 또는 복수의 제1가변저항패턴(104)에서 어느 하나의 단위셀 또는 제1가변저항패턴(104)을 선택하기 위한 것으로, 트랜지스터, 다이오드 등일 수 있다. 선택소자의 일단은 하부콘택플러그(103)와 전기적으로 연결될 수 있고, 타단은 도시되지 않은 배선 예컨대, 소스라인(source line)에 연결될 수 있다. 제1층간절연막(102)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막일 수 있다.
실시예에 따른 반도체 메모리는 제1층간절연막(102)을 관통하여 제1층간절연막(102) 위로 돌출된 복수의 하부콘택플러그(103)를 포함할 수 있다. 하부콘택플러그(103)는 제1가변저항패턴(104)과 선택소자(미도시)를 전기적으로 연결하는 역할을 수행한다. 아울러, 하부콘택플러그(103)는 제1가변저항패턴(104)의 하부전극으로 작용할 수도 있다. 아울러, 하부콘택플러그(103)는 일부가 제1층간절연막(102) 위로 돌출된 형태를 가짐으로써, 별도의 식각공정없이 제1가변저항패턴(104)을 자기분리시키는 역할을 수행함과 동시에 제1가변저항패턴(104)의 측벽이 하부콘택플러그(103) 가장자리에 자기정렬되어 버티컬한 프로파일을 갖도록 유도하는 역할을 수행할 수 있다. 이를 위해, 제1층간절연막(102) 위로 돌출된 하부콘택플러그(103)의 높이(H1)는 제1가변저항패턴(104)의 높이(H2)보다 클 수 있다. 하부콘택플러그(103)는 콘택홀 내부에 도전물질을 갭필하는 방법으로 형성된 것일 수 있다. 따라서, 하부콘택플러그(103)는 경사진 측벽을 가질 수 있다. 하부콘택플러그(103)는 매립특성이 우수하고 전기전도도가 높은 도전물질 예컨대, 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al) 또는 티타늄질화물(TiN)등을 포함할 수 있다. 하부콘택플러그(103)는 어느 하나의 도전물질을 포함하는 단일막이거나, 둘 이상의 도전물질을 포함하는 적층막일 수 있다.
실시예에 따른 반도체 메모리는 하부콘택플러그(103) 상의 제1가변저항패턴(104), 하부콘택플러그(103)의 측벽이 노출되도록 제1가변저항패턴(104) 및 하부콘택플러그(103)의 측벽 일부를 덮는 보호막(107)을 포함할 수 있다.
제1가변저항패턴(104)은 스토리지소자일 수 있다. 즉, 제1가변저항패턴(104)은 자신에게 인가되는 바이어스(예컨대, 전류 또는 전압)에 응답하여 서로 다른 저항상태 사이에서 스위칭할 수 있는 구조물을 의미한다. 따라서, 제1가변저항패턴(104)은 두 자성체 사이에 터널베리어가 삽입된 자기터널접합을 포함할 수 있다. 자기터널접합은 두 개의 자성막(미도시) 및 이들 사이에 터널베리어막(미도시)이 개재된 적층구조물일 수 있다. 두 개의 자성막 중 어느 하나는 자화 방향이 고정된 고정층(pinned layer) 또는 기준층(reference layer)으로 작용하고, 다른 하나는 자화 방향이 변화되는 자유층(free layer)의 역할을 수행할 수 있다. 두 개의 자성막은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함하는 단일막 또는 다중막일 수 있다. 터널베리어막은 전하(예컨대, 전자)가 터널링되어 자유층의 자화 방향을 변화시키는 역할을 수행한다. 터널베리어막은 MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함하는 단일막 또는 다중막일 수 있다.
보호막(107)은 제1가변저항패턴(104)의 표면을 덮고, 하부콘택플러그(103)의 측벽 일부를 덮도록 연장된 것일 수 있다. 구체적으로, 보호막(107)은 제1가변저항패턴(104)의 상부면 및 측면을 덮고, 하부콘택플러그(103) 측벽 일부를 덮는 제1절연막(105) 및 제1가변저항패턴(104)의 상부면에 대응하도록 제1절연막(105) 상에 형성된 제2절연막(106)을 포함할 수 있다. 제1절연막(105)은 구조물 표면을 따라 형성된 것일 수 있으며, 자신이 덮는 구조물을 보호하는 역할을 수행한다. 제2보호막(107)은 공정간 제1절연막(105)의 손실을 방지하는 역할을 수행한다. 제1절연막(105) 및 제2절연막(106)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 적층막일 수 있다. 여기서, 제1절연막(105) 및 제2절연막(106)은 서로 상이한 절연물질을 포함할 수 있다. 예컨대, 제1절연막(105)은 질화막일 수 있고, 제2절연막(106)은 산화막일 수 있다.
한편, 도 2를 참조하여 변형예에 따른 반도체 메모리는 하부콘택플러그(103)의 노출된 측벽을 감싸는 제2가변저항패턴(104A)을 포함할 수 있다. 즉, 제1층간절연막(102)과 보호막(107) 사이에서 하부콘택플러그(103)의 노출된 측벽을 감싸는 제2가변저항패턴(104A)을 포함할 수도 있다. 제2가변저항패턴(104A)은 제1가변저항패턴(104)과 상하로 분리되어 불연속적으로 배치될 수 있다. 제2가변저항패턴(104A)의 측벽은 보호막(107)의 측벽에 정렬될 수 있다.
제2가변저항패턴(104A)은 제1가변저항패턴(104)과 달리 스토리지소자로 작용하지는 않는다. 제2가변저항패턴(104A)은 반도체 메모리에 전기적인 영향을 미치지 않을 수 있다. 반대로, 제2가변저항패턴(104A)은 제1가변저항패턴(104)의 특성을 향상시키는 역할을 수행할 수 있다. 예컨대, 제1가변저항패턴(104)이 두 자성체 사이에 터널베리어가 삽입된 자기터널접합(MTJ)인 경우에 제2가변저항패턴(104A)은 자기터널접합의 특성을 향상시키기 위한 자성물질을 포함할 수 있다. 일례로, 제2가변저항패턴(104A)은 자기터널접합의 자기장 편향(shift) 현상을 방지하기 위한 자기보정층을 포함할 수 있다. 참고로, 자기보정층은 자기터널접합의 두 자성체 중 자화방향이 고정된 고정 자성체가 자화방향 변화가 가능한 자유 자성체에 끼치는 자기장의 영향을 상쇄하여 자유 자성체의 자기장 편향을 방지하는 역할을 수행한다. 자기보정층은 고정 자성체와 반대의 자화 방향을 갖는 층으로, 강자성 물질 또는 반강자성 물질을 포함할 수 있다.
제2가변저항패턴(104A)의 존재 여부는 요구되는 장치의 특성 및 제조공정 차이에 기인한 것일 수 있다. 제2가변저항패턴(104A)은 제1가변저항패턴(104)과 동시에 형성된 것일 수 있다. 따라서, 제2가변저항패턴(104A)은 제1가변저항패턴(104)과 동일한 구조 및 동일한 물질을 포함할 수 있다.
실시예에 따른 반도체 메모리는 보호막(107)을 관통하여 제1가변저항패턴(104)에 접하는 상부콘택플러그(109) 및 제1층간절연막(102) 상에 형성되어 제1가변저항패턴(104)을 포함한 구조물 사이를 갭필하는 제2층간절연막(108)을 포함할 수 있다. 상부콘택플러그(109)는 제2층간절연막(108) 상의 배선(미도시) 예컨대, 비트라인과 제1가변저항패턴(104)을 연결하는 역할을 수행한다. 아울러, 상부콘택플러그(109)는 제1가변저항패턴(104)에 대한 상부전극으로 작용할 수 있다. 상부콘택플러그(109)는 콘택홀 내부에 도전물질을 갭필하는 방법으로 형성된 것일 수 있다. 따라서, 상부콘택플러그(109)는 경사진 측벽을 가질 수 있다. 상부콘택플러그(109)는 매립특성이 우수하고 전기전도도가 높은 도전물질 예컨대, 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al) 또는 티타늄질화물(TiN)등을 포함할 수 있다. 상부콘택플러그(109)는 어느 하나의 도전물질을 포함하는 단일막이거나, 둘 이상의 도전물질을 포함하는 적층막일 수 있다. 제2층간절연막(108)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막일 수 있다.
상술한 구조를 갖는 반도체 메모리는 제1층간절연막(102) 위로 돌출된 하부콘택플러그(103)를 통해 자기분리됨과 동시에 버티컬한 측벽을 갖는 제1가변저항패턴(104)을 구비함으로써, 반도체 메모리의 신뢰성을 크게 향상시킬 수 있다. 이는 후술하는 반도체 메모리의 제조방법을 통해 보다 명확하게 설명될 것이다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 메모리의 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 요구되는 소정의 구조물 예컨대, 선택소자(미도시) 등이 형성된 기판(11)을 준비한다. 여기서, 선택소자(select element)는 복수의 단위셀 또는 복수의 스토리지소자(storage element)에서 어느 하나의 단위셀 또는 스토리지소자를 선택하기 위한 것으로, 트랜지스터, 다이오드 등일 수 있다. 선택소자의 일단을 후술하는 하부콘택플러그(13)와 전기적으로 연결될 수 있고, 타단은 도시되지 않은 배선 예컨대, 소스라인과 전기적으로 연결될 수 있다.
다음으로, 기판(11) 전면에 제1층간절연막(12)을 형성한다. 제1층간절연막(12)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막으로 형성할 수 있다. 제1층간절연막(12)은 후속 공정을 고려하여 충분한 두께를 갖도록 형성할 수 있다.
다음으로, 제1층간절연막(12)을 관통하는 복수의 하부콘택플러그(13)를 형성한다. 하부콘택플러그(13)는 기판(11)에 형성된 선택소자(미도시)의 일단에 전기적으로 연결되도록 형성할 수 있다. 하부콘택플러그(13)는 후속 공정을 통해 형성될 스토리지소자에 대한 전극으로 작용할 수도 있다.
하부콘택플러그(13)는 제1층간절연막(12)을 선택적으로 식각하여 콘택홀을 형성하고, 콘택홀을 갭필하도록 전면에 도전막을 형성한 이후에 제1층간절연막(12)이 노출될때까지 평탄화공정을 진행하여 인접한 하부콘택플러그(13) 사이를 분리하는 일련의 공정을 통해 형성할 수 있다. 평탄화공정은 화학적기계적연마법(CMP) 또는 전면식각법(예컨대, 에치백)으로 진행할 수 있다. 식각공정을 통해 콘택홀을 형성함에 따라 하부콘택플러그(13)는 경사진 측벽을 가질 수 있다.
하부콘택플러그(13)는 콘택홀을 갭필하여 형성하는 바, 매립특성이 우수하고 전기전도도가 높은 도전물질 예컨대, 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al) 또는 티타늄질화물(TiN)등을 포함할 수 있다. 하부콘택플러그(13)는 어느 하나의 도전물질을 포함하는 단일막이거나, 둘 이상의 도전물질을 포함하는 적층막일 수 있다.
도 3b에 도시된 바와 같이, 제1층간절연막(12)을 리세스(recess)하여 하부콘택플러그(13) 일부를 제1층간절연막(12) 위로 돌출시킨다. 이때, 기판(11) 상에는 소정 두께의 제1층간절연막(12)이 잔류하여야 한다. 이하, 리세스된 제1층간절연막(12A)의 도면부호를 '12A'로 변경하여 표기하기로 한다.
제1층간절연막(12A)의 리세스는 습식식각으로 진행할 수 있다. 구체적으로, 제1층간절연막(12A)의 리세스는 딥아웃(dip out)으로 진행할 수 있다. 이때, 리세스를 통해 제거되는 제1층간절연막(12A)의 두께(또는 높이, H1)는 후속 공정을 통해 형성될 가변저항패턴들의 두께(도 3c의 도면부호 'H2' 참조)보다 클 수 있다. 즉, 제1층간절연막(12A)이 리세스되어 돌출되는 하부콘택플러그(13)의 높이(H1)는 후속 공정을 통해 형성될 가변저항패턴들의 높이(도 3c의 도면부호 'H2' 참조)보다 클 수 있다. 이는 후속공정에서 별도의 식각공정없이 자기분리된 스토리지소자를 형성하기 위함이다.
도 3c에 도시된 바와 같이, 제1층간절연막(12A) 위로 돌출된 하부콘택플러그(13)를 포함한 구조물 상에 불연속적인 가변저항막(16)을 형성한다. 구체적으로, 하부콘택플러그(13) 상에 제1가변저항패턴(14)을 형성함과 동시에 제1층간절연막(12A) 상에 제2가변저항패턴(15)을 형성한다. 따라서, 가변저항막(16)은 제1가변저항패턴(14)과 제2가변저항패턴(15)을 포함할 수 있다. 제1층간절연막(12A) 상의 제2가변저항패턴(15)과 하부콘택플러그(13) 상의 제1가변저항패턴(14)은 서로 분리되어 불연속적이다. 그리고, 하부콘택플러그(13) 상단부 측벽에는 가변저항막(16)에 접하지 않는다. 이때, 제1가변저항패턴(14)과 제2가변저항패턴(15)이 완전히 분리되기 위해서 가변저항막(16)의 높이(또는 두께)는 제1층간절연막(12A) 위로 돌출된 하부콘택플러그(13)의 높이보다 작아야 한다. 즉, 제1 및 제2가변저항패턴(14, 15)의 높이(H2)보다 제1층간절연막(12A) 위로 돌출된 하부콘택플러그(13)의 높이(H1)가 더 커야한다(H1 > H2).
제1가변저항패턴(14) 및 제1가변저항패턴(14)과 불연속적인 제2가변저항패턴(15)을 포함하는 가변저항막(16)은 제1층간절연막(12A) 위로 하부콘택플러그(13)가 돌출된 상태에서 단차피복성(step coverage)이 열악한(poor) 증착방법을 사용하여 형성할 수 있다. 구체적으로, 가변저항막(16)은 물리기상증착법(PVD) 예컨대, 스퍼터링(sputtering)으로 형성할 수 있다.
가변저항막(16)은 두 자성체 사이에 터널베리어가 삽입된 자기터널접합일 수 있다. 따라서, 제1가변저항패턴(14) 및 제2가변저항패턴(15)은 자기터널접합일 수 있다. 구체적으로, 가변저항막(16)은 두 개의 자성막(미도시) 및 이들 사이에 터널베리어막(미도시)이 개재된 적층막일 수 있다. 두 개의 자성막 중 어느 하나는 자화 방향이 고정된 고정층(pinned layer) 또는 기준층(reference layer)으로 작용하고, 다른 하나는 자화 방향이 변화되는 자유층(free layer)의 역할을 수행할 수 있다. 두 개의 자성막은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함하는 단일막 또는 다중막일 수 있다. 터널베리어막은 전하(예컨대, 전자)가 터널링되어 자유층의 자화 방향을 변화시키는 역할을 수행한다. 터널베리어막은 MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함하는 단일막 또는 다중막일 수 있다.
제1가변저항패턴(14)은 실시예에 따른 반도체 메모리의 스토리지소자로 작용할 수 있다. 반면에, 제2가변저항패턴(15)은 스토리지소자로 작용하지 않는다.
이처럼, 제1층간절연막(12A) 위로 하부콘택플러그(13)가 돌출된 상태에서 가변저항막(16) 형성공정시 단차피복성이 열악한 증착방법을 이용함으로써, 별도의 후속 식각공정없이 자기분리됨과 동시에 하부콘택플러그(13) 가장자리에 자기정렬되어 버티컬한 측벽을 갖는 제1가변저항패턴(14)을 형성할 수 있다. 이로써, 종래 식각공정을 통해 스토리지소자 예컨대, 가변저항패턴을 형성함에 따라 발생하는 문제점을 원천적으로 방지할 수 있다.
참고로, 종래 식각공정을 통해 가변저항패턴을 형성하는 경우에 가변저항패턴 상의 하드마스크에 기인한 문제, 하부콘택플러그와 가변저항패턴 사이 및 가변저항패턴과 상부콘택플러그 사이의 정렬문제, 가변저항패턴의 경사진 측벽 프로파일에 기인한 문제(즉, 버티컬한 측벽 프로파일을 구현할 수 없는 문제), 가변저항패턴의 식각데미지에 관한 문제등이 발생한다. 아울러, 가변저항패턴이 자기터널접합과 같이 다량의 금속성물질을 포함하는 경우에는 식각방법의 제한에 따른 문제, 도전성 부산물에 기인한 문제등이 추가적으로 더 발생한다. 본 실시예는 상술한 문제점들을 원천적으로 방지할 수 있다.
도 3d에 도시된 바와 같이, 가변저항막(16)을 포함하는 구조물 표면을 따라 제1절연막(17)을 형성한다. 제1절연막(17)은 구조물 표면을 따라 균일한 두께를 갖도록 형성할 수 있다. 연속해서, 제1절연막(17) 상에 가변저항막(16)을 포함하는 구조물 전면을 덮는 제2절연막(18)을 형성한다.
제1절연막(17) 및 제2절연막(18)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막으로 형성할 수 있다. 이때, 제1절연막(17)과 제2절연막(18)은 서로 상이한 절연물질을 포함할 수 있다. 일례로, 제1절연막(17)은 질화막을 포함할 수 있고, 제2절연막(18)은 산화막을 포함할 수 있다.
도 3e에 도시된 바와 같이, 제1층간절연막(12A)이 노출될때까지 제2절연막(18), 제1절연막(17) 및 제2가변저항패턴(15)을 선택적으로 식각하여 제1가변저항패턴(14)을 덮는 보호막(19)을 형성함과 동시에 인접한 하부콘택플러그(13) 사이를 연결하는 제2가변저항패턴(15)을 분리시킨다. 이하, 식각된 제2가변저항패턴(15), 제1절연막(17), 제2절연막(18)의 도면부호를 각각 '15A', '17A' 및 '18A'로 변경하여 표기하기로 한다.
이로써, 식각공정을 통해 제1가변저항패턴(14)을 덮고 일부가 하부콘택플러그(13) 측벽 일부를 덮는 보호막(19)을 형성할 수 있다. 그리고, 제1층간절연막(12A)과 보호막(19) 사이에서 하부콘택플러그(13)를 감싸는 제2가변저항패턴(15A)의 측벽은 보호막(19)의 측벽에 정렬될 수 있다.
도 3f에 도시된 바와 같이, 제1층간절연막(12A)과 보호막(19) 사이에서 하부콘택플러그(13)를 감싸는 제2가변저항패턴(15A)을 제거한다. 제2가변저항패턴(15A)은 습식식각으로 제거할 수 있다.
한편, 잔류하는 제2가변저항패턴(15A)은 반도체 메모리에 전기적인 영향을 미치지 않는 더미패턴이기 때문에 경우에 따라 제2가변저항패턴(15A)을 제거하지 않고 잔류시킬 수도 있다(도 2 참조). 또한, 도 3e에서 제1층간절연막(12A)이 노출될때까지 제2절연막(18), 제1절연막(17) 및 제2가변저항패턴(15)을 식각하지 않고, 제2가변저항패턴(15)이 노출될때까지 제2절연막(18) 및 제1절연막(17)을 선택적으로 식각할 수도 있다. 이 경우에는 잔류하는 제2가변저항패턴(15)을 완전히 제거하여 인접한 하부콘택플러그(13) 사이의 간섭 또는 브릿지를 방지한다.
도 3g에 도시된 바와 같이, 보호막(19)을 포함한 구조물 사이를 갭필하도록 제2층간절연막(20)을 형성한다. 제2층간절연막(20)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막으로 형성할 수 있다.
다음으로, 보호막(19)을 관통하여 제1가변저항패턴(14)에 접하는 상부콘택플러그(21)를 형성한다. 상부콘택플러그(21)는 제1가변저항패턴(14)의 전극으로 작용할 수도 있다.
상부콘택플러그(21)는 보호막(19)을 선택적으로 식각하여 콘택홀을 형성하고, 콘택홀을 갭필하도록 전면에 도전막을 형성한 이후에 보호막(19) 및 제2층간절연막(20)이 노출될때까지 평탄화공정을 진행하여 인접한 상부콘택플러그(21) 사이를 분리하는 일련의 공정을 통해 형성할 수 있다. 평탄화공정은 화학적기계적연마법(CMP) 또는 전면식각법(예컨대, 에치백)으로 진행할 수 있다. 식각공정을 통해 콘택홀을 형성함에 따라 상부콘택플러그(21)는 경사진 측벽을 가질 수 있다.
상부콘택플러그(21)는 콘택홀을 갭필하여 형성하는 바, 매립특성이 우수하고 전기전도도가 높은 도전물질 예컨대, 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al) 또는 티타늄질화물(TiN)등을 포함할 수 있다. 상부콘택플러그(21)는 어느 하나의 도전물질을 포함하는 단일막이거나, 둘 이상의 도전물질을 포함하는 적층막일 수 있다.
이후, 도면에 도시하지는 않았지만 공지된 반도체 제조기술을 이용하여 반도체 메모리를 완성할 수 있다.
상술한 반도체 메모리 제조방법에 따르면, 제1층간절연막(12A) 위로 하부콘택플러그(13)가 돌출된 상태에서 가변저항막(16) 형성공정시 단차피복성이 열악한 증착방법을 이용함으로써, 별도의 후속 식각공정없이 자기분리됨과 동시에 하부콘택플러그(13) 가장자리에 자기정렬되어 버티컬한 측벽을 갖는 제1가변저항패턴(14)을 형성할 수 있다. 이로써, 종래 식각공정을 통해 스토리지소자 즉, 제1가변저항패턴(14)을 형성함에 따라 발생하는 문제점을 원천적으로 방지할 수 있다.
상술한 실시예에 따른 반도체 메모리는 다양한 전자장치 또는 시스템에 이용될 수 있다. 도 4 내지 도 8은 상술한 실시예에 따른 반도체 메모리를 이용하여 구현할 수 있는 전자장치 또는 시스템의 몇몇 예시들을 나타낸 것이다.
도 4는 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 4를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 기판상에 형성된 층간절연막, 층간절연막을 관통하여 기판에 연결되고, 일부가 층간절연막 위로 돌출된 콘택플러그, 콘택플러그 상에 형성된 가변저항패턴 및 콘택플러그의 측벽이 노출되도록 가변저항패턴 및 콘택플러그 측벽 일부를 덮는 보호막을 포함하고, 가변저항패턴은 층간절연막 위로 돌출된 콘택플러그에 의해 자기분리되며, 콘택플러그의 가장자리에 자기정렬되어 버티컬한 측벽을 가질 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 마이크로프로세서(1000)의 신뢰성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 5를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 기판상에 형성된 층간절연막, 층간절연막을 관통하여 기판에 연결되고, 일부가 층간절연막 위로 돌출된 콘택플러그, 콘택플러그 상에 형성된 가변저항패턴 및 콘택플러그의 측벽이 노출되도록 가변저항패턴 및 콘택플러그 측벽 일부를 덮는 보호막을 포함하고, 가변저항패턴은 층간절연막 위로 돌출된 콘택플러그에 의해 자기분리되며, 콘택플러그의 가장자리에 자기정렬되어 버티컬한 측벽을 가질 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 프로세서(1100)의 신뢰성 향상이 가능하다.
도 5에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 6을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 기판상에 형성된 층간절연막, 층간절연막을 관통하여 기판에 연결되고, 일부가 층간절연막 위로 돌출된 콘택플러그, 콘택플러그 상에 형성된 가변저항패턴 및 콘택플러그의 측벽이 노출되도록 가변저항패턴 및 콘택플러그 측벽 일부를 덮는 보호막을 포함하고, 가변저항패턴은 층간절연막 위로 돌출된 콘택플러그에 의해 자기분리되며, 콘택플러그의 가장자리에 자기정렬되어 버티컬한 측벽을 가질 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 신뢰성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 기판상에 형성된 층간절연막, 층간절연막을 관통하여 기판에 연결되고, 일부가 층간절연막 위로 돌출된 콘택플러그, 콘택플러그 상에 형성된 가변저항패턴 및 콘택플러그의 측벽이 노출되도록 가변저항패턴 및 콘택플러그 측벽 일부를 덮는 보호막을 포함하고, 가변저항패턴은 층간절연막 위로 돌출된 콘택플러그에 의해 자기분리되며, 콘택플러그의 가장자리에 자기정렬되어 버티컬한 측벽을 가질 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 신뢰성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 7을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 기판상에 형성된 층간절연막, 층간절연막을 관통하여 기판에 연결되고, 일부가 층간절연막 위로 돌출된 콘택플러그, 콘택플러그 상에 형성된 가변저항패턴 및 콘택플러그의 측벽이 노출되도록 가변저항패턴 및 콘택플러그 측벽 일부를 덮는 보호막을 포함하고, 가변저항패턴은 층간절연막 위로 돌출된 콘택플러그에 의해 자기분리되며, 콘택플러그의 가장자리에 자기정렬되어 버티컬한 측벽을 가질 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 신뢰성 향상이 가능하다.
도 8은 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 8을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 기판상에 형성된 층간절연막, 층간절연막을 관통하여 기판에 연결되고, 일부가 층간절연막 위로 돌출된 콘택플러그, 콘택플러그 상에 형성된 가변저항패턴 및 콘택플러그의 측벽이 노출되도록 가변저항패턴 및 콘택플러그 측벽 일부를 덮는 보호막을 포함하고, 가변저항패턴은 층간절연막 위로 돌출된 콘택플러그에 의해 자기분리되며, 콘택플러그의 가장자리에 자기정렬되어 버티컬한 측벽을 가질 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 신뢰성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 기판상에 형성된 층간절연막, 층간절연막을 관통하여 기판에 연결되고, 일부가 층간절연막 위로 돌출된 콘택플러그, 콘택플러그 상에 형성된 가변저항패턴 및 콘택플러그의 측벽이 노출되도록 가변저항패턴 및 콘택플러그 측벽 일부를 덮는 보호막을 포함하고, 가변저항패턴은 층간절연막 위로 돌출된 콘택플러그에 의해 자기분리되며, 콘택플러그의 가장자리에 자기정렬되어 버티컬한 측벽을 가질 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 신뢰성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
101 : 기판 102 : 층간절연막
103 : 하부콘택플러그 104 : 제1가변저항패턴
104A : 제2가변저항패턴 105 : 제1절연막
106 : 제2절연막 107 : 보호막
108 : 제2층간절연막 109 : 상부콘택플러그

Claims (36)

  1. 반도체 메모리를 포함하는 전자장치로서,
    상기 반도체 메모리는,
    기판상에 형성된 층간절연막;
    상기 층간절연막을 관통하여 상기 기판에 연결되고, 일부가 상기 층간절연막 위로 돌출된 콘택플러그;
    상기 콘택플러그 상에 형성된 제1가변저항패턴; 및
    상기 콘택플러그의 측벽이 노출되도록 상기 제1가변저항패턴 및 상기 콘택플러그 측벽 일부를 덮는 보호막
    을 포함하는 전자장치.
  2. 제1항에 있어서,
    상기 콘택플러그의 노출된 측벽을 감싸도록 형성된 제2가변저항패턴을 더 포함하는 전저장치.
  3. 제2항에 있어서,
    상기 제2가변저항패턴은 그 측벽이 상기 보호막의 측벽에 정렬되는 전자장치.
  4. 제2항에 있어서,
    상기 제1가변저항패턴과 상기 제2가변저항패턴은 상하로 분리되어 불연속적인 전자장치.
  5. 제2항에 있어서,
    상기 제2가변저항패턴은 상기 제1가변저항패턴과 동일한 물질을 포함하는 전자장치.
  6. 제2항에 있어서,
    상기 제1가변저항패턴은 두 자성체 사이에 터널베리어가 삽입된 자기터널접합을 포함하고, 상기 제2가변저항패턴은 상기 자기터널접합의 특성을 향상시키기 위한 자성물질을 포함하는 전자장치.
  7. 제1항에 있어서,
    상기 보호막은,
    상기 제1가변저항패턴 및 상기 콘택플러그 측벽 일부를 덮도록 구조물 표면을 따라 형성된 제1절연막; 및
    상기 제1가변저항패턴의 상부면에 대응하는 상기 제1절연막 상의 제2절연막을 포함하는 전자장치.
  8. 제1항에 있어서,
    상기 제1가변저항패턴의 측벽은 상기 콘택플러그의 가장자리에 자기정렬되어 버티컬한 프로파일을 갖는 전자장치.
  9. 제1항에 있어서,
    상기 층간절연막 위로 돌출된 콘택플러그의 높이는 상기 제1가변저항패턴의 높이보다 큰 전자장치.
  10. 제1항에 있어서,
    상기 제1가변저항패턴은 두 자성체 사이에 터널베리어가 삽입된 자기터널접합을 포함하는 전자장치.
  11. 제1항에 있어서,
    상기 제1가변저항패턴은 금속산화물, 상변화 물질 또는 강유전 물질을 포함하는 전자장치.
  12. 제1항에 있어서,
    상기 전자장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인 전자장치.
  13. 제1항에 있어서,
    상기 전자장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인 전자장치.
  14. 제1항에 있어서,
    상기 전자장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인 전자장치.
  15. 제1항에 있어서,
    상기 전자장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인 전자장치.
  16. 제1항에 있어서,
    상기 전자장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인 전자장치.
  17. 기판상에 형성된 층간절연막;
    상기 층간절연막을 관통하여 상기 기판에 연결되고, 일부가 상기 층간절연막 위로 돌출된 하부콘택플러그; 및
    상기 하부콘택플러그 상에 형성된 제1가변저항패턴을 포함하고,
    상기 층간절연막 위로 돌출된 하부콘택플러그에 의해 상기 제1가변저항패턴이 자기분리된(self isolation) 전자장치.
  18. 제17항에 있어서,
    상기 하부콘택플러그의 측벽이 노출되도록 상기 제1가변저항패턴 및 상기 하부콘택플러그 측벽 일부를 덮는 보호막; 및
    상기 보호막을 관통하여 상기 제1가변저항패턴에 연결된 상부콘택플러그
    를 더 포함하는 전자장치.
  19. 제18항에 있어서,
    상기 보호막은,
    상기 제1가변저항패턴 및 상기 하부콘택플러그 측벽 일부를 덮도록 구조물 표면을 따라 형성된 제1절연막; 및
    상기 제1가변저항패턴의 상부면에 대응하는 상기 제1절연막 상의 제2절연막
    을 포함하는 전자장치.
  20. 제17항에 있어서,
    상기 하부콘택플러그의 노출된 측벽을 감싸도록 형성된 제2가변저항패턴을 더 포함하는 전자장치.
  21. 제20항에 있어서,
    상기 제1가변저항패턴과 상기 제2가변저항패턴은 상하로 분리되어 불연속적인 전자장치.
  22. 제20항에 있어서,
    상기 제2가변저항패턴은 상기 제1가변저항패턴과 동일한 물질을 포함하는 전자장치.
  23. 제20항에 있어서,
    상기 제1가변저항패턴은 두 자성체 사이에 터널베리어가 삽입된 자기터널접합을 포함하고, 상기 제2가변저항패턴은 상기 자기터널접합의 특성을 향상시키기 위한 자성물질을 포함하는 전자장치.
  24. 제17항에 있어서,
    상기 제1가변저항패턴은 그 측벽이 상기 하부콘택플러그의 가장자리에 자기정렬되어 버티컬한 프로파일을 갖는 전자장치.
  25. 제17항에 있어서,
    상기 층간절연막 위로 돌출된 하부콘택플러그의 높이는 상기 제1가변저항패턴의 높이보다 큰 전자장치.
  26. 제17항에 있어서,
    상기 제1가변저항패턴은 두 자성체 사이에 터널베리어가 삽입된 자기터널접합을 포함하는 전자장치.
  27. 제17항에 있어서,
    상기 제1가변저항패턴은 금속산화물, 상변화 물질 또는 강유전 물질을 포함하는 전자장치.
  28. 기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하는 하부콘택플러그를 형성하는 단계;
    상기 층간절연막을 리세스하여 상기 하부콘택플러그 일부를 상기 층간절연막 위로 돌출시키는 단계; 및
    상기 하부콘택플러그 상에 자기분리된 제1가변저항패턴을 형성함과 동시에 상기 층간절연막 상에 상기 제1가변저항패턴과 분리된 제2가변저항패턴을 형성하는 단계
    를 포함하는 전자장치 제조방법.
  29. 제28항에 있어서,
    상기 층간절연막 위로 돌출된 하부콘택플러그의 높이는 상기 제1 및 제2가변저항패턴의 높이보다 큰 전자장치 제조방법.
  30. 제28항에 있어서,
    상기 제1가변저항패턴과 상기 제2가변저항패턴은 상하로 분리되어 불연속적인 전자장치 제조방법.
  31. 제28항에 있어서,
    상기 제1가변저항패턴은 그 측벽이 돌출된 상기 하부콘택플러그 가장자리에 정렬되어 버티컬한 측벽을 갖는 전자장치 제조방법.
  32. 제28항에 있어서,
    상기 제1 및 제2가변저항패턴은 단차피복성이 열악한 증착방법을 이용하여 형성하는 전자장치 제조방법.
  33. 제32항에 있어서,
    상기 제1 및 제2가변저항패턴은 스퍼터링으로 형성하는 전자장치 제조방법.
  34. 제28항에 있어서,
    상기 제1가변저항패턴을 덮는 보호막을 형성하는 단계; 및
    상기 층간절연막이 노출될때까지 상기 제1가변저항패턴 사이의 상기 제2가변저항패턴을 선택적으로 식각하는 단계를 더 포함하는 전자장치 제조방법.
  35. 제34항에 있어서,
    잔류하는 상기 제2가변저항패턴을 제거하는 단계를 더 포함하는 전자장치 제조방법.
  36. 제34항에 있어서,
    상기 보호막은 상기 제1가변저항패턴 및 상기 하부콘택플러그 측벽 일부를 덮도록 형성하는 전자장치 제조방법.
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