KR20220037000A - 정보 저장 물질 패턴을 포함하는 반도체 장치 - Google Patents

정보 저장 물질 패턴을 포함하는 반도체 장치 Download PDF

Info

Publication number
KR20220037000A
KR20220037000A KR1020200118742A KR20200118742A KR20220037000A KR 20220037000 A KR20220037000 A KR 20220037000A KR 1020200118742 A KR1020200118742 A KR 1020200118742A KR 20200118742 A KR20200118742 A KR 20200118742A KR 20220037000 A KR20220037000 A KR 20220037000A
Authority
KR
South Korea
Prior art keywords
pattern
conductive lines
dummy
disposed
electrode pattern
Prior art date
Application number
KR1020200118742A
Other languages
English (en)
Inventor
박지호
박광민
박원준
박정희
박창엽
채화성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200118742A priority Critical patent/KR20220037000A/ko
Priority to US17/314,638 priority patent/US11574956B2/en
Publication of KR20220037000A publication Critical patent/KR20220037000A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H01L27/249—
    • H01L45/1233—
    • H01L45/14—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of switching materials after formation, e.g. doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Semiconductor Memories (AREA)

Abstract

본 발명의 실시예에 따른 반도체 장치는, 셀 영역 및 더미 영역을 갖는 반도체 기판; 상기 반도체 기판 상에서 제1 방향으로 연장되는 제1 도전성 라인들; 상기 제1 도전성 라인들 상에 배치되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 도전성 라인들; 상기 반도체 기판의 상기 셀 영역 상에서, 상기 제1 도전성 라인들과 상기 제2 도전성 라인들 사이에 배치되는 복수의 메모리 셀 구조물들; 및 상기 반도체 기판의 상기 더미 영역 상에서, 상기 제1 도전성 라인들과 상기 제2 도전성 라인들 사이에 배치되고, 전기적으로 고립된 복수의 더미 셀 구조물들을 포함하고, 상기 복수의 메모리 셀 구조물들의 각각은, 상기 제1 도전성 라인들과 상기 제2 도전성 라인들 사이에 배치되고, 상변화 물질층을 포함하는 정보 저장 물질 패턴; 및 상기 정보 저장 물질 패턴과 수직 방향으로 중첩하는 셀렉터 물질 패턴을 포함하고, 상기 복수의 더미 셀 구조물들의 각각은, 상기 제1 도전성 라인들과 상기 제2 도전성 라인들 사이에 배치되고, 상변화 물질층을 포함하는 더미 패턴을 포함하고, 상기 더미 패턴의 상변화 물질층은 결정질 상인 부분 및 비정질 상인 부분을 포함하고, 상기 더미 패턴의 상변화 물질층의 어느 하나의 단면에서, 결정질 상인 부분의 면적은 비정질 상인 부분의 면적보다 클 수 있다.

Description

정보 저장 물질 패턴을 포함하는 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING DATA STORAGE MATERIAL PATTERN}
본 발명의 기술적 사상은 정보 저장 물질 패턴을 포함하는 반도체 장치에 관한 것이다.
메모리 소자 등과 같은 반도체 장치의 고성능화 및 저전력화 추세에 따라 PRAM, RRAM 등과 같은 차세대 메모리 소자들이 개발되고 있다. 이러한 차세대 메모리 소자들은 전류 또는 전압에 따라 저항 값이 변화할 수 있으며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지할 수 있는 정보 저장 물질을 이용하여 형성하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 정보 저장 물질 패턴을 포함하는 반도체 장치를 제공하는데 있다.
예시적인 실시예들에 따른 반도체 장치는, 셀 영역 및 더미 영역을 갖는 반도체 기판; 상기 반도체 기판 상에서 제1 방향으로 연장되는 제1 도전성 라인들; 상기 제1 도전성 라인들 상에 배치되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 도전성 라인들; 상기 반도체 기판의 상기 셀 영역 상에서, 상기 제1 도전성 라인들과 상기 제2 도전성 라인들 사이에 배치되는 복수의 메모리 셀 구조물들; 및 상기 반도체 기판의 상기 더미 영역 상에서, 상기 제1 도전성 라인들과 상기 제2 도전성 라인들 사이에 배치되고, 전기적으로 고립된(isolated) 복수의 더미 셀 구조물들을 포함하고, 상기 복수의 메모리 셀 구조물들의 각각은, 상기 제1 도전성 라인들과 상기 제2 도전성 라인들 사이에 배치되고, 상변화 물질층을 포함하는 정보 저장 물질 패턴; 및 상기 정보 저장 물질 패턴과 수직 방향으로 중첩하는 셀렉터 물질 패턴을 포함하고, 상기 복수의 더미 셀 구조물들의 각각은, 상기 제1 도전성 라인들과 상기 제2 도전성 라인들 사이에 배치되고, 상변화 물질층을 포함하는 더미 패턴을 포함하고, 상기 더미 패턴의 상변화 물질층은 결정질 상(crystalline phase)인 부분 및 비정질 상(amorphous phase)인 부분을 포함하고, 상기 더미 패턴의 상변화 물질층의 어느 하나의 단면에서, 결정질 상인 부분의 면적은 비정질 상인 부분의 면적보다 클 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 반도체 기판; 상기 반도체 기판 상에서 제1 방향으로 연장되는 제1 도전성 라인; 상기 제1 도전성 라인 상에 배치되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 도전성 라인; 및 상기 반도체 기판 상에서, 상기 제1 도전성 라인과 상기 제2 도전성 라인의 사이에 배치되는 적층 구조물을 포함하고, 상기 적층 구조물은, 상기 제1 도전성 라인과 접촉하는 하부 전극 패턴; 상기 제2 도전성 라인과 접촉하는 상부 전극 패턴; 상기 하부 전극 패턴과 상기 상부 전극 패턴 사이의 중간 전극 패턴; 상기 중간 전극 패턴에 의해 수직 방향에서 이격되어 배치되는 제1 물질 패턴과 제2 물질 패턴; 상기 제2 물질 패턴의 하면과 접촉하는 하부 금속 패턴; 및 상기 제2 물질 패턴의 상면과 접촉하는 상부 금속 패턴을 포함하고, 상기 상부 금속 패턴의 상면은 제1 면 및 상기 제1 면으로부터 연장되고 상기 반도체 기판을 향하여 아래로 휘어진(bent) 제2 면을 포함하고, 상기 상부 전극 패턴의 측면의 하부 부분은, 하단으로 갈수록 상기 상부 전극 패턴의 폭이 증가하도록 테이퍼질 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 반도체 기판 및 상기 반도체 기판 상의 주변 회로를 포함하는 하부 구조물; 상기 하부 구조물 상에서 제1 방향으로 연장되는 제1 셀 도전성 라인들; 상기 제1 셀 도전성 라인의 측면들 상에 배치되고, 상기 제1 셀 도전성 라인들의 하단보다 낮은 높이 레벨의 하단을 갖는 제1 절연성 패턴들; 상기 제1 셀 도전성 라인들 상에 배치되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 셀 도전성 라인들; 상기 제2 셀 도전성 라인들의 측면들 상의 제2 절연성 패턴들; 상기 반도체 기판 상에서, 상기 제1 셀 도전성 라인들과 상기 제2 셀 도전성 라인들 사이에 배치되는 복수의 메모리 셀 구조물들; 및 상기 반도체 기판 상에서, 상기 복수의 메모리 셀 구조물들과 실질적을 동일한 높이 레벨에 배치되고, 전기적으로 고립된(isolated) 복수의 더미 셀 구조물들을 포함하고, 상기 복수의 메모리 셀 구조물들의 각각은, 하부 전극 패턴, 상기 하부 전극 패턴 상의 셀렉터 물질 패턴, 상기 셀렉터 물질 패턴 상의 중간 전극 패턴, 상기 중간 전극 패턴 상의 하부 금속 패턴, 상기 하부 금속 패턴 상의 정보 저장 물질 패턴, 상기 정보 저장 물질 패턴 상의 상부 금속 패턴, 및 상기 상부 금속 패턴 상의 상부 전극 패턴을 포함하고, 상기 복수의 더미 셀 구조물들의 각각은, 더미 하부 전극 패턴, 상기 더미 하부 전극 패턴 상의 제1 더미 패턴, 상기 제1 더미 패턴 상의 더미 중간 전극 패턴, 상기 더미 중간 전극 패턴 상의 더미 하부 금속 패턴, 상기 더미 하부 금속 패턴 상의 제2 더미 패턴, 상기 제2 더미 패턴 상의 더미 상부 금속 패턴, 및 상기 더미 상부 금속 패턴 상의 더미 상부 전극 패턴을 포함하고, 상기 정보 저장 물질 패턴은 쓰기 동작 및 소거 동작 시, 비정질 상에서 결정질 상으로 상변화하거나, 결정질 상에서 비정질 상으로 상변화하는 상변화 물질층을 포함하고, 상기 제2 더미 패턴은 전기적으로 고립되어 결정질 상을 유지하는 상변화 물질층을 포함하고, 각각의 상기 상부 금속 패턴 및 상기 더미 상부 금속 패턴은 중심부 및 상기 중심부로부터 연장되고 아래로 휘어진(bent) 단부를 포함할 수 있다.
정보 저장 물질 패턴에 레이저 어닐 공정을 수행하여 결정성 및 밀도를 증가시켜, 전기적 특성 및 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
정보 저장 물질 패턴에 레이저 어닐 공정을 수행하여 폭이 감소하고 높이가 증가함으로써, 정보 저장 물질 패턴의 상변화 물질의 저항이 증가하고 문턱 전압이 증가하여 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 평면도이다.
도 1b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대 단면도이다.
도 4a, 도 4b, 도 4c, 도 4d, 및 도 4e는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대 단면도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6, 도 7, 도 8a, 및 도 8b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 9a, 도 9b, 도 9c, 및 도 9d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 평면도이다.
도 1b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대 평면도이다. 도 1b는 도 1a의 'A' 로 표시한 부분을 확대하여 도시한다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 2a는 도 1b의 반도체 장치를 절단선 I- I'을 따라 절단한 단면을 도시하며, 도 2b는 도 1b의 반도체 장치를 절단선 Ⅱ-Ⅱ'을 따라 절단한 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대 단면도이다. 도3은 도 2a의 'B'로 표시한 부분을 확대하여 도시한다.
도 1a 내지 도 3을 참조하면, 반도체 장치(1)는 하부 구조물(10) 및 하부 구조물(10) 상의 상부 구조물(100)을 포함할 수 있다.
하부 구조물(10)은 반도체 기판(6), 반도체 기판(6) 상의 회로 소자들(20), 회로 소자들(20)과 전기적으로 연결되는 회로 콘택 플러그들(30)과 회로 배선들(40), 및 반도체 기판(6) 상에서 회로 소자들(20)을 덮는 하부 절연 구조물(50)을 포함할 수 있다.
상부 구조물(100)은 하부 구조물(10) 상에서 제1 방향(X)으로 연장되는 제1 도전성 라인들(CL1), 제2 방향(Y)으로 연장되는 제2 도전성 라인들(CL2), 및 제1 도전성 라인들(CL1)과 제2 도전성 라인들(CL2)이 교차하는 영역에서 제1 도전성 라인들(CL1)과 제2 도전성 라인들(CL2)의 사이에 배치되는 적층 구조물들(ST)을 포함할 수 있다. 적층 구조물들(ST)은 메모리 셀 구조물들(MC) 및 더미 셀 구조물들(DC)을 포함할 수 있다.
상부 구조물(100)은 베이스 절연층(103), 제1 절연 패턴들(115), 제2 절연 패턴들(195), 제1 스페이서들(161), 제2 스페이서들(162), 제3 스페이서들(191), 및 갭필 절연 패턴(170)을 더 포함할 수 있다.
반도체 기판(6)은 단결정 실리콘 기판일 수 있다. 반도체 기판(6) 내에 소자 분리 층(9s)이 형성되어 활성 영역(9a)이 정의될 수 있다.
회로 소자들(20)은 게이트 절연층(22), 게이트 전극(25), 및 소스/드레인 영역들(28)을 포함할 수 있다. 게이트 전극(25)은 소자 분리 층(9s)에 의해 한정되는 활성 영역(9a) 상에 배치될 수 있다. 소스/드레인 영역들(28)은 게이트 전극(25)의 양 옆의 활성 영역(9a) 내에 형성될 수 있다. 게이트 절연층(22)은 게이트 전극(25)과 활성 영역(9a)의 사이에 배치될 수 있다. 게이트 전극(25)의 양 측벽에 게이트 스페이서들(26)이 배치될 수 있다.
하부 절연 구조물(50)은 반도체 기판(6) 상에서 회로 소자(20) 상에 배치될 수 있다. 회로 콘택 플러그들(30)은 하부 절연 구조물(50)의 일부를 관통하여 소스/드레인 영역들(28)에 연결될 수 있다. 회로 콘택 플러그들(30)에 의해 회로 소자(20)에 전기적 신호가 인가될 수 있다. 회로 배선들(40)은 회로 콘택 플러그들(30)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다. 회로 소자(20)는 별도의 콘택 플러그들을 통해 제1 셀 도전성 라인들(CL1c) 또는 제2 셀 도전성 라인들(CL2c)과 연결될 수 있다.
제1 도전성 라인들(CL1)은 베이스 절연층(103) 상에서 상에 제1 방향(X)으로 연장될 수 있으며, 제2 방향(Y)에서 서로 이격되어 배치될 수 있다. 제1 도전성 라인들(CL1)은 복수개가 평행하게 배치될 수 있다. 제1 방향(X)과 제2 방향(Y)은 반도체 기판(6)의 상면과 평행할 수 있고, 서로 수직할 수 있다. 제1 도전성 라인들(CL1) 각각의 측면들은 반도체 기판(6)의 표면에 대하여 경사질 수 있다. 예를 들어, 제1 도전성 라인들(CL1)은 하부에서 상부로 갈수록 폭이 작아지는 테이퍼진 형상을 가질 수 있다.
제1 도전성 라인들(CL1)은 도 1a에 도시된 것과 같이, 제1 셀 도전성 라인들(CL1c) 및 제1 더미 도전성 라인들(CL1d)을 포함할 수 있다. 제1 셀 도전성 라인들(CL1c)은 반도체 장치(1)의 셀 영역(CA)을 가로지르도록 배치될 수 있다. 제1 더미 도전성 라인들(CL1d)은 반도체 장치(1)의 더미 영역(DA)을 가로지르도록 배치될 수 있다. 더미 영역(DA)은 셀 영역(CA)의 적어도 일 측에 배치될 수 있으며, 예를 들어 셀 영역(CA)을 둘러싸도록 배치될 수 있다.
제2 도전성 라인들(CL2)은 제1 도전성 라인들(CL1) 상에서 제2 방향(Y)으로 연장될 수 있으며, 제1 방향(X)에서 서로 이격되어 배치될 수 있다. 제2 도전성 라인들(CL2)은 복수개가 평행하게 배치될 수 있다. 제2 도전성 라인들(CL2) 각각의 측면들은 반도체 기판(6)의 표면에 대하여 경사질 수 있다. 예를 들어, 제2 도전성 라인들(CL2)은 하부에서 상부로 갈수록 폭이 작아지는 테이퍼진 형상을 가질 수 있다.
제2 도전성 라인들(CL2)은 도 1a에 도시된 것과 같이, 제2 셀 도전성 라인들(CL2c) 및 제2 더미 도전성 라인들(CL2d)을 포함할 수 있다. 제2 셀 도전성 라인들(CL2c)은 반도체 장치(1)의 셀 영역(CA)을 가로지르도록 배치될 수 있다. 제2 더미 도전성 라인들(CL2d)은 반도체 장치(1)의 더미 영역(DA)을 가로지르도록 배치될 수 있다.
제1 셀 도전성 라인들(CL1c)과 제2 셀 도전성 라인들(CL2c)이 교차하는 영역은 반도체 장치(1)의 셀 영역(CA)으로 정의될 수 있다. 셀 영역(CA)에는 제1 셀 도전성 라인들(CL1c)과 제2 셀 도전성 라인들(CL2c)의 사이에 메모리 셀 구조물들(MC)이 배치될 수 있다.
더미 영역(DA)은 셀 영역(CA)의 외측 영역으로 정의될 수 있다. 더미 영역(DA)은 제1 셀 도전성 라인들(CL1c)과 제2 더미 도전성 라인들(CL2c)이 교차하는 제1 더미 영역(DA1), 제2 셀 도전성 라인들(CL2c)과 제1 더미 도전성 라인들(CL1d)이 교차하는 제2 더미 영역(DA2), 및 제1 더미 도전성 라인들(CL1d)과 제2 더미 도전성 라인들(CL2d)이 교차하는 제3 더미 영역(DA3)을 포함할 수 있다. 제1 더미 영역(DA1)은 셀 영역(CA)의 제2 방향(Y)을 따른 양 측에 배치되고, 제2 더미 영역(DA2)은 셀 영역(CA)의 제1 방향(X)을 따른 양 측에 배치되고, 제3 더미 영역(DA3)은 셀 영역(CA)의 모서리들에 인접하여 배치될 수 있다. 더미 영역(DA)에는 전기적으로 고립된(isolated) 더미 셀 구조물들(DC)이 배치될 수 있다.
셀 영역(CA) 및 더미 영역(DA)은 반도체 기판(6)의 일부 영역들에 정의될 수도 있으며, 예를 들어, 반도체 기판(6)은 평면에서, 중심부의 셀 영역(CA) 및 셀 영역(CA)을 둘러싸는 더미 영역(DA)을 포함하는 것으로 이해될 수도 있다.
제1 셀 도전성 라인들(CL1c) 및 제2 셀 도전성 라인들(CL2c) 중 어느 하나는 워드 라인일 수 있고, 다른 하나는 비트 라인일 수 있다. 예를 들어, 제1 셀 도전성 라인들(CL1c)이 워드 라인이고, 제2 셀 도전성 라인들(CL2c)이 비트 라인일 수 있다. 또는, 제1 셀 도전성 라인들(CL1c)이 비트 라인이고, 제2 셀 도전성 라인들(CL2c)이 워드 라인일 수 있다.
제1 더미 도전성 라인들(CL1d) 및 제2 더미 도전성 라인들(CL2d)은 전기적으로 플로팅(floating) 상태일 수 있다. 예를 들어, 도 1b에 도시된 것과 같이, 제1 셀 도전성 라인들(CL1c) 및 제2 셀 도전성 라인들(CL2c)은, 적어도 일 단에 배치된 별도의 연결 구조물(PL1, PL2)을 통해 읽기/쓰기 동작 시 또는 소거 동작 시 선택되도록 전기적인 신호가 인가될 수 있으나, 제1 더미 도전성 라인들(CL1d)에는 별도의 연결 구조물이 배치되지 않아 전기적인 신호가 인가되지 않을 수 있다. 도시되지 않았으나, 제2 더미 도전성 라인들(CL2d)에도 별도의 연결 구조물이 배치되지 않을 수 있다. 이에 따라, 제1 더미 영역(DA1)에서 제1 더미 도전성 라인들(CL1d)과 제2 셀 도전성 라인들(CL2c)의 사이에 배치되는 더미 셀 구조물(DC)이 제공될 수 있고, 제2 더미 영역(DA2)에서 제1 셀 도전성 라인들(CL1c)과 제2 더미 도전성 라인들(CL2d)의 사이에 배치되는 더미 셀 구조물(DC)이 제공될 수 있고, 제3 더미 영역(DA3)에서 제1 더미 도전성 라인들(CL1d)과 제2 더미 도전성 라인들(CL2d)의 사이에 배치되는 더미 셀 구조물(DC)이 제공될 수 있다.
도 2a에 도시된 것과 같이, 제1 도전성 라인들(CL1)은 각각 제1 하부 도전층(110A) 및 제1 상부 도전층(110B)을 포함할 수 있고, 제2 도전성 라인들(CL2)은 각각 제2 하부 도전층(190A) 및 제2 상부 도전층(190B)을 포함할 수 있다. 제1 상부 도전층(110B)은 제1 하부 도전층(110A) 상에 배치될 수 있다. 제2 상부 도전층(190B)은 제2 하부 도전층(190A) 상에 배치될 수 있다. 제1 및 제2 하부 도전층(110A, 190A)은 티타늄 질화물(TiN), 텅스텐 질화물(WN) 등과 같은 배리어 층으로 형성될 수 있고, 제1 및 제2 상부 도전층(110B, 190B)은 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu) 등과 같은 금속 물질로 형성될 수 있다.
일 예에서, 제2 도전성 라인들(CL2)의 하면은 굴곡을 가질 수 있다. 예를 들어, 제2 도전성 라인들(CL2)의 제2 하부 도전층(190A) 및 제2 상부 도전층(190B)은 메모리 셀 구조물(MC) 및 더미 셀 구조물(DC) 상에서 위로 볼록하고, 갭필 절연 패턴(170) 상에서 아래로 볼록한 형상을 가질 수 있다.
제1 절연 패턴들(115)은 제1 도전성 라인들(CL1)의 측면들 상에 배치될 수 있다. 제2 절연 패턴들(195)은 제2 도전성 라인들(CL2)의 측면들 상에 배치될 수 있다. 제1 절연 패턴들(115)은 제1 도전성 라인들(CL1)의 사이에서 제1 방향(X)으로 연장되도록 배치될 수 있다. 제2 절연 패턴들(195)은 제2 도전성 라인들(CL2)의 사이에서 제2 방향(Y)으로 연장되도록 배치될 수 있다. 제1 절연 패턴들(115)의 하단은 제1 도전성 라인들(CL1)의 하단보다 낮은 높이 레벨에 위치할 수 있다. 본 명세서에서 설명되는 높이 레벨은, 반도체 기판(6)의 상면을 기준으로 하여 정의될 수 있다. 제1 절연 패턴들(115)은 베이스 절연층(103)의 상부를 일부 리세스 하도록 배치될 수 있다. 제1 절연 패턴들(115) 및 제2 절연 패턴들(195)은 각각 SiN, SiON, SiC, SiCN, SiOC, SiOCN, SiO2 및 Al2O3 중 적어도 하나를 포함할 수 있다.
메모리 셀 구조물들(MC)의 각각은, 제1 셀 도전성 라인들(CL1c)과 제2 셀 도전성 라인들(CL2c)의 사이에 차례로 적층된 하부 전극 패턴(123m), 셀렉터 물질 패턴(130m), 중간 전극 패턴(125m), 하부 금속 패턴(143m), 정보 저장 물질 패턴(150m), 상부 금속 패턴(145m), 및 상부 전극 패턴(127m)을 포함할 수 있다. 정보 저장 물질 패턴(150m)은 셀렉터 물질 패턴(130m)과 수직 방향에서 중첩할 수 있다. 메모리 셀 구조물(MC)에 포함된 각각의 상기 패턴들의 평면 모양은 정사각형, 직사각형, 모서리가 라운드된 사각형, 또는 원 모양, 타원형 모양 등과 같이 다양한 형태일 수 있다.
하부 전극 패턴(123m)은 제1 셀 도전성 라인들(CL1c) 상에 배치될 수 있다. 중간 전극 패턴(125m)은 셀렉터 물질 패턴(130m) 상에 배치될 수 있다. 상부 전극 패턴(127m)은 상부 금속 패턴(145m) 상에 배치될 수 있다.
하부 전극 패턴(123m)의 하면은 제1 셀 도전성 라인들(CL1c)과 접촉할 수 있다. 하부 전극 패턴(123m)의 상면은 셀렉터 물질 패턴(130m)과 접촉할 수 있다. 상부 전극 패턴(127m)의 상면은 제2 셀 도전성 라인들(CL2c)과 접촉할 수 있다. 상부 전극 패턴(127m)의 하면은 상부 금속 패턴(145m)과 접촉할 수 있다. 중간 전극 패턴(125m)의 하면은 셀렉터 물질 패턴(130m)과 접촉할 수 있다. 중간 전극 패턴(125m)의 상면은 하부 금속 패턴(143m)과 접촉할 수 있다.
하부 전극 패턴(123m), 중간 전극 패턴(125m), 및 상부 전극 패턴(127m)은 각각 탄소 물질 층 또는 탄소 함유 물질 층일 수 있다. 예를 들어, 상기 탄소 함유 물질 층은 탄소 물질 층에 질소 원소 및 금속 원소 중 적어도 하나가 포함된 물질 층일 수 있다. 예를 들어, 상기 탄소 함유 물질 층은 W 또는 Ti 등과 같은 금속 계열의 금속 원소 및 탄소 원소를 포함하는 도전성 물질, 예를 들어, WC(tungsten carbide) 또는 TiC(titanium carbide) 등과 같은 금속-탄소 합금 물질(metal-carbon alloy material)로 형성될 수 있다. 상기 금속-탄소 합금 물질의 금속 원소는 상술한 W 및 Ti에 한정되지 않고, 탄소(C)와 함금을 형성할 수 있는 다른 금속 원소(예를 들어, Ta 또는 Co 등)로 대체될 수도 있다.
셀렉터 물질 패턴(130m)은 하부 전극 패턴(123m)과 중간 전극 패턴(125m)의 사이에 배치될 수 있다. 셀렉터 물질 패턴(130)은 오보닉 임계 스위칭 소자(ovonic threshold switching device)를 구성할 수 있다. 셀렉터 물질 패턴(130m)은 '제1 물질 패턴'으로 지칭될 수 있다.
셀렉터 물질 패턴(130m)은 반도체 장치의 동작 시에 비결정질 상을 유지할 수 있는 칼코게나이드 계열의 오보닉 임계 스위치 물질로 형성될 수 있다.
예를 들어, 셀렉터 물질 패턴(130m)은 As 원소, S 원소, Se 원소, Te 원소 또는 Ge 원소 중 적어도 2개 이상의 원소들을 함유한 합금 물질 또는 이들 합금 물질에 비결정상을 보다 높은 온도에서 유지시킬 수 있는 추가 원소(예, Si 원소 또는 N 원소 등)를 포함할 수 있다.
구체적인 예에서는, 셀렉터 물질 패턴(130m)은 GeSe, GeS, AsSe, AsTe, AsS SiTe, SiSe, SiS, GeAs, SiAs, SnSe, SnTe와 같은 2원계 조성, GeAsTe, GeAsSe, AlAsTe, AlAsSe, SiAsSe, SiAsTe, GeSeTe, GeSeSb, GaAsSe, GaAsTe, InAsSe, InAsTe, SnAsSe, SnAsTe와 같은 3원계 조성, GeSiAsTe, GeSiAsSe, GeSiSeTe, GeSeTeSb, GeSiSeSb, GeSiTeSb, GeSeTeBi, GeSiSeBi, GeSiTeBi, GeAsSeSb, GeAsTeSb, GeAsTeBi, GeAsSeBi, GeAsSeIn, GeAsSeGa, GeAsSeAl, GeAsSeTl, GeAsSeSn, GeAsSeZn, GeAsTeIn, GeAsTeGa, GeAsTeAl, GeAsTeTl, GeAsTeSn, GeAsTeZn와 같은 4원계 조성, GeSiAsSeTe, GeAsSeTeS, GeSiAsSeS, GeSiAsTeS, GeSiSeTeS, GeSiAsSeP, GeSiAsTeP, GeAsSeTeP, GeSiAsSeIn, GeSiAsSeGa, GeSiAsSeAl, GeSiAsSeTl, GeSiAsSeZn, GeSiAsSeSn, GeSiAsTeIn, GeSiAsTeGa, GeSiAsTeAl, GeSiAsTeTl, GeSiAsTeZn, GeSiAsTeSn, GeAsSeTeIn, GeAsSeTeGa, GeAsSeTeAl, GeAsSeTeTl, GeAsSeTeZn, GeAsSeTeSn, GeAsSeSIn, GeAsSeSGa, GeAsSeSAl, GeAsSeSTl, GeAsSeSZn, GeAsSeSSn, GeAsTeSIn, GeAsTeSGa, GeAsTeSAl, GeAsTeSTl, GeAsTeSZn, GeAsTeSSn, GeAsSeInGa, GeAsSeInAl, GeAsSeInTl, GeAsSeInZn, GeAsSeInSn, GeAsSeGaAl, GeAsSeGaTl, GeAsSeGaZn, GeAsSeGaSn, GeAsSeAlTl, GeAsSeAlZn, GeAsSEAlSn, GeAsSeTlZn, GeAsSeTlSn, GeAsSeZnSn와 같은 5원계 조성, 및 GeSiAsSeTeS, GeSiAsSeTeIn, GeSiAsSeTeGa, GeSiAsSeTeAl, GeSiAsSeTeTl, GeSiAsSeTeZn, GeSiAsSeTeSn, GeSiAsSeTeP, GeSiAsSeSIn, GeSiAsSeSGa, GeSiAsSeSAl, GeSiAsSeSTl, GeSiAsSeSZn, GeSiAsSeSSn, GeAsSeTeSIn, GeAsSeTeSGa, GeAsSeTeSAl, GeAsSeTeSTl, GeAsSeTeSZn, GeAsSeTeSSn, GeAsSeTePIn, GeAsSeTePGa, GeAsSeTePAl, GeAsSeTePTl, GeAsSeTePZn, GeAsSeTePSn, GeSiAsSeInGa, GeSiAsSeInAl, GeSiAsSeInTl, GeSiAsSeInZn, GeSiAsSeInSn, GeSiAsSeGaAl, GeSiAsSeGaTl, GeSiAsSeGaZn, GeSiAsSeGaSn, GeSiAsSeAlSn, GeAsSeTeInGa, GeAsSeTeInAl, GeAsSeTeInTl, GeAsSeTeInZn, GeAsSeTeInSn, GeAsSeTeGaAl, GeAsSeTeGaTl, GeAsSeTeGaZn, GeAsSeTeGaSn, GeAsSeTeAlSn, GeAsSeSInGa, GeAsSeSInAl, GeAsSeSInTl, GeAsSeSInZn, GeAsSeSInSn, GeAsSeSGaAl, GeAsSeSGaTl, GeAsSeSGaZn, GeAsSeSGaSn, GeAsSeSAlSn와 같은 6원계 조성 중 적어도 하나를 포함할 수 있다.
일 예에서, 상기 조성들은 B, C, N 및 O 중 적어도 한 원소를 미량으로 포함할 수 있다. 일 예에서, 셀렉터 물질 패턴(130m)은 서로 다른 조성을 갖는 2 이상의 층을 포함한 다층 구조일 수 있다.
일 예에서, 셀렉터 물질 패턴(130m)은 하나의 스위칭 물질 층으로 형성될 수 있다. 다른 예에서, 셀렉터 물질 패턴(130m)은 서로 다른 조성의 복수의 스위칭 물질 층들로 형성될 수 있다.
정보 저장 물질 패턴(150m)은 중간 전극 패턴(125m)과 상부 전극 패턴(127m)의 사이에 배치될 수 있다. 정보 저장 물질 패턴(150m)은 하부 금속 패턴(143m)과 상부 금속 패턴(145m)의 사이에 배치될 수 있다. 정보 저장 물질 패턴(150m)의 상면은 반도체 기판(6)을 향하여 아래로 휘어진 부분을 포함할 수 있다. 정보 저장 물질 패턴(150m)은 '제2 물질 패턴'으로 지칭될 수 있다.
정보 저장 물질 패턴(150m)은 반도체 장치의 동작 시에 결정질에서 비정질로 상변화하거나, 또는 비정질에서 결정질로 상변화할 수 있는 상변화 물질층을 포함할 수 있다. 예를 들어, 정보 저장 물질 패턴(150m)은 Ge, Sb, 및/또는 Te를 포함하는 칼코게나이드(chalcogenide) 물질 등과 같은 상변화 물질을 포함할 수 있다. 또는, 정보 저장 물질 패턴(150m)은 Te 또는 Se 중 적어도 하나의 원소와, Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O, N 또는 In 중 적어도 하나의 원소를 포함하는 상변화 물질일 수도 있다.
구체적인 예에서, 정보 저장 물질 패턴(150m)은 GeTe, GeSe, GeS, SbSe, SbTe, SbS, SbSe, SnSb, InSe, InSb, AsTe, AlTe, GaSb, AlSb, BiSb, ScSb, Ysb, CeSb, DySb, NdSb와 같은 2원계 조성, GeSbSe, AlSbTe, AlSbSe, SiSbSe, SiSbTe, GeSeTe, InGeTe, GeSbTe, GeAsTe, SnSeTe, GeGaSe, BiSbSe, GaSeTe, InGeSb, GaSbSe, GaSbTe, InSbSe, InSbTe, SnSbSe, SnSbTe, ScSbTe, ScSbSe, ScSbS, YSbTe, YSbSe, YSbS, CeSbTe, CeSbSe, CeSbS, DySbTe, DySbSe, DySbS, NdSbTe, NdSbSe, NdSbS와 같은 3원계 조성, GeSbTeS, BiSbTeSe, AgInSbTe, GeSbSeTe, GeSnSbTe, SiGeSbTe, SiGeSbSe, SiGeSeTe, BiGeSeTe, BiSiGeSe, BiSiGeTe, GeSbTeBi, GeSbSeBi, GeSbSeIn, GeSbSeGa, GeSbSeAl, GeSbSeTl, GeSbSeSn, GeSbSeZn, GeSbTeIn, GeSbTeGa, GeSbTeAl, GeSbTeTl, GeSbTeSn, GeSbTeZn, ScGeSbTe, ScGeSbSe, ScGeSbS, YGeSbTe, YGeSbSe, YGeSbS, CeGeSbTe, CeGeSbSe, CeGeSbS, DyGeSbTe, DyGeSbSe, DyGeSbS, NdGeSbTe, NdGeSbSe, NdGeSbS와 같은 4원계 조성, InSbTeAsSe, GeScSbSeTe, GeSbSeTeS, GeScSbSeS, GeScSbTeS, GeScSeTeS, GeScSbSeP, GeScSbTeP, GeSbSeTeP, GeScSbSeIn, GeScSbSeGa, GeScSbSeAl, GeScSbSeTl, GeScSbSeZn, GeScSbSeSn, GeScSbTeIn, GeScSbTeGa, GeSbAsTeAl, GeScSbTeTl, GeScSbTeZn, GeScSbTeSn, GeSbSeTeIn, GeSbSeTeGa, GeSbSeTeAl, GeSbSeTeTl, GeSbSeTeZn, GeSbSeTeSn, GeSbSeSIn, GeSbSeSGa, GeSbSeSAl, GeSbSeSTl, GeSbSeSZn, GeSbSeSSn, GeSbTeSIn, GeSbTeSGa, GeSbTeSAl, GeSbTeSTl, GeSbTeSZn, GeSbTeSSn, GeSbSeInGa, GeSbSeInAl, GeSbSeInTl, GeSbSeInZn, GeSbSeInSn, GeSbSeGaAl, GeSbSeGaTl, GeSbSeGaZn, GeSbSeGaSn, GeSbSeAlTl, GeSbSeAlZn, GeSbSeAlSn, GeSbSeTlZn, GeSbSeTlSn, GeSbSeZnSn와 같은 5원계 조성 중 적어도 하나를 포함할 수 있다.
일 예에서, 상기 조성들은 B, C, N, O, P, Cd, W, Ti, Hf 및 Zr 중 적어도 하나의 원소를 미량으로 포함할 수 있다. 일 예에서, 정보 저장 물질 패턴(150m)은 서로 다른 조성을 갖는 2 이상의 층을 포함한 다층 구조일 수 있다.
레이저 어닐 공정(도 9c 참조)이 수행되어 정보 저장 물질 패턴(150m)의 상변화 물질의 식각 손상을 큐어링할 수 있다. 정보 저장 물질 패턴(150m)의 상변화 물질은 레이저 어닐 공정에 의해 내부의 보이드(void)가 제거되고, 결정성 및 밀도가 증가할 수 있다. 결정싱 및 밀도 증가에 의해, 정보 저장 물질 패턴(150m)은 후속 공정의 영향을 적게 받을 수 있고, 레이저 어닐 공정에 의해 정보 저장 물질 패턴(150m)의 폭이 감소하고 높이는 증가함으로써, 저항이 증가하여 문턱 전압이 상승될 수 있다. 이로써, 정보 저장 물질 패턴들의 문턱 전압 산포가 개선되어 반도체 장치의 제조 시 수율을 개선하고, 신뢰성 및 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
하부 금속 패턴(143m)은 정보 저장 물질 패턴(150m)의 하부에 배치될 수 있다. 하부 금속 패턴(143m)은 정보 저장 물질 패턴(150m)의 하면과 접촉할 수 있다. 하부 금속 패턴(143m)은 웨이비(wavy)한 표면을 가질 수 있으나, 이에 한정되지는 않는다.
상부 금속 패턴(145m)은 정보 저장 물질 패턴(150m)의 상부에 배치될 수 있다. 상부 금속 패턴(145m)은 정보 저장 물질 패턴(150m)의 상면과 접촉할 수 있다.
하부 금속 패턴(143m)과 상부 금속 패턴(145m)은 각각 금속 층 또는 금속 합금 층일 수 있다. 예를 들어, 하부 금속 패턴(143m)과 상부 금속 패턴(145m)은 W, WN 또는 TiN 등과 같은 도전성 물질을 포함할 수 있다.
상부 금속 패턴(145m)은 도 3에 도시된 것과 같이, 중심부(C1)와 단부(end portion)(P1)를 포함할 수 있다. 단부(P1)는 상부 금속 패턴(145m)의 끝 지점을 포함하는 일부 영역으로 이해될 수 있다. 중심부(C1)에 상부 금속 패턴(145m)의 상면의 제1 면(S1a)이 포함될 수 있다. 단부(P1)는 중심부(C1)의 주변에 배치될 수 있다. 단부(P1)는 상부 금속 패턴(145m)의 중심부(C1)로부터 연장되어 아래로 휘어질 수 있다. 단부(P1)에 상부 금속 패턴(145m)의 제2 면(CS1a)이 포함될 수 있다.
상부 금속 패턴(145m)의 단부(P1)의 하단은 중심부(C1)의 하단보다 낮은 높이 레벨에 위치할 수 있다. 상부 금속 패턴(145m)의 단부(P1)는 중심부(C1)로부터 멀어지는 방향으로 갈수록 수직 방향(Z)의 두께가 감소하는 부분을 포함할 수 있다. 예를 들어, 상부 금속 패턴(145m)의 중심부(C1)는 제1 수직 두께(t1)를 갖고, 단부(P1)는 제1 수직 두께(t1) 보다 작은 제2 수직 두께(t2)를 가질 수 있다.
상부 금속 패턴(145m)의 상면은, 도 3의 확대도에 도시된 것과 같이, 제1 면(S1a) 및 제1 면(S1a)으로부터 연장되고 반도체 기판(6)을 향하여 아래로 휘어진(bent) 제2 면(CS1a)을 포함할 수 있다. 상부 금속 패턴(145m)의 제1 면(S1a)은 실질적으로 평탄할 수 있으며, 제2 면(CS1a)의 적어도 일부는 곡면일 수 있다. 상부 금속 패턴(145m)의 제2 면(CS1a)은 반도체 장치(1)를 수직으로 절단한 절단면에서, 상부 금속 패턴(145m)의 제1 면(S1a)의 양단에 배치될 수 있다.
상부 금속 패턴(145m)의 제1 면(S1a)과 제2 면(CS1a)은 소정의 각도를 이룰 수 있다. 예를 들어, 도 3의 확대도에 도시된 것과 같이, 제2 면(CS1a)의 곡면인 부분의 접선(tangent)('L1' 또는 'L2' 로 지칭된 직선 참고)을 그었을 때, 상기 접선과 제1 면(S1a)으로부터 연장되는 가장 직선('SL1' 로 지칭된 직선 참고)이 이루는 예각의 각도(θa, θb)('SL1'이 'L1' 또는 'L2'와 이루는 각도)가 정의될 수 있다. 이렇게 정의된 상기 각도는, 제2 면(CS1a)이 제1 면(S1a)과 이어지는 부분으로부터 제2 면(CS1a)의 하단으로 갈수록 변하거나 또는 유지될 수 있다.
상기 각도는, 0° 보다 크고 90° 보다 작을 수 있다. 상기 각도가 0° 인 경우는, 제2 면(CS1a) 없이 상면 전체가 평탄한 경우이다. 상기 각도가 90° 인 경우는, 제2 면(CS1a)으로부터 이어진 측면의 연장선이 제1 면(S1a)의 가상 직선(SL1)과 이루는 각도가 90° 인 경우일 수 있다. 일 예에서, 상기 각도의 최대값(θb)은 약 10° 내지 약 70°의 범위를 가질 수 있다. 일 예에서, 상기 각도의 최대값(θb)은 약 10° 내지 약 40°의 범위를 가질 수 있다. 이러한 각도 수치 범위는, 레이저 어닐 공정(도 9c 참조)에 의해 제공될 수 있다.
상부 금속 패턴(145m)의 하면은 제3 면(S1b) 및 제3 면(S1b)으로부터 연장되고 반도체 기판(6)을 향하여 아래로 휘어진(bent) 제4 면(CS1b)을 포함할 수 있다. 제3 면(S1b)은 실질적으로 평탄할 수 있으며, 제4 면(CS1b)의 적어도 일부는 곡면일 수 있다. 제4 면(CS1b)은 반도체 장치(1)를 수직으로 절단한 절단면에서, 상부 금속 패턴(145m)의 제3 면(S1b)의 양단에 배치될 수 있다.
본 발명의 기술적 사상에 의하면, 레이저 어닐 공정(도 9c 참조)에 의해 정보 저장 물질 패턴(150m)의 상변화 물질층이 결정화되면서 구조(폭, 높이)가 변화하여, 상부 금속 패턴(145m)이 상술한 것과 같은 구조를 가질 수 있다.
상부 전극 패턴(127m)의 하면은 제1 면(S2a) 및 제1 면(S2a)로부터 연장되고 반도체 기판(6)을 향하여 아래로 휘어진 제2 면(CS2a)을 포함할 수 있다. 상부 전극 패턴(127m)의 측면은 제3 면(S3) 및 제3 면(S3)으로부터 연장되고 상부 전극 패턴(127m)의 중심으로부터 멀어지는 방향으로 휘어진 제4 면(CS2b)을 포함할 수 있다. 상부 금속 패턴(145m)의 제2 면(CS2a) 및 제4 면(CS2b)은 각각 곡면인 부분을 포함할 수 있다.
상부 전극 패턴(127m)은 상부 금속 패턴(145m)의 제2 면(CS1a)의 적어도 일부를 덮는 엣지 부분(edge portion)(EP)을 포함할 수 있다. 엣지 부분(EP)은 제2 면(CS1a)의 적어도 일부를 덮는 제2 면(CS2a)을 포함할 수 있다. 엣지 부분(EP)은 제2 면(CS2a)의 하단으로부터 상부로 연장되는 제4 면(CS2b)을 포함할 수 있다.
상부 전극 패턴(127m)의 제2 면(CS2a)의 하단은 상부 금속 패턴(145m)의 제1 면(S1a)보다 낮은 높이 레벨에 위치할 수 있다. 엣지 부분(EP)은 상부 전극 패턴(127m)의 제2 면(CS2a) 및 제4 면(CS2b)에 의해 뾰족한 형상(sharp shape)을 가질 수 있다.
상부 전극 패턴(127m)의 측면은 하부 부분(S3L)을 포함할 수 있고, 하부 부분(S3L)은, 하단으로 갈수록 상부 전극 패턴(127m)의 폭이 증가하도록 테이퍼질 수 있다. 상부 전극 패턴(127m)은 상부 전극 패턴(127m)의 측면들 사이의 수평 거리가 아래로 갈수록 증가하는 부분을 포함할 수 있다.
상부 전극 패턴(127m)의 엣지 부분들(EP)의 최외측 지점들(OS) 사이의 수평 거리(d1)는 상부 전극 패턴(127m)의 상부 영역의 폭(d2)보다 클 수 있다.
정보 저장 물질 패턴(150m)은 하부 금속 패턴(143m)과 인접한 하부 영역(LR), 상부 금속 패턴(145m)과 인접한 상부 영역(UR), 및 하부 영역(LR)과 상부 영역(UR)의 사이의 중간 영역(MR)을 포함할 수 있다. 상부 영역(UR)의 폭(W3)은 중간 영역(MR)의 폭(W2)보다 클 수 있다. 하부 영역(LR)의 폭(W1)은 중간 영역(MR)의 폭(W2)보다 클 수 있다. 제1 내지 제3 폭(W1, W2, W3)은 각각 약 10 nm 내지 약 20 nm의 범위를 가질 수 있다.
레이저 어닐 공정(도 9c 참조)에 의해 정보 저장 물질 패턴(150m)의 형상, 상부 금속 패턴(145m)의 형상 상부 전극 패턴(127m)의 엣지 부분(EP)의 형상이 형성될 수 있다.
더미 셀 구조물들(DC)은 메모리 셀 구조물들(MC)과 동일하거나 유사한 구조를 가질 수 있으며, 도 3은 도 2a의 'B''로 표시된 부분을 확대하여 도시한 것으로 이해될 수도 있다. 더미 셀 구조물들(DC)은 메모리 셀 구조물들(MC)과 실질적으로 동일한 높이 레벨에 배치될 수 있다.
더미 셀 구조물들(DC)의 각각은, 제1 더미 도전성 라인들(CL1d)과 제2 더미 도전성 라인들(CL2d)의 사이에 차례로 적층된 더미 하부 전극 패턴(123d), 제1 더미 패턴(130d), 더미 중간 전극 패턴(125d), 더미 하부 금속 패턴(143d), 제2 더미 패턴(150d), 더미 상부 금속 패턴(145d), 및 더미 상부 전극 패턴(127d)을 포함할 수 있다. 제1 더미 패턴(130d)은 '제1 물질 패턴'으로 지칭될 수 있고, 제2 더미 패턴(150d)은 '제2 물질 패턴'으로 지칭될 수 있다.
더미 하부 전극 패턴(123d)은 하부 전극 패턴(123m)에 대응할 수 있다. 제1 더미 패턴(130d)은 셀렉터 물질 패턴(130m)에 대응할 수 있다. 더미 중간 전극 패턴(125d)은 중간 전극 패턴(125m)에 대응할 수 있다. 더미 하부 금속 패턴(143d)은 하부 금속 패턴(143m)에 대응할 수 있다. 제2 더미 패턴(150d)은 정보 저장 물질 패턴(150m)에 대응할 수 있다. 더미 상부 금속 패턴(145d)은 상부 금속 패턴(145m)에 대응할 수 있다. 더미 상부 전극 패턴(127d)은 상부 전극 패턴(127m)에 대응할 수 있다. 더미 셀 구조물들(DC)을 이루는 각각의 구성 요소들은, 메모리 셀 구조물들(MC)에 대응되는 구성 요소들과 특별히 반대되는 설명이 없는 한, 메모리 셀 구조물들(MC)의 상술한 설명을 참조하여 이해될 수 있다.
예를 들어, 더미 상부 금속 패턴(143d)은 도 3a에 도시된 것과 같이, 제1 면(S1a) 및 제2 면(CS1a)을 가질 수 있고, 더미 상부 전극 패턴(127d)은 엣지 부분(EP)을 포함할 수 있고, 엣지 부분(EP)은 더미 상부 금속 패턴(143d)의 제2 면(CS1a)의 적어도 일부를 덮으며, 뾰족한 형상을 가질 수 있다.
더미 셀 구조물들(DC)은 메모리 셀 구조물들(MC)과 달리 전기적으로 고립되어 있으므로, 제2 더미 패턴(150d)은 전기적으로 고립되어 반도체 장치의 쓰기 동작 시 또는 소거 동작 시에도 결정질 상(phase)을 유지하는 상변화 물질층을 포함할 수 있다.
일 예에서, 제2 더미 패턴(150d)의 상변화 물질층은 결정질 상(crystalline phase)인 부분 및 비정질 상(amorphous phase)인 부분을 포함할 수 있다. 제2 더미 패턴(150d)의 상변화 물질층의 어느 하나의 단면에서, 결정질 상인 부분의 면적은 비정질 상인 부분의 면적보다 클 수 있다. 예를 들어, 제2 더미 패턴(150d)의 상변화 물질층의 어느 하나의 단면에서, 결정질 상인 부분의 면적은 제2 더미 패턴(150d)의 상변화 물질층의 전체 면적의 약 50 % 이상일 수 있다. 제2 더미 패턴(150d)의 상변화 물질층의 어느 하나의 단면에서, 결정질 상인 부분의 면적은 제2 더미 패턴(150d)의 상변화 물질층의 전체 면적의 약 80 % 이상, 예를 들어 약 80 % 이상 약 100 % 이하일 수 있다. 여기에서, 결정질 상인 부분의 면적은 제2 더미 패턴(150d)의 상변화 물질층이 결정화되어 형성된 복수 개의 그레인들(grain) 각각의 면적의 합으로 정의될 수 있다. 또는, 결정질 상인 부분의 면적은 상기 복수 개의 그레인들 사이에서 일부 결정화가 이루어지지 않은 비정질 상인 부분의 면적으로부터 얻어질 수도 있다. 예를 들어, 결정질 상인 부분의 면적은, 제2 더미 패턴(150d)의 상변화 물질층의 전체 면적에서 비정질 상인 부분의 면적을 뺀 값과 실질적으로 동일할 수 있다.
일 예에서, 제2 더미 패턴(150d)의 상변화 물질층에 포함된 결정질 상의 그레인 사이즈의 최대값은 약 5 nm 내지 약 20 nm의 범위일 수 있다.
제1 및 제2 스페이서들(161, 162)은 메모리 셀 구조물들(MC)의 측면들 및 더미 셀 구조물들(DC)의 측면들을 덮을 수 있다. 제1 및 제2 스페이서들(161, 162)은 제1 도전성 라인들(CL1)의 상면의 일부 및 제1 절연 패턴들(115)의 상면의 일부를 덮을 수 있다.
제1 및 제2 스페이서들(161, 162)은 하나 또는 복수의 층들을 포함할 수 있다. 예를 들어, 제1 및 제2 스페이서들(161, 162)은 제1 스페이서(161) 및 제1 스페이서(161) 상의 제2 스페이서(162)를 포함할 수 있다. 제1 스페이서(161)는 중간 전극 패턴(125m) 상에서 하부 금속 패턴(143m), 정보 저장 물질 패턴(150m), 상부 금속 패턴(145m), 및 상부 전극 패턴(127m) 각각의 측면들을 덮도록 배치될 수 있다. 제2 스페이서(162)는 제1 스페이서(161)의 외측면 상에 배치되며, 제1 스페이서(161) 보다 아래로 연장되도록 배치될 수 있다. 제2 스페이서(162)의 하단은 제1 절연 패턴들(115)의 상부를 일부 리세스하도록 배치될 수 있다. 실시예들에 따라, 스페이서들(161, 162)은 메모리 셀 구조물들(MC)의 측면들 및 더미 셀 구조물들(DC)의 측면들을 덮는 하나의 스페이서층으로 형성될 수도 있다.
제3 스페이서들(191)은 제2 도전성 라인들(CL2)의 측면들을 덮도록 배치될 수 있다. 제3 스페이서들(191)은 제1 및 제2 스페이서들(161, 162)의 상부 및 갭필 절연 패턴(170)의 상부를 일부 리세스하도록 배치될 수 있다. 갭필 절연 패턴(170)의 리세스된 부분의 하단은 상부 전극 패턴(127m)의 상면보다 낮은 레벨에 위치할 수 있다. 제2 절연 패턴(195)은 제3 스페이서들(191) 사이의 공간을 채우도록 배치될 수 있다.
제1 내지 제3 스페이서들(161, 162, 191)의 각각은, SiN, SiO2, SiON, SiBN, SiCN, SiOCN, Al2O3, AlN 또는 AlON 중 적어도 하나를 포함할 수 있다.
갭필 절연 패턴(170)은 스페이서들(161, 162) 상에서 메모리 셀 구조물들(MC)의 사이, 더미 셀 구조물들(DC)의 사이, 및 메모리 셀 구조물(MC)과 더미 셀 구조물(DC)의 사이를 채우도록 배치될 수 있다. 실시예들에 따라, 갭필 절연 패턴(170)의 내부에는 보이드(void)가 형성될 수 있다. 갭필 절연 패턴(170)은 SiN, SiON, SiC, SiCN, SiOC, SiOCN, SiO2 또는 Al2O3 중 적어도 하나를 포함할 수 있다
도 4a 내지 도 4e는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대 단면도들이다. 도 4a 내지 도 4e는 도 3에 대응하는 영역을 도시한다.
도 4a를 참조하면, 상부 금속 패턴(145m)의 상면(S1a)은 위로 볼록할 수 있고, 상부 금속 패턴(145m)의 하면(S1b)은 실질적으로 평탄할 수 있다. 본 실시예에서, 도 3을 참조하여 설명한 상기 각도의 최대값(θb)은 약 40° 이하일 수 있다. 상부 전극 패턴(127m)은 도 3을 참조하여 설명한 것과 동일한 구조를 가질 수 있다. 본 실시예의 구조는, 레이저 어닐 공정(도 9c 참조)에 의해 형성될 수 있으며, 도 3을 참조하여 설명한 것과 마찬가지로, 메모리 셀 구조물들(MC)뿐 아니라 더미 셀 구조물들(DC)에서도 나타날 수 있다.
도 4b를 참조하면, 상부 금속 패턴(145m)은 중심부(C1) 및 단부들(P1a)을 포함하고, 단부들(P1a)은 아래로 휘어지고, 하부 끝단이 뾰족한 형상을 가질 수 있다. 상기 하부 끝단은 중심부(C1)의 하단보다 낮은 높이 레벨에 위치할 수 있다. 정보 저장 물질 패턴(150m)의 상부 모서리는 라운드질 수 있다. 상부 금속 패턴(145m)의 단부들(P1a)의 상기 하부 끝단은 정보 저장 물질 패턴(150m)의 라운드진 상부 모서리를 덮을 수 있다. 본 실시예의 구조는, 레이저 어닐 공정(도 9c 참조)에 의해 형성될 수 있으며, 도 3을 참조하여 설명한 것과 마찬가지로, 메모리 셀 구조물들(MC)뿐 아니라 더미 셀 구조물들(DC)에서도 나타날 수 있다.
도 4c를 참조하면, 상부 금속 패턴(145m)은 상부를 향하여 볼록한 곡면인 상면(S1a) 및 상부를 향하여 오목한 곡면인 하면(S1b)을 포함할 수 있다. 상부 금속 패턴(145m)의 수직 두께는 중심부에서 단부로 갈수록 감소할 수 있다. 정보 저장 물질 패턴(150m)의 상면은 상부 금속 패턴(145m)의 하면과 접촉하며, 위로 볼록할 수 있다. 본 실시예의 구조는, 레이저 어닐 공정(도 9c 참조)에 의해 형성될 수 있으며, 도 3을 참조하여 설명한 것과 마찬가지로, 메모리 셀 구조물들(MC)뿐 아니라 더미 셀 구조물들(DC)에서도 나타날 수 있다.
도 4d를 참조하면, 메모리 셀 구조물(MC)은 정보 저장 물질 패턴(150m)의 측면을 덮는 산화물 층(152m)을 더 포함할 수 있다. 정보 저장 물질 패턴(150m)과 산화물 층(152m)은 서로 다른 조성을 가질 수 있다. 예를 들어, 정보 저장 물질 패턴(150m)은 Sb 원소, Te 원소 또는 Ge 원소를 포함할 수 있고, 산화물 층(152m)은 GeO 물질을 포함할 수 있다. 더미 셀 구조물(DC)은 제2 더미 패턴(150d)의 측면을 덮는 더미 산화물 층(152d)을 더 포함할 수 있으며, 더미 산화물 층(152d)은 산화물 층(152m)에 대응할 수 있고, 동일한 물질을 포함할 수 있다.
도 4e를 참조하면, 정보 저장 물질 패턴(150m)의 단면 형상이 일부 다르고, 메모리 셀 구조물(MC)은 정보 저장 물질 패턴(150m)의 측면을 덮는 산화물 층(152m)을 더 포함할 수 있다. 정보 저장 물질 패턴(150m)의 상부 영역에서 측면이 외측으로 볼록한 형상을 가질 수 있다. 정보 저장 물질 패턴(150m)의 중간 영역에서 측면은 내측으로 오목한 형상을 가질 수 있다.
실시예들에 따라, 반도체 장치(1)는 도 3의 실시예의 구조, 도 4a 내지 도 4e의 실시예들의 구조들을 함께 포함할 수 있다. 예를 들어, 반도체 장치(1) 에서, 복수의 메모리 셀 구조물들(MC) 중 일부는 도 3의 실시예의 구조를 가질 수 있고, 다른 일부는 도 4a의 실시예의 구조를 가질 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 5를 참조하면, 반도체 장치(1)를 동작할 때, 메모리 셀 구조물들(MC)의 정보 저장 물질 패턴(150mp)의 상변화 물질층의 상(phase)과 더미 셀 구조물들(DC)의 제2 더미 패턴(150d)의 상변화 물질층의 상(phase)의 변화 여부를 나타낸다. 반도체 장치(1)의 동작은 쓰기 동작 및 소거 동작일 수 있다. 도 1b를 함께 참조하면, 셀 영역(CA)에서, 정보 저장 물질 패턴(150mp)의 상변화 물질층은 프로그램 동작 시 결정질 상에서 비정질 상으로 상변화하나, 더미 영역(DA)(예를 들어, DA1)에서, 제2 더미 패턴(150d)은 전기적으로 고립되어 제2 더미 패턴(150d)의 상변화 물질층은 반도체 장치의 동작 시에도 결정질 상을 유지할 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 6은 도 2a에 대응하는 영역을 도시한다.
도 6을 참조하면, 반도체 장치(1a)에서는, 메모리 셀 구조물들(MCa)을 이루는 패턴들의 적층 순서 및 더미 셀 구조물들(DCa)을 이루는 패턴들의 적층 순서가 달라질 수 있다. 정보 저장 물질 패턴(150m)이 셀렉터 물질 패턴(130m)보다 낮은 높이 레벨에 배치될 수 있다. 제1 셀 도전성 라인들(CL1c) 상에 하부 전극 패턴(123m), 하부 금속 패턴(143m), 정보 저장 물질 패턴(150m), 상부 금속 패턴(145m), 중간 전극 패턴(125m), 셀렉터 물질 패턴(130m), 상부 전극 패턴(127m)이 차례로 적층될 수 있다. 본 실시예에서, 중간 전극 패턴(125m)은 도 3의 상부 전극 패턴(127m)과 동일한 구조를 가질 수 있다. 예를 들어, 도 6의 중간 전극 패턴(125m)이 상부 금속 패턴(145m)의 제2 면(CS1a)을 덮는 엣지 부분(EP)(도 3 참조)을 포함할 수 있다. 본 실시예의 구조는, 레이저 어닐 공정(도 9c 참조)에 의해 형성될 수 있으며, 도 3을 참조하여 설명한 것과 마찬가지로, 메모리 셀 구조물들(MCa)뿐 아니라 더미 셀 구조물들(DCa)에서도 나타날 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 7은 도 2a에 대응하는 영역을 도시한다.
도 7을 참조하면, 반도체 장치(1b)에서는, 메모리 셀 구조물(MCb)에서, 정보 저장 물질 패턴(150m)은 'U' 모양의 배리어 층(154m) 내에 배치될 수 있다. 본 실시예는, 다마신 공정을 이용하여 절연층의 일부를 상부로부터 제거하여 개구부를 형성하고, 상기 개구부 내에 배리어 층(155) 및 상변화 물질을 채운 후, 평탄화 공정을 수행하여 형성될 수 있다. 본 실시예의 구조에서도, 레이저 어닐 공정(도 9c 참조)을 수행하여, 정보 저장 물질 패턴(150m)이 결정화되고, 상부 금속 패턴(145m) 및 상부 전극 패턴(127m)은 도 3을 참조하여 설명한 것과 동일한 구조를 가질 수 있다. 또한, 본 실시예의 구조는, 도 3을 참조하여 설명한 것과 마찬가지로, 메모리 셀 구조물들(MCb)뿐 아니라 더미 셀 구조물들(DCb)에서도 나타날 수 있다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 8a는 도 2a에 대응하는 영역을 도시하고, 도 8b는 도 2b에 대응하는 영역을 도시한다.
도 8a 및 도 8b를 참조하면, 반도체 장치(1c)에서는, 상부 구조물(100)은 제1 도전성 라인들(CL1), 제1 메모리 셀 구조물(MC1), 제1 더미 셀 구조물(DC1), 제2 도전성 라인들(CL2)을 포함하고, 제2 도전성 라인들(CL2) 상에 배치되는 제2 메모리 셀 구조물(MC), 제2 더미 셀 구조물(DC2), 및 제3 도전성 라인들(CL3)을 더 포함할 수 있다. 상부 구조물(100)은 제3 도전성 라인들(CL3)의 측면들을 덮는 제4 스페이서들(291) 및 제4 스페이서들(291) 사이의 공간을 채우는 제3 절연 패턴들(295)을 더 포함할 수 있다. 제4 스페이서들(291)은 제2 갭필 절연 패턴(270)의 상부를 일부 리세스하도록 배치될 수 있다.
제2 메모리 셀 구조물(MC2)은 제1 메모리 셀 구조물(MC1)과 수직 방향(Z)에서 중첩하도록 배치될 수 있다. 제2 메모리 셀 구조물(MC2)은 제1 메모리 셀 구조물(MC1)과 동일하거나 유사한 구조를 가질 수 있다. 제1 및 제2 메모리 셀 구조물(MC1, MC2)은 도 2a 내지 도 7의 실시예들의 구조를 가질 수 있다.
제2 더미 셀 구조물(DC2)은 제1 더미 셀 구조물(DC1)과 수직 방향(Z)에서 중첩하도록 배치될 수 있다. 제2 더미 셀 구조물(DC2)은 제1 더미 셀 구조물(DC1)과 동일하거나 유사한 구조를 가질 수 있다. 제1 및 제2 더미 셀 구조물(DC1, DC2)은 도 2a 내지 도 7의 실시예들의 구조를 가질 수 있다.
제3 도전성 라인들(CL3)은 제1 방향(X)으로 연장될 수 있으며, 제2 방향(Y)에서 서로 이격되어 배치될 수 있다. 제3 도전성 라인들(CL3)은 도 1a를 참조하여 설명한 것과 마찬가지로, 제3 셀 도전성 라인들 및 제3 더미 도전성 라인들을 포함할 수 있다. 제3 도전성 라인들(CL3)은 제3 하부 도전층(290A) 및 제3 상부 도전층(290B)을 포함할 수 있다. 제3 하부 도전층(290A)은 티타늄 질화물(TiN), 텅스텐 질화물(WN) 등과 같은 배리어 층으로 형성될 수 있고, 제3 상부 도전층(290B)은 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu) 등과 같은 금속 물질로 형성될 수 있다.
이와 같이, 상부 구조물(100)은 메모리 셀 구조물들이 1 단 구조(도 2a) 또는 2 단 구조(도 8)를 가질 수 있으며, 실시예들에 따라, 상부 구조물(100)은 다른 복수의 단(예, 4 단)의 구조를 갖는 메모리 셀 구조물들을 포함할 수 있다. 이 경우에, 상부 구조물(100)에 포함된 메모리 셀 구조물들 및 더미 셀 구조물들은 도 1a 내지 도 7의 실시예들을 포함할 수 있다.
도 9a, 도 9b, 도 9c, 및 도 9d는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 9a를 참조하면, 하부 구조물(10)을 형성하고, 베이스 절연층(103) 상에 제1 도전성 라인들(CL1) 및 제1 절연 패턴들(115)을 형성할 수 있다. 제1 도전성 라인들(CL1) 및 제1 절연 패턴들(115) 상에 복수의 층들(123', 130', 125', 143', 150', 145', 127')을 형성할 수 있다.
하부 구조물(10)을 형성하는 것은, 반도체 기판(6)을 준비하고, 반도체 기판(6)에 활성 영역(9a)을 정의하도록 소자 분리 층(9s)을 형성하고, 반도체 기판(6) 상에 회로 소자들(20) 및 하부 절연 구조물(50)을 형성하는 것을 포함할 수 있다. 회로 소자들(20)은 도 2a에서 설명한 것과 같은 게이트 절연층(22), 게이트 전극(25), 및 소스/드레인 영역들(28)을 포함할 수 있다. 하부 절연 구조물(50)은 회로 소자들(20)을 덮을 수 있다. 하부 절연 구조물(50) 내에 회로 콘택 플러그들(30) 및 회로 배선들(40)을 형성할 수 있다.
제1 도전성 라인들(CL1)을 하부 절연 구조물(50) 상에 형성할 수 있다. 제1 도전성 라인들(CL1)을 형성하는 것은, 하부 도전층 및 상부 도전층을 형성하고, 상기 하부 도전층 및 상기 상부 도전층을 패터닝하는 것을 포함할 수 있다. 제1 도전성 라인들(CL1)은 제1 수평 방향(X)으로 연장되는 라인 모양으로 형성할 수 있다. 제1 도전성 라인들(CL1)의 사이에 제1 절연 패턴들(112)을 형성할 수 있다. 제1 절연 패턴들(112)은 제1 수평 방향(X)으로 연장되도록 형성할 수 있다.
복수의 층들(123', 130', 125', 143', 150', 145', 127')은 후속 공정에서 일부가 식각되어 메모리 셀 구조물들(MC)을 이루거나, 더미 셀 구조물들(DC)을 이룰 수 있다. 복수의 층들(123', 130', 125', 143', 150', 145', 127')은 각각 다른 두께로 형성되거나, 몇몇은 실질적으로 동일한 두께로 형성될 수 있다. 복수의 층들(123', 130', 125', 143', 150', 145', 127') 중 상변화 물질을 포함하는 물질 층(150')은 비정질 상의 형태로 형성될 수 있다. 상변화 물질을 포함하는 물질층(150')은 후속 공정을 통해 더미 셀 구조물(DC)의 제2 더미 패턴(150d)으로 형성되는 물질층일 수 있다. 레이저 어닐 공정을 수행하지 않은 경우, 더미 영역(DA)에 배치된 더미 셀 구조물(DC)의 제2 더미 패턴(150d)은 전기적으로 고립되어 있으므로, 제2 더미 패턴(150d)의 상변화 물질층은 비정질 상태로 유지될 수 있다.
도 9b를 참조하면, 복수의 층들(123', 130', 125', 143', 150', 145', 127')을 패터닝하여 복수의 패턴들(123'', 130'', 125'', 143'', 150'', 145'', 127'')을 형성할 수 있다.
상기 복수의 층들(123', 130', 125', 143', 150', 145', 127')을 패터닝하는 것은, 다양한 방법으로 구현될 수 있다. 예를 들어, 상기 복수의 층들(123', 130', 125', 143', 150', 145', 127')을 한 번의 식각 공정으로 아일랜드(island) 타입의 패턴들로 형성하거나, 제1 방향(X)을 따라 패터닝하는 제1 식각 공정 및 제2 방향(Y)을 따라 패터닝하는 제2 식각 공정을 각각 수행하여 아일랜드 타입의 패턴들로 형성할 수 있다. 상기 제1 식각 공정 이후, 상기 제2 식각 공정 이전에, 복수의 패턴들의 일부(143'', 150'', 145'', 127'')의 측면들을 덮는 제1 스페이서들(161)을 형성할 수 있다.
도 9c를 참조하면, 레이저 어닐 공정(LA)을 수행할 수 있다.
레이저 어닐 공정(LA)은 예를 들어, 30 μm x 2400 μm 사이즈의 레이저 빔이 사용될 수 있다. 레이저 빔의 사이즈는 이에 한정되지 않으며, 2 cm x 2 cm 사이즈일 수도 있다. 레이저 어닐 공정(LA)은 약 5 Hz 내지 약 10,000 Hz 범위의 주파수로 수행될 수 있다. 레이저 어닐 공정(LA)의 스캔 속도는 약 5 mm/s 내지 약 300 mm/s 일 수 으며, 레이저 어닐 공정(LA)의 머무름 시간(dwell time)은 약 1800 ns 내지 약 54,000 ns 일 수 있다. 레이저 어닐 공정(LA)의 레이저 출력의 피크 파워(Peak Power)는 약 0.1 kW 내지 약 4000 kW 일 수 있으며, 에너지 밀도는 약 0.1 J/cm2 내지 약 4 J/cm2 일 수 있으며, 파장은 약 250 nm 내지 약 1000 nm의 범위일 수 있다. 레이저 어닐 공정(LA)은 Ar, N2 등과 같은 비호라성 기체 분위기에서, 약 1 Torr 내지 약 10 Torr의 기압 조건에서 수행될 수 있다.
반도체 기판(6)의 전 영역 상에 걸쳐 레이저 어닐 공정(LA)이 수행될 수 있다. 레이저 어닐 공정(LA)에 의해 비정질 상의 상변화 물질을 포함하는 패턴(150'')은 결정질 상의 상변화 물질을 포함하는 정보 저장 물질 패턴(150m)으로 형성될 수 있다.
정보 저장 물질 패턴(150m)은 결정화되면서 상변화 물질의 식각 손상이 큐어링되고, 내부 보이드가 제거되어 결정성 및 밀도가 증가할 수 있다. 레이저 어닐 공정(LA)에 의해 정보 저장 물질 패턴(150m)의 상변화 물질의 그레인 사이즈는 증가할 수 있다. 예를 들어, 레이저 어닐 공정(LA) 수행 이전의 패턴(150'')의 상변화 물질에 포함된 그레인(grain) 사이즈는 약 5 nm 이하이며, 레이저 어닐 공정(LA) 수행 이후 정보 저장 물질 패턴(150m)의 상변화 물질층에 포함된 그레인(grain) 사이즈는 약 5 nm 내지 약 20 nm의 범위일 수 있다.
정보 저장 물질 패턴(150m)은 결정화되면서 폭은 좁아지면서 높이는 증가할 수 있다. 상변화 물질을 포함하는 패턴(150'')은 레이저 어닐 공정(LA)의 수행 이전에 기준 폭(Wp) 및 제1 높이(h1)를 가질 수 있다. 레이저 어닐 공정(LA)이 수행된 정보 저장 물질 패턴(150m)은 기준 폭(Wp) 보다 작은 폭들(W1, W2, W3)을 가질 수 있고, 제1 높이(h1) 보다 큰 제2 높이(h2)를 가질 수 있다. 구체적으로, 정보 저장 물질 패턴(150m)의 하부 영역(LR)은 기준 폭(Wp) 보다 작은 제1 폭(W1)을 갖고, 중간 영역(MR)은 기준 폭(Wp) 보다 작은 제2 폭(W2)을 갖고, 상부 영역(UR)은 기준 폭(Wp) 보다 작은 제3 폭(W3)을 가질 수 있다.
일 예에서, 제1 폭(W1)은 기준 폭(Wp)보다 기준 폭(Wp)의 약 5% 내지 약 20% 정도 작을 수 있다. 제2 폭(W2)은 기준 폭(Wp)보다 기준 폭(Wp)의 약 2% 내지 약 10% 정도 작을 수 있다. 제3 폭(W3)은 기준 폭(Wp)보다 기준 폭(Wp)의 약 5% 내지 약 20% 정도 작을 수 있다.
상부 금속 패턴(145m)은 본 단계에서, 정보 저장 물질 패턴(150m)의 구조 변화에 의해 도 3의 확대도에 도시된 것과 같은 구조를 갖도록 형성될 수 있다. 즉, 상부 금속 패턴(145m)의 단부가 제1 도전성 라인들(CL1) 또는 반도체 기판(6)을 향하여 아래로 휘어질 수 있다.
상부 전극 패턴(127m)은 본 단계에서, 정보 저장 물질 패턴(150m)의 구조 변화 및 상부 금속 패턴(145m)의 구조 변화에 의해 도 3의 확대도에 도시된 것과 같은 구조를 갖도록 형성될 수 있다. 즉, 상부 전극 패턴(127m)은 상부 금속 패턴(145m)의 제2 면(CS1a)을 덮는 엣지 부분(EP)을 포함하도록 형성될 수 있다.
본 단계에서, 레이저 어닐 공정(LA)을 메모리 셀 구조물(MC)에 대해 수행하여 정보 저장 물질 패턴(150m), 상부 금속 패턴(145m), 상부 전극 패턴(127m)의 구조 변화에 대해 설명하였으나, 더미 셀 구조물(DC)에도 동일하게 레이저 어닐 공정(LA)이 수행되어, 제2 더미 패턴(150d), 더미 상부 금속 패턴(145d), 더미 상부 전극 패턴(127d)의 구조도 상술한 것과 유사하게 변할 수 있다. 예를 들어, 제2 더미 패턴(150d)의 상변화 물질의 밀도 및 결정성 및 밀도가 증가할 수 있다. 제2 더미 패턴(150d)은 전기적으로 고립되어 반도체 장치의 쓰기 동작 시 또는 소거 동작 시에도 결정질 상을 유지하는 상변화 물질을 포함할 수 있다.
도 9d를 참조하면, 제2 스페이서들(162)을 형성하고, 갭필 절연 패턴(170)을 형성할 수 있다.
제2 스페이서들(162)은 제1 스페이서들(161)의 외측면들 상에 형성되고, 하부 전극 패턴(123m), 셀렉터 물질 패턴(130m), 중간 전극 패턴(125m)의 측면들을 덮도록 형성될 수 있다. 실시예들에 따라, 스페이서들(161, 162)은 복수의 층들로 형성될 수 있다. 스페이서들(161, 162)은 생략될 수도 있다.
갭필 절연 패턴(170)은 메모리 셀 구조물들(MC)의 사이 및 더미 셀 구조물들(DC)의 사이에서 스페이서들(161, 162) 상에 형성될 수 있다. 실시예들에 따라, 상기 레이저 어닐 공정(LA)은 스페이서들(161, 162) 및 갭필 절연 패턴(170)을 형성한 후에 수행할 수도 있다.
다음으로, 도 2a 및 도 2b를 참조하면, 제2 도전성 라인들(CL2), 제3 스페이서들(191), 및 제2 절연 패턴들(195)을 형성할 수 있다.
제2 도전성 라인들(CL2)을 메모리 셀 구조물(MC) 및 더미 셀 구조물(DC) 상에 형성할 수 있다. 제2 도전성 라인들(CL2)을 형성하는 것은, 하부 도전층 및 상부 도전층을 형성하고, 상기 하부 도전층 및 상기 상부 도전층을 패터닝하는 것을 포함할 수 있다. 제2 도전성 라인들(CL2)은 제2 방향(Y)으로 연장되도록 형성할 수 있다. 제3 스페이서들(191)은 제2 도전성 라인들(CL2)의 측면을 덮도록 형성될 수 있다. 제2 절연 패턴들(195)은 제2 도전성 라인들(CL2)의 사이에서 제3 스페이서들(192)을 덮도록 배치될 수 있다. 이에 의해, 도 2a 및 도 2b의 반도체 장치(1)가 제조될 수 있다.
도 10는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 10을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1100)은 반도체 장치(1200) 및 상기 반도체 장치(1200)와 전기적으로 연결되는 컨트롤러(1300)를 포함할 수 있다. 상기 전자 시스템(1100)은 반도체 장치(1200)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1100)은 상기 반도체 장치(1200)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
상기 반도체 장치(1200)는 도 1a 내지 도 8을 참조하여 상술한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치일 수 있다. 상기 반도체 장치(1200)는 제1 구조물(1200L) 및 상기 제1 구조물(1200L) 상의 제2 구조물(1200U)을 포함할 수 있다.
상기 제1 구조물(1200L)은 로우 드라이버(1220), 컬럼 드라이버(1230), 상기 로우 드라이버(1220) 및 상기 컬럼 드라이버(1230)와 전기적으로 연결되는 컨트롤 로직(1240)을 포함할 수 있다. 상기 로우 드라이버(1220)는 데이터를 기록하거나 데이터를 읽어올 메모리 셀 구조물(예를 들어, 도 1b의 MC)의 정보 저장 물질 패턴들(예를 들어, 도 2a의 150m)을 선택하기 위한 어드레스 디코더 회로를 포함할 수 있으며, 상기 칼럼 드라이버(1230)는 메모리 셀 구조물(예를 들어, 도 1b의 MC)의 상기 정보 저장 물질 패턴들(예를 들어, 도 2a의 150m)에 데이터를 기록하거나, 상기 정보 저장 물질 패턴들(150m)로부터 데이터를 읽어오는 읽기/쓰기 회로를 포함할 수 있다. 상기 로우 드라이버(1220)와 상기 칼럼 드라이버(1230)의 동작은, 상기 컨트롤 로직(1240)에 의해 제어될 수 있다. 상기 제1 구조물(1200L)은 도 1a 내지 도 3을 참조하여 설명한 상기 하부 구조물(도 2a의 10)일 수 있다.
상기 제2 구조물(1200U)은 수직 방향으로 적층되는 복수의 메모리 셀 구조물들을 포함할 수 있다.
일 예에서, 상기 복수의 메모리 셀 구조물들은 2 개 이상의 메모리 셀 구조물들을 포함할 수 있다. 예를 들어, 상기 복수의 메모리 셀 구조물들은 수직 방향으로 적층되는 제1 내지 제4 메모리 셀 구조물들(MC1, MC2, MC3, MC4)을 포함할 수 있다. 상기 제1 내지 제4 메모리 셀 구조물들(MC1, MC2, MC3, MC4)의 각각은 도 2a에서와 같은 상기 정보 저장 물질 패턴(150m) 및 상기 셀렉터 물질 패턴(130m)을 포함할 수 있다.
본 발명의 실시예는 4개의 메모리 셀 구조물들 보다 많은 메모리 셀 구조물들이 수직 적층되는 구조를 포함할 수 있다.
상기 제2 구조물(1200U)은 상기 제1 메모리 셀 구조물(MC1)과 상기 제1 구조물(1200L) 사이에 배치되며 제1 방향으로 연장되는 제1 도전성 라인들(CL1), 상기 제1 메모리 셀 구조물(MC1)과 상기 제2 메모리 셀 구조물(MC2) 사이에서 제2 방향으로 연장되는 제2 도전성 라인들(CL2), 상기 제2 메모리 셀 구조물(MC2)과 상기 제3 메모리 셀 구조물(MC3) 사이에서 제1 방향으로 연장되는 제3 도전성 라인들(CL3), 상기 제3 메모리 셀 구조물(MC3)과 상기 제4 메모리 셀 구조물(MC4) 사이에서 제2 방향으로 연장되는 제4 도전성 라인들(CL2), 상기 제4 메모리 셀 구조물(MC4) 상에서 제1 방향으로 연장되는 제5 도전성 라인들(CL5)을 더 포함할 수 있다. 여기에서, 제1 내지 제5 도전성 라인들(CL1, CL2, CL3, CL4, CL5)은 더미 도전성 라인들은 제외한 셀 도전성 라인들을 가리킬 수 있다.
일 예에서, 상기 제1, 제3 및 제5 도전성 라인들(CL1, CL3, CL5)은 워드라인일 수 있고, 상기 제2 및 제4 도전성 라인들(CL2, CL4)은 비트라인일 수 있다.
상기 제2 구조물(1200U)은 상기 제1, 제3 및 제5 도전성 라인들(CL1, CL3, CL5)과 상기 로우 디코더(1220)를 전기적으로 연결하는 제1, 제3 및 제5 콘택 구조물들(PL1, PL3, PL5), 및 상기 제2 및 제4 도전성 라인들(CL2, CL4)과 상기 컬럼 디코더(1230)를 전기적으로 연결하는 제2 및 제4 콘택 구조물들(PL2, PL4)을 더 포함할 수 있다. 제1 콘택 구조물(PL1)은 도 1b의 연결 구조물(PL1)에 대응될 수 있고, 제2 콘택 구조물(PL2)은 도 1b의 연결 구조물(PL2)에 대응될 수 있다.
상기 제2 구조물(1200)은 입출력 패드(1201)를 포함할 수 있다. 상기 반도체 장치(1200)는 상기 입출력 패드(1201)와 전기적으로 연결되고, 상기 제2 구조물(1200U)을 관통하며 상기 제1 구조물(1200L) 내로 연장되어 상기 컨트롤 로직(1240)과 전기적으로 연결되는 입출력 콘택 구조물(PL6)을 더 포함할 수 있다.
상기 반도체 장치(1100)는 상기 컨트롤 로직(1240)과 전기적으로 연결되는 상기 입출력 패드(1201)를 통해, 상기 컨트롤러(1300)와 통신할 수 있다. 상기 컨트롤러(1300)는 프로세서(1310), 메모리 컨트롤러(1322), 및 호스트 인터페이스(1330)를 포함할 수 있다. 실시예들에 따라, 상기 전자 시스템(1100)은 복수의 반도체 장치들(1200)을 포함할 수 있으며, 이 경우, 상기 컨트롤러(1300)는 상기 복수의 반도체 장치들(1200)을 제어할 수 있다.
상기 프로세서(1310)는 상기 컨트롤러(1300)를 포함한 상기 전자 시스템(1100) 전반의 동작을 제어할 수 있다. 상기 프로세서(1310)는 소정의 펌웨어에 따라 동작할 수 있으며, 상기 메모리 컨트롤러(1320)를 제어하여 상기 반도체 장치(1200)에 억세스할 수 있다. 상기 메모리 컨트롤러(1320)는 상기 반도체 장치(1200)와의 통신을 처리하는 메모리 인터페이스(1321)를 포함할 수 있다.
상기 메모리 인터페이스(1321)를 통해, 상기 반도체 장치(1200)를 제어하기 위한 제어 명령, 상기 반도체 장치(1200)의 상기 메모리 셀 구조물들(MC1, MC2, MC3, MC4)의 정보 저장 물질 패턴들(150m)에 기록하고자 하는 데이터, 상기 반도체 장치(1200)의 상기 메모리 셀 구조물들(MC1, MC2, MC3, MC4)의 상기 정보 저장 물질 패턴들(150m)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 상기 호스트 인터페이스(1330)는 상기 전자 시스템(1100)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 상기 호스트 인터페이스(1330)를 통해 외부 호스트로부터 제어 명령을 수신하면, 상기 프로세서(1310)는 제어 명령에 응답하여 상기 반도체 장치(1200)를 제어할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
6: 반도체 기판 9a: 활성 영역
9s: 소자 분리 층 10: 하부 구조물
20: 회로 소자 22: 게이트 절연층
25: 게이트 절연층 28: 소스/드레인 영역
30: 회로 콘택 플러그 40: 회로 배선
50: 하부 절연 구조물 100: 상부 구조물
103: 베이스 절연층 115: 제1 절연 패턴
123: 하부 전극 패턴 125: 중간 전극 패턴
127: 상부 전극 패턴 130: 셀렉터 물질 패턴
143: 하부 금속 패턴 145: 상부 금속 패턴
150: 정보 저장 물질 패턴 161, 162: 스페이서들
170: 갭필 절연 패턴 195: 제2 절연 패턴
CL1: 제1 도전성 라인 CL2: 제2 도전성 라인
CL1c: 제1 셀 도전성 라인 CL1d: 제1 더미 도전성 라인
CL2c: 제2 셀 도전성 라인 CL2d: 제2 더미 도전성 라인
DC: 더미 셀 구조물 MC: 메모리 셀 구조물

Claims (10)

  1. 셀 영역 및 더미 영역을 갖는 반도체 기판;
    상기 반도체 기판 상에서 제1 방향으로 연장되는 제1 도전성 라인들;
    상기 제1 도전성 라인들 상에 배치되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 도전성 라인들;
    상기 반도체 기판의 상기 셀 영역 상에서, 상기 제1 도전성 라인들과 상기 제2 도전성 라인들 사이에 배치되는 복수의 메모리 셀 구조물들; 및
    상기 반도체 기판의 상기 더미 영역 상에서, 상기 제1 도전성 라인들과 상기 제2 도전성 라인들 사이에 배치되고, 전기적으로 고립된(isolated) 복수의 더미 셀 구조물들을 포함하고,
    상기 복수의 메모리 셀 구조물들의 각각은,
    상기 제1 도전성 라인들과 상기 제2 도전성 라인들 사이에 배치되고, 상변화 물질층을 포함하는 정보 저장 물질 패턴; 및
    상기 정보 저장 물질 패턴과 수직 방향으로 중첩하는 셀렉터 물질 패턴을 포함하고,
    상기 복수의 더미 셀 구조물들의 각각은,
    상기 제1 도전성 라인들과 상기 제2 도전성 라인들 사이에 배치되고, 상변화 물질층을 포함하는 더미 패턴을 포함하고,
    상기 더미 패턴의 상변화 물질층은 결정질 상(crystalline phase)인 부분 및 비정질 상(amorphous phase)인 부분을 포함하고,
    상기 더미 패턴의 상변화 물질층의 어느 하나의 단면에서, 결정질 상인 부분의 면적은 비정질 상인 부분의 면적보다 큰 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 도전성 라인들은 상기 셀 영역에 배치되는 제1 셀 도전성 라인들 및 상기 더미 영역에 배치되는 제1 더미 도전성 라인들을 포함하고,
    상기 제2 도전성 라인들은 상기 셀 영역에 배치되는 제2 셀 도전성 라인들 및 상기 더미 영역에 배치되는 제2 더미 도전성 라인들을 포함하고,
    상기 제1 더미 도전성 라인들 또는 상기 제2 더미 도전성 라인들은 전기적으로 플로팅(floating) 상태이고,
    상기 복수의 메모리 셀 구조물들은, 상기 제1 셀 도전성 라인들과 상기 제2 셀 도전성 라인들이 교차하는 영역에 배치되고,
    상기 복수의 더미 셀 구조물들은, 상기 제1 셀 도전성 라인들과 상기 제2 더미 도전성 라인들이 교차하는 제1 더미 영역, 상기 제2 셀 도전성 라인들과 상기 제1 더미 도전성 라인들이 교차하는 제2 더미 영역, 및 상기 제1 더미 도전성 라인들과 상기 제2 더미 도전성 라인들이 교차하는 제3 더미 영역 중 적어도 하나에 배치되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 더미 패턴의 상변화 물질층의 어느 하나의 단면에서, 결정질 상인 부분의 면적은 상기 상변화 물질층의 전체 면적의 80 % 이상인 반도체 장치.
  4. 제1 항에 있어서,
    상기 복수의 더미 셀 구조물들의 각각은,
    상기 더미 패턴의 하부에 배치되는 하부 금속 패턴;
    상기 더미 패턴의 상부에 배치되는 상부 금속 패턴;
    상기 하부 금속 패턴의 하부에 배치되는 하부 전극 패턴; 및
    상기 상부 금속 패턴의 상부에 배치되는 상부 전극 패턴을 더 포함하고,
    상기 상부 금속 패턴의 상면은 제1 면 및 상기 제1 면으로부터 연장되고, 상기 반도체 기판을 향하여 아래로 휘어진(bent) 제2 면을 포함하고,
    상기 상부 전극 패턴은 상기 제2 면의 적어도 일부를 덮는 엣지 부분(edge portion)을 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 상부 금속 패턴의 상기 제2 면의 적어도 일부는 곡면이고,
    상기 상부 금속 패턴의 상기 상면의 상기 제1 면으로부터 연장되는 가상 직선과 상기 상부 금속 패턴의 상기 제2 면의 곡면인 부분의 접선(tangent)이 이루는 각도의 최대값은, 10° 내지 70°의 범위인 반도체 장치.
  6. 제4 항에 있어서,
    상기 상부 전극 패턴의 하면은 제1 면 및 상기 제1 면으로부터 연장되고 상기 반도체 기판을 향하여 아래로 휘어진 제2 면을 포함하고,
    상기 상부 전극 패턴의 상기 제1 면은 상기 상부 금속 패턴의 상기 제1 면을 덮고,
    상기 상부 전극 패턴의 상기 제2 면은 상기 상부 금속 패턴의 상기 제2 면의 적어도 일부를 덮는 반도체 장치.
  7. 제1 항에 있어서,
    상기 복수의 메모리 셀 구조물들의 각각은,
    상기 정보 저장 물질 패턴의 하부에 배치되는 제1 금속 패턴;
    상기 정보 저장 물질 패턴의 상부에 배치되는 제2 금속 패턴;
    상기 제1 금속 패턴의 하부에 배치되는 제1 전극 패턴; 및
    상기 제2 금속 패턴의 상부에 배치되는 제2 전극 패턴을 포함하고,
    상기 제2 금속 패턴의 단부는, 상기 반도체 기판을 향하여 아래로 휘어지고,
    상기 제2 전극 패턴의 하부의 엣지 부분은, 상기 반도체 기판을 향하여 아래로 휘어지고,
    상기 제2 전극 패턴은, 상기 제2 전극 패턴의 측면들 사이의 수평 거리가 아래로 갈수록 증가하는 부분을 포함하는 반도체 장치.
  8. 반도체 기판;
    상기 반도체 기판 상에서 제1 방향으로 연장되는 제1 도전성 라인;
    상기 제1 도전성 라인 상에 배치되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 도전성 라인; 및
    상기 반도체 기판 상에서, 상기 제1 도전성 라인과 상기 제2 도전성 라인의 사이에 배치되는 적층 구조물을 포함하고,
    상기 적층 구조물은,
    상기 제1 도전성 라인과 접촉하는 하부 전극 패턴;
    상기 제2 도전성 라인과 접촉하는 상부 전극 패턴;
    상기 하부 전극 패턴과 상기 상부 전극 패턴 사이의 중간 전극 패턴;
    상기 중간 전극 패턴에 의해 수직 방향에서 이격되어 배치되는 제1 물질 패턴과 제2 물질 패턴;
    상기 제2 물질 패턴의 하면과 접촉하는 하부 금속 패턴; 및
    상기 제2 물질 패턴의 상면과 접촉하는 상부 금속 패턴을 포함하고,
    상기 상부 금속 패턴의 상면은 제1 면 및 상기 제1 면으로부터 연장되고 상기 반도체 기판을 향하여 아래로 휘어진(bent) 제2 면을 포함하고,
    상기 상부 전극 패턴의 측면의 하부 부분은, 하단으로 갈수록 상기 상부 전극 패턴의 폭이 증가하도록 테이퍼진 반도체 장치.
  9. 제8 항에 있어서,
    상기 상부 전극 패턴은 상기 상부 금속 패턴의 상기 제2 면을 덮으며 뾰족한 형상을 갖는 엣지 부분 (edge portion)을 포함하고,
    상기 엣지 부분의 하단은 상기 상부 금속 패턴의 상기 제1 면보다 낮은 높이 레벨에 위치하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 상부 전극 패턴의 하면은 제1 면 및 상기 제1 면으로부터 연장되고 상기 반도체 기판을 향하여 아래로 휘어진 제2 면을 포함하고,
    상기 상부 전극 패턴의 상기 제1 면은 상기 상부 금속 패턴의 상기 제1 면을 덮고,
    상기 상부 전극 패턴의 상기 제2 면은 상기 상부 금속 패턴의 상기 제2 면의 적어도 일부를 덮는 반도체 장치.
KR1020200118742A 2020-09-16 2020-09-16 정보 저장 물질 패턴을 포함하는 반도체 장치 KR20220037000A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020200118742A KR20220037000A (ko) 2020-09-16 2020-09-16 정보 저장 물질 패턴을 포함하는 반도체 장치
US17/314,638 US11574956B2 (en) 2020-09-16 2021-05-07 Semiconductor device including data storage material pattern

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200118742A KR20220037000A (ko) 2020-09-16 2020-09-16 정보 저장 물질 패턴을 포함하는 반도체 장치

Publications (1)

Publication Number Publication Date
KR20220037000A true KR20220037000A (ko) 2022-03-24

Family

ID=80627057

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200118742A KR20220037000A (ko) 2020-09-16 2020-09-16 정보 저장 물질 패턴을 포함하는 반도체 장치

Country Status (2)

Country Link
US (1) US11574956B2 (ko)
KR (1) KR20220037000A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220037000A (ko) * 2020-09-16 2022-03-24 삼성전자주식회사 정보 저장 물질 패턴을 포함하는 반도체 장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090290476A1 (en) 2004-12-06 2009-11-26 Mitsuya Okada Optical information recording medium, optical information recording/reproducing apparatus, and method of manufacturing optical information recording medium
US7688618B2 (en) * 2006-07-18 2010-03-30 Qimonda North America Corp. Integrated circuit having memory having a step-like programming characteristic
KR100958612B1 (ko) 2007-10-09 2010-05-18 한국전기연구원 펄스열을 이용한 치료용 레이저장치
KR20090038065A (ko) 2007-10-15 2009-04-20 주식회사 하이닉스반도체 상변화 메모리 장치의 제조방법
KR20090116344A (ko) 2008-05-07 2009-11-11 주식회사 하이닉스반도체 상변화 메모리 소자의 제조 방법
KR20100052312A (ko) 2008-11-10 2010-05-19 주식회사 하이닉스반도체 상변화 기억 소자
KR102029905B1 (ko) * 2014-02-28 2019-10-08 에스케이하이닉스 주식회사 전자장치 및 그 제조방법
US9328652B2 (en) * 2014-06-19 2016-05-03 Deere & Company Vehicle parallel cooling system
US9559146B2 (en) 2014-12-23 2017-01-31 Intel Corporation Phase-change memory cell implant for dummy array leakage reduction
KR102275502B1 (ko) 2015-01-05 2021-07-09 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
KR102465967B1 (ko) * 2016-02-22 2022-11-10 삼성전자주식회사 메모리 소자 및 그 제조방법
US10355203B2 (en) * 2016-03-14 2019-07-16 Toshiba Memory Corporation Semiconductor memory device with variable resistance elements
US11587978B2 (en) 2018-09-19 2023-02-21 International Business Machines Corporation Phase change memory with improved recovery from element segregation
KR20210061071A (ko) * 2019-11-19 2021-05-27 삼성전자주식회사 메모리 장치
KR20220037000A (ko) * 2020-09-16 2022-03-24 삼성전자주식회사 정보 저장 물질 패턴을 포함하는 반도체 장치
US11805711B2 (en) * 2020-09-28 2023-10-31 International Business Machines Corporation Phase-change memory (PCM) including liner reducing resistance drift
US11665985B2 (en) * 2020-11-23 2023-05-30 International Business Machines Corporation Projected memory device with reduced minimum conductance state

Also Published As

Publication number Publication date
US20220085105A1 (en) 2022-03-17
US11574956B2 (en) 2023-02-07

Similar Documents

Publication Publication Date Title
TWI728616B (zh) 三維相變記憶體元件
JP4847743B2 (ja) 不揮発性メモリ素子
US10608176B2 (en) Memory device and method of fabricating the same
TWI695482B (zh) 記憶體裝置及應用其之積體電路之製造方法
JP2007527124A (ja) 相変化メモリ装置
CN103069603A (zh) 单掩模相变存储器工艺集成
CN109698271B (zh) 可变电阻存储器件及其制造方法
US11581367B2 (en) Semiconductor device
KR20220009531A (ko) 반도체 메모리 소자
US11968913B2 (en) Integration of selector on confined phase change memory
TW201947740A (zh) 記憶體與積體電路的製造方法
CN114079005A (zh) 包括数据存储材料图案和选择器材料图案的半导体装置
US11950517B2 (en) Three-dimensional semiconductor memory devices
KR20220037000A (ko) 정보 저장 물질 패턴을 포함하는 반도체 장치
KR20170085409A (ko) 가변 저항 메모리 소자 및 이의 제조 방법
KR20210124611A (ko) 3차원 반도체 메모리 장치
CN112701219A (zh) 半导体装置及其制造方法
CN113517310B (zh) 一种半导体器件及其制造方法
KR102617145B1 (ko) 가변 저항 메모리 장치
KR20200102608A (ko) Mim 커패시터 및 반도체 소자
KR20190040815A (ko) 정보 저장 패턴을 포함하는 반도체 소자
KR20190052892A (ko) 메모리 소자
US11805710B2 (en) Method of fabricating three-dimensional semiconductor memory device
US20220085286A1 (en) Semiconductor device including data storage material pattern
KR20090088170A (ko) 상이한 간격을 갖는 패턴을 구비한 반도체 소자 및 그제조방법

Legal Events

Date Code Title Description
A201 Request for examination