CN113517310B - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本申请实施例公开了一种半导体器件及其制造方法，所述半导体器件包括：第一堆叠结构，所述第一堆叠结构包括第一地址线和存储堆叠单元；所述第一堆叠结构包括沿第二方向交替设置的第一间隙和第一功能结构以及沿第二方向交替设置的第一间隙和第一非功能结构；所述第一非功能结构作为所述半导体器件的冗余结构；所述第一非功能结构中的部分被去除；填充层，设置于所述第一间隙中。
Description
技术领域
本申请实施例涉及半导体制造领域，尤其涉及一种半导体器件及其制造方法。
背景技术
随着集成电路特征尺寸的不断缩小，半导体器件(Device)的设计尺寸越来越来越精密，制作工艺上微小的波动都可能会对器件的性能产生不可忽略的影响，这就对半导体制造工艺稳定性的提出了越来越高的要求。但是工艺稳定性也不可避免地受到集成电路设计版图的影响。例如在设计版图空旷区域填充冗余图形，能有效减少平坦化过程中的凹陷(dishing)或侵蚀(erosion)现象；在靠近栅极周围加入器件辅助图形，能有效减小刻蚀负载效应(loading effect)对栅极关键尺寸的影响，提高栅极的线宽均匀性。
然而，针对三维存储器，其存储单元的形成过程中存在多个平坦化和刻蚀的步骤，由于设计版图的图形密度的影响，导致平坦化和刻蚀步骤后会产生凹陷、侵蚀、刻蚀负载效应等缺陷。
发明内容
有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种半导体器件及其制造方法。
为达到上述目的，本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种半导体器件，包括：
第一堆叠结构，所述第一堆叠结构包括第一地址线和存储堆叠单元；
所述第一堆叠结构包括沿第二方向交替设置的第一间隙和第一功能结构以及沿第二方向交替设置的第一间隙和第一非功能结构；所述第一非功能结构作为所述半导体器件的冗余结构；所述第一非功能结构中的部分被去除；
填充层，设置于所述第一间隙中。
在一种可选的实施方式中，所述第一功能结构与所述第一非功能结构的结构相同。
在一种可选的实施方式中，所述第一非功能结构位于第一区域；所述第一区域包括第一子区域和第二子区域；所述第一子区域为对应于存在器件结构的区域，第二子区域为对应于不存在器件结构的区域；其中，所述第一非功能结构位于所述第一子区域的部分被去除，所述第一非功能结构位于所述第二子区域的部分未被去除。
在一种可选的实施方式中，所述第一堆叠结构还包括：第二地址线；
所述第一堆叠结构包括沿第一方向交替排列的第二间隙和第二功能结构以及沿第一方向交替设置的第二间隙和第二非功能结构；所述第二非功能结构作为所述半导体器件的冗余结构；所述第二非功能结构中的部分被去除；
填充层，设置于所述第二间隙中。
在一种可选的实施方式中，所述第二功能结构与所述第二非功能结构的结构相同。
在一种可选的实施方式中，所述第二非功能结构位于第二区域；所述第二区域包括第三子区域和第四子区域；所述第三子区域为对应于存在器件结构的区域，第四子区域为对应于不存在器件结构的区域；其中，所述第二非功能结构位于所述第三子区域的部分被去除，所述第二非功能结构位于所述第四子区域的部分未被去除。
在一种可选的实施方式中，还包括：
位于所述第二功能结构上的第二堆叠结构，所述第二堆叠结构包括第三地址线和存储堆叠单元；
所述第二堆叠结构包括沿第二方向交替排列的第三间隙和第三功能结构以及沿第二方向交替设置的第三间隙和第三非功能结构；所述第三非功能结构作为所述半导体器件的冗余结构；所述第三非功能结构中的部分被去除；
填充层，设置于所述第三间隙中。
在一种可选的实施方式中，所述第二堆叠结构还包括：第四地址线；
所述第二堆叠结构包括沿第一方向交替排列的第四间隙和第四功能结构以及沿第一方向交替设置的第四间隙和第四非功能结构；所述第四非功能结构作为所述半导体器件的冗余结构；所述第四非功能结构中的部分被去除；
填充层，设置于所述第四间隙中。
在一种可选的实施方式中，所述存储堆叠单元包括相继堆叠的第一电极层、选择器层、第二电极层、相变存储层和第三电极层。
第二方面，本申请实施例提供一种半导体器件的制造方法，所述方法包括：
形成第一堆叠结构，所述第一堆叠结构包括第一地址线层和存储堆叠层；
在第一方向上对所述第一堆叠结构进行刻蚀，以形成沿第二方向交替排列的第一间隙和第一相变结构体，所述第一方向垂直于所述第二方向；所述第一相变结构体包括第一功能结构和第一非功能结构；所述第一非功能结构作为所述半导体器件的冗余结构；
在所述第一间隙中填充隔热材料，以形成的填充层；
对所述填充层进行平坦化处理，并去除所述第一非功能结构中的部分。
在一种可选的实施方式中，所述第一功能结构与所述第一非功能结构的结构相同。
在一种可选的实施方式中，所述在第一方向上对所述堆叠结构进行刻蚀，以形成沿第二方向交替排列的第一间隙和第一相变结构体，包括：
确定第一设计版图，根据所述第一设计版图的图形密度确定第一区域；
在第一方向上对所述第一堆叠结构进行刻蚀，以在存储区形成第一功能结构，以及在所述第一区域形成第一非功能结构。
在一种可选的实施方式中，所述第一区域包括第一子区域和第二子区域；所述第一子区域为对应于存在器件结构的区域，第二子区域为对应于不存在器件结构的区域；其中，所述第一非功能结构对应于所述第一子区域的部分为第一子结构，所述第一非功能结构对应于所述第二子区域的部分为第二子结构；
所述去除所述第一非功能结构中的部分，包括：
去除所述第一非功能结构中的所述第一子结构。
在一种可选的实施方式中，所述去除所述第一非功能结构中的所述第一子结构，包括：
在所述第一相变结构体上形成截切掩膜；
通过所述截切掩膜刻蚀去除所述第一子结构。
在一种可选的实施方式中，所述方法还包括：
形成第二地址线层；
在第二方向上对所述第二地址线层、所述第一功能结构和未被去除的第一非功能结构进行刻蚀，以形成沿第一方向交替排列的第二间隙和第二相变结构体；所述第二相变结构体包括第二功能结构和第二非功能结构；所述第二非功能结构作为所述半导体器件的冗余结构；
在所述第二间隙中填充隔热材料，以形成的填充层；
对所述填充层进行平坦化处理，并去除所述第二非功能结构中的部分。
在一种可选的实施方式中，所述第二功能结构与所述第二非功能结构的结构相同。
在一种可选的实施方式中，所述在第二方向上对所述第二地址线层、所述第一功能结构和未被去除的第一非功能结构进行刻蚀，以形成沿第一方向交替排列的第二间隙和第二相变结构体，包括：
确定第二设计版图，根据所述第二设计版图的图形密度确定第二区域；
在第二方向上对所述第二地址线层、所述第一功能结构和未被去除的第一非功能结构进行刻蚀，以在存储区形成第二功能结构，以及在所述第二区域形成第二非功能结构。
在一种可选的实施方式中，所述第二区域包括第三子区域和第四子区域；所述第三子区域为对应于存在器件结构的区域，第四子区域为对应于不存在器件结构的区域；其中，所述第二非功能结构对应于所述第三子区域的部分为第三子结构，所述第二非功能结构对应于所述第四子区域的部分为第四子结构；
所述去除所述第二非功能结构中的部分，包括：
去除所述第二非功能结构中的所述第三子结构。
在一种可选的实施方式中，所述去除所述第二非功能结构中的所述第三子结构，包括：
在所述第二相变结构体上形成截切掩膜；
通过所述截切掩膜刻蚀去除所述第三子结构。
在一种可选的实施方式中，所述方法还包括：
在所述第二功能结构上形成第二堆叠结构，所述第二堆叠结构包括第三地址线层和存储堆叠层；
在第一方向上对所述第二堆叠结构进行刻蚀，以形成沿第二方向交替排列的第三间隙和第三相变结构体；所述第三相变结构体包括第三功能结构和第三非功能结构；所述第三非功能结构作为所述半导体器件的冗余结构；
在所述第三间隙中填充隔热材料，以形成的填充层；
对所述填充层进行平坦化处理，并去除所述第三非功能结构中的部分。
在一种可选的实施方式中，所述方法还包括：
形成第四地址线层；
在第二方向上对所述第四地址线层、所述第三功能结构和未被去除的第三非功能结构进行刻蚀，以形成沿第一方向交替排列的第四间隙和第四相变结构体；所述第四相变结构体包括第四功能结构和第四非功能结构；所述第四非功能结构作为所述半导体器件的冗余结构；
在所述第四间隙中填充隔热材料，以形成的填充层；
对所述填充层进行平坦化处理，并去除所述第四非功能结构中的部分。
在一种可选的实施方式中，所述存储堆叠层包括相继堆叠的第一电极层、选择器层、第二电极层、相变存储层和第三电极层。
本申请实施例公开了一种半导体器件的制造方法，所述方法包括：形成第一堆叠结构，所述第一堆叠结构包括第一地址线层和存储堆叠层；在第一方向上对所述第一堆叠结构进行刻蚀，以形成沿第二方向交替排列的第一间隙和第一相变结构体，所述第一方向垂直于所述第二方向；所述第一相变结构体包括第一功能结构和第一非功能结构；所述第一非功能结构作为所述半导体器件的冗余结构；在所述第一间隙中填充隔热材料，以形成的填充层；对所述填充层进行平坦化处理，并去除所述第一非功能结构中的部分。本申请利用第一功能结构的形成工艺形成第一非功能结构，所述第一非功能结构作为所述半导体器件的冗余结构，通过第一非功能结构的插入，可以减少各区域图形密度的差异，从而可以改善平坦化处理后表面的平坦性，避免后续产生缺陷而影响产品良率。并且本申请实施例中在平坦化处理后还存在第一非功能结构的去除步骤，通过该步骤可以去除部分第一非功能结构，从而可以根据实际需求而对第一非功能结构的去留进行选择，以避免出现冗余结构的插入影响该冗余结构形成区域的后续制程的情况。
附图说明
图1a为本申请实施例提供的一种三维相变存储器的存储区局部水平示意图；
图1b为本申请实施例提供的一种三维相变存储器的外围区局部水平示意图；
图2为本申请实施例提供的一种半导体器件的制造方法的实现流程示意图；
图3a至图3f为本申请一实施例的半导体器件的制造过程的局部剖面示意图；
图4a至图4f为本申请一实施例的半导体器件的制造过程的局部俯视图；
图5为本申请实施例提供的一种三维相变存储器的局部水平示意图；
图6为本申请实施例提供的一种三维相变存储器的局部的三维视图；
图7为本申请实施例提供的一种半导体器件的结构示意图。
具体实施方式
下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在目前的三维相变存储器中，整个芯片里面还是有很多空白区域。如图1a所示，存储区的空白区域包括存储阵列周围的位线控制晶体管(bit line contact transistor)区域和字线控制晶体管(word line contact transistor)区域，如图1b所示，外围区的空白区域包括外围区传输控制源(power)的区域和衬垫(pad)下面需要连通孔(through via)的区域。需要说明的是，图1b中的白色虚线框即为外围区的空白区域。而三维相变存储器的制造过程中存在化学机械研磨CMP工艺，这些空白区域中没有设置任何器件结构，会使得整个芯片很多区域的图形密度达不到CMP的要求，如此，CMP工艺后会使空白区域和非空白区域的交界区域的产生凹陷、侵蚀、刻蚀负载效应等缺陷，这些缺陷在后续的CMP工艺中不仅难以被修复，而且会越来越差。
为此，提出了本申请实施例的以下技术方案。
本申请实施例提供一种半导体器件的制造方法，图2为本申请实施例提供的一种半导体器件的制造方法的实现流程示意图，如图2所示，所述方法主要包括以下步骤：
步骤1101、形成第一堆叠结构，所述第一堆叠结构包括第一地址线层和存储堆叠层。
图3a至图3f为本申请一实施例的半导体器件的制造过程的局部剖面示意图。下面结合图2和图3a至图3f描述本实施例的半导体器件的制造方法。
在本申请实施例中，如图3a所示，所述第一堆叠结构包括第一地址线层200以及存储堆叠层300，所述存储堆叠层300位于所述第一地址线层200之上并与所述第一地址线层200电接触。这里，所述第一堆叠结构形成于一衬底结构100上。所述衬底结构100包括半导体衬底101、互连线102、第一介质层103、第二介质层104和连接结构105，需要说明的是，所述半导体衬底可以为单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)，或绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。所述互连线102用于连接相变存储器的外围电路和连接结构。所述连接结构包括字线连接结构和位线连接结构。在实际应用时，所述第一堆叠结构上还形成有掩膜层，通过该掩膜层对所述第一堆叠结构进行刻蚀。
这里，所述第一地址线层的材料包括导电材料。例如单金属W、Co、Cu、Al、Ru、Rh、Pd、Ag、Pt、Au、Ir及Ta；例如导电金属氮化物TiN、TaN、WN及TaCN；例如导电金属硅化物硅化钽、硅化钨、硅化镍、硅化钴及硅化钛；例如导电金属氧化物RuO2。
这里，所述存储堆叠层300包括相继堆叠的第一电极层301、选择器层302、第二电极层303、相变存储层304和第三电极层305。第一电极层301、第二电极层303和第三电极层305的材料可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、碳(C)、多晶硅、掺杂硅、硅化物或其任何组合。在一些具体实施例中，第一电极层301、第二电极层303和第三电极层305的材料包括碳，例如非晶碳。选择器层302的材料可以为双向阈值开关(Ovonic threshold switching，OTS)材料，例如ZnTe、GeTe、NbO或者SiAsTe等。相变存储层304的材料可以是为硫系化合物，例如锗锑碲合金、锑碲合金、锗碲合金、钛锑碲合金、钽锑碲合金或其他硫系化合物的任意一种，当然，所述相变材料层的材料还可以是其他合适的相变材料，本申请在此不作限定。
步骤1102、在第一方向上对所述第一堆叠结构进行刻蚀，以形成沿第二方向交替排列的第一间隙和第一相变结构体，所述第一方向垂直于所述第二方向；所述第一相变结构体包括第一功能结构和第一非功能结构；所述第一非功能结构作为所述半导体器件的冗余结构。
图4a至图4f为本申请一实施例的半导体器件的制造过程的局部俯视图。下面结合图2、图3a至图3f和图4a至图4f描述本实施例的半导体器件的制造方法。需要说明的是，图3a至图3f仅以存储区内的部分半导体结构为例进行说明。图4a至图4f示意出的功能结构的形成区域(也可以称为相变存储区)和非功能结构的形成区域(也可以称为冗余填充区域)之间的位置关系、及相变存储区形成的功能结构和冗余填充区域形成的非功能结构的位置关系和数量仅为一种示意，而并非对本申请实施例中相变存储区和冗余填充区域之间位置关系、及相变存储区形成的功能结构和冗余填充区域形成的非功能结构的位置关系和数量的限定。
还需要说明的是，图4a至图4f中的虚线是用于区分虚线左右两侧的结构形成于不同区域，在实际应用时，虚线左右两侧的结构可以是彼此相连的结构，也可以是彼此不相邻的结构。虚线左右两侧的结构仅用于示意出位于不同区域的结构，而并非是对虚线左右两侧的结构位置的限定。
在本申请实施例中，如图3b所示，在第一方向上对所述第一堆叠结构进行刻蚀，以形成沿第二方向交替排列的第一间隙413和第一相变结构体，所述第一方向垂直于所述第二方向；所述第一相变结构体包括第一功能结构400和第一非功能结构；所述第一非功能结构作为所述半导体器件的冗余结构。
在本申请实施例中，如图3b所示，确定第一设计版图，根据所述第一设计版图的图形密度确定第一区域；在第一方向上对所述第一堆叠结构进行刻蚀(刻蚀后的俯视图如图4a所示)，以在存储区形成第一功能结构400，以及在所述第一区域形成第一非功能结构500，所述第一功能结构400和所述第一非功能结构500构成第一相变结构体。其中，所述第一设计版图可以为所述第一堆叠结构的设计版图，也可以为半导体器件的设计版图。
这里，所述第一功能结构400和所述第一非功能结构500位于不同的区域，所述第一功能结构400作为相变存储阵列中的结构位于存储区的相变存储阵列区域，所述第一非功能结构500作为冗余结构位于第一区域。需要说明的是，这里的第一区域仅指在形成第一非功能结构时该区域中不具有器件结构，而并非限定该第一区域为不具备器件结构的区域。
在本申请实施例中，所述第一功能结构400与所述第一非功能结构500的结构相同，其中，所述第一功能结构400包括多个第一目标结构410，所述多个第一目标结构中的每个第一目标结构包括一条第一地址线411和一条存储堆叠条412。
需要说明的是，所述第一功能结构与所述第一非功能结构的结构相同，但其尺寸可以不同，在实际应用时，第一非功能结构的尺寸可以小于所述第一功能结构的尺寸。具体地，第一非功能结构中的第一目标结构的尺寸可以小于第一功能结构中的第一目标结构的尺寸，第一非功能结构中相邻第一目标结构之间的距离可以小于第一功能结构中相邻第一目标结构之间的距离。这里，所述第一非功能结构的尺寸可以根据实际需求而进行调整。
在本申请实施例中，对第一堆叠结构的刻蚀工艺可以为第一地址线的刻蚀工艺。所述第一地址线的刻蚀工艺包括双重图案化工艺和刻蚀工艺。本申请实施例中在形成相变存储阵列时，利用第一地址线的刻蚀工艺形成第一非功能结构，通过第一非功能结构的插入，可以减少相变存储阵列区域及第一区域之间的图形密度的差异，从而可以改善平坦化处理后表面的平坦性，避免后续产生缺陷而影响产品良率。
在一些实施例中，所述第一地址线的双重图案化工艺的具体过程为：通过光刻、显影和刻蚀对刻蚀掩模图案化。刻蚀掩模可以是光致抗蚀剂掩模或基于光刻掩模进行图案化的硬掩模。双重图案化工艺可以包括但不限于光刻-蚀刻-光刻-蚀刻(Light-Etch-Light-Etch)间距分裂工艺或自对准双重图案化(Self-aligned Double Patterning，SADP)工艺，以控制将要形成的第一地址线411和存储堆叠条412的临界尺寸。在一些实施例中，可以使用双重图案化刻蚀掩模通过一种或多种湿法刻蚀和/或干法刻蚀工艺(例如深反应离子刻蚀(Deep Reactive Ion Ething，DRIE))来刻蚀穿过第一堆叠结构(第一地址线层200以及存储堆叠层300)，以形成沿第一方向延伸的平行的第一地址线411和与该条第一地址线411连接的存储堆叠条412。在实际应用时，所述第一地址线可以为下部位线。
步骤1103、在所述第一间隙中填充隔热材料，以形成的填充层。
在本申请实施例中，相邻的所述第一目标结构410之间存在第一间隙，如图3c所示，在所述第一间隙处填充隔热材料以形成填充层610，利用化学机械研磨(chemicalmechanical polish，CMP)工艺对填充层610进行平坦化处理。在一些实施例中，所述第一相变结构体上还具有掩膜层，在形成填充层后，利用CMP工艺对填充层进行平坦化处理，以去除所述掩膜层和部分隔热材料，以使所述填充层的上表面与所述存储堆叠条的上表面齐平。
在本申请实施例中，所述隔热材料可以为介电材料，例如氧化硅(例如，SiO2)、氧化铝(例如，Al2O3)及氮化硅(例如，Si3N4)以及其它高填充率，低热传导率的材料。
步骤1104、对所述填充层进行平坦化处理，并去除所述第一非功能结构中的部分。
在本申请实施例中，在进行平坦化处理后，去除所述第一非功能结构中的部分。具体地：如图4b所示，所述第一区域包括第一子区域和第二子区域；所述第一子区域为对应于存在器件结构的区域，第二子区域为对应于不存在器件结构的区域；其中，所述第一非功能结构500对应于所述第一子区域的部分为第一子结构510，所述第一非功能结构500对应于所述第二子区域的部分为第二子结构520；去除所述第一非功能结构中的所述第一子结构510。
在本申请实施例中，去除所述第一非功能结构中的所述第一子结构的具体过程为：在所述第一相变结构体上形成截切掩膜(cut mask)；所述截切掩膜覆盖所述第一功能结构和所述第二子结构，通过所述截切掩膜刻蚀去除所述第一子结构，并保留所述第一非功能结构中的所述第二子结构。
这里，所述第一区域包括位于存储区的区域和位于外围区的区域。在实际应用时，如图5所示，所述第一区域中位于存储区的区域可以为存储阵列周围的位线控制晶体管(bit line contact transistor)区域和字线控制晶体管(word line contacttransistor)区域，所述第一区域中位于外围区的区域(图5中未示出)可以为外围区中连接、传输控制源(power)的区域。
这里，所述第一区域包括第一子区域和第二子区域；所述第一子区域位于存储区的区域和位于外围区的区域，所述第二子区域位于存储区的区域和位于外围区的区域；所述第一子区域为对应于存在器件结构的区域，第二子区域为对应于不存在器件结构的区域。换言之，所述第一子区域为后续制程中存在器件结构的区域，第二子区域为后续制程中不存在器件结构的区域。从而在进行平坦化处理后，可以去除后续制程中存在器件结构的区域(第一子区域)上的第一子结构，而保留后续制程中不存在器件结构的区域(第二子区域)上的第二子结构。需要说明的是，在形成第一子结构时，第一子区域还并未形成有器件结构，第一子区域内的器件结构是在第一子结构去除后才形成的。
本申请实施例中在平坦化处理后，还存在第一非功能结构的去除步骤，通过该步骤可以去除部分第一非功能结构，从而可以基于第一区域的后续制程的器件结构的存在与否，而对第一区域内的第一非功能结构的去留进行选择，以避免出现第一非功能结构的插入影响第一区域的后续制程的情况。
在一些实施例中，如图4b所示，所述对第一堆叠结构的刻蚀工艺包括双重图案化工艺和刻蚀工艺，从而形成的第一目标结构410为环形结构，那么在形成截切掩膜620时，所述截切掩膜620定义多条相互平行的第一目标结构410，所述截切掩膜620覆盖部分所述第一功能结构400和部分所述第二子结构520，通过所述截切掩膜620刻蚀去除部分所述第一功能结构、部分所述第二子结构520和所述第一子结构510，从而在相变存储阵列区域形成多条相互平行的第一目标结构410，刻蚀后的结构如图3d和图4c所示。
本申请实施例中，利用第一目标结构的刻蚀工艺去除所述第一非功能结构中的部分，从而无需增加额外的冗余结构的去除工艺即可在平坦化处理后将第一非功能结构中的部分去除。如此，不会增加额外的工艺成本。
在本申请实施例中，去除所述第一非功能结构中的部分之后，在所述第一功能结构上沉积形成第二地址线层。这里，所述第二地址线层的材料和所述第一地址线层的材料相同。沉积所述第二地址线层的方法包括但不限于化学气相沉积(CVD，Chemical VaporDeposition)工艺、物理气相沉积(PVD，Physical Vapor Deposition)工艺、原子层沉积(ALD，Atomic Layer Deposition)工艺。
在本申请实施例中，在第二方向上对所述第二地址线层、所述第一功能结构和未被去除的第一非功能结构进行刻蚀，以形成沿第一方向交替排列的第二间隙713和第二相变结构体；所述第二相变结构体包括第二功能结构700和第二非功能结构800；所述第二非功能结构800作为所述半导体器件的冗余结构。
在本申请实施例中，确定第二设计版图，根据所述第二设计版图的图形密度确定第二区域；如图3e和图4d所示，在第二方向上对所述第二地址线层、所述第一功能结构和未被去除的第一非功能结构进行刻蚀，以在存储区形成第二功能结构700，以及在第二区域形成第二非功能结构800，所述第二功能结构和所述第二非功能结构构成第二相变结构体。其中，所述第二设计版图可以为所述第一相变结构体的设计版图，也可以为半导体器件的设计版图。需要说明的是，为了示意出沿第二方向刻蚀后的结构，图3e至图3f的剖视图均为沿第一方向的剖视图，图3a至图3d为沿第二方向的剖视图。
还需要说明的是，图4d中示意出的第二非功能结构800下可以形成有第二子结构(即第一非功能结构中未被去除的子结构)，但为了与图4c保持连贯性，图4d中未示意出第二非功能结构800下可能存在的第二子结构。图4d中示意出的第二子结构520上可以不形成第二非功能结构800，但为了与图4c保持连贯性，图4d中示意出的第二子结构520上形成有第二非功能结构800。
这里，所述第二功能结构和所述第二非功能结构位于不同的区域，所述第二功能结构作为相变存储阵列中的结构位于存储区的相变存储阵列区域，所述第二非功能结构作为冗余结构位于第二区域。需要说明的是，这里的第二区域仅指在形成第二非功能结构时该区域中不具有器件结构，而并非限定该第二区域为不具备器件结构的区域。
在本申请实施例中，所述第一区域和第二区域可以为相同的区域，也可以为不同的区域。所述第一区域和第二区域还可以部分重叠。
在本申请实施例中，如图3e和图4d所示，所述第二功能结构700包括多个第二目标结构710，所述多个第二目标结构中的每个第二目标结构包括一条第二地址线711和与该条第二地址线711连接的下部存储堆叠单元712。这里，形成的下部存储堆叠单元712即为相变存储单元(PCM cell)，所述下部存储堆叠单元712位于第一地址线411和第二地址线711之间的交叉区域处。在实际应用时，所述第二地址线可以为下部字线。
需要说明的是，所述第二功能结构与所述第二非功能结构的结构可以相同，也可以不同。所述第二功能结构与所述第二非功能结构的形状相同，但其材料及材料组成可以不同。所述第二功能结构与所述第二非功能结构的尺寸可以不同。在实际应用时，第一非功能结构的尺寸可以小于所述第一功能结构的尺寸。具体地，第一非功能结构中的第一目标结构的尺寸可以小于第一功能结构中的第一目标结构的尺寸，第一非功能结构中相邻第一目标结构之间的距离可以小于第一功能结构中相邻第一目标结构之间的距离。这里，所述第二非功能结构的尺寸可以根据实际需求而进行调整。
这里，所述第一方向与所述第二方向相互垂直。从而形成的所述第一地址线411沿所述第一方向延伸，所述形成的第二地址线711沿所述第二方向延伸，第一地址线411和第二地址线711也相互垂直。
在本申请实施例中，对所述第二地址线层、所述第一功能结构和未被去除的第一非功能结构的刻蚀工艺可以为第二地址线的刻蚀工艺。所述第二地址线的刻蚀工艺包括双重图案化工艺和刻蚀工艺。本申请实施例中在形成相变存储阵列时，利用第二地址线的刻蚀工艺形成第二非功能结构，通过第二非功能结构的插入，可以减少相变存储阵列区域及第二区域之间的图形密度的差异，从而可以改善平坦化处理后表面的平坦性，避免后续产生缺陷而影响产品良率。并且本申请实施例中在平坦化处理后，还存在第二非功能结构的去除步骤，通过该步骤可以去除部分第二非功能结构，从而可以基于第二区域的后续制程的器件结构的存在与否，而对第二区域内的第二非功能结构的去留进行选择，以避免出现第二非功能结构的插入影响第二区域的后续制程的情况。
在一些实施例中，所述第二地址线的双重图案化工艺的具体过程为：通过光刻、显影和刻蚀对刻蚀掩模图案化。刻蚀掩模可以是光致抗蚀剂掩模或基于光刻掩模进行图案化的硬掩模。双重图案化工艺可以包括但不限于光刻-蚀刻-光刻-蚀刻间距分裂工艺或自对准双重图案化工艺，以控制将要形成的第二地址线711和下部存储堆叠单元712的临界尺寸。在一些实施例中，可以使用双重图案化刻蚀掩模通过一种或多种湿法刻蚀和/或干法刻蚀工艺(例如深反应离子刻蚀)来刻蚀穿过第二地址线层和存储堆叠条，以形成沿第二方向延伸的平行的第二地址线711和与该条第二地址线711连接的下部存储堆叠单元712。
在本申请实施例中，所述下部存储堆叠单元可直接或间接响应于控制脉冲(例如电压或电流脉冲)而在高电阻状态与低电阻状态之间切换。这些下部存储堆叠单元可以称为可变电阻存储单元。在一些可变电阻存储单元中，在读写操作期间的电阻的改变至少部分与由控制脉冲产生的热相关联。读写操作可为编程或擦除操作。对于可变电阻存储单元，编程操作也可称为复位操作，其可将存储单元柱的电阻状态从低电阻状态改变到高电阻状态。类似地，擦除操作(也可称为置位操作)可将下部存储堆叠单元的电阻状态从高电阻状态改变到低电阻状态。
在本申请实施例中，所述下部存储堆叠单元中的相变存储层能够在晶态和非晶态之间发生可逆转变。所述下部存储堆叠单元中的选择器层在控制脉冲(大于选择器层的阈值脉冲)的作用下，所述选择器层能够进行开启状态与关闭状态的状态转换。
在本申请实施例中，相邻的所述第二目标结构710之间存在第二间隙，如图3f所示，在所述第二间隙处填充隔热材料以形成填充层630，利用CMP工艺对填充层630进行平坦化处理。在一些实施例中，所述第二相变结构体上还形成有掩膜层，在形成填充层后，利用CMP工艺对填充层进行平坦化处理，以去除所述掩膜层和部分隔热材料。这里，所述第一间隙处填充的隔热材料和所述第二间隙处填充的隔热材料相同。在一些实施例中，所述第二相变结构体上还具有掩膜层，在形成填充层后，利用CMP工艺对填充层进行平坦化处理，以去除所述掩膜层和部分隔热材料，以使所述填充层的上表面与所述下部字线的上表面齐平。
在本申请实施例中，在进行平坦化处理后，去除所述第二非功能结构中的部分。具体地：如图4e所示，所述第二区域包括第三子区域和第四子区域；所述第三子区域为对应于存在器件结构的区域，第四子区域为对应于不存在器件结构的区域；其中，所述第二非功能结构800对应于所述第三子区域的部分为第三子结构810，所述第二非功能结构800对应于所述第四子区域的部分为第四子结构820；去除所述第二非功能结构800中的所述第三子结构810。
在本申请实施例中，去除所述第二非功能结构中的所述第三子结构的具体过程为：在所述第二相变结构体上形成截切掩膜；所述截切掩膜覆盖所述第二功能结构和第四子结构，通过所述截切掩膜刻蚀去除所述第三子结构，并保留所述第二非功能结构中的所述第四子结构。
这里，所述第二区域包括位于存储区的冗余填充区域和位于外围区的冗余填充区域。在实际应用时，如图5所示，所述第二区域中位于存储区的冗余填充区域可以为存储阵列周围的位线控制晶体管区域和字线控制晶体管区域，所述第二区域中位于外围区的冗余填充区域(图5中未示出)可以为外围区中连接、传输控制源的区域。
这里，所述第二区域包括第三子区域和第四子区域；所述第三子区域位于存储区的冗余填充区域和位于外围区的冗余填充区域，所述第四子区域位于存储区的冗余填充区域和位于外围区的冗余填充区域；所述第三子区域为对应于存在器件结构的区域，第四子区域为对应于不存在器件结构的区域。换言之，所述第三子区域为后续制程中存在器件结构的区域，第四子区域为后续制程中不存在器件结构的区域。从而在进行平坦化处理后，可以去除后续制程中存在器件结构的区域(第三子区域)上的第三子结构，而保留后续制程中不存在器件结构的区域(第四子区域)上的第四子结构。需要说明的是，在形成第三子结构时，第三子区域还并未形成有器件结构，第三子区域内的器件结构是在第三子结构去除后才形成的。
本申请实施例中在平坦化处理后，还存在第二非功能结构的去除步骤，通过该步骤可以去除部分第二非功能结构，从而可以基于第二区域的后续制程的器件结构的存在与否，而对第二区域内的第二非功能结构的去留进行选择，以避免出现第二非功能结构的插入影响第二区域的后续制程的情况。
在一些实施例中，如图4e所示，所述对所述第二地址线层、所述第一功能结构和未被去除的第一非功能结构的刻蚀工艺包括双重图案化工艺和刻蚀工艺，从而形成的第二目标结构710为环形结构，那么在形成截切掩膜640时，所述截切掩膜640定义多条相互平行的第二目标结构710，所述截切掩膜640覆盖部分所述第二功能结构700和部分所述第四子结构820，通过所述截切掩膜640刻蚀去除部分所述第二功能结构、部分所述第四子结构和所述第三子结构810，从而在相变存储阵列区域形成多条相互平行的第二目标结构710，刻蚀后的结构如图4f所示。
本申请实施例中，利用第二目标结构的刻蚀工艺去除所述第二非功能结构中的部分，从而无需增加额外的冗余结构的去除工艺即可在平坦化处理后将第二非功能结构中的部分去除。如此，不会增加额外的工艺成本。
这里，所述器件结构至少包括以下之一：位于存储区的字线控制晶体管(wordline contact transistor)、位于存储区的位线控制晶体管(bit line contacttransistor)、位于存储区的字线连接结构(word line contact)、位于存储区的位线连接结构(bit line contact)、位于外围区的顶部插塞(top via)、位于外围区的金属衬垫(pad)。
最终形成的结构即为下部存储阵列，所述下部存储阵列包括多条平行的下部位线、呈阵列排布下部存储堆叠单元的和多条平行的下部字线；所述下部存储堆叠单元位于下部位线和下部字线之间的交叉区域处，下部位线和下部字线相互垂直。
在本申请实施例中，在形成下部存储阵列后，还可以继续在下部存储阵列上形成上部存储阵列，具体过程为：在所述第二功能结构上形成第二堆叠结构，所述第二堆叠结构包括第三地址线层和存储堆叠层；在第一方向上对所述第二堆叠结构进行刻蚀，以形成沿第二方向交替排列的第三间隙和第三相变结构体；所述第三相变结构体包括第三功能结构和第三非功能结构；所述第三非功能结构作为所述半导体器件的冗余结构；在所述第三间隙中填充隔热材料，以形成的填充层；对所述填充层进行平坦化处理，并去除所述第三非功能结构中的部分；形成第四地址线层；在第二方向上对所述第四地址线层、所述第三功能结构和未被去除的第三非功能结构进行刻蚀，以形成沿第一方向交替排列的第四间隙和第四相变结构体；所述第四相变结构体包括第四功能结构和第四非功能结构；所述第四非功能结构作为所述半导体器件的冗余结构；在所述第四间隙中填充隔热材料，以形成的填充层；对所述填充层进行平坦化处理，并去除所述第四非功能结构中的部分。。沉积所述第四地址线层和所述存储单元堆叠层的方法包括但不限于CVD工艺、PVD工艺、ALD工艺。
需要说明的是，上部存储阵列和下部存储阵列的形成工艺和材料相同，可以参照上述下部存储阵列的具体形成过程，因此，在此不再赘述上部存储阵列的具体形成过程。最终形成的上部存储阵列包括多条平行的第三地址线、呈阵列排布上部存储堆叠单元的和多条平行的第四地址线；所述上部存储堆叠单元位于第三地址线和第四地址线之间的交叉区域处，第三地址线和第四地址线相互垂直。在实际应用时，所述第三地址线可以为上部字线，第四地址线可以为上部位线。
本申请实施例中通过上部存储阵列和下部存储阵列的堆叠形成三维相变存储器，最终形成的三维相变存储器的结构可以参照图6所示，图6示出了本申请实施例提供的三维相变存储器的局部的三维视图。从图6可以看出，该相变存储阵列包括：平行的多条上部位线910和平行的多条下部位线411；与上部位线910接触，且从相邻的两条下部位线411之间延伸出来，用于实现上部位线910与外围电路连接的上部位线连接结构940；与下部位线411接触，用于实现下部位线411与外围电路连接的下部位线连接结构930；处于顶部位线910和下部位线411之间的多条字线920；所述多条字线920可以包括下部字线711和上部字线，多条字线920处于同一平面，且与顶部位线910、下部位线411均平行；与字线920接触，用于实现字线920与相关器件连接的字线连接结构(图中未示出)；处于上部位线910与字线920之间，且与对应的上部位线910与字线920连接的上部存储堆叠单元；处于字线920与下部位线411之间的下部存储堆叠单元712。需要说明的是，在实际应用时，上部位线910和相应的下部位线411(位于上部位线下方的一条下部位线)之间可以存在偏移。这种位线的偏移是为了便于位线连接结构的引出，使得整体架构更加均匀对称、互连布线难度以及位线寄生串联电阻更小。
本申请实施例在三维相变存储器的制造工艺中，利用位线、字线的形成工艺形成非功能结构，非功能结构作为所述半导体器件的冗余结构，通过非功能结构的插入，可以减少相变存储区域和冗余填充区域的图形密度的差异，从而可以改善平坦化处理后表面的平坦性，避免后续产生缺陷而影响产品良率。并且本申请实施例中在平坦化处理后还存在非功能结构的去除步骤，通过该步骤可以去除部分非功能结构，从而可以根据实际需求而对非功能结构的去留进行选择，以避免出现非功能结构的插入影响该冗余结构形成区域的后续制程的情况。
这里，三维相变存储器包括存储区的存储阵列(Array)和外围区的外围电路(CMOS)。在实际应用时，存储阵列与外围电路可以形成在同一平面上的不同区域中；或者存储阵列与外围电路可以形成堆叠的结构，即二者形成在不同的平面上。例如，存储阵列可以形成在外围电路的上方，以减小芯片尺寸。
在一些实施例中，外围电路包括用于便于相变存储器操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括控制逻辑、数据缓冲器、解码器(解码器也可以称为译码器)、驱动器及读写电路等。当控制逻辑收到读写操作命令及地址数据时，在控制逻辑的作用下，解码器可以基于解码的地址将从驱动器产生的相应电压施加到相应的位线、字线上，以实现数据的读写，并通过数据缓冲器与外部进行数据交互。
本申请实施例公开了一种冗余填充方法，所述方法包括：形成第一堆叠结构，所述第一堆叠结构包括第一地址线层和存储堆叠层；在第一方向上对所述第一堆叠结构进行刻蚀，以形成沿第二方向交替排列的第一间隙和第一相变结构体，所述第一方向垂直于所述第二方向；所述第一相变结构体包括第一功能结构和第一非功能结构；所述第一非功能结构作为所述半导体器件的冗余结构；在所述第一间隙中填充隔热材料，以形成的填充层；对所述填充层进行平坦化处理，并去除所述第一非功能结构中的部分。本申请利用第一功能结构的形成工艺形成第一非功能结构，所述第一非功能结构作为所述半导体器件的冗余结构，通过第一非功能结构的插入，可以减少各区域图形密度的差异，从而可以改善平坦化处理后表面的平坦性，避免后续产生缺陷而影响产品良率。并且本申请实施例中在平坦化处理后还存在第一非功能结构的去除步骤，通过该步骤可以去除部分第一非功能结构，从而可以根据实际需求而对第一非功能结构的去留进行选择，以避免出现冗余结构的插入影响该冗余结构形成区域的后续制程的情况。
本申请实施例提供一种半导体器件，图7为本申请实施例提供的一种半导体器件的结构示意图，如图7所示，所述半导体器件包括：第一堆叠结构，所述第一堆叠结构包括第一地址线和存储堆叠单元；所述第一堆叠结构包括沿第二方向交替设置的第一间隙413和第一功能结构400以及沿第二方向交替设置的第一间隙413和第一非功能结构500；所述第一非功能结构500作为所述半导体器件的冗余结构；所述第一非功能结构500中的部分被去除；填充层，设置于所述第一间隙413中。
在本申请实施例中，所述第一功能结构400与所述第一非功能结构500的结构相同。
在本申请实施例中，所述第一非功能结构500位于第一区域；所述第一区域包括第一子区域和第二子区域；所述第一子区域为对应于存在器件结构的区域，第二子区域为对应于不存在器件结构的区域；其中，所述第一非功能结构500位于所述第一子区域的部分被去除，所述第一非功能结构500位于所述第二子区域的部分未被去除。如图7所示，图7中所述第一非功能结构500位于所述第二子区域的部分520未被去除。
在本申请实施例中，所述第一非功能结构500中未被去除的部分520可以作为空白区域(第二子区域)的支撑结构，以使空白区域的应力分布与器件结构的应力分布相同或相近，那么在后续制程中受外力的作用下，空白区域与器件结构区域之间的形貌不会有大的差距。
在本申请实施例中，所述第一堆叠结构还包括：第二地址线；所述第一堆叠结构包括沿第一方向交替排列的第二间隙713和第二功能结构700以及沿第一方向交替设置的第二间隙713和第二非功能结构800；所述第二非功能结构800作为所述半导体器件的冗余结构；所述第二非功能结构800中的部分被去除；填充层，设置于所述第二间隙713中。
在本申请实施例中，所述第二功能结构700与所述第二非功能结构800的结构相同。
在本申请实施例中，所述第二非功能结构800位于第二区域；所述第二区域包括第三子区域和第四子区域；所述第三子区域为对应于存在器件结构的区域，第四子区域为对应于不存在器件结构的区域；其中，所述第二非功能结构800位于所述第三子区域的部分被去除，所述第二非功能结构800位于所述第四子区域的部分未被去除。如图7所示，图7中所述第二非功能结构800位于所述第四子区域的部分820未被去除。
在本申请实施例中，所述第二非功能结构800中未被去除的部分820可以作为空白区域(第四子区域)的支撑结构，以使空白区域的应力分布与器件结构的应力分布相同或相近，那么在后续制程中受外力的作用下，空白区域与器件结构区域之间的形貌不会有大的差距。
在本申请实施例中，所述半导体器件还包括：位于所述第二功能结构上的第二堆叠结构，所述第二堆叠结构包括第三地址线层和存储堆叠单元；所述第二堆叠结构包括沿第二方向交替排列的第三间隙和第三功能结构以及沿第二方向交替设置的第三间隙和第三非功能结构；所述第三非功能结构作为所述半导体器件的冗余结构；所述第三非功能结构中的部分被去除；填充层，设置于所述第三间隙中。
在本申请实施例中，所述第三非功能结构中未被去除的部分可以作为空白区域的支撑结构，以使空白区域的应力分布与器件结构的应力分布相同或相近，那么在后续制程中受外力的作用下，空白区域与器件结构区域之间的形貌不会有大的差距。
在本申请实施例中，所述第二堆叠结构还包括：第四地址线；所述第二堆叠结构包括沿第一方向交替排列的第四间隙和第四功能结构以及沿第一方向交替设置的第四间隙和第四非功能结构；所述第四非功能结构作为所述半导体器件的冗余结构；所述第四非功能结构中的部分被去除；填充层，设置于所述第四间隙中。
在本申请实施例中，所述第四非功能结构中未被去除的部分可以作为空白区域的支撑结构，以使空白区域的应力分布与器件结构的应力分布相同或相近，那么在后续制程中受外力的作用下，空白区域与器件结构区域之间的形貌不会有大的差距。
需要说明的是，位于第一地址线和第二地址线之间的存储堆叠单元也可以称为下部存储堆叠单元；位于第三地址线和第四地址线之间的存储堆叠单元也可以称为上部存储堆叠单元。
在本申请实施例中，所述存储堆叠单元包括相继堆叠的第一电极层、选择器层、第二电极层、相变存储层和第三电极层。
本申请利用第一功能结构的形成工艺形成第一非功能结构，所述第一非功能结构作为所述半导体器件的冗余结构，通过第一非功能结构的插入，可以减少各区域图形密度的差异，从而可以改善平坦化处理后表面的平坦性，避免后续产生缺陷而影响产品良率。并且本申请实施例中在平坦化处理后还存在第一非功能结构的去除步骤，通过该步骤可以去除部分第一非功能结构，从而可以根据实际需求而对第一非功能结构的去留进行选择，以避免出现冗余结构的插入影响该冗余结构形成区域的后续制程的情况。且第一非功能结构中未被去除的部分可以作为支撑结构保留在空白区域。
应理解，说明书通篇中提到的“在本申请实施例”或“在一些实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在本申请实施例”或“在一些实施例”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (22)
1.一种半导体器件，其特征在于，包括：
第一堆叠结构，所述第一堆叠结构包括第一地址线和存储堆叠单元；
所述第一堆叠结构包括沿第二方向交替设置的第一间隙和第一功能结构以及沿第二方向交替设置的第一间隙和第一非功能结构；所述第一非功能结构作为所述半导体器件的冗余结构；所述第一非功能结构位于第一子区域的部分被去除；所述第一子区域为对应于存在器件结构的区域；
填充层，设置于所述第一间隙中。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一功能结构与所述第一非功能结构的结构相同。
3.根据权利要求1所述的半导体器件，其特征在于，
所述第一非功能结构位于第一区域；所述第一区域包括所述第一子区域和第二子区域；所述第二子区域为对应于不存在器件结构的区域；其中，所述第一非功能结构位于所述第二子区域的部分未被去除。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一堆叠结构还包括：第二地址线；
所述第一堆叠结构包括沿第一方向交替排列的第二间隙和第二功能结构以及沿第一方向交替设置的第二间隙和第二非功能结构；所述第二非功能结构作为所述半导体器件的冗余结构；所述第二非功能结构中的部分被去除；
填充层，设置于所述第二间隙中。
5.根据权利要求4所述的半导体器件，其特征在于，所述第二功能结构与所述第二非功能结构的结构相同。
6.根据权利要求4所述的半导体器件，其特征在于，
所述第二非功能结构位于第二区域；所述第二区域包括第三子区域和第四子区域；所述第三子区域为对应于存在器件结构的区域，第四子区域为对应于不存在器件结构的区域；其中，所述第二非功能结构位于所述第三子区域的部分被去除，所述第二非功能结构位于所述第四子区域的部分未被去除。
7.根据权利要求4所述的半导体器件，其特征在于，还包括：
位于所述第二功能结构上的第二堆叠结构，所述第二堆叠结构包括第三地址线和存储堆叠单元；
所述第二堆叠结构包括沿第二方向交替排列的第三间隙和第三功能结构以及沿第二方向交替设置的第三间隙和第三非功能结构；所述第三非功能结构作为所述半导体器件的冗余结构；所述第三非功能结构中的部分被去除；
填充层，设置于所述第三间隙中。
8.根据权利要求7所述的半导体器件，其特征在于，所述第二堆叠结构还包括：第四地址线；
所述第二堆叠结构包括沿第一方向交替排列的第四间隙和第四功能结构以及沿第一方向交替设置的第四间隙和第四非功能结构；所述第四非功能结构作为所述半导体器件的冗余结构；所述第四非功能结构中的部分被去除；
填充层，设置于所述第四间隙中。
9.根据权利要求1或4所述的半导体器件，其特征在于，
所述存储堆叠单元包括相继堆叠的第一电极层、选择器层、第二电极层、相变存储层和第三电极层。
10.一种半导体器件的制造方法，其特征在于，所述方法包括：
形成第一堆叠结构，所述第一堆叠结构包括第一地址线层和存储堆叠层；
在第一方向上对所述第一堆叠结构进行刻蚀，以形成沿第二方向交替排列的第一间隙和第一相变结构体，所述第一方向垂直于所述第二方向；所述第一相变结构体包括第一功能结构和第一非功能结构；所述第一非功能结构作为所述半导体器件的冗余结构；
在所述第一间隙中填充隔热材料，以形成的填充层；
对所述填充层进行平坦化处理，并去除所述第一非功能结构中位于第一子区域的部分；所述第一子区域为对应于存在器件结构的区域。
11.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述第一功能结构与所述第一非功能结构的结构相同。
12.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述在第一方向上对所述堆叠结构进行刻蚀，以形成沿第二方向交替排列的第一间隙和第一相变结构体，包括：
确定第一设计版图，根据所述第一设计版图的图形密度确定第一区域；
在第一方向上对所述第一堆叠结构进行刻蚀，以在存储区形成第一功能结构，以及在所述第一区域形成第一非功能结构。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于，所述第一区域包括所述第一子区域和第二子区域；所述第二子区域为对应于不存在器件结构的区域；其中，所述第一非功能结构对应于所述第一子区域的部分为第一子结构，所述第一非功能结构对应于所述第二子区域的部分为第二子结构；
所述去除所述第一非功能结构中位于第一子区域的部分，包括：
去除所述第一非功能结构中的所述第一子结构。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，所述去除所述第一非功能结构中的所述第一子结构，包括：
在所述第一相变结构体上形成截切掩膜；
通过所述截切掩膜刻蚀去除所述第一子结构。
15.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述方法还包括：
形成第二地址线层；
在第二方向上对所述第二地址线层、所述第一功能结构和未被去除的第一非功能结构进行刻蚀，以形成沿第一方向交替排列的第二间隙和第二相变结构体；所述第二相变结构体包括第二功能结构和第二非功能结构；所述第二非功能结构作为所述半导体器件的冗余结构；
在所述第二间隙中填充隔热材料，以形成的填充层；
对所述填充层进行平坦化处理，并去除所述第二非功能结构中的部分。
16.根据权利要求15所述的半导体器件的制造方法，其特征在于，所述第二功能结构与所述第二非功能结构的结构相同。
17.根据权利要求15所述的半导体器件的制造方法，其特征在于，所述在第二方向上对所述第二地址线层、所述第一功能结构和未被去除的第一非功能结构进行刻蚀，以形成沿第一方向交替排列的第二间隙和第二相变结构体，包括：
确定第二设计版图，根据所述第二设计版图的图形密度确定第二区域；
在第二方向上对所述第二地址线层、所述第一功能结构和未被去除的第一非功能结构进行刻蚀，以在存储区形成第二功能结构，以及在所述第二区域形成第二非功能结构。
18.根据权利要求17所述的半导体器件的制造方法，其特征在于，所述第二区域包括第三子区域和第四子区域；所述第三子区域为对应于存在器件结构的区域，第四子区域为对应于不存在器件结构的区域；其中，所述第二非功能结构对应于所述第三子区域的部分为第三子结构，所述第二非功能结构对应于所述第四子区域的部分为第四子结构；
所述去除所述第二非功能结构中的部分，包括：
去除所述第二非功能结构中的所述第三子结构。
19.根据权利要求18所述的半导体器件的制造方法，其特征在于，所述去除所述第二非功能结构中的所述第三子结构，包括：
在所述第二相变结构体上形成截切掩膜；
通过所述截切掩膜刻蚀去除所述第三子结构。
20.根据权利要求15所述的半导体器件的制造方法，其特征在于，所述方法还包括：
在所述第二功能结构上形成第二堆叠结构，所述第二堆叠结构包括第三地址线层和存储堆叠层；
在第一方向上对所述第二堆叠结构进行刻蚀，以形成沿第二方向交替排列的第三间隙和第三相变结构体；所述第三相变结构体包括第三功能结构和第三非功能结构；所述第三非功能结构作为所述半导体器件的冗余结构；
在所述第三间隙中填充隔热材料，以形成的填充层；
对所述填充层进行平坦化处理，并去除所述第三非功能结构中的部分。
21.根据权利要求20所述的半导体器件的制造方法，其特征在于，所述方法还包括：
形成第四地址线层；
在第二方向上对所述第四地址线层、所述第三功能结构和未被去除的第三非功能结构进行刻蚀，以形成沿第一方向交替排列的第四间隙和第四相变结构体；所述第四相变结构体包括第四功能结构和第四非功能结构；所述第四非功能结构作为所述半导体器件的冗余结构；
在所述第四间隙中填充隔热材料，以形成的填充层；
对所述填充层进行平坦化处理，并去除所述第四非功能结构中的部分。
22.根据权利要求10或15所述的半导体器件的制造方法，其特征在于，
所述存储堆叠层包括相继堆叠的第一电极层、选择器层、第二电极层、相变存储层和第三电极层。
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| GR01 | Patent grant | ||
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