TWI695482B - 記憶體裝置及應用其之積體電路之製造方法 - Google Patents

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Abstract

一種三維記憶體，包括多個第一存取線階層、多個第二存取線階層及多個記憶胞階層。記憶胞階層配置於對應的第一存取線階層及第二存取線階層之間。第一存取線階層包括沿第一方向延伸的多個第一存取線以及配置於第一存取線之間之第一犧牲材料的多個剩餘部分。第二存取線階層包括沿第二方向延伸的多個第二存取線以及配置於第二存取線之間之第二犧牲材料的多個剩餘部分。記憶胞階層包括在相鄰的第一存取線階層與第二存取線階層中配置於第一存取線與第二存取線之間之交叉點中的記憶柱之陣列。

Description

記憶體裝置及應用其之積體電路之製造方法
本文所述之技術是有關於一種在三維交叉點結構(cross-point architecture)中的積體電路記憶體技術(integrated circuit memory technology)與製造此裝置的方法，包括使用包括相變化材料的可程式電阻記憶體材料的技術。
許多使用相變化材料與其他可編程電阻材料(programmable resistance material)的三維交叉點記憶體(three-dimensional(3D)cross-point memory)技術已被提出。舉例而言，Li等人發表於2004年9月之IEEE Transactions on Device and Materials Reliability第4卷第3期的「Evaluation of SiO2 Antifuse in a 3D-OTP Memory」，描述了多晶矽二極體及設置為記憶胞的抗熔絲(anti-fuse)。Sasago等人發表於2009年超大型積體電路研討會科技論文文摘(Symposium on VLSI Technology Digest of Technical Papers)第24~25頁的「Cross-Point Phase Change Memory with 4F2 Cell Size Driven by Low-Contact-Resistivity Poly-Si Diode」，描述了多晶矽二極體及設置為記憶胞的相變化單元。Kau等人發表於2009年國際電子元件會議(IEDM)09-617，第27.1.1~27.1.4頁的「A Stackable Cross Point Phase Change Memory」，描述一種記憶體柱(memory post)，此記憶體柱包括具有相變化單元而作為存取元件(access device)的雙向定限開關(ovonic threshold switch,OTS)。亦請參照美國專利案編號第6,579,760號公告日為2003年6月17日，發明人為Lung，所描述的「SELF-ALIGNED,PROGRAMMABLE PHASE CHANGE MEMORY」。
一三維交叉點記憶體(3D cross-point memory)中，多個記憶胞係垂直地上下堆疊，以提升可用於儲存資料的一區域中的儲存容量(amount of storage)。記憶胞係設置在交替排列的第一存取線(access line)(例如位元線或字元線)與第二存取線(例如字元線或位元線)的交叉點上。
然而，製造上的困難使三維交叉點記憶體的成果相當有限。每一記憶層係存在數個關鍵微影步驟(critical lithography step)。因此，在一些方法中，製造此裝置所需的關鍵微影步驟的數目係以乘以記憶胞層(layer of memory cells)的數目執行。關鍵微影步驟的執行係昂貴的。
由於對於積體電路記憶體中的越來越高的記憶體容量的需求持續上升，需要提供一種具有低製造成本而滿足資料保存需求的三維交叉點記憶體的製造方法。
本技術之一方面包括一三維交叉點記憶體。此三維交叉點記憶體具有複數個第一存取線階層，複數個第二存取線階層及複數個記憶胞階層。複數個記憶胞階層配置於對應之第一存取線階層與第二存取線階層之間。複數個第一存取線階層中的一第一存取線階層包括在第一方向中延伸的複數個第一存取線以及一第一犧牲材料的複數個剩餘部分。第一犧牲材料的每個剩餘部分配置於複數個第一存取線之兩個第一存取線之間。複數個第二存取線階層中的一第二存取線階層包括在第二方向中延伸的複數個第二存取線以及一第二犧牲材料的複數個剩餘部分。第二犧牲材料的每個剩餘部分配置於複數個第二存取線之兩個第一存取線之間。第二存取線階層中的複數個第二存取線於第一存取線與第二存取線之間之交叉點覆蓋相鄰的第一存取線階層的複數個第一存取線。在一些實施例中，第一犧牲材料不同於第二犧牲材料。
複數個記憶胞階層中的一記憶胞階層包括一陣列之記憶柱，記憶柱在相鄰的第一存取線階層及第二存取線階層中配置於第一存取線與第二存取線之間的交叉點中。陣列之記憶柱中的每個記憶柱是藉由空隙(有時稱作空氣間隙)與相鄰的記憶柱分開。記憶柱包括開關元件或轉向裝置(例如是雙向定限開關)，與包括相變材料的可編程記憶元件串聯。
本技術之另一方面是包括如上所述之三維交叉點記憶體之積體電路的製造方法。此方法包括形成一第一堆疊材料。第一堆 疊材料包括第一犧牲材料之層，可編程記憶體材料之層，第二犧牲材料之層。藉由第一孔洞圖案所定義的複數個第一孔洞是透過第一堆疊進行蝕刻。第一孔洞的第一相對側受到覆蓋，且第一犧牲材料之層是透過第一孔洞之未覆蓋側進行側向蝕刻，以形成第一存取線階層中的第一開口以及第一犧牲材料的複數個剩餘部分。第一導電材料沉積於第一開口中。藉由第一孔洞圖案所定義的第一孔洞是藉由第一再蝕刻製程進行再蝕刻，以在第一存取線階層中形成在第一方向中延伸的複數個第一存取線。再蝕刻之第一孔洞的第二相對側係受到覆蓋，且第二犧牲材料之層是透過再蝕刻之第一孔洞的暴露與未覆蓋側進行側向蝕刻，以形成在第二存取線階層中的第二開口及第二犧牲材料的複數個剩餘部分。第二導電材料沉積於第二開口中。藉由第一孔洞圖案所定義的第一孔洞是藉由第二再蝕刻製程進行再蝕刻，以在第二存取線階層上形成在第二方向中延伸複數個第二存取線，複數個第二存取線在鄰近的第一存取線階層與第二存取線階層中的第一存取線與第二存取線之間之交叉點跨越複數個第一存取線。透過第二再蝕刻第一孔洞所暴露出的可編程記憶材料之層是受到側向蝕刻，以在複數個記憶胞階層中的一記憶胞階層中形成配置在第一存取線與第二存取線之間之交叉點中的陣列之記憶柱。陣列之記憶柱中的記憶柱是沿介電材料排列以形成介電襯墊，且空隙形成於陣列之記憶柱中的記憶柱之間。
在一些實施例中，第一孔洞圖案包括孔洞之一陣列，孔洞具有在第二方向中的第一相對側以及在第一方向中的第二相對側。 第一孔洞中的圖案可以是正方形、矩形；具有缺角的正方形或其他多邊形。
在一些實施例中，第一方向圖案用於在第二方向上覆蓋第一孔洞的第一相對側，同時側向蝕刻第二犧牲材料層。第一方向圖案包括矩形陣列，矩形的長度在第一存取線的方向上對齊。第一方向圖案中的矩形覆蓋第一孔洞的第一相對側。
在一些實施例中，第二方向圖案用於在第一方向上覆蓋第一孔洞的第二相對側，同時側向蝕刻第一犧牲材料層。第二方向圖案包括矩形陣列，矩形的長度在第二存取線的方向上對齊。第二方向圖案中的矩形覆蓋第一孔洞的第二相對側。
在一些實施例中，本文所述的三維交叉點記憶體可以用5個微影製程的步驟所製造：用於在形成第一和第二存取線之前定義第一孔洞的一微影，用於定義第一開口及在具有三層抗蝕劑的三維交叉點記憶體中透過側向蝕刻在多個階層的第一犧牲材料的剩餘部分之一微影步驟，在形成第一存取線之後再定義第一孔洞的一微影步驟，用於定義第二開口及在具有三層抗蝕劑的三維交叉點記憶體中透過側向蝕刻在多個階層的第二犧牲材料的剩餘部分之一微影步驟，在形成第二存取線之後再定義第一孔洞的一微影步驟。三層抗蝕劑可以由有機平坦化層(OPL)、含矽抗反射塗層(SiARC)和光阻劑所組成。
隨著三維交叉點記憶體中的記憶柱層的數量增加，微影製程步驟的數量可保持相同，從而使得本文所述的三維交叉點記憶體的製造過程為高度可縮放。透過減少微影製程之步驟的數量，每層記憶柱的平均製造成本可以降低。
參考如下所繪示的附圖、實施方式與申請專利範圍，可以理解本文描述的技術的其他特徵、方面和優點。
100:記憶體
101、102、103、104、105、106、810、820、830、840、850、860、870、880、1302:第一存取線
111、112、113、114、115、116、610、620、630、640、650、660、670、680、1304:第二存取線
121、122、123:記憶柱
131、132:第二犧牲材料
141、142、240、251、253、302、318、702、704、706、708、710、712、762、764、766:第一犧牲材料
161:堆疊
202、304、312、320、1002:可編程記憶元件
204、902:阻障層
206、308、316、324、1004:開關元件
208、1102:介電質襯墊
242、252、262、272:第一側
243、254、264、273:第二側
261、271、310、326、502、504、506、508、510、512、530、532、534:第二犧牲材料
300:第一堆疊
306、314、322:阻障層
402、404、406、408、410、412、414、416、418:第一孔洞
421、422:第二相對側
423、424:第一相對側
500:第二開口
520、522、720、722:側邊
562、564、731、732:第一側
566、568、733、734:第二側
600:第二存取線階層
800:第一存取線階層
700:第一開口
735:區域
1104:空隙
1201、1202、1203、1204、1205、1206、1207、1208、1209、1210:步驟
1300:三維交叉點記憶體陣列
1301:平面與列解碼器
1303:行解碼器
1305、1307:總線
1306:方塊
1308:偏壓配置供電電壓
1309:控制電路
1311:資料輸入線
1315:資料輸出線
1350:積體電路
A、A’、B、B’:剖面線端點
第1圖繪示具有第一犧牲材料及第二犧牲材料之剩餘部分的三維交叉點陣列記憶體。
第2A圖及第2B圖為第1圖中之三維交叉點記憶體中的記憶柱之堆疊的X-Z截面圖及Y-Z截面圖。
第3、4A~4E、5A~5D、6A~6D、7A~7D、8A~8D、9A、9B、10A、10B、11A及11B圖繪示用於製造具有第一犧牲材料與第二犧牲材料之剩餘部分的三維交叉點記憶體的製造流程之範例的階段。
第12圖繪示用於製造具有第一犧牲材料與第二犧牲材料之剩餘部分的三維交叉點記憶體的記憶體之製造方法的流程。
第13圖繪示根據本發明之一實施例之積體電路的簡化框圖。
本技術之實施例的詳細描述請參照第1至13圖。
第1圖繪示具有第一犧牲材料及第二犧牲材料之剩餘部分之三維交叉點記憶體100。三維交叉點記憶體100包括複數個記憶胞階層，每個記憶胞階層包括一陣列之記憶柱。在具有M個記憶胞階層之三維交叉點記憶體陣列中，一「堆疊」之記憶胞(例如是堆疊161) 包括直接堆疊在一起的M個記憶柱。堆疊161包括堆疊在一起之位在第一階層之記憶柱121、位在第二階層之記憶柱122及位在第三階層之記憶柱123。
複數個記憶柱配置於在第一方向(亦即是行(row)的方向或第1圖中的Y方向)中延伸之複數個第一存取線101、102、103、104、105及106與在第二方向(亦即是列(column)的方向或第1圖中的X方向)中延伸之複數個第二存取線111、112、113、114、115及116。三維交叉點記憶體100亦包括第一犧牲材料之複數個剩餘部分與第二犧牲材料之複數個剩餘部分。第一犧牲材料之每個剩餘部分配置於2個第一存取線之間。例如，第一犧牲材料141之剩餘部分配置於第一存取線101與第一存取線102之間。類似地，第一犧牲材料142之剩餘部分配置於第一存取線102與第一存取線103之間。第二材料之每個剩餘部分是配置於2個第二存取線之間。例如，第二犧牲材料131之剩餘部分配置於第二存取線114與第二存取線115之間。類似地，第二犧牲材料132之剩餘部分是配置於第二存取線115與第二存取線116之間。
第一方向與第二方向是正交方向或非平行方向，使得一陣列之交叉點形成於重疊的第一存取線與第二存取線之間。每個記憶柱連接於特定的第一存取線及特定的第二存取線。例如，記憶柱121連接於第一存取線101與第二存取線111，記憶柱122連接於第一存取線104與第二存取線111，記憶柱123連接於第一存取線104與第二存取線114。
在第1圖之配置中實現的三維交叉點記憶體可具有許多記憶胞階層，每個階層中之許多第一存取線及第二存取線，用以形成非常高密度之記憶體。具備多階層之記憶胞的三維交叉點記憶體具有複數個第一存取線階層及與第一存取線階層交疊的複數個第二存取線階層。每個第一存取線階層包括複數個第一存取線及複數個第一非導體剩餘部分，且每個第二存取線階層包括複數個第二存取線及複數個第二非導體剩餘部分。第1圖中之三維交叉點記憶體包括3個階層之記憶胞，2個第一存取線階層及2個第二存取線階層。連續階層的記憶胞共享第一存取線階層或第二存取線階層。三維交叉點記憶體中的第一階層的記憶胞是介於第一存取線階層(包括第一存取線101、102及103)與第二存取線階層(包括第二存取線111、112及113)。三維交叉點記憶體中的第二階層的記憶胞是介於第二存取線階層(包括第二存取線111、112及113)與第一存取線階層(包括第一存取線104、105及106)。三維交叉點記憶體中的第三階層的記憶胞是介於第一存取線階層(包括第一存取線104、105及106)與第二存取線階層(包括第二存取線114、115及116)之間。可實現其他三維的配置。
第一存取線101、102、103、104、105與106以及第二存取線111、112、113、114、115與116包括導電材料。導電材料可包括不同的金屬、類金屬材料、摻雜的半導體存取線、或其之組合。第一導電材料及第二導電材料的範例包括鎢(W)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、摻雜多晶矽、鈷矽化物(CoSi)、矽化鎢(WSi)、氮化鈦/鎢/氮化鈦(TiN/W/TiN)、及其他材料。
第一犧牲材料之剩餘部分包括第一犧牲材料，第二犧牲材料之剩餘部分包括第二犧牲材料。第一犧牲材料和第二犧牲材料可包括鍺(germanium)、矽(silicon)、氮化矽(silicon nitride)、二氧化矽(silicon dioxide)、矽鍺(silicon-germanium)或其他鍺基材料(germanium-based material)。在一些實施例中，第一犧牲材料不同於第二犧牲材料，以支持在犧牲材料之間具有選擇性的側向蝕刻製程。在此類實施例中，可使用第一組蝕刻劑選擇性蝕刻第一犧牲材料，而可使用第二組蝕刻劑選擇性蝕刻第二犧牲材料。
三維交叉點記憶體包括耦接且電性連通於第一存取線線解碼器(未繪示於第1圖中)及第二存取線解碼器(未繪示於第1圖中)的存取線，其中第一存取線解碼器和第二存取線解碼器可包括驅動器和偏壓選擇器，以在寫入或讀取操作中將偏壓施加到選定和未選擇的第一存取線和第二存取線。感測放大器(未繪示於第1圖中)可以被配置為連接到第一存取線或第二存取線。在本文描述的技術的實施例中，感測放大器耦接至第一存取線和第二存取線之一者，在第一存取線和第二存取線上連接電流源電路(例如基於電流鏡的負載電路)，其在讀取和寫入操作期間限制電流。
在三維交叉點記憶體的一些實施例中，沿第一方向和第二方向堆疊多個導體層，每個導體層包括導線。多個記憶元件位於導線的交叉點處的導體層之間。在一些實施例中，每個導線的寬度在靠近相應記憶元件的區域比遠離相應記憶元件的區域大。在一些實施例中，導線藉由絕緣材料(例如氮化矽)隔離。在一些實施例中，三維交 叉點記憶體還包括在導體層和周圍記憶元件之間的至少一個絕緣層(例如氧化矽)。在一些實施例中，絕緣層包括多個氣隙，其中氣隙環繞記憶元件。在一些實施例中，記憶元件是相變記憶柱，並且每個相變記憶柱可以包括選擇器層、阻障層和相變材料。
第2A圖繪示第1圖中的三維交叉點記憶體中的記憶柱的堆疊161的X-Z橫截面視圖。堆疊161包括互相堆疊之第一階層的記憶柱121、第二階層的記憶柱122和第三階層的記憶柱123。記憶柱121、122和123位於2個第一存取線階層和2個第二存取線階層之間的交叉點處。
第一階層的記憶柱121介於沿第一方向(即Y方向)延伸的第一存取線101及沿第二方向(即X方向)延伸的第二存取線111之間。在第二方向上，第一犧牲材料240的剩餘部分緊鄰第一存取線101的第一側242設置，第一犧牲材料141的剩餘部分緊鄰第一存取線101的第二側243設置。在第一方向上，第二犧牲材料261的剩餘部分緊鄰第二存取線111的第一側262設置，第二犧牲材料263的剩餘部分緊鄰第二存取線111的第二側264設置，如第2B圖中的堆疊161的YZ橫截面視圖所示。
第二階層的記憶柱122插入在第二存取線111和第一存取線104之間。在第二方向上，第一犧牲材料251的剩餘部分緊鄰第一存取線104之第一側252設置。第一犧牲材料253的剩餘部分緊鄰第一存取線104的第二側254設置。
第三階層的記憶柱123介於第一存取線104和第二存取線114之間。在第一方向上，第二犧牲材料271的剩餘部分緊鄰第二存取線114的第一側272設置，第二犧牲材料131的剩餘部分緊鄰第二存取線114的第二側273設置，如第2B圖中的堆疊161的YZ橫截面圖所示。
介電質襯墊208可沿記憶柱121、122、123、第一存取線101、104和第二存取線111、114排列。可以在相鄰的記憶柱之間形成氣隙或空隙。介電質襯墊208可以包括高介電常數材料(例如介電常數κ>7)，例如氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、矽氧化鋁(AlSiO)、矽氧化鉿(HfSiO)和矽氧化鋯(ZrSiO)等，在一些實施例中，較佳是氧化鋁(Al2O3)、氧化鉿(HfO2)。在一些實施例中，高κ電介質襯墊的厚度可以在0.1nm至20nm的範圍內。在一些實施例中，較佳是2nm至5nm範圍內的厚度。
在第1圖中的三維交叉點記憶體的一些實施例中，如第1圖所示，每個記憶柱包括與第一存取線接觸的可編程記憶元件、與第二存取線接觸的開關元件、以及位於可編程記憶元件和開關元件之間的阻障層。記憶柱121具有與第一存取線101接觸的可編程記憶元件202和與第二存取線111接觸的開關元件206。阻障層204設置在可編程記憶元件202與開關元件206之間。在三維交叉點記憶體的一些實施例中，記憶柱為反轉，使得可編程記憶元件可以與第二存取線接觸或接近第二存取線，並且開關元件可以與第一存取線接觸或接近第一存取線。在一些實施例中，每個階層可以具有其自己的第一存取線和第二存取線的存取線層。在一些實施例中，記憶柱不被反轉，使得開關元件可以與第一存取線或第二存取線接觸。
可編程記憶元件202可包括可編程電阻材料層。可編程電阻材料可具有表示位元「0」的第一電阻值和表示位元「1」的第二電阻值。在一些實施例中，可以使用多於兩個的電阻值來存儲每個記憶胞的多個位元。在一個實施例中，可編程記憶元件202包括作為可編程電阻材料的一相變記憶材料層。
透過施加能量(例如是熱或電流)，相變材料能夠在相對高電阻狀態、非晶相和相對低電阻狀態、結晶相之間切換。用於可編程記憶元件202的相變材料可包括硫屬化物基的材料和其他材料。硫屬化物合金包括硫屬化物與其他材料(例如過渡金屬)的組合。硫屬化物合金通常含有元素週期表IVA族的一種或多種元素，例如鍺(Ge)和錫(Sn)。通常，硫族化物合金包括包含有銻(Sb)、鎵(Ga)、銦(In)和銀(Ag)中的一種或多種的組合。在技術文獻中已經描述了許多基於相變的記憶材料，包括下列合金：鎵/銻(Ga/Sb)、銦/銻(In/Sb)、銦/硒(In/Se)、銻/碲(Sb/Te)、鍺/碲(Ge/Te)、鍺/銻/碲(Ge/Sb/Te)、銦/銻/碲(In/Sb/Te)、鎵/硒/碲(Ga/Se/Te)、錫/銻/碲(Sn/Sb/Te)、銦/銻/鍺(In/Sb/Ge)、銀/銦/銻/碲(Ag/In/Sb/Te)、鍺/錫/銻/碲(Ge/Sn/Sb/Te)、鍺/銻/硒/碲(Ge/Sb/Se/Te)和碲/鍺/銻/硫(Te/Ge/Sb/S)。在鍺/銻/碲(Ge/Sb/Te)合金族中，一大範圍的合金組合物都是可行的。該組合物可以是例如是Ge2Sb2Te5、GeSb2Te4和GeSb4Te7。一般地，過渡金屬(例如是鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)及其混合物或其之合金)可以與Ge/Sb/Te或Ga/Sb/Te組合，以形成具有可編程電阻特性的相變合金。在Ovshinsky的美國專利第5,687,112號的第11~13 欄中揭露了記憶材料的具體範例，這些範例作為參考併入於本文中。名稱為「SELF-ALIGNED，PROGRAMMABLE PHASE CHANGE MEMORY」的美國專利第6,579,760號中描述了各種相變記憶體，此專利作為參考併入於本文中。
在一實施例中，可編程記憶元件202可以是電阻隨機存取記憶體或鐵電式隨機存取記憶體。可編程記憶元件202中的可編程電阻材料可以是金屬氧化物(例如是氧化鉿(hafnium oxide)、氧化鎂(magnesium oxide)、氧化鎳(nickel oxide)、氧化鈮(niobium oxide)、氧化鈦(titanium oxide)、氧化鋁(aluminum oxide)、氧化釩(vanadium oxide)、氧化鎢(tungsten oxide)、氧化鋅(zinc oxide)或氧化鈷(cobalt oxide))。在一些實施例中，可以實現其他電阻記憶結構，例如金屬氧化物電阻記憶體、磁阻記憶體、導電橋電阻記憶體等。
在一些實施例中，開關元件206可以是雙端子雙向定限開關(ovonic threshold switch element,OTS)，其包括硫屬化物材料。在包括定限開關的實施例中，讀取操作涉及在第一存取線和第二存取線上施加超過定限開關的閾值的電壓。在其他實施例中，開關元件可以包括其他類型的裝置，包括方向性裝置(例如二極管和其他雙向裝置)。
在一實施例中，OTS開關元件可以包括選擇用作定限開關的硫屬化物層，例如是三硒化二砷(As2Se3)、碲化鋅(ZnTe)和硒化鍺(GeSe)，並且厚度例如是約5nm至約25nm。在一些實施例中，開關元件可包括結合於一種或多種選自由碲(Te)、硒(Se)、鍺(Ge)、矽 (Si)、砷(As)、鈦(Ti)、硫(S)和銻(Sb)所組成之群組的元素的硫屬化物。
阻障層204包括選擇的材料或材料組合，以在開關元件206和可編程記憶元件202之間提供足夠的黏著，並阻止雜質從可編程記憶元件移動到開關元件中，反之亦然。阻障層可以由導電或半導體材料構成，厚度為約3至約30nm。用於阻障層204的適當材料可包括金屬氮化物，例如，氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鉬(MoN)、氮化鈦矽(TiSiN)、氮化鋁鈦(TiAlN)。除金屬氮化物外，還有導電材料，例如是碳化鈦(TiC)、碳化鎢(WC)、石墨(C)、其他碳(C)的形式、鈦(Ti)、鉬(Mo)、鉭(Ta)、矽化鈦(TiSi)、矽化鉭(TaSi)和鈦鎢(TiW)可用於阻障層204。
第3圖至第11圖繪示具有類似於第1圖的第一犧牲材料與第二犧牲材料之剩餘部分的三維交叉點記憶體的示例性製造流程。此製造流程包括3種圖案：第一孔洞圖案、第一方向圖案和第二方向圖案。第一孔洞圖案包括孔洞陣列，孔洞在第二方向上具有第一相對側，在第一方向上具有第二相對側。第一孔洞圖案中的孔洞可以具有圓形、正方形、具有缺角的正方形、矩形、橢圓形、多邊形等等。
第一方向圖案包括矩形陣列，矩形具有在第一存取線的方向上對齊的長度。第一方向圖案中的矩形覆蓋第一孔洞圖案中的孔洞的第一相對側。
第二方向圖案包括矩形陣列，矩形具有在第二存取線的方向上對齊的長度。第二方向圖案中的矩形覆蓋第一孔洞圖案中的孔洞的第二相對側。
第3圖繪示在形成具有材料之層302~326的一第一堆疊300之後的製程中的一階段。第一堆疊300可被形成在一積體電路基板(integrated circuit substrate)或其他類型的絕緣板(insulating base)上。一些實施例中，可以有電路位於第一堆疊300之下。形成第一堆疊300的製程包括沉積第一犧牲材料302的一第一層、可編程記憶元件304的一第一材料層、阻障層306的一第一材料層、開關元件308的一第一材料層、一第二犧牲材料310的一第一層、可編程記憶元件312的一第二材料層、阻障層314的一第二材料層、開關元件316的一第二材料層、第一犧牲材料318的一第二層、可編程記憶元件320的一第三材料層、阻障層322的一第三材料層、開關元件324的一第三材料層與第二犧牲材料326的一第二層。具有三層記憶柱的一三維交叉點記憶體可由第一堆疊300來形成。
第一犧牲材料302、318與第二犧牲材料310、326之層中可包括鍺、矽、氮化矽、二氧化矽、矽鍺或其他鍺基材料，第一犧牲材料係相異於第二犧牲材料。其他的材料組合可被使用。該些第一犧牲材料與第二犧牲材料可使用例如是一或多個的化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)與原子層沉積(atomic layer deposition,ALD)製程來進行沉積。
開關元件308、316及324之層中的材料可包括一定限開關元件的材料，例如上述之材料。在可編程記憶元件包括相變化材料之實施例中，開關元件308、316及324的材料層可藉由物理氣相沉積(PVD)、濺鍍(sputtering)或一磁控管濺鍍方法(magnetron-sputtering method)來進行沉積。或者，此層亦可使用化學氣相沉積(chemical vapor deposition,CVD)與原子層沉積(atomic layer deposition,ALD)來形成。
阻障層306、314及322之層中的材料可包括根據可編程電阻式記憶體元件來選擇的各種阻障材料(barrier material)，如上文所述。阻障層的此些材料可使用例如是一或多個的化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)與原子層沉積(atomic layer deposition,ALD)製程來進行沉積。
可編程記憶元件304、312及320之層中的的材料可包括各種相變化材料(如上所述)。可編程記憶元件的此些材料可使用例如是一或多個的化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)與原子層沉積(atomic layer deposition,ALD)製程來進行沉積。
第4A圖繪示在圖案化第一堆疊300之後的一製造階段，以在具有第一孔洞圖案之此實施例中定義穿過堆疊至基板的一孔洞陣列。此孔洞陣列包括複數個第一孔洞402、404、406、408、410、412、414、416及418。第4B與4C圖分別繪示第一犧牲材料318的第二層與一第二犧牲材料326的第二層的X-Y布局。如第4B及4C圖所繪示，孔洞陣列係使用一第一孔洞圖案來形成，以定義複數個第一孔洞402、404、406、408、410、412、414、416及418。繪示於第4A至4C圖的第一孔洞圖案係一具有缺角的矩形之陣列。然而，例如是方形、圓形或多邊形之其他孔洞圖案的形狀亦可被使用。如第4B圖所示，第一孔洞414在第二方向中具有第一相對側423、424，在第一方向中具有第二相對側421、422。第一孔洞圖案定義在第二方向中具有 第一相對側(例如是423、424)以及在第一方向中具有第二相對側(例如是421、422)的第一孔洞。可藉由在第一堆疊上沉積一光阻(photoresist)的一微影製程(lithography process)，暴露光阻中的一第一圖案，移除暴露的光阻的區域，蝕刻未被光阻所保護的區域、且在蝕刻之後移除此光阻，來實現複數個第一孔洞的圖案化。第4D及4E圖分別繪示沿第4C圖之AA’與BB’連線之第一堆疊300的截面圖。
第5A與5B圖分別繪示在透過第二犧牲材料310與326的第一層與第二層中的多個孔洞於第二方向上選擇性側向蝕刻完成之後的第一犧牲材料318的第二層與第二犧牲材料326的第二層的XY佈局。具體地，為了形成如第5A-5B圖所示的結構，可以執行具有三層抗蝕劑的微影製程(lithography process)。微影製程是由在第一孔洞中填充有機平坦化材料、在第一堆疊上沉積含矽抗反射塗層(SiARC)和光阻劑、在光阻劑中曝光第一方向圖案、去除曝光的光阻劑、沿第二方向蝕刻未受光阻劑保護的區域、以及在蝕刻之後去除光阻劑、SiARC和有機平坦化材料所組成。
第一方向圖案用於在第二方向上蝕刻第二犧牲材料310與326的第一層和第二層。如第5B圖所示，第一方向圖案包括矩形陣列，矩形在第一方向上具有第一側562、564，在第二方向上具有第二側566、568。第一方向圖案中的矩形的長度在第一存取線的方向上對齊。第一孔洞的第一相對側在第一方向圖案中被矩形的第二側覆蓋。
在第一方向圖案中的第一孔洞和矩形之間的覆蓋區域(例如區域570)中形成側向蝕刻遮罩。側向蝕刻遮罩防止2個水平放置的第一孔洞之間的第二犧牲材料被蝕刻。然而，蝕刻掉第二方向上並且未受第一方向圖案和側向蝕刻遮罩所保護的任何第二犧牲材料。
於第二方向上的選擇性蝕刻在第二犧牲材料326的第二層中產生第二開口500與第二犧牲材料502、504、506、508、510和512的多個剩餘部分。第二犧牲材料502、504、506、508、510和512的剩餘部分的側邊(例如第二犧牲材料504的剩餘部分的側邊520和522)是由將在下一步驟中形成的第二存取線所定義。類似地，第二犧牲材料的剩餘部分形成在第二犧牲材料310的第一層中。第二犧牲材料的選擇性側向蝕刻不會顯著蝕刻可編程記憶元件304、312、320的材料的第一層、第二層、第三層或第一犧牲材料302、318的層。
第5C圖繪示沿第5B圖之AA'線(第二方向)的第一堆疊300的截面圖。如第5C圖所示，藉由選擇性蝕刻製程出第二方向上的第二犧牲材料。第5D圖繪示沿第5B圖之BB'線(第一方向)的第一堆疊300的截面圖。在沿第二方向對第二犧牲材料進行選擇性蝕刻製程之後，產生第二犧牲材料510、506、502、530、532、534的多個剩餘部分。
第6A和6B圖繪示在第二開口500中完成第二導電材料的沉積並且利用第一孔洞圖案再蝕刻第一孔洞以形成多個第二存取線階層(例如第二存取線610、620、630、640)之後的製造階段。第6A和6B圖繪示第一犧牲材料318的第二層和由包括第二存取線的第二犧牲材料326的層所形成的第二存取線階層600的XY佈局，第二存取線具有在選擇性側向蝕刻的最後步驟的周邊及再蝕刻第一孔洞所定義的側邊。第二導電材料可以是鎢(W)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、摻雜多晶矽、鈷矽化物(CoSi)、矽化鎢(WSi)、氮化鈦/鎢/氮化鈦(TiN/W/TiN)和其他導電材料。例如，可以 使用旋塗製程(spin-on process)、化學氣相沉積、原子層沉積製程、物理氣相沉積、低壓化學氣相沉積(LPCVD)和高密度電漿化學氣相沉積(HDPCVD)來沉積第二導電材料。多個第一孔洞的圖案化可以透過具有第一孔洞圖案的微影製程完成。
如第6B圖所示，在沉積第二導電材料並再蝕刻第一孔洞之後，形成多個第二存取線(例如第二存取線610、620、630、640)。第二犧牲材料502、504、506、508、510和512的多個剩餘部分設置在第二存取線之間。例如，第二犧牲材料502和504的剩餘部分設置在第二存取線階層600中的第二存取線610與第二存取線620之間。類似地，包括多個第二存取線的第二存取線階層是由第二犧牲材料310的第一層形成。
第6C圖繪示沿第6B圖之線AA'(第二方向)截取的第一堆疊300的截面圖。如第6C圖所示，第二存取線620形成在開關元件324的材料層上方，另一第二存取線660形成在開關元件308材料層和可編程記憶元件312的層之間。第二存取線620和660沿第二方向延伸。第6D圖繪示沿第6B圖中的線BB'(第一方向)截取的第一堆疊300的截面圖。第二犧牲材料510、506、502、530、532、534的多個剩餘部分設置在第二存取線610、620、630、640、650、660、670、680之間。
第7A和7B圖分別繪示在透過第一犧牲材料302與318的第一層與第二層的第一孔洞於第一方向上選擇性側向蝕刻完成之後的第一犧牲材料318的第二層與第二存取線階層600的XY佈局。
特別是，為了形成第5A至第5B圖的結構，可以進行具有三層抗蝕劑的微影製程。微影製程是由在第一孔洞中填充有機平坦化材料、在第一堆疊上沉積含矽抗反射塗層(SiARC)和光阻劑、在光阻劑中暴露第二方向圖案、去除曝光的光阻劑區域、沿第二方向蝕刻未被光阻劑保護的區域、以及在蝕刻之後去除光阻劑、SiARC和有機平坦化材料所組成。
第二方向圖案用於在第一方向上蝕刻第一犧牲材料302與318的第一層和第二層。如第7B圖所示，第二方向圖案包括矩形陣列，矩形在第一方向上具有第一側731、732且在第二方向上具有第二側733、734。在第二方向圖案中的矩形的長度在第二存取線的方向上對齊。第一孔洞的第二相對側由第二方向圖案中的矩形的第一側所覆蓋。
在第一孔洞和第二方向圖案中的矩形之間的覆蓋區域(例如是區域735)中形成側向蝕刻遮罩。側向蝕刻遮罩防止兩個垂直放置的第一孔洞之間的第一犧牲材料被蝕刻。然而，蝕刻掉不受第二方向圖案和側向蝕刻遮罩所保護之第二方向上的任何第一犧牲材料。
藉由在第一方向上選擇性蝕刻，以在第一犧牲材料318的第二層中產生第一開口700和第一犧牲材料702、704、706、708、710和712的多個剩餘部分。第一犧牲材料702、704、706、708、710和712的多個剩餘部分的側邊(例如是第一犧牲材料的剩餘部分的側邊720和722)係藉由將在下個步驟中形成的第一存取線的側邊所定義。類似地，第一犧牲材料的剩餘部分形成在第一犧牲材料302的第一層中。第一犧牲材料的選擇性側向蝕刻不會顯著蝕刻可編程記憶元件 304、312、320的材料的第一層、第二層、第三層，或第二存取線及第二非導電剩餘部分。
第7C圖繪示沿第7B圖的線AA'(第二方向)所截取的第一堆疊300的截面圖。在第一犧牲材料沿第一方向的選擇性蝕刻製程之後，產生第一犧牲材料702、704、706、762、764和766的多個剩餘部分。第7D圖繪示沿第7B圖中的線BB'(第一方向)截取的第一堆疊300的截面圖。如第7D圖所示，藉由第一犧牲材料的選擇性蝕刻製程蝕刻出第一方向上的第一犧牲材料。
第8A和8B圖繪示在第二開口500中完成第二導電材料的沉積並且利用第一孔洞圖案再蝕刻第一孔洞以形成多個第一存取線階層(例如第一存取線810、820、830、840)之後的製造階段。第8A圖繪示由包括第一存取線的第一犧牲材料318的層所形成的第一存取線階層800的XY佈局，第一存取線具有在選擇性側向蝕刻的最後步驟的周邊及再蝕刻第一孔洞所定義的側邊。第8B圖繪示第二存取線階層600。第一導電材料可以是鎢(W)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、摻雜多晶矽、鈷矽化物(CoSi)、矽化鎢(WSi)、氮化鈦/鎢/氮化鈦(TiN/W/TiN)和其他導電材料。例如，可以使用旋塗製程(spin-on process)、化學氣相沉積、原子層沉積製程、物理氣相沉積、低壓化學氣相沉積(LPCVD)和高密度電漿化學氣相沉積(HDPCVD)來沉積第一導電材料。多個第一孔洞的圖案化可以透過具有第一孔洞圖案的微影製程完成。
如第8A圖所示，在沉積第一導電材料並再蝕刻第一孔洞之後，形成多個第一存取線(例如第一存取線810、820、830、840)。 第一犧牲材料702、704、706、708、710和712的剩餘部分設置在第一存取線之間。例如，第一犧牲材料702和708的剩餘部分設置在第一存取線階層800中的第一存取線810和第一存取線820之間。類似地，包括多個第一存取線的第一存取線階層是由第一犧牲材料302的第一層所形成。
第8C圖繪示沿第8B圖的線AA'(第二方向)截取的第一堆疊300的截面圖。第一犧牲材料702、704、706、762、764、766的多個剩餘部分設置在第一存取線810、820、830、840、850、860、870、880之間。第8D圖繪示沿第8B圖中的線BB'(第一方向)截取的第一堆疊300的截面圖。如第8D圖所示，第一存取線820形成在開關元件316的材料層和可編程記憶元件320的層之間，並且另一第一存取線860形成在可編程記憶元件304的層下方。第一存取線820和860沿第一方向延伸。
第9A圖和9B圖分別繪示在完成透過阻障層306的第一材料層、阻障層314的第二材料層和阻障層322的第三材料層的多個第一孔洞的選擇性側向蝕刻之後之第一堆疊的XZ和YZ佈局。在該階段完成側向蝕刻之後，形成阻障層(例如阻障層902)。阻障層柱的側面由側向蝕刻的周邊所定義。反應離子蝕刻製程可用於蝕刻阻障層306、314和322的材料層。
第10A和10B圖分別繪示在透過第一孔洞完成可編程記憶元件304的材料的第一層、開關元件308的材料的第一層、可編程記憶元件312的材料的第二層、開關元件316的材料的第二層、可編程記憶元件320的材料的第三層、以及開關元件324的材料的第三層進行 選擇性側向蝕刻以形成記憶柱陣列之後的第一堆疊的XZ和YZ佈局。記憶單元柱陣列中的記憶單元柱的側面由選擇性側向蝕刻的周邊所定義。記憶柱提供包含有包括可編程記憶元件1002、阻障層902和開關元件1004的記憶柱之第一記憶胞階層作為蝕刻製程的結果。類似地，第二記憶胞階層和第三記憶胞階層分別形成在可編程記憶元件的材料的第二層和可編程記憶元件的材料的第三層中。
第11A和11B圖分別繪示在將介電材料沿記憶柱、第一存取線、與第二存取線的暴露表面排列以形成介電質襯墊1102並在記憶柱之間形成氣隙或空隙1104之後的第一堆疊的XZ和YZ佈局。介電質襯墊1102可以包括高介電常數材料(例如介電常數κ>7)，例如氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、矽氧化鋁(AlSiO)、矽氧化鉿(HfSiO)和矽氧化鋯(ZrSiO)等，在一些實施例中，較佳是氧化鋁(Al2O3)、氧化鉿(HfO2)。在一些實施例中，高κ介電質襯墊的厚度可以在0.1nm至20nm的範圍內。在一些實施例中，較佳是2nm至5nm範圍內的厚度。可以使用高度一致性的化學氣相沉積或原子層沉積來沉積高κ介電質襯墊。可以在存取線之間的結構中的記憶柱之間形成空隙或「氣隙」。
第12圖繪示用於製造具有第一犧牲材料和第二犧牲材料的剩餘部分的三維交叉點記憶體的方法的流程圖。該方法包括在步驟1201形成材料之第一堆疊(例如第3圖中的第一堆疊300)。第一堆疊包括第一犧牲材料層、可編程記憶材料層、阻障層材料層、用於開關元件的材料層、以及第二犧牲材料層(例如第3圖中的層302~326)。在步驟1202，藉由第一孔洞圖案所定義的多個第一孔洞(例如第4圖中的 第一孔洞402~418)蝕刻穿過第一堆疊。在步驟1203中，用第二方向圖案覆蓋第一孔洞的第二相對側，並且沿第一方向透過第一孔洞側向蝕刻第一犧牲材料的層以形成第一開口(例如第7A圖中的第一開口700)和第一犧牲材料的多個剩餘部分(例如第7A圖中的第一犧牲材料702~712的剩餘部分)。在步驟1204，在第一開口中沉積第一導電材料，並且在步驟1205，用第一孔洞圖案再蝕刻第一孔洞以形成沿第一方向延伸的多個第一存取線(例如第8A圖中的第一存取線810~840)。在步驟1206，用第一方向圖案覆蓋第一孔洞的第一相對側，並且沿第二方向透過第一孔洞側向蝕刻第二犧牲材料的層，以形成第二開口(例如是第5B圖中的第二開口500)和具有第一方向圖案的第二犧牲材料的多個剩餘部分(例如第5B圖中的第二犧牲材料502~512的剩餘部分)。在步驟1207，在第二開口中沉積第二導電材料，並且在步驟1208，用第一孔洞圖案再蝕刻第一孔洞，以形成沿第二方向延伸的多個第二存取線(例如第6B圖中的第二存取線610、620、630、640)。多個第二存取線在第一存取線和第二存取線之間的交叉點跨越多個第一存取線。在步驟1209，透過第一孔洞側向蝕刻可編程記憶材料的層、用於阻障層的材料層和用於開關元件的材料層，以形成配置在第一存取線和第二存取線之間的交叉點的記憶柱陣列(例如第10圖)。在步驟1210，使用介電質材料沿記憶柱的側面排列以形成介電質襯墊(例如第11圖中的介電質襯墊1102)，並且在記憶柱之間形成氣隙(例如第11圖中的氣隙1104)。
該方法包括形成三維記憶體，該三維記憶體包括多個第一存取線階層、多個第二存取線階層和多個記憶胞階層(第1和11圖)。 多個記憶胞階層設置在對應的第一存取線階層和第二存取線階層之間。
該方法包括形成多個第一存取線階層中的一第一存取線階層。第一存取線階層包括沿第一方向延伸的多個第一存取線(例如第8A圖中的第一存取線810、820、830、840)，以及多個第一犧牲材料的剩餘部分(例如第7A圖中的第一犧牲材料702~712的剩餘部分)。第一犧牲材料的每個剩餘部分設置在多個第一存取線的兩個第一存取線之間。
該方法包括形成多個第二存取線階層中的一第二存取線階層。第二存取線包括在第二方向上延伸且在第一存取線和第二存取線(例如是第6B圖中的第二存取線610~640)之間的交叉點跨過相鄰的第一存取線階層的多個第一存取線的多個第二存取線，以及第二犧牲材料的多個剩餘部分(例如是第二犧牲材料502~512的剩餘部分)。第二犧牲材料的每個剩餘部分是配置於多個第二存取線的2個第二存取線之間。
該方法包括形成多個記憶胞階層中的一記憶胞階層。多個記憶胞階層包括在相鄰的第一存取線階層與第二存取線階層中配置於第一存取線與第二存取線之間之交叉點的記憶柱陣列(例如是第10圖)。
該方法更包括使用介電材料沿記憶柱陣列中的記憶柱排列以形成介電質襯墊(例如是第11圖)。
該方法更包括形成位於記憶胞陣列中的記憶柱之間的氣隙和空隙(例如是第11圖)。
另一示例製造方法包括形成第一虛設層、記憶層和第二虛設層的堆疊；在堆疊中形成孔洞；進行微影製程步驟以形成堆疊上的多個第一保護線；選擇性蝕刻以去除第一虛設層的部分區域，以沿第一方向形成多個第一延長開口；將第一導體材料填充到第一延長開口中；進行微影製程步驟以在堆疊上形成多個第二保護線；選擇性蝕刻去除第二虛設層的部分區域，以沿第二方向形成多個第二延長開口；填充第二導體材料於第二延長開口中，選擇性蝕刻記憶層以形成記憶元件；以及將介電材料填充到孔洞中。
第13圖繪示包括三維交叉點記憶體陣列1300的積體電路1350，該三維交叉點記憶體陣列1300包括記憶柱、第一存取線和第二存取線以及如本文所述的第一犧牲材料和第二犧牲材料的剩餘部分。平面與列解碼器(plane and row decoder)1301耦接且電性連通於多個第一存取線1302，並且沿著三維交叉點記憶體陣列1300中的行(column)配置。行解碼器(column decoder)1303耦接且電性連通於沿三維交叉點記憶體陣列1300中的行配置的多個第二存取線1304，用於從三維交叉點記憶體陣列1300中的記憶柱讀取資料和寫入資料於三維交叉點記憶體陣列1300。位址提供於總線1305上至平面與列解碼器1301以及行解碼器1303。方塊1306中的感測放大器和其它支持電路(例如是預充電電路等)以及資料輸入結構是藉由總線1307耦接到行解碼器1303。資料藉由資料輸入線1311從積體電路1350上的輸入/輸出端口或其他資料源提供至方塊1306中的資料輸入結構。資料是藉由資 料輸出線1315從方塊1306中的感測放大器提供至積體電路1350上的輸入/輸出端口，或至積體電路1350內部或外部的其他資料標的(data destination)。偏壓配置狀態機在控制電路1309中，控制偏壓配置供電電壓1308，以及方塊1306中的感測放大器與資料輸入結構，用於讀取及寫入操作。控制電路1309可以使用特殊用途邏輯(special purpose logic)、一般用途處理器(general purpose processor)或其組合來實現，被配置為執行讀取、寫入與抹除操作。
雖然透過參照上文詳述的較佳實施例與範例揭露本技術，但應理解這些實施例旨在說明而不是限制。本領域中具有通常知識者將容易想到修改和組合，這些修改和組合將在本技術的精神和所附申請專利範圍的範圍內。
100:記憶體
101、102、103、104、105、106:第一存取線
111、112、113、114、115、116:第二存取線
121、122、123:記憶柱
131、132:第二犧牲材料
141、142:第一犧牲材料
161:堆疊

Claims (10)

  1. 一種記憶體裝置，包括：一三維記憶體，包括複數個第一存取線階層、複數個第二存取線階層及複數個記憶胞階層，該些記憶胞階層配置於對應的該些第一存取線階層與該些第二存取線階層之間；該些第一存取線階層中的一第一存取線階層包括沿一第一方向延伸的複數個第一存取線以及一第一犧牲材料的複數個剩餘部分，該第一犧牲材料的各該剩餘部分配置於該些第一存取線中的2個第一存取線之間；該些第二存取線階層中的一第二存取線階層包括沿一第二方向延伸且在該些第一存取線與該些第二存取線之間的交叉點跨過相鄰的該些第一存取線階層之該些第一存取線的複數個第二存取線以及一第二犧牲材料的複數個剩餘部分，該第二犧牲材料的各該剩餘部分配置於該些第二存取線中的2個第二存取線之間；以及該些記憶胞階層中的一記憶胞階層，包括配置於相鄰的該第一存取線階層及該第二存取線階層中的該些第一存取線與該些第二存取線之間之交叉點中的複數個記憶柱之一陣列。
  2. 如申請專利範圍第1項所述之裝置，其中該第一犧牲材料不同於該第二犧牲材料。
  3. 如申請專利範圍第1項所述之裝置，其中該些記憶柱之該陣列中的每個記憶柱包括串連的一開關元件、一阻障層及一可編程記憶元件。
  4. 如申請專利範圍第3項所述之裝置，其中該可編程記憶元件包括一相變材料。
  5. 如申請專利範圍第3項所述之裝置，其中該開關元件包括一定限開關。
  6. 如申請專利範圍第3項所述之裝置，其中該些記憶胞階層中的一記憶胞階層包括環繞該些記憶柱之該陣列中的該些記憶柱的空隙。
  7. 如申請專利範圍第1項所述之裝置，其中各該記憶柱具有藉由相鄰的該第一存取線階層與該第二存取線階層之間之該記憶胞階層的選擇性側向蝕刻的周邊(perimeter)所定義之側壁。
  8. 如申請專利範圍第1項所述之裝置，更包括複數個介電質襯墊，該些介電質襯墊沿該些記憶柱之該陣列中的該些記憶柱排列，該些介電質襯墊包括一介電材料。
  9. 一種記憶體裝置，包括：一三維記憶體，包括複數個第一存取線階層、複數個第二存取線階層以及複數個記憶胞階層，該些記憶胞階層配置於對應的該些第一存取線階層與該些第二存取線階層之間； 該些第一存取線階層中的一第一存取線階層包括沿一第一方向延伸的複數個第一存取線以及一第一犧牲材料之複數個剩餘部分，該第一犧牲材料之各該剩餘部分設置該些第一存取線的2個第一存取線之間；該些第二存取線階層中的一第二存取線階層包括沿一第二方向延伸的複數個第二存取線以及一第二犧牲材料的複數個剩餘部分，且該些第二存取線在位於該些第一存取線與該些第二存取線之間之交叉點跨過相鄰的該些第一存取線階層的該些第一存取線，該第二犧牲材料的各該剩餘部分配置於該些第二存取線之2個第二存取線之間；以及該些記憶胞階層中的一記憶胞階層，包括配置於相鄰的該些第一存取線階層與該些第二存取線階層中的該些第一存取線與該些第二存取線之間之交叉點中的複數個記憶柱之一陣列，以及環繞該些記憶柱之該陣列之該些記憶柱的空隙。
  10. 如申請專利範圍第9項所述之記憶體裝置，其中該第一犧牲材料不同於該第二犧牲材料。
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