CN110504256A - 存储器装置及应用其的集成电路的制造方法 - Google Patents

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Abstract

本发明公开了一种存储器装置及应用其的集成电路的制造方法，该三维存储器包括多个第一存取线阶层、多个第二存取线阶层及多个存储单元阶层。存储单元阶层配置于对应的第一存取线阶层及第二存取线阶层之间。第一存取线阶层包括沿第一方向延伸的多个第一存取线以及配置于第一存取线之间的第一牺牲材料的多个剩余部分。第二存取线阶层包括沿第二方向延伸的多个第二存取线以及配置于第二存取线之间的第二牺牲材料的多个剩余部分。存储单元阶层包括在相邻的第一存取线阶层与第二存取线阶层中配置于第一存取线与第二存取线之间的交叉点中的存储柱的阵列。

Description

存储器装置及应用其的集成电路的制造方法
技术领域
本文所述的技术是有关于一种在三维交叉点结构(cross-pointarchitecture)中的集成电路存储器技术(integrated circuit memory technology)与制造此装置的方法，包括使用包括相变化材料的可编程电阻存储器材料的技术。
背景技术
许多使用相变化材料与其他可编程电阻材料(programmable resistancematerial)的三维交叉点存储器(three-dimensional(3D)cross-point memory)技术已被提出。举例而言，Li等人发表于2004年9月的IEEE Transactions on Device andMaterials Reliability第4卷第3期的「Evaluation of SiO2 Antifuse in a 3D-OTPMemory」，描述了多晶硅二极管及设置为存储单元的抗熔丝(anti-fuse)。Sasago等人发表于2009年超大型集成电路研讨会科技论文文摘(Symposium on VLSI Technology Digestof Technical Papers)第24～25页的「Cross-Point Phase Change Memory with 4F2Cell Size Driven by Low-Contact-Resistivity Poly-Si Diode」，描述了多晶硅二极管及设置为存储单元的相变化单元。Kau等人发表于2009年国际电子元件会议(IEDM)09-617，第27.1.1～27.1.4页的「A Stackable Cross Point Phase Change Memory」，描述一种存储器柱(memory post)，此存储器柱包括具有相变化单元而作为存取元件(access device)的双向定限开关(ovonic threshold switch，OTS)。亦请参照美国专利案编号第6,579,760号公告日为2003年6月17日，发明人为Lung，所描述的「SELF-ALIGNED，PROGRAMMABLE PHASECHANGE MEMORY」。
一三维交叉点存储器(3D cross-point memory)中，多个存储单元是垂直地上下堆叠，以提升可用于储存数据的一区域中的储存容量(amount of storage)。存储单元是设置在交替排列的第一存取线(access line)(例如位线或字线)与第二存取线(例如字线或位线)的交叉点上。
然而，制造上的困难使三维交叉点存储器的成果相当有限。每一存储层是存在数个关键光刻步骤(critical lithography step)。因此，在一些方法中，制造此装置所需的关键光刻步骤的数目是以乘以存储单元层(layer of memory cells)的数目执行。关键光刻步骤的执行是昂贵的。
由于对于集成电路存储器中的越来越高的存储器容量的需求持续上升，需要提供一种具有低制造成本而满足数据保存需求的三维交叉点存储器的制造方法。
发明内容
本技术的一方面包括一三维交叉点存储器。此三维交叉点存储器具有多个第一存取线阶层，多个第二存取线阶层及多个存储单元阶层。多个存储单元阶层配置于对应的第一存取线阶层与第二存取线阶层之间。多个第一存取线阶层中的一第一存取线阶层包括在第一方向中延伸的多个第一存取线以及一第一牺牲材料的多个剩余部分。第一牺牲材料的每个剩余部分配置于多个第一存取线的两个第一存取线之间。多个第二存取线阶层中的一第二存取线阶层包括在第二方向中延伸的多个第二存取线以及一第二牺牲材料的多个剩余部分。第二牺牲材料的每个剩余部分配置于多个第二存取线的两个第一存取线之间。第二存取线阶层中的多个第二存取线于第一存取线与第二存取线之间的交叉点覆盖相邻的第一存取线阶层的多个第一存取线。在一些实施例中，第一牺牲材料不同于第二牺牲材料。
多个存储单元阶层中的一存储单元阶层包括一阵列的存储柱，存储柱在相邻的第一存取线阶层及第二存取线阶层中配置于第一存取线与第二存取线之间的交叉点中。阵列的存储柱中的每个存储柱是通过空隙(有时称作空气间隙)与相邻的存储柱分开。存储柱包括开关元件或转向装置(例如是双向定限开关)，与包括相变材料的可编程存储元件串联。
本技术的另一方面是包括如上所述的三维交叉点存储器的集成电路的制造方法。此方法包括形成一第一堆叠材料。第一堆叠材料包括第一牺牲材料层，可编程存储器材料层，第二牺牲材料层。通过第一孔洞图案所定义的多个第一孔洞是通过第一堆叠进行刻蚀。第一孔洞的第一相对侧受到覆盖，且第一牺牲材料层是通过第一孔洞的未覆盖侧进行侧向刻蚀，以形成第一存取线阶层中的第一开口以及第一牺牲材料的多个剩余部分。第一导电材料沉积于第一开口中。通过第一孔洞图案所定义的第一孔洞是通过第一再刻蚀工艺进行再刻蚀，以在第一存取线阶层中形成在第一方向中延伸的多个第一存取线。再刻蚀的第一孔洞的第二相对侧是受到覆盖，且第二牺牲材料层是通过再刻蚀的第一孔洞的暴露与未覆盖侧进行侧向刻蚀，以形成在第二存取线阶层中的第二开口及第二牺牲材料的多个剩余部分。第二导电材料沉积于第二开口中。通过第一孔洞图案所定义的第一孔洞是通过第二再刻蚀工艺进行再刻蚀，以在第二存取线阶层上形成在第二方向中延伸多个第二存取线，多个第二存取线在邻近的第一存取线阶层与第二存取线阶层中的第一存取线与第二存取线之间的交叉点跨越多个第一存取线。通过第二再刻蚀第一孔洞所暴露出的可编程存储材料层是受到侧向刻蚀，以在多个存储单元阶层中的一存储单元阶层中形成配置在第一存取线与第二存取线之间的交叉点中的阵列的存储柱。阵列的存储柱中的存储柱是沿介电材料排列以形成介电衬垫，且空隙形成于阵列的存储柱中的存储柱之间。
在一些实施例中，第一孔洞图案包括孔洞的一阵列，孔洞具有在第二方向中的第一相对侧以及在第一方向中的第二相对侧。第一孔洞中的图案可以是正方形、矩形；具有缺角的正方形或其他多边形。
在一些实施例中，第一方向图案用于在第二方向上覆盖第一孔洞的第一相对侧，同时侧向刻蚀第二牺牲材料层。第一方向图案包括矩形阵列，矩形的长度在第一存取线的方向上对齐。第一方向图案中的矩形覆盖第一孔洞的第一相对侧。
在一些实施例中，第二方向图案用于在第一方向上覆盖第一孔洞的第二相对侧，同时侧向刻蚀第一牺牲材料层。第二方向图案包括矩形阵列，矩形的长度在第二存取线的方向上对齐。第二方向图案中的矩形覆盖第一孔洞的第二相对侧。
在一些实施例中，本文所述的三维交叉点存储器可以用5个光刻工艺的步骤所制造：用于在形成第一和第二存取线之前定义第一孔洞的一光刻，用于定义第一开口及在具有三层抗蚀剂的三维交叉点存储器中通过侧向刻蚀在多个阶层的第一牺牲材料的剩余部分之一光刻步骤，在形成第一存取线之后再定义第一孔洞的一光刻步骤，用于定义第二开口及在具有三层抗蚀剂的三维交叉点存储器中通过侧向刻蚀在多个阶层的第二牺牲材料的剩余部分之一光刻步骤，在形成第二存取线之后再定义第一孔洞的一光刻步骤。三层抗蚀剂可以由有机平坦化层(OPL)、含硅抗反射涂层(SiARC)和光刻胶所组成。
随着三维交叉点存储器中的存储柱层的数量增加，光刻工艺步骤的数量可保持相同，从而使得本文所述的三维交叉点存储器的制造过程为高度可缩放。通过减少光刻工艺的步骤的数量，每层存储柱的平均制造成本可以降低。
参考如下所绘示的附图、实施方式与权利要求，可以理解本文描述的技术的其他特征、方面和优点。
附图说明
图1绘示具有第一牺牲材料及第二牺牲材料的剩余部分的三维交叉点阵列存储器。
图2A及图2B为图1中的三维交叉点存储器中的存储柱的堆叠的X-Z截面图及Y-Z截面图。
图3、4A～4E、5A～5D、6A～6D、7A～7D、8A～8D、9A、9B、10A、10B、11A及图11B绘示用于制造具有第一牺牲材料与第二牺牲材料的剩余部分的三维交叉点存储器的制造流程的示例的阶段。
图12绘示用于制造具有第一牺牲材料与第二牺牲材料的剩余部分的三维交叉点存储器的制造方法的流程。
图13绘示根据本发明的一实施例的集成电路的简化框图。
【附图标记说明】
100：存储器
101、102、103、104、105、106、810、820、830、840、850、860、870、880、1302：第一存取线
111、112、113、114、115、116、610、620、630、640、650、660、670、680、1304：第二存取线
121、122、123：存储柱
131、132：第二牺牲材料
141、142、240、251、253、302、318、702、704、706、708、710、712、762、764、766：第一牺牲材料
161：堆叠
202、304、312、320、1002：可编程存储元件
204、902：势垒层
206、308、316、324、1004：开关元件
208、1102：介电质衬垫
242、252、262、272：第一侧
243、254、264、273：第二侧
261、271、310、326、502、504、506、508、510、512、530、532、534：第二牺牲材料
300：第一堆叠
306、314、322：势垒层
402、404、406、408、410、412、414、416、418：第一孔洞
421、422：第二相对侧
423、424：第一相对侧
500：第二开口
520、522、720、722：侧边
562、564、731、732：第一侧
566、568、733、734：第二侧
600：第二存取线阶层
800：第一存取线阶层
700：第一开口
735：区域
1104：空隙
1201、1202、1203、1204、1205、1206、1207、1208、1209、1210：步骤
1300：存储器阵列
1301：平面与列译码器
1303：行译码器
1305、1307：总线
1306：方块
1308：偏压配置供电电压
1309：控制电路
1311：数据输入线
1315：数据输出线
1350：集成电路
A、A’、B、B’：剖面线端点
具体实施方式
本技术的实施例的详细描述请参照图1至13。
图1绘示具有第一牺牲材料及第二牺牲材料的剩余部分的三维交叉点存储器100。三维交叉点存储器100包括多个存储单元阶层，每个存储单元阶层包括一阵列的存储柱。在具有M个存储单元阶层的三维交叉点存储器阵列中，一「堆叠」的存储单元(例如是堆叠161)包括直接堆叠在一起的M个存储柱。堆叠161包括堆叠在一起之位在第一阶层的存储柱121、位在第二阶层的存储柱122及位在第三阶层的存储柱123。
多个存储柱配置于在第一方向(亦即是行(row)的方向或图1中的Y方向)中延伸的多个第一存取线101、102、103、104、105及106与在第二方向(亦即是列(column)的方向或图1中的X方向)中延伸的多个第二存取线111、112、113、114、115及116。三维交叉点存储器100亦包括第一牺牲材料的多个剩余部分与第二牺牲材料的多个剩余部分。第一牺牲材料的每个剩余部分配置于2个第一存取线之间。例如，第一牺牲材料141的剩余部分配置于第一存取线101与第一存取线102之间。类似地，第一牺牲材料142的剩余部分配置于第一存取线102与第一存取线103之间。第二材料的每个剩余部分是配置于2个第二存取线之间。例如，第二牺牲材料131的剩余部分配置于第二存取线114与第二存取线115之间。类似地，第二牺牲材料132的剩余部分是配置于第二存取线115与第二存取线116之间。
第一方向与第二方向是正交方向或非平行方向，使得一阵列的交叉点形成于重叠的第一存取线与第二存取线之间。每个存储柱连接于特定的第一存取线及特定的第二存取线。例如，存储柱121连接于第一存取线101与第二存取线111，存储柱122连接于第一存取线104与第二存取线111，存储柱123连接于第一存取线104与第二存取线114。
在图1的配置中实现的三维交叉点存储器可具有许多存储单元阶层，每个阶层中的许多第一存取线及第二存取线，用以形成非常高密度的存储器。具备多阶层的存储单元的三维交叉点存储器具有多个第一存取线阶层及与第一存取线阶层交迭的多个第二存取线阶层。每个第一存取线阶层包括多个第一存取线及多个第一非导体剩余部分，且每个第二存取线阶层包括多个第二存取线及多个第二非导体剩余部分。图1中的三维交叉点存储器包括3个阶层的存储单元，2个第一存取线阶层及2个第二存取线阶层。连续阶层的存储单元共享第一存取线阶层或第二存取线阶层。三维交叉点存储器中的第一阶层的存储单元是介于第一存取线阶层(包括第一存取线101、102及103)与第二存取线阶层(包括第二存取线111、112及113)。三维交叉点存储器中的第二阶层的存储单元是介于第二存取线阶层(包括第二存取线111、112及113)与第一存取线阶层(包括第一存取线104、105及106)。三维交叉点存储器中的第三阶层的存储单元是介于第一存取线阶层(包括第一存取线104、105及106)与第二存取线阶层(包括第二存取线114、115及116)之间。可实现其他三维的配置。
第一存取线101、102、103、104、105与106以及第二存取线111、112、113、114、115与116包括导电材料。导电材料可包括不同的金属、类金属材料、掺杂的半导体存取线、或其的组合。第一导电材料及第二导电材料的示例包括钨(W)、铝(Al)、铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、掺杂多晶硅、钴硅化物(CoSi)、硅化钨(WSi)、氮化钛/钨/氮化钛(TiN/W/TiN)、及其他材料。
第一牺牲材料的剩余部分包括第一牺牲材料，第二牺牲材料的剩余部分包括第二牺牲材料。第一牺牲材料和第二牺牲材料可包括锗(germanium)、硅(silicon)、氮化硅(silicon nitride)、二氧化硅(silicon dioxide)、硅锗(silicon-germanium)或其他锗基材料(germanium-based material)。在一些实施例中，第一牺牲材料不同于第二牺牲材料，以支持在牺牲材料之间具有选择性的侧向刻蚀工艺。在此类实施例中，可使用第一组刻蚀剂选择性刻蚀第一牺牲材料，而可使用第二组刻蚀剂选择性刻蚀第二牺牲材料。
三维交叉点存储器包括耦接且电性连通于第一存取线线译码器(未绘示于图1中)及第二存取线译码器(未绘示于图1中)的存取线，其中第一存取线译码器和第二存取线译码器可包括驱动器和偏压选择器，以在写入或读取操作中将偏压施加到选定和未选择的第一存取线和第二存取线。感测放大器(未绘示于图1中)可以被配置为连接到第一存取线或第二存取线。在本文描述的技术的实施例中，感测放大器耦接至第一存取线和第二存取线的一者，在第一存取线和第二存取线上连接电流源电路(例如基于电流镜的负载电路)，其在读取和写入操作期间限制电流。
在三维交叉点存储器的一些实施例中，沿第一方向和第二方向堆叠多个导体层，每个导体层包括导线。多个存储元件位于导线的交叉点处的导体层之间。在一些实施例中，每个导线的宽度在靠近相应存储元件的区域比远离相应存储元件的区域大。在一些实施例中，导线通过绝缘材料(例如氮化硅)隔离。在一些实施例中，三维交叉点存储器还包括在导体层和周围存储元件之间的至少一个绝缘层(例如氧化硅)。在一些实施例中，绝缘层包括多个气隙，其中气隙环绕存储元件。在一些实施例中，存储元件是相变存储柱，并且每个相变存储柱可以包括选择器层、势垒层和相变材料。
图2A绘示图1中的三维交叉点存储器中的存储柱的堆叠161的X-Z横截面视图。堆叠161包括互相堆叠的第一阶层的存储柱121、第二阶层的存储柱122和第三阶层的存储柱123。存储柱121、122和123位于2个第一存取线阶层和2个第二存取线阶层之间的交叉点处。
第一阶层的存储柱121介于沿第一方向(即Y方向)延伸的第一存取线101及沿第二方向(即X方向)延伸的第二存取线111之间。在第二方向上，第一牺牲材料240的剩余部分紧邻第一存取线101的第一侧242设置，第一牺牲材料141的剩余部分紧邻第一存取线101的第二侧243设置。在第一方向上，第二牺牲材料261的剩余部分紧邻第二存取线111的第一侧262设置，第二牺牲材料263的剩余部分紧邻第二存取线111的第二侧264设置，如图2B中的堆叠161的YZ横截面视图所示。
第二阶层的存储柱122插入在第二存取线111和第一存取线104之间。在第二方向上，第一牺牲材料251的剩余部分紧邻第一存取线104的第一侧252设置。第一牺牲材料253的剩余部分紧邻第一存取线104的第二侧254设置。
第三阶层的存储柱123介于第一存取线104和第二存取线114之间。在第一方向上，第二牺牲材料271的剩余部分紧邻第二存取线114的第一侧272设置，第二牺牲材料131的剩余部分紧邻第二存取线114的第二侧273设置，如图2B中的堆叠161的YZ横截面图所示。
介电质衬垫208可沿存储柱121、122、123、第一存取线101、104和第二存取线111、114排列。可以在相邻的存储柱之间形成气隙或空隙。介电质衬垫208可以包括高介电常数材料(例如介电常数κ＞7)，例如氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、硅氧化铝(AlSiO)、硅氧化铪(HfSiO)和硅氧化锆(ZrSiO)等，在一些实施例中，较佳是氧化铝(Al2O3)、氧化铪(HfO2)。在一些实施例中，高κ电介质衬垫的厚度可以在0.1nm至20nm的范围内。在一些实施例中，较佳是2nm至5nm范围内的厚度。
在图1中的三维交叉点存储器的一些实施例中，如图1所示，每个存储柱包括与第一存取线接触的可编程存储元件、与第二存取线接触的开关元件、以及位于可编程存储元件和开关元件之间的势垒层。存储柱121具有与第一存取线101接触的可编程存储元件202和与第二存取线111接触的开关元件206。势垒层204设置在可编程存储元件202与开关元件206之间。在三维交叉点存储器的一些实施例中，存储柱为反转，使得可编程存储元件可以与第二存取线接触或接近第二存取线，并且开关元件可以与第一存取线接触或接近第一存取线。在一些实施例中，每个阶层可以具有其自己的第一存取线和第二存取线的存取线层。在一些实施例中，存储柱不被反转，使得开关元件可以与第一存取线或第二存取线接触。
可编程存储元件202可包括可编程电阻材料层。可编程电阻材料可具有表示位元「0」的第一电阻值和表示位元「1」的第二电阻值。在一些实施例中，可以使用多于两个的电阻值来存储每个存储单元的多个位元。在一个实施例中，可编程存储元件202包括作为可编程电阻材料的一相变存储材料层。
通过施加能量(例如是热或电流)，相变材料能够在相对高电阻状态、非晶相和相对低电阻状态、结晶相之间切换。用于可编程存储元件202的相变材料可包括硫属化物基的材料和其他材料。硫属化物合金包括硫属化物与其他材料(例如过渡金属)的组合。硫属化物合金通常含有元素周期表IVA族的一种或多种元素，例如锗(Ge)和锡(Sn)。通常，硫族化物合金包括包含有锑(Sb)、镓(Ga)、铟(In)和银(Ag)中的一种或多种的组合。在技术文献中已经描述了许多基于相变的存储材料，包括下列合金：镓/锑(Ga/Sb)、铟/锑(In/Sb)、铟/硒(In/Se)、锑/碲(Sb/Te)、锗/碲(Ge/Te)、锗/锑/碲(Ge/Sb/Te)、铟/锑/碲(In/Sb/Te)、镓/硒/碲(Ga/Se/Te)、锡/锑/碲(Sn/Sb/Te)、铟/锑/锗(In/Sb/Ge)、银/铟/锑/碲(Ag/In/Sb/Te)、锗/锡/锑/碲(Ge/Sn/Sb/Te)、锗/锑/硒/碲(Ge/Sb/Se/Te)和碲/锗/锑/硫(Te/Ge/Sb/S)。在锗/锑/碲(Ge/Sb/Te)合金族中，一大范围的合金组合物都是可行的。该组合物可以是例如是Ge2Sb2Te5、GeSb2Te4和GeSb4Te7。一般地，过渡金属(例如是铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)及其混合物或其合金)可以与Ge/Sb/Te或Ga/Sb/Te组合，以形成具有可编程电阻特性的相变合金。在Ovshinsky的美国专利第5,687，112号的第11～13栏中公开了存储材料的具体示例，这些示例作为参考并入于本文中。名称为「SELF-ALIGNED，PROGRAMMABLE PHASE CHANGE MEMORY」的美国专利第6,579,760号中描述了各种相变存储器，此专利作为参考并入于本文中。
在一实施例中，可编程存储元件202可以是电阻随机存取存储器或铁电式随机存取存储器。可编程存储元件202中的可编程电阻材料可以是金属氧化物(例如是氧化铪(hafnium oxide)、氧化镁(magnesium oxide)、氧化镍(nickel oxide)、氧化铌(niobiumoxide)、氧化钛(titanium oxide)、氧化铝(aluminum oxide)、氧化钒(vanadium oxide)、氧化钨(tungsten oxide)、氧化锌(zinc oxide)或氧化钴(cobalt oxide))。在一些实施例中，可以实现其他电阻存储结构，例如金属氧化物电阻存储器、磁阻存储器、导电桥电阻存储器等。
在一些实施例中，开关元件206可以是双端子双向定限开关(ovonic thresholdswitch element，OTS)，其包括硫属化物材料。在包括定限开关的实施例中，读取操作涉及在第一存取线和第二存取线上施加超过定限开关的阈值的电压。在其他实施例中，开关元件可以包括其他类型的装置，包括方向性装置(例如二极管和其他双向装置)。
在一实施例中，OTS开关元件可以包括选择用作定限开关的硫属化物层，例如是三硒化二砷(As2Se3)、碲化锌(ZnTe)和硒化锗(GeSe)，并且厚度例如是约5nm至约25nm。在一些实施例中，开关元件可包括结合于一种或多种选自由碲(Te)、硒(Se)、锗(Ge)、硅(Si)、砷(As)、钛(Ti)、硫(S)和锑(Sb)所组成的群组的元素的硫属化物。
势垒层204包括选择的材料或材料组合，以在开关元件206和可编程存储元件202之间提供足够的黏着，并阻止杂质从可编程存储元件移动到开关元件中，反之亦然。势垒层可以由导电或半导体材料构成，厚度为约3至约30nm。用于势垒层204的适当材料可包括金属氮化物，例如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钼(MoN)、氮化钛硅(TiSiN)、氮化铝钛(TiAlN)。除金属氮化物外，还有导电材料，例如是碳化钛(TiC)、碳化钨(WC)、石墨(C)、其他碳(C)的形式、钛(Ti)、钼(Mo)、钽(Ta)、硅化钛(TiSi)、硅化钽(TaSi)和钛钨(TiW)可用于势垒层204。
图3至图11绘示具有类似于图1的第一牺牲材料与第二牺牲材料的剩余部分的三维交叉点存储器的示例性制造流程。此制造流程包括3种图案：第一孔洞图案、第一方向图案和第二方向图案。第一孔洞图案包括孔洞阵列，孔洞在第二方向上具有第一相对侧，在第一方向上具有第二相对侧。第一孔洞图案中的孔洞可以具有圆形、正方形、具有缺角的正方形、矩形、椭圆形、多边形等等。
第一方向图案包括矩形阵列，矩形具有在第一存取线的方向上对齐的长度。第一方向图案中的矩形覆盖第一孔洞图案中的孔洞的第一相对侧。
第二方向图案包括矩形阵列，矩形具有在第二存取线的方向上对齐的长度。第二方向图案中的矩形覆盖第一孔洞图案中的孔洞的第二相对侧。
图3绘示在形成具有材料层302～326的一第一堆叠300之后的工艺中的一阶段。第一堆叠300可被形成在一集成电路基板(integrated circuit substrate)或其他类型的绝缘板(insulating base)上。一些实施例中，可以有电路位于第一堆叠300之下。形成第一堆叠300的工艺包括沉积第一牺牲材料302的一第一层、可编程存储元件304的一第一材料层、势垒层306的一第一材料层、开关元件308的一第一材料层、一第二牺牲材料310的一第一层、可编程存储元件312的一第二材料层、势垒层314的一第二材料层、开关元件316的一第二材料层、第一牺牲材料318的一第二层、可编程存储元件320的一第三材料层、势垒层322的一第三材料层、开关元件324的一第三材料层与第二牺牲材料326的一第二层。具有三层存储柱的一三维交叉点存储器可由第一堆叠300来形成。
第一牺牲材料302、318与第二牺牲材料310、326层中可包括锗、硅、氮化硅、二氧化硅、硅锗或其他锗基材料，第一牺牲材料是相异于第二牺牲材料。其他的材料组合可被使用。这些第一牺牲材料与第二牺牲材料可使用例如是一或多个的化学气相沉积(chemicalvapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)与原子层沉积(atomic layer deposition，ALD)工艺来进行沉积。
开关元件308、316及324层中的材料可包括一定限开关元件的材料，例如上述的材料。在可编程存储元件包括相变化材料的实施例中，开关元件308、316及324的材料层可通过物理气相沉积(PVD)、溅射(sputtering)或一磁控溅射方法(magnetron-sputteringmethod)来进行沉积。或者，此层亦可使用化学气相沉积(chemical vapor deposition，CVD)与原子层沉积(atomic layer deposition，ALD)来形成。
势垒层306、314及322层中的材料可包括根据可编程电阻式存储器元件来选择的各种势垒材料(barrier material)，如上文所述。势垒层的此些材料可使用例如是一或多个的化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapordeposition，PVD)与原子层沉积(atomic layer deposition，ALD)工艺来进行沉积。
可编程存储元件304、312及320层中的的材料可包括各种相变化材料(如上所述)。可编程存储元件的此些材料可使用例如是一或多个的化学气相沉积(chemical vapordeposition，CVD)、物理气相沉积(physical vapor deposition，PVD)与原子层沉积(atomic layer deposition，ALD)工艺来进行沉积。
图4A绘示在图案化第一堆叠300之后的一制造阶段，以在具有第一孔洞图案的此实施例中定义穿过堆叠至基板的一孔洞阵列。此孔洞阵列包括多个第一孔洞402、404、406、408、410、412、414、416及418。图4B与图4C分别绘示第一牺牲材料318的第二层与一第二牺牲材料326的第二层的X-Y布局。如图4B及图4C所绘示，孔洞阵列是使用一第一孔洞图案来形成，以定义多个第一孔洞402、404、406、408、410、412、414、416及418。绘示于图4A至图4C的第一孔洞图案是一具有缺角的矩形的阵列。然而，例如是方形、圆形或多边形的其他孔洞图案的形状亦可被使用。如图4B所示，第一孔洞414在第二方向中具有第一相对侧423、424，在第一方向中具有第二相对侧421、422。第一孔洞图案定义在第二方向中具有第一相对侧(例如是423、424)以及在第一方向中具有第二相对侧(例如是421、422)的第一孔洞。可通过在第一堆叠上沉积一光刻胶(photoresist)的一光刻工艺(lithography process)，暴露光刻胶中的一第一图案，移除暴露的光刻胶的区域，刻蚀未被光刻胶所保护的区域、且在刻蚀之后移除此光刻胶，来实现多个第一孔洞的图案化。图4D及图4E分别绘示沿图4C的AA’与BB’连线的第一堆叠300的截面图。
图5A与图5B分别绘示在通过第二牺牲材料310与326的第一层与第二层中的多个孔洞于第二方向上选择性侧向刻蚀完成之后的第一牺牲材料318的第二层与第二牺牲材料326的第二层的XY布局。具体地，为了形成如图5A-5B所示的结构，可以执行具有三层抗蚀剂的光刻工艺(lithography process)。光刻工艺是由在第一孔洞中填充有机平坦化材料、在第一堆叠上沉积含硅抗反射涂层(SiARC)和光刻胶、在光刻胶中曝光第一方向图案、去除曝光的光刻胶、沿第二方向刻蚀未受光刻胶保护的区域、以及在刻蚀之后去除光刻胶、SiARC和有机平坦化材料所组成。
第一方向图案用于在第二方向上刻蚀第二牺牲材料310与326的第一层和第二层。如图5B所示，第一方向图案包括矩形阵列，矩形在第一方向上具有第一侧562、564，在第二方向上具有第二侧566、568。第一方向图案中的矩形的长度在第一存取线的方向上对齐。第一孔洞的第一相对侧在第一方向图案中被矩形的第二侧覆盖。
在第一方向图案中的第一孔洞和矩形之间的覆盖区域(例如区域570)中形成侧向刻蚀掩模。侧向刻蚀掩模防止2个水平放置的第一孔洞之间的第二牺牲材料被刻蚀。然而，刻蚀掉第二方向上并且未受第一方向图案和侧向刻蚀掩模所保护的任何第二牺牲材料。
于第二方向上的选择性刻蚀在第二牺牲材料326的第二层中产生第二开口500与第二牺牲材料502、504、506、508、510和512的多个剩余部分。第二牺牲材料502、504、506、508、510和512的剩余部分的侧边(例如第二牺牲材料504的剩余部分的侧边520和522)是由将在下一步骤中形成的第二存取线所定义。类似地，第二牺牲材料的剩余部分形成在第二牺牲材料310的第一层中。第二牺牲材料的选择性侧向刻蚀不会显着刻蚀可编程存储元件304、312、320的材料的第一层、第二层、第三层或第一牺牲材料302、318的层。
图5C绘示沿图5B的AA′线(第二方向)的第一堆叠300的截面图。如图5C所示，通过选择性刻蚀工艺出第二方向上的第二牺牲材料。图5D绘示沿图5B的BB′线(第一方向)的第一堆叠300的截面图。在沿第二方向对第二牺牲材料进行选择性刻蚀工艺之后，产生第二牺牲材料510、506、502、530、532、534的多个剩余部分。
图6A和图6B绘示在第二开口500中完成第二导电材料的沉积并且利用第一孔洞图案再刻蚀第一孔洞以形成多个第二存取线阶层(例如第二存取线610、620、630、640)之后的制造阶段。图6A和图6B绘示第一牺牲材料318的第二层和由包括第二存取线的第二牺牲材料326的层所形成的第二存取线阶层600的XY布局，第二存取线具有在选择性侧向刻蚀的最后步骤的周边及再刻蚀第一孔洞所定义的侧边。第二导电材料可以是钨(W)、铝(Al)、铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、掺杂多晶硅、钴硅化物(CoSi)、硅化钨(WSi)、氮化钛/钨/氮化钛(TiN/W/TiN)和其他导电材料。例如，可以使用旋涂工艺(spin-onprocess)、化学气相沉积、原子层沉积工艺、物理气相沉积、低压化学气相沉积(LPCVD)和高密度等离子体化学气相沉积(HDPCVD)来沉积第二导电材料。多个第一孔洞的图案化可以通过具有第一孔洞图案的光刻工艺完成。
如图6B所示，在沉积第二导电材料并再刻蚀第一孔洞之后，形成多个第二存取线(例如第二存取线610、620、630、640)。第二牺牲材料502、504、506、508、510和512的多个剩余部分设置在第二存取线之间。例如，第二牺牲材料502和504的剩余部分设置在第二存取线阶层600中的第二存取线610与第二存取线620之间。类似地，包括多个第二存取线的第二存取线阶层是由第二牺牲材料310的第一层形成。
图6C绘示沿图6B的线AA′(第二方向)截取的第一堆叠300的截面图。如图6C所示，第二存取线620形成在开关元件324的材料层上方，另一第二存取线660形成在开关元件308材料层和可编程存储元件312的层之间。第二存取线620和660沿第二方向延伸。图6D绘示沿图6B中的线BB′(第一方向)截取的第一堆叠300的截面图。第二牺牲材料510、506、502、530、532、534的多个剩余部分设置在第二存取线610、620、630、640、650、660、670、680之间。
图7A和图7B分别绘示在通过第一牺牲材料302与318的第一层与第二层的第一孔洞于第一方向上选择性侧向刻蚀完成之后的第一牺牲材料318的第二层与第二存取线阶层600的XY布局。
特别是，为了形成图5A至图5B的结构，可以进行具有三层抗蚀剂的光刻工艺。光刻工艺是由在第一孔洞中填充有机平坦化材料、在第一堆叠上沉积含硅抗反射涂层(SiARC)和光刻胶、在光刻胶中暴露第二方向图案、去除曝光的光刻胶区域、沿第二方向刻蚀未被光刻胶保护的区域、以及在刻蚀之后去除光刻胶、SiARC和有机平坦化材料所组成。
第二方向图案用于在第一方向上刻蚀第一牺牲材料302与318的第一层和第二层。如图7B所示，第二方向图案包括矩形阵列，矩形在第一方向上具有第一侧731、732且在第二方向上具有第二侧733、734。在第二方向图案中的矩形的长度在第二存取线的方向上对齐。第一孔洞的第二相对侧由第二方向图案中的矩形的第一侧所覆盖。
在第一孔洞和第二方向图案中的矩形之间的覆盖区域(例如是区域735)中形成侧向刻蚀掩模。侧向刻蚀掩模防止两个垂直放置的第一孔洞之间的第一牺牲材料被刻蚀。然而，刻蚀掉不受第二方向图案和侧向刻蚀掩模所保护的第二方向上的任何第一牺牲材料。
通过在第一方向上选择性刻蚀，以在第一牺牲材料318的第二层中产生第一开口700和第一牺牲材料702、704、706、708、710和712的多个剩余部分。第一牺牲材料702、704、706、708、710和712的多个剩余部分的侧边(例如是第一牺牲材料的剩余部分的侧边720和722)是通过将在下个步骤中形成的第一存取线的侧边所定义。类似地，第一牺牲材料的剩余部分形成在第一牺牲材料302的第一层中。第一牺牲材料的选择性侧向刻蚀不会显着刻蚀可编程存储元件304、312、320的材料的第一层、第二层、第三层，或第二存取线及第二非导电剩余部分。
图7C绘示沿图7B的线AA′(第二方向)所截取的第一堆叠300的截面图。在第一牺牲材料沿第一方向的选择性刻蚀工艺之后，产生第一牺牲材料702、704、706、762、764和766的多个剩余部分。图7D绘示沿图7B中的线BB′(第一方向)截取的第一堆叠300的截面图。如图7D所示，通过第一牺牲材料的选择性刻蚀工艺刻蚀出第一方向上的第一牺牲材料。
图8A和图8B绘示在第二开口500中完成第二导电材料的沉积并且利用第一孔洞图案再刻蚀第一孔洞以形成多个第一存取线阶层(例如第一存取线810、820、830、840)之后的制造阶段。图8A绘示由包括第一存取线的第一牺牲材料318的层所形成的第一存取线阶层800的XY布局，第一存取线具有在选择性侧向刻蚀的最后步骤的周边及再刻蚀第一孔洞所定义的侧边。图8B绘示第二存取线阶层600。第一导电材料可以是钨(W)、铝(Al)、铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、掺杂多晶硅、钴硅化物(CoSi)、硅化钨(WSi)、氮化钛/钨/氮化钛(TiN/W/TiN)和其他导电材料。例如，可以使用旋涂工艺(spin-on process)、化学气相沉积、原子层沉积工艺、物理气相沉积、低压化学气相沉积(LPCVD)和高密度等离子体化学气相沉积(HDPCVD)来沉积第一导电材料。多个第一孔洞的图案化可以通过具有第一孔洞图案的光刻工艺完成。
如图8A所示，在沉积第一导电材料并再刻蚀第一孔洞之后，形成多个第一存取线(例如第一存取线810、820、830、840)。第一牺牲材料702、704、706、708、710和712的剩余部分设置在第一存取线之间。例如，第一牺牲材料702和708的剩余部分设置在第一存取线阶层800中的第一存取线810和第一存取线820之间。类似地，包括多个第一存取线的第一存取线阶层是由第一牺牲材料302的第一层所形成。
图8C绘示沿图8B的线AA′(第二方向)截取的第一堆叠300的截面图。第一牺牲材料702、704、706、762、764、766的多个剩余部分设置在第一存取线810、820、830、840、850、860、870、880之间。图8D绘示沿图8B中的线BB′(第一方向)截取的第一堆叠300的截面图。如图8D所示，第一存取线820形成在开关元件316的材料层和可编程存储元件320的层之间，并且另一第一存取线860形成在可编程存储元件304的层下方。第一存取线820和860沿第一方向延伸。
图9A和图9B分别绘示在完成通过势垒层306的第一材料层、势垒层314的第二材料层和势垒层322的第三材料层的多个第一孔洞的选择性侧向刻蚀之后的第一堆叠的XZ和YZ布局。在该阶段完成侧向刻蚀之后，形成势垒层(例如势垒层902)。势垒层柱的侧面由侧向刻蚀的周边所定义。反应离子刻蚀工艺可用于刻蚀势垒层306、314和322的材料层。
图10A和图10B分别绘示在通过第一孔洞完成可编程存储元件304的材料的第一层、开关元件308的材料的第一层、可编程存储元件312的材料的第二层、开关元件316的材料的第二层、可编程存储元件320的材料的第三层、以及开关元件324的材料的第三层进行选择性侧向刻蚀以形成存储柱阵列之后的第一堆叠的XZ和YZ布局。存储单元柱阵列中的存储单元柱的侧面由选择性侧向刻蚀的周边所定义。存储柱提供包含有包括可编程存储元件1002、势垒层902和开关元件1004的存储柱的第一存储单元阶层作为刻蚀工艺的结果。类似地，第二存储单元阶层和第三存储单元阶层分别形成在可编程存储元件的材料的第二层和可编程存储元件的材料的第三层中。
图11A和图11B分别绘示在将介电材料沿存储柱、第一存取线、与第二存取线的暴露表面排列以形成介电质衬垫1102并在存储柱之间形成气隙或空隙1104之后的第一堆叠的XZ和YZ布局。介电质衬垫1102可以包括高介电常数材料(例如介电常数κ＞7)，例如氧化铝(A12O3)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、硅氧化铝(AlSiO)、硅氧化铪(HfSiO)和硅氧化锆(ZrSiO)等，在一些实施例中，较佳是氧化铝(Al2O3)、氧化铪(HfO2)。在一些实施例中，高κ介电质衬垫的厚度可以在0.1nm至20nm的范围内。在一些实施例中，较佳是2nm至5nm范围内的厚度。可以使用高度一致性的化学气相沉积或原子层沉积来沉积高κ介电质衬垫。可以在存取线之间的结构中的存储柱之间形成空隙或「气隙」。
图12绘示用于制造具有第一牺牲材料和第二牺牲材料的剩余部分的三维交叉点存储器的方法的流程图。该方法包括在步骤1201形成材料的第一堆叠(例如图3中的第一堆叠300)。第一堆叠包括第一牺牲材料层、可编程存储材料层、势垒层材料层、用于开关元件的材料层、以及第二牺牲材料层(例如图3中的层302～326)。在步骤1202，通过第一孔洞图案所定义的多个第一孔洞(例如图4中的第一孔洞402～418)刻蚀穿过第一堆叠。在步骤1203中，用第二方向图案覆盖第一孔洞的第二相对侧，并且沿第一方向通过第一孔洞侧向刻蚀第一牺牲材料的层以形成第一开口(例如图7A中的第一开口700)和第一牺牲材料的多个剩余部分(例如图7A中的第一牺牲材料702～712的剩余部分)。在步骤1204，在第一开口中沉积第一导电材料，并且在步骤1205，用第一孔洞图案再刻蚀第一孔洞以形成沿第一方向延伸的多个第一存取线(例如图8A中的第一存取线810～840)。在步骤1206，用第一方向图案覆盖第一孔洞的第一相对侧，并且沿第二方向通过第一孔洞侧向刻蚀第二牺牲材料的层，以形成第二开口(例如是图5B中的第二开口500)和具有第一方向图案的第二牺牲材料的多个剩余部分(例如图5B中的第二牺牲材料502～512的剩余部分)。在步骤1207，在第二开口中沉积第二导电材料，并且在步骤1208，用第一孔洞图案再刻蚀第一孔洞，以形成沿第二方向延伸的多个第二存取线(例如图6B中的第二存取线610、620、630、640)。多个第二存取线在第一存取线和第二存取线之间的交叉点跨越多个第一存取线。在步骤1209，通过第一孔洞侧向刻蚀可编程存储材料的层、用于势垒层的材料层和用于开关元件的材料层，以形成配置在第一存取线和第二存取线之间的交叉点的存储柱阵列(例如图10)。在步骤1210，使用介电质材料沿存储柱的侧面排列以形成介电质衬垫(例如图11中的介电质衬垫1102)，并且在存储柱之间形成气隙(例如图11中的气隙1104)。
该方法包括形成三维存储器，该三维存储器包括多个第一存取线阶层、多个第二存取线阶层和多个存储单元阶层(图1和11图)。多个存储单元阶层设置在对应的第一存取线阶层和第二存取线阶层之间。
该方法包括形成多个第一存取线阶层中的一第一存取线阶层。第一存取线阶层包括沿第一方向延伸的多个第一存取线(例如图8A中的第一存取线810、820、830、840)，以及多个第一牺牲材料的剩余部分(例如图7A中的第一牺牲材料702～712的剩余部分)。第一牺牲材料的每个剩余部分设置在多个第一存取线的两个第一存取线之间。
该方法包括形成多个第二存取线阶层中的一第二存取线阶层。第二存取线包括在第二方向上延伸且在第一存取线和第二存取线(例如是图6B中的第二存取线610～640)之间的交叉点跨过相邻的第一存取线阶层的多个第一存取线的多个第二存取线，以及第二牺牲材料的多个剩余部分(例如是第二牺牲材料502～512的剩余部分)。第二牺牲材料的每个剩余部分是配置于多个第二存取线的2个第二存取线之间。
该方法包括形成多个存储单元阶层中的一存储单元阶层。多个存储单元阶层包括在相邻的第一存取线阶层与第二存取线阶层中配置于第一存取线与第二存取线之间的交叉点的存储柱阵列(例如是图10)。
该方法更包括使用介电材料沿存储柱阵列中的存储柱排列以形成介电质衬垫(例如是图11)。
该方法更包括形成位于存储单元阵列中的存储柱之间的气隙和空隙(例如是图11)。
另一示例制造方法包括形成第一虚设层、存储层和第二虚设层的堆叠；在堆叠中形成孔洞；进行光刻工艺步骤以形成堆叠上的多个第一保护线；选择性刻蚀以去除第一虚设层的部分区域，以沿第一方向形成多个第一延长开口；将第一导体材料填充到第一延长开口中；进行光刻工艺步骤以在堆叠上形成多个第二保护线；选择性刻蚀去除第二虚设层的部分区域，以沿第二方向形成多个第二延长开口；填充第二导体材料于第二延长开口中，选择性刻蚀存储层以形成存储元件；以及将介电材料填充到孔洞中。
图13绘示包括三维交叉点存储器阵列1300的集成电路1350，该三维交叉点存储器阵列1300包括存储柱、第一存取线和第二存取线以及如本文所述的第一牺牲材料和第二牺牲材料的剩余部分。平面与列译码器(plane and row decoder)1301耦接且电性连通于多个第一存取线1302，并且沿着三维交叉点存储器阵列1300中的行(column)配置。行译码器(column decoder)1303耦接且电性连通于沿三维交叉点存储器阵列1300中的行配置的多个第二存取线1304，用于从三维交叉点存储器阵列1300中的存储柱读取数据和写入数据于三维交叉点存储器阵列1300。总线提供于总线1305上至平面与列译码器1301以及行译码器1303。感测放大器和其它支持电路(例如是预充电电路等)以及方块1306中的数据输入结构是通过总线1307耦接到行译码器1303。数据通过数据输入线1311从集成电路1350上的输入/输出端口或其他数据源提供至方块1306中的数据输入结构。数据是通过数据输出线1315从方块1306中的感测放大器1306提供至集成电路1350上的输入/输出端口，或至集成电路1350内部或外部的其他数据标的(data destination)。偏压配置状态机在控制电路1309中，控制偏压配置供电电压1308，以及感测电路与方块1306中的数据输入结构，用于读取及写入操作。控制电路1309可以使用特殊用途逻辑(special purpose logic)、一般用途处理器(general purpose processor)或其组合来实现，被配置为执行读取、写入与擦除操作。
虽然通过参照上文详述的较佳实施例与示例公开本技术，但应理解这些实施例旨在说明而不是限制。本领域中普通技术人员将容易想到修改和组合，这些修改和组合将在本技术的精神和所附权利要求范围的范围内。

Claims (10)

1.一种存储器装置，包括：
一三维存储器，包括多个第一存取线阶层、多个第二存取线阶层及多个存储单元阶层，这些存储单元阶层配置于对应的这些第一存取线阶层与这些第二存取线阶层之间；
这些第一存取线阶层中的一第一存取线阶层包括沿一第一方向延伸的多个第一存取线以及一第一牺牲材料的多个剩余部分，该第一牺牲材料的各该剩余部分配置于这些第一存取线中的二个第一存取线之间；
这些第二存取线阶层中的一第二存取线阶层包括沿一第二方向延伸且在这些第一存取线与这些第二存取线之间的交叉点跨过相邻的这些第一存取线阶层的这些第一存取线的多个第二存取线以及一第二牺牲材料的多个剩余部分，该第二牺牲材料的各该剩余部分配置于这些第二存取线中的二个第二存取线之间；以及
这些存储单元阶层中的一存储单元阶层，包括配置于相邻的该第一存取线阶层及该第二存取线阶层中的这些第一存取线与这些第二存取线之间的交叉点中的多个存储柱的一阵列。
2.根据权利要求1所述的装置，其中该第一牺牲材料不同于该第二牺牲材料。
3.根据权利要求1所述的装置，其中这些存储柱的该阵列中的每个存储柱包括串连的一开关元件、一势垒层及一可编程存储元件。
4.根据权利要求3所述的装置，其中该可编程存储元件包括一相变材料。
5.根据权利要求3所述的装置，其中该开关元件包括一定限开关。
6.根据权利要求3所述的装置，其中这些存储单元阶层中的一存储单元阶层包括环绕这些存储柱的该阵列中的这些存储柱的空隙。
7.根据权利要求1所述的装置，其中各该存储柱具有通过相邻的该第一存取线阶层与该第二存取线阶层之间的该存储单元阶层的选择性侧向刻蚀的周边所定义的侧壁。
8.根据权利要求1所述的装置，更包括多个介电质衬垫，这些介电质衬垫沿这些存储柱的该阵列中的这些存储柱排列，这些介电质衬垫包括一介电材料。
9.一种存储器装置，包括：
一三维存储器，包括多个第一存取线阶层、多个第二存取线阶层以及多个存储单元阶层，这些存储单元阶层配置于对应的这些第一存取线阶层与这些第二存取线阶层之间；
这些第一存取线阶层中的一第一存取线阶层包括沿一第一方向延伸的多个第一存取线以及一第一牺牲材料的多个剩余部分，该第一牺牲材料的各该剩余部分设置这些第一存取线的2个第一存取线之间；
这些第二存取线阶层中的一第二存取线阶层包括沿一第二方向延伸的多个第二存取线以及一第二牺牲材料的多个剩余部分，且这些第二存取线在位于这些第一存取线与这些第二存取线之间的交叉点跨过相邻的这些第一存取线阶层的这些第一存取线，该第二牺牲材料的各该剩余部分配置于这些第二存取线的2个第二存取线之间；以及
这些存储单元阶层中的一存储单元阶层，包括配置于相邻的这些第一存取线阶层与这些第二存取线阶层中的这些第一存取线与这些第二存取线之间的交叉点中的多个存储柱的一阵列，以及环绕这些存储柱的该阵列的这些存储柱的空隙。
10.根据权利要求9所述的存储器装置，其中该第一牺牲材料不同于该第二牺牲材料。
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