CN107611259B - 具有高耐久性的相变存储器的集成电路及其制造方法 - Google Patents

具有高耐久性的相变存储器的集成电路及其制造方法 Download PDF

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Abstract

一种具有高耐久性的相变存储器的集成电路及其制造方法。本发明公开一种交叉点阵列中的存储单元，其具有较佳的耐久性。各存储单元设置于第一导体及第二导体之间，包括开关与相变材料柱体串联。此柱体在接近第二导体的一端具有富碲材料，而在接近第一导体的另一端具有富锑材料，其中电流方向自第一导体流向第二导体。

Description

具有高耐久性的相变存储器的集成电路及其制造方法
技术领域
本发明涉及一种集成电路的存储器，且特别是涉及一种包括使用相变材料(phasechange material)的集成电路的存储器及其制造方法。
背景技术
许多三维存储器(three-dimensional memory，3D memory)技术采用相变材料，也有提出使用其他可编程电阻材料(programmable resistance material)来达到高密度存储器。举例来说，Li等人发表于2004年9月的IEEE TRANSACTIONS ON DEVICE ANDMATERIALS RELIABILITY第4卷第3期的“Evaluation of SiO2 Antifuse in a 3D-OTPMemory”，描述了如同存储单元一般排列的多晶硅二极管及反熔丝(antifuse)。Sasago等人发表于2009年超大规模集成电路研讨会科技论文文摘(Symposium on VLSI TechnologyDigest of Technical Papers)第24至25页的“Cross-Point Phase Change Memory with4F2 Cell Size Driven by Low-Contact-Resistivity Poly-Si Diode”，描述了如同存储单元一般排列的多晶硅二极管以及相变单元。而Kau等人发表于2009年国际电子元件会议(International Electron Devices Meeting，IEDM)09-617，第27.1.1至27.1.4页的“AStackable Cross Point Phase Change Memory”，则描述一种存储器柱(memory post)，此存储器柱包括具有相变单元而作为存取元件(access device)的双向阈值开关(ovonicthreshold switch，OTS)。
伴随着基于相变材料的存储器的一个问题，为存储单元在长时间使用下的故障，此视为其有限耐久性(1imited endurance)的特征。相变材料相对复杂，并可由于存储单元中材料的偏析(segregation)而故障。材料的偏析可影响相变的机制，使得存储单元难以复位(reset)或难以设定(set)。而且，偏析可造成穿过存储单元的短路。
此外，相变记忆材料可能会受到电极表面或材料本体中的其他地方的空孔(void)形成。随着在有源区内中空孔的成长及相互合并，这些空孔可影响电流或者造成断路，阻断整体的电流。
因此，需要提供一种存储器，适用于高密度结构，并具有较佳的数据保存以及较长的耐久性。
发明内容
此处描述一种相变存储单元，具有较佳的耐久性。此外，另描述一种排列为三维交叉点结构(cross-point configuration)的相变存储单元。
在此处所述的实施例中，相变存储单元可包括开关或引导元件(steeringdevice)与材料叠层串联，此材料叠层包括相变材料的本体、第一缓冲层及第二缓冲层。第一缓冲层及第二缓冲层的组成不同，特别是关于相变材料的元素不同。在此处所述的实施例中，此开关可为双向阈值开关。
本发明的一个面向包括一种交叉点存储器，包括多个第一导体设置于第一图案化层之中，及多个第二导体设置于一第二图案化层之中；以及存储单元阵列设置于第一导体及第二导体之间。阵列中的各存储单元包括开关与包括相变材料的柱体串联。此柱体具有电性连接至开关的第一侧及电性连接至第一导体及第二导体中之一者的第二侧。柱体中的相变记忆材料具有有源区，此有源区在存储器进行操作时会改变其固相。
如此处所述，介于第一缓冲层及第二缓冲层之间的相变材料包括如三元(ternary)或四元(quaternary)硫族元素(chalcogenide)的多元素材料(例如是GexSbyTez、GaxSbyTez、GawGexSbyTez)。并且，相变材料可包括介电添加物，例如是氧化硅。位于有源区及开关之间的第一缓冲层具有相变材料的第一元素浓度，而位于有源区及第一导体及第二导体中之一者之间的第二缓冲层具有相变材料的不同于第一元素的第二元素浓度。第一元素及第二元素，举例来说可为锑(antimony，Sb)或碲(tellurium，Te)。第一缓冲层的第一元素浓度高于第二缓冲层的第一元素浓度。第二缓冲层的第二元素浓度高于第一缓冲层的第二元素浓度。第一缓冲层及第二缓冲层的不同在于，第一元素及第二元素在存储器的整体使用寿命当中，抑制了有源区中偏析及空孔的产生。相信缓冲层至少在概念上作为相变材料的第一元素及第二元素的汇集处(sink)或来源(source)，并倾向于在存储器的操作中平衡质量流(mass flow)的动态。
第一缓冲层可具有高于有源区的第一元素浓度的第一元素浓度，而第二缓冲层可具有高于有源区的第二元素浓度的第二元素浓度。
在柱体中的相变材料可由第一图案化层及第二图案化层之间的介电填充材料来物理性局限于横向方向(1ateral direction)上。
本发明的另一个面向包括一种制造集成电路的方法，此集成电路包括如上所述的存储单元。
本发明所述的技术内容中其他方面与优点，可参考所附附图、下文的详细说明及较佳实施例，以更好的了解申请专利内容。
附图说明
图1绘示于交叉点阵列(cross-point array)中的存储单元的透视图。
图2至图10绘示存储器阵列的示例性制造流程的各个阶段。
图11绘示图10所示的阵列的变体。
图12绘示具有三维存储器阵列的集成电路的制造流程图，此三维存储器阵列具有本文所述的层间绝缘结构。
【符号说明】
101：第一导体
102：第二导体
103：双向阈值开关层
104：扩散阻障
105、205、215：第一缓冲层
106：本体
107、207、217：第二缓冲层
200：基板
201：第一导体层
202：第二导体层
203、213：开关层
204、214：扩散阻障层
206、216：相变层
208、209：介电填充
218：第三导体层
230～233：叠层
1200：三维存储器阵列
1201：平面及列译码器
1202：字线
1203：行译码器
1204：位线
1205、1207：总线
1206：方块
1208：偏压配置电源供应
1209：电路
1211：数据输入线
1215：数据输出线
1250：集成电路
具体实施方式
此处提供本发明所述的可编程电阻式存储器元件以及其制造方法的多个实施例，并请一并参照附图图1至图12。
图1绘示适合用于交叉点阵列中的相变存储单元的透视图。第一导体101可配置为位线，而第二导体102可配置为字线。存储单元设置于第一导体101及第二导体102之间，并包括开关与包括相变材料的柱体串联。此开关包括双向阈值开关层103及扩散阻障104，在此实施例中设置为衬于第二导体102的底部的图案。此柱体包括接触开关中的扩散阻障104以提供电性连通的第一侧，以及接触第一导体101以提供电性连通的第二侧。
在其他的例子中，开关及柱体是倒过来的，使得柱体的第二侧接触第二导体102，而开关层103则接触第一导体101。
相变材料的本体106包括第一元素及第二元素，且其由第一导体101及第二导体102之间的介电填充材料(未绘示)所局限。
相变材料可包括硫族元素为基底的材料，举例来说，可为GaxSbyTez、GexSbyTez、GawGexSbyTez、AgwInxSbyTez、SnwGexSbyTez、SewGexSbyTez以及SwGexSbyTez。相变材料包括例如为碲的第一元素，以及例如为锑的第二元素。相变材料可包括添加物，例如氮、硅、氧、氧化硅以及氮化硅。在一实施例中，相变材料为GexSbyTez，并具有氧化硅添加物，第一元素为碲而第二元素为锑。
柱体中的相变材料的本体106的有源区在阵列进行设定及复位操作时进行相变。典型的是，在制造程序后、任何编程之前，相变材料为晶态(crystalline)或低电阻态。而在操作或测试时，有源区可复位至非晶态(amorphous)或高电阻态，或设定至晶态或低电阻态。在一些实施例中，可使用多个编程电阻状态(programmable resistance state)来储存数据，包括一或多个位于不同电阻水平的非晶态，例如是对应非晶态材料的不同含量。
此柱体包括具有第一元素的第一缓冲层105，设置于开关及相变材料的本体106之间的第一侧上。此第一缓冲层可提供第一元素的来源或汇集处，例如是相较于有源区具有较高的第一元素浓度。此柱体还包括具有第二元素的第二缓冲层107，设置于相反的第二侧上，并连接以电性连通第一导体101。此第二缓冲层可提供第二元素的来源或汇集处，例如是相较于有源区具有较高的第二元素浓度。
在使用硫族元素，例如GaxSbyTez、GexSbyTez、GawGexSbyTez或其他使用碲或锑作为本体106中的相变材料的实施例中，且当操作时主要的电流方向自第一导体101(正极结点(positive node))流向第二导体102(负极结点(negative node))时，第一元素为碲且第一缓冲层105可包括富碲的相变材料，第二元素为锑且第二缓冲层107可包括富锑的相变材料。而当操作时的主要电流方向自第二导体102(正极结点)流向第一导体101(负极结点)时，第一元素为锑且第一缓冲层105可包括富锑的相变材料，第二元素为碲且第二缓冲层107可包括富碲的相变材料。
开关层103可包括选自于可作为双向阈值开关操作的硫族元素组合，并可包括选自于砷(arsenic，As)、碲、锑、硒(selenium，Se)、锗(germanium，Ge)、硅、氧及氮等元素所组成的群组中的一或多个元素。在一个例子中，开关层103的厚度可为约10纳米至40纳米，较佳可为30纳米。Czubatyj等人于2012年发表于Electronic Materials Letters第8卷第2期第157页至第167页的“Thin-Film Ovonic Threshold Switch：Its Operation andApplication in Modern Integrated Circuits”描述了薄膜双向阈值开关的应用及其电特性(electrical characteristics)。在其他的实施例中，可以使用其他电流引导元件，包括二极管、晶体管、隧穿介电层等等。
扩散阻障104包括一种材料或多种材料的组合，此材料或材料组合选自于可在开关层103以及包括相变材料的柱体之间提供足够附着力，并阻挡不纯物从柱体移动至开关且反之亦然。扩散阻障可包含厚度为3纳米至30纳米的导电材料，较佳可为5纳米。适用于扩散阻障104的材料可包括金属氮化物，例如氮化钛(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)、氮化钨(tungsten nitride，WN)、氮化钼(molybdenum nitride，MoN)、氮化硅钛(titanium silicon nitride，TiSiN)以及氮化铝钛(titanium aluminumnitride，TiAlN)。除了金属氮化物之外，导电材料，例如碳化钛(titanium carbide，TiC)、碳化钨(tungsten carbide，WC)、石墨(graphite，C)、钛(titanium，Ti)、钼(molybdenum，Mo)、钽(tantalum，Ta)、硅化钛(titanium silicide，TiSi)、硅化钽(tantalum silicide，TaSi)以及钛钨合金(titanium tungsten，TiW)也可用来作为扩散阻障104。
选择用来作为第一导体101及第二导体102的材料可包括各种金属、类似金属的材料及掺杂的半导体，以及这些材料的组合。第一导体101及第二导体102可采用一或多层材料层，例如是钨(tungsten，W)、铝(aluminum，Al)、铜(copper，Cu)、氮化钛、氮化钽、氮化钨、掺杂多晶硅(doped polysilicon)、硅化钴(cobalt silicide，CoSi)、硅化钨(tungstensilicide，WSi)及其他材料。
图2至图10绘示所述的存储器阵列的示例性制造流程的各个阶段。用于图2中的元件符号大致用于其后的图示中不再赘述。
图2绘示制造流程中形成多个层之后的状态。为了形成图2所示的结构，适合作为位线的导体材料的第一导体层201沉积在基板200之上，接着沉积适合作为第二缓冲层的材料的第二缓冲层207、适合作为有源区的相变材料的相变层206以及适合作为第一缓冲层的材料的第一缓冲层205。第二缓冲层207可包括相较于相变层206而言第二元素含量较多的相变材料。第一缓冲层205可包括相较于相变层206而言第一元素含量较多的相变材料。并且，第二缓冲层207的第二元素浓度可高于第一缓冲层205的第二元素浓度，而第一缓冲层205的第一元素浓度可高于第二缓冲层207的第一元素浓度。
在多个实施例中，第一缓冲层205、相变层206及第二缓冲层207包括相变材料，这些层可以物理气相沉积(physical vapor deposition，PVD)、溅镀，或磁控溅射(magnetronsputtering)法在压力为1毫托(mTorr)至1000毫托的氩气(Ar)、氮气和/或氦气(He)等气体源之下进行沉积。可在溅镀过程中控制施加于溅镀靶材的偏压，来控制在多元素材料中各元素的相对浓度，以建立本文所述的浓度分布。或者是，这些层也可使用化学气相沉积(chemical vapor deposition，CVD)或原子层沉积(atomic layer deposition，ALD)来形成。
添加物可通过溅镀或其他方法来加入到相变材料之中。从而，相变材料可为硫族元素，或硫族元素与选自于硅、氧、氮、碳及介电材料的群组中的一或多个添加物。各个具有相变材料层(例如是第二缓冲层207、相变层206及第一缓冲层205)厚度可为约10纳米至50纳米。
在另一实施例中，第一缓冲层205、相变层206及第二缓冲层207的相变材料可由不同元素所组成。举例来说，第一缓冲层205及第二缓冲层207可包括GaxSbyTez一类的材料，而相变层206可包括GexSbyTez一类的材料，或其他包括碲与锑的硫族元素为基底的材料。
在其他一些实施例中，第一缓冲层205可由沉积不是相变材料的材料来形成，例如第一元素的薄层，其厚度约为数纳米量级。在其他一些实施例中，第二缓冲层207可由沉积不是相变材料的材料来形成，例如第二元素的薄层，其厚度约为数纳米量级。
图3绘示制造流程中进行图案化叠层刻蚀穿过多个层之后的状态。光阻层(未绘示)或其他屏蔽材料形成于第一缓冲层205上，并图案化以形成屏蔽。接着，使用此屏蔽进行叠层刻蚀一或多个刻蚀步骤，穿过第一缓冲层205、相变层206、第二缓冲层207及第一导体层201以形成多个叠层，包括叠层230、叠层231、叠层232及叠层233。每一个叠层的底层包括第一导体，此第一导体的宽度范围可为约10纳米至约40纳米，较佳可约为20纳米。
图4绘示制造流程中于叠层之间形成介电填充208之后的状态。举例来说，可用包括氧化硅的旋涂式介电材料(spin-on dielectric)形成叠层之间的介电填充，并接着进行例如是化学机械研磨(Chemical Mechanical Polishing，CMP)来平坦化暴露叠层的顶部。介电填充208也可使用化学气相沉积、原子层沉积、物理气相沉积、低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)或高密度等离子体化学气相沉积(highdensity plasma chemical vapor deposition，HDPCVD)来形成。
图5绘示制造流程中在叠层之上形成多个层之后的状态。这些新形成以形成图5所示结构的层，包括扩散阻障层204、开关层203以及第二导体层202，使用沉积技术例如是化学气相沉积、物理气相沉积或原子层沉积，依序沉积在叠层之上。
图6绘示制造流程中完成存储器阵列中的存储单元的第一阶层之后的状态。为了形成图6所示结构，对图5所示结构进行叠层刻蚀，并停止于第一导体层201，并形成多个柱体，此柱体包括第一缓冲层205、相变层206及第二缓冲层207的剩余部分。此叠层刻蚀可通过刻蚀屏蔽来进行，此刻蚀屏蔽包括光阻屏蔽、硬掩模，或光阻及硬掩模两者的组合。硬掩模材料的例子可包括氮化硅、氮化钛、底部防反射层(bottom anti-reflective coating，BARC)、顶部防反射层(top anti-reflective coating，TARC)以及其他材料。形成屏蔽之后，使用一或多个刻蚀步骤进行叠层刻蚀，停止于或未切穿第一导体层201。
接着，使用介电填充209来进行填充步骤以填充沟槽，介电填充209例如是氧化硅或氮化硅，并接着进行化学机械研磨程序。举例来说，填充步骤可使用旋涂工艺、化学气相沉积、原子层沉积、物理气相沉积、低压化学气相沉积或高密度等离子体化学气相沉积。介电填充208及介电填充209的组合，形成了一个结构，此结构得以物理性局限包括具有相变材料的相变层206的柱体。如图6所示完成的结构包括存储单元的第一阶层，设置于第一图案化层(第一导体层201)中的第一导体以及第二图案化层(第二导体层202)中的第二导体的交叉点上。各包括相变材料的柱体由介电填充(介电填充208、介电填充209)所环绕并局限。柱体中的相变层206中的有源区在进行操作时会改变其固相。在此例子中，主要的电流方向自第一导体(正极结点)流向第二导体(负极结点，或较非正极的结点)。第一元素例如是碲可存在于柱体之中，使得此柱体具有沿着自有源区至柱体的第一侧递增的第一元素的浓度梯度，并在位于远离第一导体并邻近第二导体的第一侧的第一缓冲层205具有其第一元素的最高浓度。另一方面，第二元素例如是锑可存在于柱体之中，使得此柱体具有沿着自有源区至柱体的第二侧递增的第二元素的浓度梯度，并在位于邻近第一导体的第二侧的第二缓冲层207具有其第二元素的最高浓度。因此，第一缓冲层205例如可为富碲的相变材料，并相较于有源区具有较高的第一元素浓度，而第二缓冲层207例如可为富锑的相变材料，并相较于有源区具有较高的第二元素浓度。第一缓冲层205例如可为富碲的相变材料，并相较于有源区具有较高的碲浓度。并且，第二缓冲层207例如可为富锑的相变材料，并相较于有源区具有较高的锑浓度。此第一缓冲层及第二缓冲层可作为相变材料的元素的汇集处或来源，使得有源区中偏析及空孔的产生得以减少，以提升耐久性。
图7绘示制造流程中形成用于形成存储器阵列的第二阶层的多个层之后的状态。第二层开关层213、第二层扩散阻障层214、第二层适合作为第一缓冲层的材料的第一缓冲层215、第二层适合作为有源区的相变材料的相变层216以及第二层适合作为第二缓冲层材料的第二缓冲层217，依序沉积于存储器阵列的第一阶层之上。
图8绘示制造流程中对存储器阵列的第二阶层进行第一次叠层刻蚀及第一次填充步骤之后的状态。此第一次叠层刻蚀使用屏蔽来刻蚀第二导体层(例如是第二导体层202)，并停止于介电填充209。然后，于叠层之间的间隙形成介电填充，并接着进行化学机械刻蚀。
图9绘示制造流程中沉积第二层第一导体之后的状态。适合作为位线的第三导体层218，使用例如是化学气相沉积、物理气相沉积及原子层沉积中的一或多个程序形成于图8所示的结构之上。
图10绘示制造流程中对存储器阵列的第二阶层进行第二次叠层刻蚀及第二次填充步骤之后的状态。此第一次叠层刻蚀使用屏蔽来刻蚀第一导体层(例如是第三导体层218)，并停止于扩散阻障层214。然后，于叠层之间的间隙形成介电填充，并接着进行化学机械刻蚀。于是第二阶层中多个相变材料的柱体由介电材料所局限。
于上述所绘示的制造程序，于各阶层中进行两次叠层刻蚀。其中一次叠层刻蚀用以形成沿着第一导体方向的叠层，另一次刻蚀用以形成沿着第二导体方向的叠层。
或者是，在第一阶层中的第二次叠层刻蚀，也可与第二阶层中的第一次叠层刻蚀结合，以减少步骤数量，并减省成本。
于此实施例中，第二导体层202中的多个导体由存储器阵列中的第一阶层及第二阶层共享。于第二阶层的存储器操作当中，主要的电流方向自第三导体层218中的导体(正极结点)流向第二导体层202中的导体(负极结点，或较非正极的结点)。第二阶层中的柱体中邻近第二导体层202的第一缓冲层215可包括富碲材料，例如是富碲的相变材料，并相较于相变层216中的有源区具有较高的碲浓度。并且，第二阶层中的柱体中远离第二导体层202的第二缓冲层217可包括富锑材料，例如是富锑的相变材料，并相较于相变层216中的有源区具有较高的锑浓度。
于另一实施例中，于第二阶层的存储器操作当中，主要的电流方向自第二导体层202中的导体(正极结点)流向第三导体层218中的导体(负极结点，或较非正极的结点)，而于第一阶层的存储器操作当中，主要的电流方向自第一导体层201中的导体(正极结点)流向第二导体层202中的导体(负极结点，或较非正极的结点)。如此一来第二导体层202中的第二导体作为第一阶层中的顶部电极，但作为第二阶层中的底部电极。因此，存储器阵列中的第一阶层中的第一导体层205可包括富碲的相变材料，而存储器阵列中的第二阶层中的第一导体层215可包括富锑的相变材料。另一方面，存储器阵列中的第一阶层中的第二导体层207可包括富锑的相变材料，而存储器阵列中的第二阶层中的第二导体层217可包括富碲的相变材料。
第三阶层，或更多的阶层，可通过重复上述步骤来形成。
图11绘示图10所示结构的变体。第11图所示结构与图10所示结构的差异在于，开关层(例如开关层203、开关层213)及扩散阻障层(例如是扩散阻障204、扩散阻障214)与相变材料的柱体对齐排列。
图12绘示包括三维存储器阵列1200的集成电路1250，三维存储器阵列1200包括双向阈值开关与具有质量流缓冲层的相变材料受局限柱体串联。平面及列译码器1201耦接至并电性连通至多条字线1202，并沿着存储器阵列1200中的列配置。行译码器1203耦接至并电性连通至多条位线1204，并沿着三维存储器阵列1200的行配置，以从三维存储器阵列1200中的存储单元读取数据和写入数据。总线1205提供地址至平面及列译码器1201及行译码器1203。方块1206中的感测放大器(sense amplifier)及其他例如是预充电路(pre-charge circuit)等等的支持电路(supporting circuitry)以及数据输入结构(data-instructure)，经由总线1207耦接至行译码器1203。数据经由数据输入线1211，从集成电路1250上的输入/输出端口或其他集成电路1250内部或外部的数据源，提供至方块1206中的数据输入结构。数据经由数据输出线1215，从方块1206中的感测放大器，提供至集成电路上的输入/输出端口或其他集成电路1250内部或外部的数据目标端(data destination)。电路1209中的偏压配置状态机(bias arrangement state machine)控制偏压配置电源供应1208(biasing arrangement supply voltages)以及方块1206中的感测放大器及数据输入结构，以进行读取和写入操作。此电路也可实施为使用特殊目的逻辑电路(specialpurpose logic)、通用处理器(general purpose processor)或两者的组合，来配置为执行读取、写入及擦除操作。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种集成电路，包括：
多个第一导体设置于一第一图案化层之中，及多个第二导体设置于一第二图案化层之中；以及
多个存储单元的一阵列，设置于所述第一导体及所述第二导体之间，所述阵列中的各所述存储单元包括：
一开关，与一相变材料的一本体串联，所述本体具有一有源区，所述有源区包括一第一元素及一第二元素；
一第一缓冲层，串联设置于所述有源区与所述开关之间，所述第一缓冲层的所述第一元素浓度高于所述有源区的所述第一元素浓度；及
一第二缓冲层，串联设置于所述有源区与所述第一导体及所述第二导体之中远离所述开关设置之一者之间，所述第二缓冲层的所述第二元素浓度高于所述有源区的所述第二元素浓度。
2.如权利要求1所述的集成电路，其中所述第一元素及所述第二元素之一为锑，所述第一元素及所述第二元素的另一个为碲。
3.如权利要求1所述的集成电路，其中所述第一元素及所述第二元素之一为锑，所述第一元素及所述第二元素的另一个为碲，且所述相变材料包括GaxSbyTez。
4.如权利要求1所述的集成电路，其中所述第一缓冲层包括富碲的GexSbyTez，且所述第一元素为碲，以及所述第二缓冲层包括富锑的GexSbyTez，且所述第二元素为锑。
5.如权利要求1所述的集成电路，其中所述相变材料的所述本体由所述第一图案化层及所述第二图案化层之间的一介电填充材料所局限。
6.如权利要求1所述的集成电路，其中所述第一导体及所述第二导体以一交叉点结构叠层排列，且所述存储单元的所述阵列位于所述交叉点结构叠层中的多个交叉点。
7.一种集成电路的制造方法，包括：
形成多个第一导体于一第一图案化层之中，及形成多个第二导体于一第二图案化层之中；以及
形成多个存储单元的一阵列于所述第一导体及所述第二导体之间，所述阵列中的各所述存储单元包括：
一开关，与一相变材料的一本体串联，所述本体具有一有源区，所述有源区包括一第一元素及一第二元素；
一第一缓冲层，串联设置于所述有源区与所述开关之间，所述第一缓冲层的所述第一元素浓度高于所述有源区的所述第一元素浓度；及
一第二缓冲层，串联设置于所述有源区与所述第一导体及所述第二导体之中远离所述开关设置之一者之间，所述第二缓冲层的所述第二元素浓度高于所述有源区的所述第二元素浓度。
8.一种集成电路，包括:
一第一导体及一第二导体；以及
一存储单元，设置于所述第一导体及所述第二导体之间，所述存储单元包括一双向开关与一受局限柱体串联，所述受局限柱体包括具有锑与碲的相变材料，所述受局限柱体具有一第一侧临近所述第二导体及一第二侧远离所述第二导体，所述受局限柱体具有一碲最高浓度于邻近所述第二导体的所述第一侧上的一区域中，所述受局限柱体具有一锑最高浓度于远离所述第二导体的所述第二侧上的一区域中，其中一电流方向自所述第一导体流向所述第二导体；所述受局限主体还包括位于所述第一侧和第二侧之间一相变材料的本体，该本体包括锑和碲元素。
9.如权利要求8所述的集成电路，还包括一扩散阻障位于所述双向开关及所述受局限柱体之间。
10.如权利要求8所述的集成电路，其中所述本体包括一有源区。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102463023B1 (ko) * 2016-02-25 2022-11-03 삼성전자주식회사 가변 저항 메모리 장치 및 이의 제조 방법
US9793323B1 (en) 2016-07-11 2017-10-17 Macronix International Co., Ltd. Phase change memory with high endurance
US10593875B2 (en) * 2018-06-15 2020-03-17 Macronix International Co., Ltd. Self-aligned 3D memory with confined cell
US10937832B2 (en) 2018-06-21 2021-03-02 Macronix International Co., Ltd. 3D memory with confined cell
TWI771597B (zh) 2019-02-22 2022-07-21 日商東芝記憶體股份有限公司 半導體儲存裝置
KR20200131069A (ko) 2019-05-13 2020-11-23 삼성전자주식회사 메모리 소자 제조 방법
US10950784B2 (en) * 2019-06-07 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM with a barrier layer
CN110335942A (zh) * 2019-07-08 2019-10-15 中国科学院上海微系统与信息技术研究所 一种相变存储器及其制作方法
TWI707449B (zh) * 2019-09-02 2020-10-11 華邦電子股份有限公司 可變電阻式記憶體及其製造方法
US11289540B2 (en) 2019-10-15 2022-03-29 Macronix International Co., Ltd. Semiconductor device and memory cell
US11158787B2 (en) 2019-12-17 2021-10-26 Macronix International Co., Ltd. C—As—Se—Ge ovonic materials for selector devices and memory devices using same
US11362276B2 (en) 2020-03-27 2022-06-14 Macronix International Co., Ltd. High thermal stability SiOx doped GeSbTe materials suitable for embedded PCM application
US11665983B2 (en) 2020-12-11 2023-05-30 International Business Machines Corporation Phase change memory cell with ovonic threshold switch
CN113594202B (zh) * 2021-07-07 2024-07-16 长江先进存储产业创新中心有限责任公司 相变存储器及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101026223A (zh) * 2006-02-07 2007-08-29 旺宏电子股份有限公司 具有热隔离结构的ⅰ型相变化存储单元
CN101465383A (zh) * 2008-12-30 2009-06-24 中国科学院上海微系统与信息技术研究所 肖特基二极管及制造方法、电阻转换存储器制造方法
CN101577140A (zh) * 2008-05-08 2009-11-11 旺宏电子股份有限公司 一种存储器元件及其操作方法
CN102655090A (zh) * 2011-03-04 2012-09-05 中芯国际集成电路制造(上海)有限公司 一种竖直二极管阵列的制造方法
CN102779827A (zh) * 2011-05-09 2012-11-14 旺宏电子股份有限公司 没有隔离装置的存储器

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329486A (en) 1992-04-24 1994-07-12 Motorola, Inc. Ferromagnetic memory device
US5694146A (en) 1994-10-14 1997-12-02 Energy Conversion Devices, Inc. Active matrix LCD array employing thin film chalcogenide threshold switches to isolate individual pixels
US5751012A (en) 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
US6147395A (en) 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
DE10050076C2 (de) 2000-10-10 2003-09-18 Infineon Technologies Ag Verfahren zur Herstellung einer ferromagnetischen Struktur und ferromagnetisches Bauelement
US6555858B1 (en) 2000-11-15 2003-04-29 Motorola, Inc. Self-aligned magnetic clad write line and its method of formation
US6605527B2 (en) 2001-06-30 2003-08-12 Intel Corporation Reduced area intersection between electrode and programming element
US6507061B1 (en) 2001-08-31 2003-01-14 Intel Corporation Multiple layer phase-change memory
US7045383B2 (en) 2001-09-19 2006-05-16 BAE Systems Information and Ovonyx, Inc Method for making tapered opening for programmable resistance memory element
US6579760B1 (en) 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
US7623370B2 (en) 2002-04-04 2009-11-24 Kabushiki Kaisha Toshiba Resistance change memory device
US6864503B2 (en) 2002-08-09 2005-03-08 Macronix International Co., Ltd. Spacer chalcogenide memory method and device
KR100448908B1 (ko) 2002-09-03 2004-09-16 삼성전자주식회사 상전이 기억 소자 구조 및 그 제조 방법
US6795338B2 (en) 2002-12-13 2004-09-21 Intel Corporation Memory having access devices using phase change material such as chalcogenide
US6869883B2 (en) 2002-12-13 2005-03-22 Ovonyx, Inc. Forming phase change memories
JP4377817B2 (ja) 2003-03-18 2009-12-02 株式会社東芝 プログラマブル抵抗メモリ装置
US7236394B2 (en) 2003-06-18 2007-06-26 Macronix International Co., Ltd. Transistor-free random access memory
KR100615586B1 (ko) 2003-07-23 2006-08-25 삼성전자주식회사 다공성 유전막 내에 국부적인 상전이 영역을 구비하는상전이 메모리 소자 및 그 제조 방법
US7485891B2 (en) 2003-11-20 2009-02-03 International Business Machines Corporation Multi-bit phase change memory cell and multi-bit phase change memory including the same, method of forming a multi-bit phase change memory, and method of programming a multi-bit phase change memory
US7265050B2 (en) 2003-12-12 2007-09-04 Samsung Electronics Co., Ltd. Methods for fabricating memory devices using sacrificial layers
KR100668824B1 (ko) 2004-06-30 2007-01-16 주식회사 하이닉스반도체 상변환 기억 소자 및 그 제조방법
JP2006019455A (ja) 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
TWI254443B (en) 2004-10-08 2006-05-01 Ind Tech Res Inst Multilevel phase-change memory, manufacture method and status transferring method thereof
US20060108667A1 (en) 2004-11-22 2006-05-25 Macronix International Co., Ltd. Method for manufacturing a small pin on integrated circuits or other devices
US20060138467A1 (en) 2004-12-29 2006-06-29 Hsiang-Lan Lung Method of forming a small contact in phase-change memory and a memory cell produced by the method
US7361925B2 (en) 2005-02-10 2008-04-22 Infineon Technologies Ag Integrated circuit having a memory including a low-k dielectric material for thermal isolation
US7321130B2 (en) 2005-06-17 2008-01-22 Macronix International Co., Ltd. Thin film fuse phase change RAM and manufacturing method
US7767992B2 (en) * 2005-08-09 2010-08-03 Ovonyx, Inc. Multi-layer chalcogenide devices
US7381982B2 (en) 2005-08-26 2008-06-03 Macronix International Co., Ltd. Method for fabricating chalcogenide-applied memory
US20070045606A1 (en) 2005-08-30 2007-03-01 Michele Magistretti Shaping a phase change layer in a phase change memory cell
US7786460B2 (en) 2005-11-15 2010-08-31 Macronix International Co., Ltd. Phase change memory device and manufacturing method
US7829876B2 (en) 2005-11-21 2010-11-09 Macronix International Co., Ltd. Vacuum cell thermal isolation for a phase change memory device
US7560337B2 (en) 2006-01-09 2009-07-14 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7394089B2 (en) 2006-08-25 2008-07-01 International Business Machines Corporation Heat-shielded low power PCM-based reprogrammable EFUSE device
US7391045B2 (en) 2006-09-18 2008-06-24 Ovonyx, Inc. Three-dimensional phase-change memory
US7504653B2 (en) 2006-10-04 2009-03-17 Macronix International Co., Ltd. Memory cell device with circumferentially-extending memory element
US20080090400A1 (en) 2006-10-17 2008-04-17 Cheek Roger W Self-aligned in-contact phase change memory device
US7778063B2 (en) 2006-11-08 2010-08-17 Symetrix Corporation Non-volatile resistance switching memories and methods of making same
US7728318B2 (en) 2006-11-16 2010-06-01 Sandisk Corporation Nonvolatile phase change memory cell having a reduced contact area
US7745807B2 (en) 2007-07-11 2010-06-29 International Business Machines Corporation Current constricting phase change memory element structure
TW200926356A (en) 2007-12-11 2009-06-16 Ind Tech Res Inst Method for fabricating phase-change memory
US7868313B2 (en) 2008-04-29 2011-01-11 International Business Machines Corporation Phase change memory device and method of manufacture
US8363463B2 (en) * 2009-06-25 2013-01-29 Macronix International Co., Ltd. Phase change memory having one or more non-constant doping profiles
KR20120021539A (ko) * 2010-08-06 2012-03-09 삼성전자주식회사 비휘발성 메모리요소 및 이를 포함하는 메모리소자
US8426242B2 (en) * 2011-02-01 2013-04-23 Macronix International Co., Ltd. Composite target sputtering for forming doped phase change materials
US9490426B2 (en) * 2014-07-09 2016-11-08 HGST, Inc. Multiple bit per cell dual-alloy GST memory elements
US9793323B1 (en) 2016-07-11 2017-10-17 Macronix International Co., Ltd. Phase change memory with high endurance

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101026223A (zh) * 2006-02-07 2007-08-29 旺宏电子股份有限公司 具有热隔离结构的ⅰ型相变化存储单元
CN101577140A (zh) * 2008-05-08 2009-11-11 旺宏电子股份有限公司 一种存储器元件及其操作方法
CN101465383A (zh) * 2008-12-30 2009-06-24 中国科学院上海微系统与信息技术研究所 肖特基二极管及制造方法、电阻转换存储器制造方法
CN102655090A (zh) * 2011-03-04 2012-09-05 中芯国际集成电路制造(上海)有限公司 一种竖直二极管阵列的制造方法
CN102779827A (zh) * 2011-05-09 2012-11-14 旺宏电子股份有限公司 没有隔离装置的存储器

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US9972660B2 (en) 2018-05-15
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