TWI625875B - 具有高耐久性之相變化記憶體的積體電路及其製造方法 - Google Patents

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Abstract

本文係揭露一種交叉點陣列中的記憶胞，其具有較佳的耐久性。各記憶胞設置於第一導體及第二導體之間，包括開關與相變化材料之柱體串聯。此柱體在接近第二導體的一端具有富碲材料，而在接近第一導體的另一端具有富銻材料，其中電流方向係自第一導體流向第二導體。

Description

具有高耐久性之相變化記憶體的積體電路及其製造方法
本發明係有關於一種積體電路之記憶體，且特別是有關於一種包括使用相變化材料(phase change material)之積體電路之記憶體及其製造方法。
許多三維記憶體(three-dimensional memory，3D memory)技術採用相變化材料，亦有提出使用其他可編程電阻材料(programmable resistance material)來達到高密度記憶體。舉例而言，Li等人發表於2004年9月之IEEE TRANSACTIONS ON DEVICE AND MATERIALS RELIABILITY第4卷第3期的「Evaluation of SiO2 Antifuse in a 3D-OTP Memory」，描述了如同記憶胞一般排列的多晶矽二極體及抗熔絲(antifuse)。Sasago等人發表於2009年超大型積體電路研討會科技論文文摘 (Symposium on VLSI Technology Digest of Technical Papers)第24至25頁的「Cross-Point Phase Change Memory with 4F2 Cell Size Driven by Low-Contact-Resistivity Poly-Si Diode」，描述了如同記憶胞一般排列的多晶矽二極體以及相變化單元。而Kau等人發表於2009年國際電子元件會議(International Electron Devices Meeting，IEDM)09-617，第27.1.1至27.1.4頁的「A Stackable Cross Point Phase Change Memory」，則描述一種記憶體柱(memory post)，此記憶體柱包括具有相變化單元而作為存取元件(access device)的雙向定限開關(ovonic threshold switch，OTS)。
伴隨著基於相變化材料之記憶體的一個問題，為記憶胞在長時間使用下之故障，此係視為其有限耐久性(limited endurance)的特徵。相變化材料相對複雜，並可由於記憶胞中材料的偏析(segregation)而故障。材料的偏析可影響相變化的機制，使得記憶胞難以重設(reset)或難以設定(set)。而且，偏析可造成穿過記憶胞的短路。
此外，相變化記憶材料可能會受到電極表面或材料本體中的其他地方的空孔(void)形成。隨著在主動區內中空孔的成長及相互合併，此些空孔可影響電流或者造成斷路，阻斷整體的電流。
因此，需要提供一種記憶體，適於用於高密度結構，並具有較佳的資料保存以及較長的耐久性。
此處係描述一種相變化記憶胞，具有較佳的耐久性。此外，另描述一種排列為三維交叉點結構(cross-point configuration)之相變化記憶胞。
於此處所述之實施例中，相變化記憶胞可包括開關或引導元件(steering device)與材料堆疊串聯，此材料堆疊包括相變化材料之本體、第一緩衝層及第二緩衝層。第一緩衝層及第二緩衝層的組成不同，特別是關於相變化材料的元素不同。於此處所述之實施例中，此開關可為雙向定限開關。
本發明之一個面向包括一種交叉點記憶體，包括多個第一導體設置於第一圖案化層之中，及多個第二導體設置於一第二圖案化層之中；以及記憶胞陣列設置於第一導體及第二導體之間。陣列中之各記憶胞包括開關與包括相變化材料之柱體串聯。此柱體具有電性連接至開關的第一側及電性連接至第一導體及第二導體中之一者的第二側。柱體中的相變化記憶材料具有主動區，此主動區於記憶體進行操作時會改變其固相。
如此處所述，介於第一緩衝層及第二緩衝層之間的相變化材料包括如三元(ternary)或四元(quaternary)硫族元素(chalcogenide)的多元素材料(例如是Ge x Sb y Te z 、Ga x Sb y Te z 、Ga w Ge x Sb y Te z )。並且，相變化材料可包括介電添加物，例如是氧化矽。位於主動區及開關之間的第一緩衝層具有相變化材料之第一元素濃度，而位於主動區及第一導體及第二導體中之一者之間 的第二緩衝層具有相變化材料之不同於第一元素的第二元素濃度。第一元素及第二元素，舉例而言可為銻(antimony，Sb)或碲(tellurium，Te)。第一緩衝層之第一元素濃度高於第二緩衝層之第一元素濃度。第二緩衝層之第二元素濃度高於第一緩衝層之第二元素濃度。第一緩衝層及第二緩衝層之不同係在於，第一元素及第二元素在記憶體的整體使用壽命當中，抑制了主動區中偏析及空孔的產生。相信緩衝層至少在概念上作為相變化材料之第一元素及第二元素之匯集處(sink)或來源(source)，並傾向於在記憶體之操作中平衡質量流(mass flow)之動態。
第一緩衝層可具有高於主動區之第一元素濃度的第一元素濃度，而第二緩衝層可具有高於主動區之第二元素濃度的第二元素濃度。
於柱體中的相變化材料可由第一圖案化層及第二圖案化層之間之介電填充材料來物理性侷限於橫向方向(lateral direction)上。
本發明之另一個面向包括一種製造積體電路的方法，此積體電路包括如上所述之記憶胞。
本發明所述之技術內容中其他的面向與優點，可參考所附圖式、下文之詳細說明及較佳實施例，以及申請專利之內容做更佳的瞭解。
101‧‧‧第一導體
102‧‧‧第二導體
103‧‧‧雙向定限開關層
104‧‧‧擴散阻障
105、205、215‧‧‧第一緩衝層
106‧‧‧本體
107、207、217‧‧‧第二緩衝層
200‧‧‧基板
201‧‧‧第一導體層
202‧‧‧第二導體層
203、213‧‧‧開關層
204、214‧‧‧擴散阻障層
206、216‧‧‧相變化層
208、209‧‧‧介電填充
218‧‧‧第三導體層
230~233‧‧‧堆疊
1200‧‧‧三維記憶體陣列
1201‧‧‧平面及列解碼器
1202‧‧‧字元線
1203‧‧‧行解碼器
1204‧‧‧位元線
1205、1207‧‧‧匯流排
1206‧‧‧方塊
1208‧‧‧偏壓配置電源供應
1209‧‧‧電路
1211‧‧‧資料輸入線
1215‧‧‧資料輸出線
1250‧‧‧積體電路
第1圖繪示於交叉點陣列(cross-point array)中之記憶胞之透視圖。
第2圖至第10圖繪示記憶體陣列之示例性製造流程之各個階段。
第11圖繪示第10圖所示之陣列之變體。
第12圖繪示具有三維記憶體陣列之積體電路的製造流程圖，此三維記憶體陣列具有本文所述之層間絕緣結構。
此處係提供本發明所述之可編程電阻式記憶體元件以及其製造方法的多個實施例，並請一併參照圖式第1圖至第12圖。
第1圖繪示適合用於交叉點陣列中之相變化記憶胞之透視圖。第一導體101可配置為位元線，而第二導體102可配置為字元線。記憶胞設置於第一導體101及第二導體102之間，並包括開關與包括相變化材料之柱體串聯。此開關包括雙向定限開關層103及擴散阻障104，於此實施例中係設置為襯於第二導體102之底部的圖案。此柱體包括接觸開關中之擴散阻障104以提供電性連通的第一側，以及接觸第一導體101以提供電性連通的第二側。
於其他的例子中，開關及柱體是倒過來的，使得柱 體的第二側接觸第二導體102，而開關層103則接觸第一導體101。
相變化材料之本體106包括第一元素及第二元素，且其係係由第一導體101及第二導體102之間之介電填充材料(未繪示)所侷限。
相變化材料可包括硫族元素為基底之材料，舉例而言，可為Ga x Sb y Te z 、Ge x Sb y Te z 、Ga w Ge x Sb y Te z 、Ag w In x Sb y Te z 、Sn w Ge x Sb y Te z 、Se w Ge x Sb y Te z 以及S w Ge x Sb y Te z 。相變化材料包括例如為碲之第一元素，以及例如為銻之第二元素。相變化材料可包括添加物，例如氮、矽、氧、氧化矽以及氮化矽。於一實施例中，相變化材料為Ge x Sb y Te z ，並具有氧化矽添加物，第一元素為碲而第二元素為銻。
柱體中之相變化材料之本體106之主動區於陣列進行設定及重設操作時進行相變化。典型的是，在製造程序後、任何編程之前，相變化材料係為晶態(crystalline)或低電阻態。而在操作或測試時，主動區可重設至非晶態(amorphous)或高電阻態，或設定至晶態或低電阻態。於一些實施例中，可使用多個編程電阻狀態(programmable resistance state)來儲存資料，包括一或多個位於不同電阻水平的非晶態，例如是對應非晶態材料的不同含量。
此柱體包括具有第一元素的第一緩衝層105，設置於開關及相變化材料之本體106之間的第一側上。此第一緩衝層 可提供第一元素之來源或匯集處，例如是相較於主動區具有較高的第一元素濃度。此柱體更包括具有第二元素的第二緩衝層107，設置於相反的第二側上，並連接以電性連通第一導體101。此第二緩衝層可提供第二元素之來源或匯集處，例如是相較於主動區具有較高的第二元素濃度。
於使用硫族元素，例如Ga x Sb y Te z 、Ge x Sb y Te z 、Ga w Ge x Sb y Te z 或其他使用碲或銻作為本體106中的相變化材料的實施例中，且當操作時主要的電流方向係自第一導體101(正極結點(positive node))流向第二導體102(負極結點(negative node))時，第一元素為碲且第一緩衝層105可包括富碲之相變化材料，第二元素為銻且第二緩衝層107可包括富銻之相變化材料。而當操作時的主要電流方向係自第二導體102(正極結點)流向第一導體101(負極結點)時，第一元素為銻且第一緩衝層105可包括富銻之相變化材料，第二元素為碲且第二緩衝層107可包括富碲之相變化材料。
開關層103可包括選自於可作為雙向定限開關操作之硫族元素組合，並可包括選自於砷(arsenic，As)、碲、銻、硒(selenium，Se)、鍺(germanium，Ge)、矽、氧及氮等元素所組成之群組中的一或多個元素。於一個例子中，開關層103之厚度可為約10奈米至40奈米，較佳可為30奈米。Czubatyj等人於2012年發表於Electronic Materials Letters第8卷第2期第157頁至第167頁之「Thin-Film Ovonic Threshold Switch：Its Operation and Application in Modern Integrated Circuits」描述了薄膜雙向定限開關的應用及其電特性(electrical characteristics)。於其他的實施例中，可以使用其他電流引導元件，包括二極體、電晶體、穿隧介電層等等。
擴散阻障104包括一種材料或多種材料之組合，此材料或材料組合係選自於可在開關層103以及包括相變化材料之柱體之間提供足夠附著力，並阻擋不純物從柱體移動至開關且反之亦然者。擴散阻障可包含厚度為3奈米至30奈米之導電材料，較佳可為5奈米。適用於擴散阻障104之材料可包括金屬氮化物，例如氮化鈦(titanium nitride，TiN)、氮化鉭(tantalum nitride，TaN)、氮化鎢(tungsten nitride，WN)、氮化鉬(molybdenum nitride，MoN)、氮化矽鈦(titanium silicon nitride，TiSiN)以及氮化鋁鈦(titanium aluminum nitride，TiAlN)。除了金屬氮化物之外，導電材料，例如碳化鈦(titanium carbide，TiC)、碳化鎢(tungsten carbide，WC)、石墨(graphite，C)、鈦(titanium，Ti)、鉬(molybdenum，Mo)、鉭(tantalum，Ta)、矽化鈦(titanium silicide，TiSi)、矽化鉭(tantalum silicide，TaSi)以及鈦鎢合金(titanium tungsten，TiW)亦可用來作為擴散阻障104。
選擇用來作為第一導體101及第二導體102的材料可包括各種金屬、類似金屬的材料及摻雜的半導體，以及此些材料的組合。第一導體101及第二導體102可採用一或多層材料層，例如是鎢(tungsten，W)、鋁(aluminum，Al)、銅(copper，Cu)、 氮化鈦、氮化鉭、氮化鎢、摻雜多晶矽(doped polysilicon)、矽化鈷(cobalt silicide，CoSi)、矽化鎢(tungsten silicide，WSi)及其他材料。
第2圖至第10圖繪示所述之記憶體陣列之示例性製造流程之各個階段。用於第2圖中的元件符號大致用於其後之圖示中不再贅述。
第2圖繪示製造流程中形成多個層之後的狀態。為了形成第2圖所示之結構，適合作為位元線之導體材料的第一導體層201沉積於基板200之上，接著沉積適合作為第二緩衝層之材料的第二緩衝層207、適合作為主動區之相變化材料的相變化層206以及適合作為第一緩衝層之材料的第一緩衝層205。第二緩衝層207可包括相較於相變化層206而言第二元素含量較多的相變化材料。第一緩衝層205可包括相較於相變化層206而言第一元素含量較多的相變化材料。並且，第二緩衝層207之第二元素濃度可高於第一緩衝層205之第二元素濃度，而第一緩衝層205之第一元素濃度可高於第二緩衝層207之第一元素濃度。
於多個實施例中，第一緩衝層205、相變化層206及第二緩衝層207包括相變化材料，此些層可以物理氣相沉積(physical vapor deposition，PVD)、濺鍍，或磁控濺鍍(magnetron sputtering)法於壓力為1毫托(mTorr)至1000毫托之氬氣(Ar)、氮氣及/或氦氣(He)等氣體源之下進行沉積。可於濺鍍過程中控制施加於濺鍍靶材的偏壓，來控制在多元素材料中各元素的相 對濃度，以建立本文所述的濃度分佈。或者是，此些層亦可使用化學氣相沉積(chemical vapor deposition，CVD)或原子層沉積(atomic layer deposition，ALD)來形成。
添加物可透過濺鍍或其他方法來加入到相變化材料之中。從而，相變化材料可為硫族元素，或硫族元素與選自於矽、氧、氮、碳及介電材料之群組中的一或多個添加物。各個具有相變化材料之層(例如是第二緩衝層207、相變化層206及第一緩衝層205)之厚度可為約10奈米至50奈米。
於另一實施例中，第一緩衝層205、相變化層206及第二緩衝層207之相變化材料可由不同元素所組成。舉例而言，第一緩衝層205及第二緩衝層207可包括Ga x Sb y Te z 一類的材料，而相變化層206可包括Ge x Sb y Te z 一類的材料，或其他包括碲與銻之硫族元素為基底的材料。
於其他一些實施例中，第一緩衝層205可由沉積不是相變化材料的材料來形成，例如第一元素之薄層，其厚度約為數奈米之量級。於其他一些實施例中，第二緩衝層207可由沉積不是相變化材料的材料來形成，例如第二元素之薄層，其厚度約為數奈米之量級。
第3圖繪示製造流程中進行圖案化堆疊蝕刻穿過多個層之後的狀態。光阻層(未繪示)或其他遮罩材料形成於第一緩衝層205上，並圖案化以形成遮罩。接著，使用此遮罩進行堆疊蝕刻一或多個蝕刻步驟，穿過第一緩衝層205、相變化層206、 第二緩衝層207及第一導體層201以形成多個堆疊，包括堆疊230、堆疊231、堆疊232及堆疊233。每一個堆疊的底層包括第一導體，此第一導體的寬度範圍可為約10奈米至約40奈米，較佳可為約20奈米。
第4圖繪示製造流程中於堆疊之間形成介電填充208之後的狀態。舉例而言，可用包括氧化矽的旋塗式介電材料(spin-on dielectric)形成堆疊之間的介電填充，並接著進行例如是化學機械研磨(Chemical Mechanical Polishing，CMP)來平坦化暴露堆疊之頂部。介電填充208亦可使用化學氣相沉積、原子層沉積、物理氣相沉積、低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)或高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDPCVD)來形成。
第5圖繪示製造流程中於堆疊之上形成多個層之後的狀態。此些新形成以形成第5圖所示之結構的層，包括擴散阻障層204、開關層203以及第二導體層202，使用沉積技術例如是化學氣相沉積、物理氣相沉積或原子層沉積，依序沉積於堆疊之上。
第6圖繪示製造流程中完成記憶體陣列中的記憶胞之第一階層之後的狀態。為了形成第6圖所示之結構，對第5圖所示之結構進行堆疊蝕刻，並停止於第一導體層201，並形成多個柱體，此柱體包括第一緩衝層205、相變化層206及第二緩衝層207之剩餘部分。此堆疊蝕刻可透過蝕刻遮罩來進行，此蝕刻 遮罩包括光阻遮罩、硬罩，或光阻及硬罩兩者之組合。硬罩材料之例子可包括氮化矽、氮化鈦、底部抗反射層(bottom anti-reflective coating，BARC)、頂部抗反射層(top anti-reflective coating，TARC)以及其他材料。形成遮罩之後，使用一或多個蝕刻步驟進行堆疊蝕刻，停止於或未切穿第一導體層201。
接著，使用介電填充209來進行填充步驟以填充溝槽，介電填充209例如是氧化矽或氮化矽，並接著進行化學機械研磨程序。舉例而言，填充步驟可使用旋塗程序、化學氣相沉積、原子層沉積、物理氣相沉積、低壓化學氣相沉積或高密度電漿化學氣相沉積。介電填充208及介電填充209之組合，形成了一個結構，此結構得以物理性侷限包括具有相變化材料之相變化層206的柱體。如第6圖所示完成的結構包括記憶胞之第一階層，設置於第一圖案化層(第一導體層201)中之第一導體以及第二圖案化層(第二導體層202)中之第二導體的交叉點上。各包括相變化材料的柱體係由介電填充(介電填充208、介電填充209)所環繞並侷限。柱體中的相變化層206中的主動區在進行操作時會改變其固相。於此例子中，主要的電流方向係自第一導體(正極結點)流向第二導體(負極結點，或較非正極的結點)。第一元素例如是碲可存在於柱體之中，使得此柱體具有沿著自主動區至柱體之第一側遞增的第一元素之濃度梯度，並於位在遠離第一導體並鄰近第二導體之第一側的第一緩衝層205具有其第一元素之最高濃度。另一方面，第二元素例如是銻可存在於柱體之中， 使得此柱體具有沿著自主動區至柱體之第二側遞增的第二元素之濃度梯度，並於位在鄰近第一導體之第二側的第二緩衝層207具有其第二元素之最高濃度。因此，第一緩衝層205例如可為富碲之相變化材料，並相較於主動區具有較高的第一元素濃度，而第二緩衝層207例如可為富銻之相變化材料，並相較於主動區具有較高的第二元素濃度。第一緩衝層205例如可為富碲之相變化材料，並相較於主動區具有較高的碲濃度。並且，第二緩衝層207例如可為富銻之相變化材料，並相較於主動區具有較高的銻濃度。此第一緩衝層及第二緩衝層可作為相變化材料之元素之匯集處或來源，使得主動區中偏析及空孔的產生得以減少，以提升耐久性。
第7圖繪示製造流程中形成用於形成記憶體陣列之第二階層的多個層之後的狀態。第二層開關層213、第二層擴散阻障層214、第二層適合作為第一緩衝層之材料的第一緩衝層215、第二層適合作為主動區之相變化材料的相變化層216以及第二層適合作為第二緩衝層之材料的第二緩衝層217，依序沉積於記憶體陣列之第一階層之上。
第8圖繪示製造流程中對記憶體陣列之第二階層進行第一次堆疊蝕刻及第一次填充步驟之後的狀態。此第一次堆疊蝕刻係使用遮罩來蝕刻第二導體層(例如是第二導體層202)，並停止於介電填充209。然後，於堆疊之間的間隙形成介電填充，並接著進行化學機械蝕刻。
第9圖繪示製造流程中沉積第二層第一導體之後的狀態。適合作為位元線之第三導體層218，係使用例如是化學氣相沉積、物理氣相沉積及原子層沉積中的一或多個程序形成於第8圖所示之結構之上。
第10圖繪示製造流程中對記憶體陣列之第二階層進行第二次堆疊蝕刻及第二次填充步驟之後的狀態。此第一次堆疊蝕刻係使用遮罩來蝕刻第一導體之層(例如是第三導體層218)，並停止於擴散阻障層214。然後，於堆疊之間的間隙形成介電填充，並接著進行化學機械蝕刻。於是第二階層中多個相變化材料之柱體係由介電材料所侷限。
於上述所繪示之製造程序，於各階層中係進行兩次堆疊蝕刻。其中一次堆疊蝕刻係用以形成沿著第一導體方向的堆疊，另一次蝕刻係用以形成沿著第二導體方向的堆疊。
或者是，在第一階層中的第二次堆疊蝕刻，亦可與第二階層中的第一次堆疊蝕刻結合，以減少步驟數量，並減省成本。
於此實施例中，第二導體層202中的多個導體係由記憶體陣列中之第一階層及第二階層共用。於第二階層之記憶體操作當中，主要的電流方向係自第三導體層218中的導體(正極結點)流向第二導體層202中的導體(負極結點，或較非正極的結點)。第二階層中之柱體中鄰近第二導體層202之第一緩衝層215可包括富碲材料，例如是富碲之相變化材料，並相較於相變 化層216中的主動區具有較高的碲濃度。並且，第二階層中之柱體中遠離第二導體層202之第二緩衝層217可包括富銻材料，例如是富銻之相變化材料，並相較於相變化層216中的主動區具有較高的銻濃度。
於另一實施例中，於第二階層之記憶體操作當中，主要的電流方向係自第二導體層202中的導體(正極結點)流向第三導體層218中的導體(負極結點，或較非正極的結點)，而於第一階層之記憶體操作當中，主要的電流方向係自第一導體層201中的導體(正極結點)流向第二導體層202中的導體(負極結點，或較非正極的結點)。如此一來第二導體層202中之第二導體係作為第一階層中之頂部電極，但係作為第二階層中之底部電極。因此，記憶體陣列中之第一階層中之第一導體層205可包括富碲之相變化材料，而記憶體陣列中之第二階層中之第一導體層215可包括富銻之相變化材料。另一方面，記憶體陣列中之第一階層中之第二導體層207可包括富銻之相變化材料，而記憶體陣列中之第二階層中之第二導體層217可包括富碲之相變化材料。
第三階層，或更多的階層，可透過重複上述之步驟來形成。
第11圖繪示第10圖所示之結構的變體。第11圖所示之結構與第10圖所示之結構之差異在於，開關層(例如開關層203、開關層213)及擴散阻障層(例如是擴散阻障204、擴散 阻障214)係與相變化材料之柱體對齊排列。
第12圖繪示包括三維記憶體陣列1200之積體電路1250，三維記憶體陣列1200包括雙向定限開關與具有質量流緩衝層之相變化材料受侷限柱體串聯。平面及列解碼器1201耦接至並電性連通至多條字元線1202，並沿著記憶體陣列1200中的列配置。行解碼器1203耦接至並電性連通至多條位元線1204，並沿著三維記憶體陣列1200之行配置，以從三維記憶體陣列1200中的記憶胞讀取資料和寫入資料。匯流排1205提供位址至平面及列解碼器1201及行解碼器1203。方塊1206中的感測放大器(sense amplifier)及其他例如是預充電路(pre-charge circuit)等等的支持電路(supporting circuitry)以及資料輸入結構(data-in structure)，係經由匯流排1207耦接至行解碼器1203。資料係經由資料輸入線1211，從積體電路1250上的輸入/輸出埠或其他積體電路1250內部或外部的資料源，提供至方塊1206中的資料輸入結構。資料係經由資料輸出線1215，從方塊1206中的感測放大器，提供至積體電路上的輸入/輸出埠或其他積體電路1250內部或外部的資料目標端(data destination)。電路1209中之偏壓配置狀態機(bias arrangement state machine)控制偏壓配置電源供應1208(biasing arrangement supply voltages)以及方塊1206中的感測放大器及資料輸入結構，以進行讀取和寫入操作。此電路亦可實施為使用特殊目的邏輯電路(special purpose logic)、一般用途處理器(general purpose processor)或兩者之組合，來配 置為執行讀取、寫入及抹除操作。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種積體電路，包括：複數個第一導體設置於一第一圖案化層之中，及複數個第二導體設置於一第二圖案化層之中；以及複數個記憶胞之一陣列，設置於該些第一導體及該些第二導體之間，該陣列中之各該記憶胞包括：一開關，與一相變化材料之一本體串聯，該本體具有一主動區，該主動區包括一第一元素及一第二元素；一第一緩衝層，串聯設置於該主動區與該開關之間，該第一緩衝層之該第一元素濃度高於該主動區之該第一元素濃度；及一第二緩衝層，串聯設置於一主動層與該第一導體及該第二導體之中遠離該開關設置之一者之間，該第二緩衝層之該第二元素濃度高於該主動區之該第二元素濃度。
  2. 如申請專利範圍第1項所述之積體電路，其中該第一元素及該第二元素之一者為銻，該第一元素及該第二元素之另一者為碲。
  3. 如申請專利範圍第1項所述之積體電路，其中該第一元素及該第二元素之一者為銻，該第一元素及該第二元素之另一者為碲，且該相變化材料包括Ga x Sb y Te z 。
  4. 如申請專利範圍第1項所述之積體電路，其中該第一緩衝層包括富碲之Ge x Sb y Te z ，且該第一元素為碲，以及該第二緩衝層包括富銻之Ge x Sb y Te z ，且該第二元素為銻。
  5. 如申請專利範圍第1項所述之積體電路，其中該相變化材料之該本體係由該第一圖案化層及該第二圖案化層之間之一介電填充材料所侷限。
  6. 如申請專利範圍第1項所述之積體電路，其中該些第一導體及該些第二導體係以一交叉點結構堆疊排列，且該些記憶胞之該陣列係位於該交叉點結構堆疊中之複數個交叉點。
  7. 一種積體電路之製造方法，包括：形成複數個第一導體於一第一圖案化層之中，及形成複數個第二導體於一第二圖案化層之中；以及形成複數個記憶胞之一陣列於該些第一導體及該些第二導體之間，該陣列中之各該記憶胞包括：一開關，與一相變化材料之一本體串聯，該本體具有一主動區，該主動區包括一第一元素及一第二元素；一第一緩衝層，串聯設置於該主動區與該開關之間，該第一緩衝層之該第一元素濃度高於該主動區之該第一元素濃度；及一第二緩衝層，串聯設置於一主動層與該第一導體及該第二導體之中遠離該開關設置之一者之間，該第二緩衝層之該第二元素濃度高於該主動區之該第二元素濃度。
  8. 一種積體電路，包括：一第一導體及一第二導體；以及一記憶胞，設置於該第一導體及該第二導體之間，該記憶胞包括一雙向開關與一受侷限柱體串聯，該受侷限柱體包括具有銻與碲的相變化材料，該受侷限柱體具有一第一側臨近該第二導體及一第二側遠離該第二導體，該受侷限柱體具有一碲最高濃度於鄰近該第二導體之該第一側上的一區域中，該受侷限柱體具有一銻最高濃度於遠離該第二導體之該第二側上的一區域中，其中一電流方向係自該第一導體流向該第二導體。
  9. 如申請專利範圍第8項所述之積體電路，更包括一擴散阻障位於該雙向開關及該受侷限柱體之間。
  10. 如申請專利範圍第8項所述之積體電路，其中該受侷限柱體包括一主動區位於該第一側及該第二側之間。
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