CN113594202A - 相变存储器及其制作方法 - Google Patents
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Abstract
本公开实施例公开了一种相变存储器及其制作方法，制作方法包括：提供半导体结构；半导体结构包括由下至上层叠设置的第一地址线层、第一介电层、第一相变存储层、第二介电层；在第二介电层上形成第一掩膜层；沿第一方向刻蚀第一掩膜层及半导体结构，以形成第一沟槽；第一沟槽将第一地址线层分割成多条互相平行的第一地址线，将第一介电层、第一相变存储层、第二介电层和第一掩膜层分别分割成第一介电条、第一相变存储条、第二介电条和第一掩膜条；去除第一掩膜条，以在第二介电条上形成凹槽；在凹槽中沉积选通材料，以形成第一选通元件；其中，在形成第一选通元件的过程中，对用于形成第一选通元件的材料至少不进行沿第一方向的刻蚀。
Description
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种相变存储器及相变存储器的制作方法。
背景技术
相变存储器作为一种新兴的非易失性存储器件，在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面相对快闪存储器均具备较大的优越性。
然而，随着相变存储器的发展，相变存储单元中的元件在形成时还存在诸多问题。
发明内容
本公开实施例提供一种相变存储器及相变存储器的制作方法。
根据本公开实施例的第一方面，提供一种相变存储器的制作方法，包括：
提供半导体结构；所述半导体结构包括由下至上层叠设置的第一地址线层、第一介电层、第一相变存储层、第二介电层；
在所述第二介电层上形成第一掩膜层；
沿第一方向刻蚀所述第一掩膜层及所述半导体结构，以形成贯穿所述第一地址线层、第一介电层、第一相变存储层、第二介电层和第一掩膜层的第一沟槽；所述第一沟槽将所述第一地址线层分割成多条互相平行的第一地址线，将所述第一介电层、第一相变存储层、第二介电层和第一掩膜层分别分割成第一介电条、第一相变存储条、第二介电条和第一掩膜条；
去除所述第一掩膜条，以在所述第二介电条上形成凹槽；
在所述凹槽中沉积选通材料，以形成第一选通元件；其中，在形成所述第一选通元件的过程中，对用于形成第一选通元件的材料至少不进行沿所述第一方向的刻蚀。
上述方案中，所述去除所述第一掩膜条，以在所述第二介电条上形成凹槽，包括：
沿垂直于所述第一方向的第二方向刻蚀所述半导体结构及所述第一掩膜条，以形成贯穿所述第一掩膜条、第二介电条、第一相变存储条、第一介电条的第二沟槽；其中，所述第二沟槽将所述第一掩膜条、第二介电条、第一相变存储条、第一介电条分别分割成第一掩膜块、第二电极、第一相变存储元件、第一电极；
去除所述第一掩膜块，形成第三沟槽；
所述在所述凹槽中沉积选通材料，以形成第一选通元件，包括：
在所述第三沟槽中沉积选通材料，以形成所述第一选通元件。
上述方案中，所述方法还包括：
在形成所述第一沟槽后，在所述第一掩膜条上形成第二掩膜层；
所述形成贯穿所述第一掩膜条、第二介电条、第一相变存储条、第一介电条的第二沟槽，包括：
形成贯穿所述第一掩膜条、第二掩膜层、第二介电条、第一相变存储条、第一介电条的第二沟槽，所述第二沟槽将所述第二掩膜层分割成第二掩膜条；
所述去除所述第一掩膜块，形成第三沟槽，包括：
去除所述第一掩膜块，形成第三沟槽，并同时去除所述第二掩膜条形成第四沟槽；
所述在所述第三沟槽中形成第一选通元件，包括：
在所述第三沟槽和所述第四沟槽中形成第一选通元件。
上述方案中，所述方法还包括：
在形成所述第二沟槽之前，沿所述第二方向刻蚀所述第一掩膜条，以形成贯穿所述第一掩膜条的第五沟槽；其中，所述第二沟槽贯穿所述第五沟槽；
在形成所述第二沟槽之后，在所述第一选通层元件上依次形成层叠设置的第三介电层和第二地址线层；
沿所述第二方向刻蚀所述第三介电层和第二地址线层，以形成贯穿所述第三介电层和第二地址线层的第六沟槽；其中，所述第六沟槽沿所述第二方向延伸；所述第六沟槽将所述第二地址线层分割成多条互相平行的第二地址线，将所述第三介电层分割成第三电极。
上述方案中，所述方法还包括：
在所述第二地址线上由下至上依次形成层叠设置的第三地址线层、第四介电层、第二相变存储层、第五介电层和第三掩膜层；
沿所述第二方向刻蚀所述第三地址线层、第四介电层、第二相变存储层、第五介电层和第三掩膜层，形成贯穿所述第三地址线层、第四介电层、第二相变存储层、第五介电层和第三掩膜层的第七沟槽；其中，所述第七沟槽将所述第三地址线层分割成多条互相平行的第三地址线，将所述第四介电层、第二相变存储层、第五介电层、第三掩膜层分别分割成第四介电条、第二相变存储条、第五介电条、第三掩膜条；
沿所述第二方向刻蚀所述第四介电条、第二相变存储条、第五介电条、第三掩膜条，以形成贯穿所述第三掩膜条、第五介电条、第二相变存储条、第四介电条的第八沟槽；其中，所述第八沟槽将所述第三掩膜条、第五介电条、第二相变存储条、第四介电条分别分割成第三掩膜块、第五电极、第二相变存储元件、第四电极；
去除所述第三掩膜块，形成第九沟槽；
在所述第九沟槽中形成第二选通元件；
在所述第二选通元件上依次形成层叠设置的第六介电层和第四地址线层；
沿所述第一方向刻蚀所述第六介电层和第四地址线层，形成贯穿所述第六介电层和第四地址线层的第十沟槽；其中，所述第十沟槽将所述第四地址线层分割成多条互相平行的第四地址线，将所述第六介电层分割成第六电极。
上述方案中，所述去除所述第一掩膜条，以在所述第二介电条上形成凹槽，包括：
在形成第一沟槽后，去除所述第一掩膜条，形成第十一沟槽；
所述在所述凹槽中沉积选通材料，以形成第一选通元件，包括：
在所述第十一沟槽中沉积选通材料，以形成第一选通条；
沿垂直于所述第一方向的第二方向刻蚀所述第一选通条、第二介电条、第一相变存储条和第一介电条，形成贯穿所述第一选通条、第二介电条、第一相变存储条和第一介电条的第十二沟槽，以形成所述第一选通元件；其中，所述第十二沟槽将所述第一选通条、第二介电条、第一相变存储条和第一介电条分别分割成第一选通元件、第二电极、第一相变存储元件和第一电极。
上述方案中，所述方法还包括：
在形成所述第十二沟槽之前，在所述第一选通条上依次形成层叠设置的第三介电层和第二地址线层；
形成贯穿所述第二地址线层、第三介电层和第一选通条的第十三沟槽；所述第十二沟槽贯穿所述第十三沟槽；
所述形成贯穿所述第一选通条、第二介电条、第一相变存储条和第一介电条的第十二沟槽，包括：
形成贯穿所述第二地址线层、第三介电层、第一选通条、第二介电条、第一相变存储条和第一介电条的第十二沟槽；所述第十二沟槽将所述第二地址线层分割成多条互相平行的第二地址线，将所述第三介电层、第一选通条、第二介电条、第一相变存储条和第一介电条分别分割成第三电极、第一选通元件、第二电极、第一相变存储元件和第一电极。
上述方案中，所述方法还包括：
在所述第二地址线上由下至上依次形成层叠设置的第四介电层、第二相变存储层、第五介电层和第三掩膜层；
沿所述第二方向的刻蚀所述第四介电层、第二相变存储层、第五介电层和第三掩膜层，以形成贯穿所述第四介电层、第二相变存储层、第五介电层和第三掩膜层的第十三沟道；其中，所述第十三沟道将所述第四介电层、第二相变存储层、第五介电层和第三掩膜层分别分割成第四介电条、第二相变存储条、第五介电条和第三掩膜条；
去除所述第三掩膜条，形成第十四沟槽；
在所述第十四沟槽中形成第二选通条；
在所述第二选通条上依次形成层叠设置的第六介电层和第四地址线层；
沿所述第一方向的刻蚀所述第四地址线层、第六介电层、第二选通条、第五介电条、第二相变存储条和第四介电条，以形成贯穿所述第四地址线层、第六介电层、第二选通条、第五介电条、第二相变存储条、第四介电条的第十五沟槽；其中，所述第十五沟槽将所述第四地址线层分割成多条互相平行的第四地址线，将所述第六介电层、第二选通条、第五介电条、第二相变存储条、第四介电条分别分割成第六电极、第二选通元件、第五电极、第二相变存储元件、第四电极。
上述方案中，所述方法还包括：
在所述第一介电层和所述第一相变存储层之间形成第一连接层；所述第一连接层用于减小所述第一介电层和所述第一相变存储层之间的接触电阻；
和/或，
在所述第一相变存储层和所述第二介电层之间形成第二连接层；所述第二连接层用于减小所述第一相变存储层和所述第二介电层之间的接触电阻。根据本公开实施例的第二方面，提供一种相变存储器，包括：
由下至上依次层叠设置的第一地址线、第一相变存储单元、第二地址线；其中，所述第一地址线和所述第二地址线平行于同一平面且互相垂直；所述第一相变存储单元包括由下至上依次层叠设置的第一电极、第一相变存储元件、第二电极、第一选通元件以及第三电极；所述第一电极、第一相变存储元件、第二电极均与所述第一地址线和第二地址线垂直；所述第一选通元件至少部分与所述第一地址线和第二地址线均垂直；所述第三电极与所述第一地址线垂直，且与所述第二地址线平行；
第一沟槽；其中，所述第一沟槽沿第一方向延伸，且与层叠设置的所述第一地址线、第一电极、第一相变存储元件、第二电极及至少部分第一选通元件并列交替设置。
上述方案中，所述第一选通元件包括由下至上层叠设置的第一子选通元件和第二子选通元件；其中，
所述第一子选通元件与所述第一地址线和第二地址线均垂直；
所述第二子选通元件与所述第一地址线垂直且与所述第二地址线平行。
上述方案中，所述相变存储器还包括：
第二沟槽；其中，所述第二沟槽沿垂直于所述第一方向的第二方向延伸，且与层叠设置的所述第一选通元件、第二电极、第一相变存储元件、第一电极并列交替设置；
第五沟槽；其中，所述第二沟槽贯穿所述第五沟槽，所述第五沟槽与所述第一选通元件并列交替设置；
第六沟槽；其中，所述第六沟槽沿所述第二方向延伸，且与所述第三电极和所述第二地址线并列交替设置。
上述方案中，所述相变存储器还包括：
第十二沟槽；其中，所述第十二沟槽沿第二方向延伸，所述第十二沟槽与层叠设置的所述第二地址线、第三电极、第一选通元件、第二电极、第一相变存储元件、第一电极并列交替设置；
第十三沟槽；其中，所述第十二沟槽贯穿所述第十三沟槽，所述第十三沟槽与层叠设置的所述第二地址线、第三电极和第一选通元件并列交替设置。
上述方案中，所述相变存储器还包括：
设置在所述第一电极和所述第一相变存储元件之间的第一连接层；所述第一连接层用于减小所述第一电极和所述第一相变存储元件之间的接触电阻；
和/或，
设置在所述第一相变存储元件和所述第二电极之间的第二连接层；所述第二连接层用于减小所述第一相变存储元件和所述第二电极之间的接触电阻。
本公开实施例提供了一种相变存储器及相变存储器的制作方法。其中，所述相变存储器的制作方法包括：提供半导体结构；所述半导体结构包括由下至上层叠设置的第一地址线层、第一介电层、第一相变存储层、第二介电层；在所述第二介电层上形成第一掩膜层；沿第一方向刻蚀所述第一掩膜层及所述半导体结构，以形成贯穿所述第一地址线层、第一介电层、第一相变存储层、第二介电层和第一掩膜层的第一沟槽；所述第一沟槽将所述第一地址线层分割成多条互相平行的第一地址线，将所述第一介电层、第一相变存储层、第二介电层和第一掩膜层分别分割成第一介电条、第一相变存储条、第二介电条和第一掩膜条；去除所述第一掩膜条，以在所述第二介电条上形成凹槽；在所述凹槽中沉积选通材料，以形成第一选通元件；其中，在形成所述第一选通元件的过程中，对用于形成第一选通元件的材料至少不进行沿所述第一方向的刻蚀。本公开实施例中，在第二介电层上先沉积第一牺牲层，形成沿第一方向延伸的第一沟槽，第一沟槽将第一牺牲层分割成第一牺牲条；之后，去除第一牺牲条，形成第一选通元件。也就是说，在形成第一选通元件的过程中，至少在第一方向上不对形成第一选通元件的材料进行刻蚀，从而能够减少对形成第一选通元件的材料的加工损伤，进而减少第一选通元件侧壁的化学损伤，如此，能够改善对第一选通元件的损伤。
附图说明
图1是相关技术中一相变存储器的局部三维示意图；
图2a是相关技术中一相变存储器的电镜示意图；
图2b是相关技术中一相变存储器的局部放大电镜示意图；
图3是本公开实施例的一相变存储器制作方法的实现流程示意图；
图4a-图4u是本公开实施例的一相变存储器制作方法的实现过程的剖面示意图一；
图5a-图5j是本公开实施例的一相变存储器制作方法的实现过程的剖面示意图二；
图6a是本公开实施例的一相变存储器在xoz轴平面的局部剖面示意图一；
图6b是本公开实施例的一相变存储器在yoz轴平面的局部剖面示意图一；
图7a是本公开实施例的一相变存储器在xoz轴平面的局部剖面示意图二；
图7b是本公开实施例的一相变存储器在yoz轴平面的局部剖面示意图二；
图8a是本公开实施例的一相变存储器在xoz轴平面的局部剖面示意图三；
图8b是本公开实施例的一相变存储器在yoz轴平面的局部剖面示意图三；
图9是本公开实施例的一相变存储器在yoz轴平面的局部剖面示意图四；
图10是本公开实施例的一相变存储器在yoz轴平面的局部剖面示意图五。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。
需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
图1是相关技术中的相变存储器的局部三维示意图。参照图1所示，相变存储器包括由下至上依次层叠设置的第一地址线1020、第一相变存储单元1100a、第二地址线1060、
第二相变存储单元1100b以及第三地址线1090；其中，所述第一相变存储单元1100a包括由下至上依次层叠设置的第一电极1030a、第一选通元件1040、第二电极1030b、第一相变存储元件1050、第三电极1030c；所述第二相变存储单元1100b包括由下至上依次层叠设置的第四电极1030d、第二选通元件1070、第五电极1030e、第二相变存储元件1080、第六电极1030f。相变存储器可以基于对第一相变存储元件1050和第二相变存储元件1080所做的加热和淬火，使得第一相变存储元件1050和第二相变存储元件1080在非晶态和晶态之间转换，进而利用第一相变存储元件1050和第二相变存储元件1080在非晶态的电阻率和晶态的电阻率之间的差异，存储数据。
从图1中可以看出：第一地址线1020与第三地址线1090平行，且第一地址线1020和第三地址线1090均与第二地址线1060垂直；同时，第一相变存储单元1100a与第一地址线1020、第二地址线1060均垂直，第二相变存储单元1100b与第二地址线1060和第三地址线1090均垂直。其中，第一地址线1020和第三地址线1090可作为位线(英文表达为Bit Line)，第二地址线1060可作为字线(英文表达为Word Line)。图2a示出了与图1中的相变存储器相对应的电镜示意图，图2b示出了与图2a相对应的局部放大电镜示意图。
相关技术中，形成第一相变存储单元1100a的第一选通元件1040和第一相变存储元件1050的方法包括：形成五层薄膜；所述五层薄膜包括第一介电层、第一选通层、第二介电层、第一相变存储层和第三介电层；对五层薄膜一起沿第一方向进行刻蚀，对五层薄膜一起沿与第一方向垂直的第二方向进行刻蚀，以形成包括选通元件和相变存储元件的相变存储单元。
也就是说，相关技术中在形成选通元件时，需要对形成选通元件的材料进行第一方向的刻蚀和第二方向的刻蚀，而对形成选通元件的材料进行刻蚀会对选通元件造成损伤，影响相变存储器的良率。
基于上述问题，提出了如图3所示的相变存储器制作方法的实现流程，所述方法包括以下步骤：
步骤3001：提供半导体结构；所述半导体结构包括由下至上层叠设置的第一地址线层、第一介电层、第一相变存储层、第二介电层；
步骤3002：在所述第二介电层上形成第一掩膜层；
步骤3003：沿第一方向刻蚀所述第一掩膜层及所述半导体结构，以形成贯穿所述第一地址线层、第一介电层、第一相变存储层、第二介电层和第一掩膜层的第一沟槽；所述第一沟槽将所述第一地址线层分割成多条互相平行的第一地址线，将所述第一介电层、第一相变存储层、第二介电层和第一掩膜层分别分割成第一介电条、第一相变存储条、第二介电条和第一掩膜条；
步骤3004：去除所述第一掩膜条，以在所述第二介电条上形成凹槽；
步骤3005：在所述凹槽中沉积选通材料，以形成第一选通元件；其中，在形成所述第一选通元件的过程中，对用于形成第一选通元件的材料至少不进行沿所述第一方向的刻蚀。
图4a-图4u为本公开实施例的一相变存储器制作方法的实现过程的剖面示意图。下面结合图4a-图4u来详细说明本公开实施例的相变存储器的制作过程。
需要说明的是，在图4a-图4u中涉及的xoz轴平面以及yoz轴平面中，x轴与y轴均平行于衬底4010，z轴垂直于衬底4010，且x轴、y轴以及z轴相互垂直。
其中，在步骤3001中，参考图4a，提供的半导体结构400由下至上层叠设置的第一地址线层4020、第一介电层4030a、第一相变存储层4040、第二介电层4030b。
在一些实施例中，所述提供半导体结构400，包括：
在衬底4010表面由下至上依次形成第一地址线层4020、第一介电层4030a、第一相变存储层4040、第二介电层4030b。
这里，衬底4010的组成材料可包括半导体材料，例如硅、锗或者砷化镓等。
需要说明的是，本公开实施例中的“由下至上”表示的是由靠近衬底4010表面的方向至远离衬底4010表面的方向。
这里，第一地址线层4020的组成材料包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)或者多晶硅等。
这里，第一介电层4030a和第二介电层4030b的组成材料包括碳化硅、非晶碳等，例如α相碳。需要说明的是，这里的第一介电层4030a和第二介电层4030b的介电常数较小，可以实现导电。
这里，可通过沉积工艺在衬底4010的表面依次形成第一地址线层4020、第一介电层4030a、第一相变存储层4040、第二介电层4030b，沉积工艺包括但不限于化学气相沉积(CVD，Chemical Vapor Deposition)工艺、原子层沉积(ALD，Atomic Layer Deposition)工艺或其组合。
在步骤3002中，参考图4a，在所述第二介电层4030b上形成第一掩膜层4050a。
这里，第一掩膜层4050a可包括光致抗蚀剂掩膜或基于光刻掩膜进行图案化的硬掩膜。例如，碳化硅、氮化硅等。
这里，可通过沉积工艺在第二介电层4030b和第一掩膜层4050a，沉积工艺包括但不限于CVD工艺、ALD工艺或其组合。
在步骤3003中，参考图4b-图4d，形成贯穿所述第一地址线层4020、第一介电层4030a、第一相变存储层4040、第二介电层4030b和第一掩膜层4050a的第一沟槽；其中，所述第一沟槽沿第一方向延伸；所述第一沟槽将所述第一地址线层4020分割成多条互相平行的第一地址线4020-2，将所述第一介电层4030a、第一相变存储层4040、第二介电层4030b和第一掩膜层4050a分别分割成第一介电条4030a-1、第一相变存储条4040-1、第二介电条4030b-1和第一掩膜条4050a-1。
这里，所述第一方向与衬底4010表面平行，实际应用中，所述第一方向可以理解为在图4a-图4u中示出的y轴方向，可以理解的是第一方向并不限于y轴方向。
实际应用中，形成所述第一沟槽，包括：
形成贯穿所述第一地址线层4020、第一介电层4030a、第一相变存储层4040、第二介电层4030b和第一掩膜层4050a的第一沟槽4016。
实际应用中，还可以在所述第一沟槽4016侧壁形成第一覆盖层。
实际应用中，结合图4b-图4d对以上形成所述第一沟槽4016和第一覆盖层的方法进行说明。
如图4b所示，先沿平行于z轴方向刻蚀，以形成贯穿第一地址线层4020、第一介电层4030a、第一相变存储层4040、第二介电层4030b和第一掩膜层4050a的第一沟槽4016，其中，第一沟槽4016的底部暴露衬底4010。
这里，形成第一沟槽4016的方法可以包括干法等离子体刻蚀，但不局限于此。
实际应用中，所述第一沟槽4016可以包含一个或多个，下面以多个为例进行说明，结合图4b所示，多个第一沟槽4016沿平行于x轴的方向并列排布。
在形成第六沟槽4016后，参考图4c所示，至少在所述第一沟槽4016侧壁形成第一覆盖层包括：形成覆盖第一沟槽4016的侧壁和第一掩膜条4050a-1上表面的第一绝缘层4100；形成覆盖第一绝缘层4100的第二绝缘层4200；形成覆盖第二绝缘层4200的第三绝缘层4300，所述第三绝缘层同时覆盖第一沟槽4016的底部；在第三绝缘层4300表面填充第一隔热材料形成第一隔热结构4400。也就是说，第一覆盖层包括第一绝缘层4100、第二绝缘层4200、第三绝缘层4300和第一隔热结构4400。
实际应用中，可通过CVD或者ALD的方式形成第一绝缘层4100、第二绝缘层4200、第三绝缘层4300以及第一隔热结构4400。第一绝缘层4100的组成材料可以包括氮化物，例如氮化硅，但不局限于此。第二绝缘层4200的组成材料可以包括氧化物，例如氧化硅，但不局限于此。第一绝缘层4100和第二绝缘层4200用于对覆盖的第一地址线4020-2、第一介电条4030a-1、第一相变存储条4040-1和第二介电条4030b-1进行封装。第三绝缘层4300的组成材料可以包括氮化物，例如氮化硅，但不局限于此。第一隔热结构4400的组成材料可以包括氧化物，例如氧化硅，但不局限于此。覆盖在第二绝缘层4200上的第三绝缘层4300以及第一隔热结构4400用于在x方向上电隔离相邻的第一地址线4020-2、第一介电条4030a-1、第一相变存储条4040-1和第二介电条4030b-1。
实际应用中，在形成所述第一覆盖层后，所述方法还包括：去除覆盖在第一掩膜条4050a-1表面的第一绝缘层4100、第二绝缘层4200、第三绝缘层4300以及第一隔热结构4400，并暴露出第一掩膜条4050a-1(如图4d所示)。
实际应用中，可以通过化学机械研磨(CMP，Chemical Mechanical Polish)的方法去除覆盖在第一掩膜条4050a-1表面的第一绝缘层4100、第二绝缘层4200、第三绝缘层4300以及第一隔热结构4400。
如图4d所示，第一绝缘层4100、第二绝缘层4200、第三绝缘层4300以及第一隔热结构4400共同构成了第一沟槽中的第一覆盖层，所述第一沟槽沿第一方向延伸；所述第一沟槽将所述第一地址线层4020分割成多条互相平行的第一地址线4020-2。
在步骤3004中，去除所述第一掩膜条4050a-1，以在所述第二介电条上形成凹槽。
在步骤3005中，在所述凹槽中沉积选通材料，以形成第一选通元件4060-2；其中，在形成所述第一选通元件4060-2的过程中，对用于形成第一选通元件4060-2的材料至少不进行沿所述第一方向的刻蚀。
本公开实施例中，以上所述的在形成所述第一选通元件4060-2的过程中，对用于形成第一选通元件4060-2的材料至少不进行沿所述第一方向的刻蚀包含两个方案，下面结合图4e-图4u先对方案一进行详细介绍。
在一些实施例中，所述去除所述第一掩膜条4050a-1，以在所述第二介电条上形成凹槽，包括：
形成贯穿所述第一掩膜条4050a-1、第二介电条4030b-1、第一相变存储条4040-1、第一介电条4030a-1的第二沟槽；其中，所述第二沟槽沿垂直于所述第一方向的第二方向延伸，所述第二沟槽将所述第一掩膜条4050a-1、第二介电条4030b-1、第一相变存储条4040-1、第一介电条4030a-1分别分割成第一牺牲块4050a-2、第二电极4030b-2、第一相变存储元件4040-2、第一电极4030a-2；
去除所述第一牺牲块4050a-2，形成第三沟槽4011；
所述在所述凹槽中沉积选通材料，以形成第一选通元件4060-2，包括：
在所述第三沟槽4011中沉积选通材料，以形成所述第一选通元件4060-2。
在一些实施例中，上述相变存储器的制作方法还包括：
在形成所述第一沟槽后，在所述第一掩膜条4050a-1上形成第二掩膜层4050b。
实际应用中，参考图4e-图4f，还可以在第二掩膜层4050b上形成第四掩膜层4050c，其中第二掩膜层4050b可以与第一掩膜层4050a材质相同，第四掩膜层4050c可以包括碳等材料。
需要说明的是，第四掩膜层4050c用于在形成后续工艺中的第五沟槽时将图案传递下去，在形成第五沟槽时第四掩膜层4050c就被去除，而第二掩膜层4050b用于形成后续工艺中的第四沟槽，便于在后续工艺中将形成第一选通元件的材料直接填充到第四沟槽中。
需要说明的是，图4f示出了在图4e的AA’位置，在zoy平面的剖面图。
在一些实施例中，所述方法还包括：
在形成所述第二沟槽之前，对所述第一掩膜条4050a-1进行沿所述第二方向的刻蚀，形成贯穿所述第一掩膜条4050a-1的第五沟槽；其中，所述第二沟槽贯穿所述第五沟槽。
实际应用中，上述形成贯穿所述第一掩膜条4050a-1的第五沟槽，包括：
形成贯穿所述第一掩膜条4050a-1和第二掩膜层4050b的第五沟槽。
也就是说，当第一掩膜条4050a-1上未形成有第二掩膜层4050b时，第五沟槽在第二方向上贯穿第一掩膜条4050a-1；而当第一掩膜条4050a-1上形成有第二掩膜层4050b时，第五沟槽在第二方向上贯穿第一掩膜条4050a-1和第二掩膜层4050b。可以理解的是，图4i中示出的是第五沟槽在第二方向上贯穿第一掩膜条4050a-1和第二掩膜层4050b的情况。第五沟槽将第一掩膜条4050a-1和第二掩膜层4050b分别分割成第一牺牲块4050a-2和第二掩膜条4050b-1。
这里，所述第二方向与衬底4010表面平行，实际应用中，所述第二方向可以理解为在图4a-图4u中示出的x轴方向，可以理解的是第二方向并不限于x轴方向。
实际应用中，在形成贯穿所述第一掩膜条4050a-1和所述第二掩膜层4050b的第五沟槽4017后，至少还可以在所述第五沟槽4017侧壁形成第二覆盖层。
实际应用中，结合图4g-图4i对以上形成所述第五沟槽4017和第二覆盖层的方法进行说明。
需要说明的是，图4h示出了在图4g的AA’位置，在zoy平面的剖面图。
如图4g-图4h所示，形成沿平行于z轴方向贯穿第一掩膜条4050a-1和第二掩膜层4050b的多个第五沟槽4017；其中，第五沟槽4017的底部暴露第二介电条4030b-1。多个第五沟槽4017沿平行于y轴的方向并列排布，每个第五沟槽4017沿平行于x轴的方向延伸。
实际应用中，第一掩膜层4050c在形成第五沟槽4017的过程中被去除。
如图4i所示，形成覆盖第五沟槽4017侧壁的第四绝缘层4500，并形成覆盖第四绝缘层4500的第五绝缘层4600；第四绝缘层4500和第五绝缘层4600共同构成了第二覆盖层。可以理解的是在第五沟槽4017侧壁形成第四绝缘层4500时，也会在第二掩膜条4050b-1上表面形成第四绝缘层4500，在第四绝缘层4500侧壁形成第五绝缘层4600时，也会在第四绝缘层4500上表面形成第五绝缘层4600。
这里，所述第五沟槽沿与第二沟槽相同的方向即第二方向延伸。
在一些实施例中，所述形成贯穿所述第一掩膜条4050a-1、第二介电条4030b-1、第一相变存储条4040-1、第一介电条4030a-1的第二沟槽，包括：
形成贯穿所述第一掩膜条4050a-1、第二掩膜层4050b、第二介电条4030b-1、第一相变存储条4040-1、第一介电条4030a-1的第二沟槽，所述第二沟槽将所述第二掩膜层4050b分割成第二掩膜条4050b-1。
实际应用中，在形成贯穿所述第一掩膜条4050a-1、第二掩膜层4050b、第二介电条4030b-1、第一相变存储条4040-1、第一介电条4030a-1的第二沟槽4018后，至少在所述第二沟槽4018侧壁及第二覆盖层的表面形成第三覆盖层。
实际应用中，结合图4j-图4l对以上形成所述第二沟槽4018和第三覆盖层的方法进行说明。
如图4j所示，沿平行于z轴方向，从第五沟槽4017的底部刻蚀第二介电条4030b-1、第一相变存储条4040-1、第一介电条4030a-1形成第二沟槽4018；其中，第二沟槽4018贯穿第二掩膜条4050b-1、第一牺牲块4050a-2、第二介电条4030b-1、第一相变存储条4040-1和第一介电条4030a-1，第二沟槽4018的底部暴露第一地址线4020-2。多个第二沟槽4018沿平行于y轴的方向并列排布，每个第八沟槽4018沿平行于x轴的方向延伸。
如图4k所示，形成覆盖第五绝缘层4600、第二沟槽4018侧壁、第二沟槽4018底部的第六绝缘层4700；使用填充材料填充形成有第六绝缘层4700的第二沟槽4018，形成第二隔热结构4800。覆盖第二沟槽4018侧壁的第六绝缘层4700和第二隔热结构4800用于在y方向上电隔离相邻的第二电极4030b-2、第一相变存储元件4040-2、第一电极4030a-2。所述的第三覆盖层包括第六绝缘层4700以及第二隔热结构4800。
如图4l-图4m所示，去除第二掩膜条4050b-1上的第四绝缘层4500、第五绝缘层4600、第六绝缘层4700以及第二隔热结构4800，暴露出第二掩膜条4050b-1，所述去除第二掩膜条4050b-1上的第四绝缘层4500、第五绝缘层4600、第六绝缘层4700以及第二隔热结构4800的方法包括CMP。
如图4l和图4m所示，第一沟槽和第二沟槽依次将所述第一介电层4030a、第一相变存储层4040、第二介电层4030b分割成多个第一电极4030a-2、多个第一相变存储元件4040-2、多个第二电极4030b-2。
需要说明的是，图4m示出了在图4l的AA’位置，在zoy平面的剖面图。
在一些实施例中，所述去除所述第一牺牲块4050a-2形成第九沟槽4011，包括：
去除所述第一牺牲块4050a-2，形成第三沟槽4011，并同时去除所述第二掩膜条4050b-1形成第四沟槽4012。
也就是说，当第一掩膜条4050a-1上未形成有第二掩膜层4050b时，形成第三沟槽4011；而当第一掩膜条4050a-1上形成有第二掩膜层4050b时，形成连通的第三沟槽4011和第四沟槽4012。可以理解的是，图4n-图4o中示出的是形成连通的第三沟槽4011和第四沟槽4012的情况。
需要说明的是，图4o示出了在图4n的AA’位置，在zoy平面的剖面图。
实际应用中，所述去除所述第一牺牲块4050a-2和所述第二掩膜条4050b-1的方法包括采用湿法刻蚀工艺去除所述第一牺牲块4050a-2和所述第二掩膜条4050b-1。
可以理解的是，湿法刻蚀具有高选择性，此处只需将第一牺牲块4050a-2和第二掩膜条4050b-1去除，因此优先选择湿法刻蚀。示例性的，当第一牺牲块4050a-2和第二掩膜条4050b-1的组成材料为氮化硅时，可通过磷酸溶液去除第一牺牲块4050a-2和第二掩膜条4050b-1。但去除第一牺牲块4050a-2和第二掩膜条4050b-1的方法还可以包括干法刻蚀。
在一些实施例中，所述在所述第九沟槽4011中形成第一选通元件4060-2，包括：
在所述第三沟槽4011和所述第四沟槽4012中形成第一选通元件4060-2。
也就是说，当第一掩膜条4050a-1上未形成有第二掩膜层4050b时，在第三沟槽4011中形成第一选通元件4060-2；而当第一掩膜条4050a-1上形成有第二掩膜层4050b时，在第三沟槽4011和第四沟槽4012中形成第一选通元件4060-2。可以理解的是，图4p-图4q中示出的是在第三沟槽4011和第四沟槽4012中形成第一选通元件4060-2的情况。
需要说明的是，图4q示出了在图4p的AA’位置，在zoy平面的剖面图。
实际应用中，形成第一选通元件4060-2的方法为沉积工艺，包括但不限于CVD以及ALD，其中CVD包括金属有机化合物化学气相沉积(MOCVD，Metal-Organic Chemical VaporDeposition)和等离子体增强化学气相沉积(PECVD，Plasma Enhanced Chemical VaporDeposition)等。
实际应用中，如图4p-图4q所示，在向第三沟槽4011和第四沟槽4012中沉积形成第一选通元件4060-2的材料后，形成了第一选通元件4060-2。其中，第一选通元件4060-2包括第一子选通元件4060a-2和第二子选通元件4060b-2，且第一子选通元件4060a-2由沉积在第三沟槽4011中的形成第一选通元件的材料形成，第二子选通元件4060b-2由沉积在第四沟槽4012中的形成第一选通元件的材料形成，第一子选通元件4060a-2在x轴方向上与第一沟槽并列交替设置且在y轴方向上与第五沟槽并列交替设置，第二子选通元件4060b-2在y轴方向上与第五沟槽并列交替设置，第二子选通元件4060b-2沿x轴方向上延伸且与第一地址线4020-2垂直。
实际应用中，通过第一选通元件的导通实现电极对第一相变存储元件的加热或淬火，以实现第一相变存储元件的晶态与非晶态之间的切换；通过第一相变存储元件的晶态与非晶态之间的切换实现数据的存储。
这里，所述第一选通元件的组成材料可包括：阈值选择开关(OTS，OvonicThreshold Switching)材料，例如碲化锌(ZnaTeb)、碲化锗(GeaTeb)、氧化铌(NbaOb)或者砷碲化硅(SiaAsbTec)等。
这里，所述第一相变存储元件的组成材料可包括：基于硫属元素化物的合金，例如GST(Ge-Sb-Te)合金，但不局限于此。第一相变存储元件的组成材料还可包括任何其他适当的相变材料。需要指出的是，当相变存储元件发生相变时，相变存储元件的电阻发生变化。相变存储器可根据相变存储元件的电阻状态变化进行数据的存储。
可以理解的是，相关技术中，是在沉积形成第一选通元件的材料后，先进行第一方向的刻蚀，形成第一选通条，再进行垂直于第一方向的第二方向的刻蚀，形成第一选通元件，这样使得对于形成第一选通元件的材料需要进行第一方向的刻蚀以及进行第二方向的刻蚀才能形成第一选通元件，而对形成第一选通元件的材料进行刻蚀会对第一选通元件造成损伤。具体地：
第一选通元件主要用于形成电极到相变存储单元的选通，第一选通元件在进行刻蚀时，容易造成侧壁的化学损坏，从而导致漏电流增大，增大的漏电流可能造成误选通，从而对错误的相变存储元件的施加电压，造成读取或写入的误操作。本公开实施例中用于形成第一选通元件的材料不需要经过第一方向的刻蚀以及第二方向的刻蚀就可以直接形成第一选通元件，这样可以改善在对形成第一选通元件的材料进行刻蚀时，对形成第一选通元件的材料造成的损伤，进而减小第一选通元件的漏电流，降低后续读取或写入的误操作的概率，提升相变存储器的良率。而本公开一些实施例中，先在第二介电层4030b上沉积第一掩膜层4050a，形成沿第一方向延伸的第一沟槽和沿第二方向延伸的第五沟槽，第一沟槽和第五沟槽将第一掩膜层4050a分割成第一牺牲块4050a-2后，去除第一牺牲块4050a-2，并在去除第一牺牲块4050a-2后形成的第三沟槽4011中直接填充用于形成第一选通元件4060-2的材料。也就是说用于形成第一选通元件的材料不需要经过第一方向的刻蚀以及第二方向的刻蚀就可以直接形成第一选通元件，这样可以改善在对形成第一选通元件的材料进行刻蚀时，对形成第一选通元件的材料造成损伤的问题，进而减小第一选通元件的漏电流，提升相变存储器的良率。
可以理解的是，形成第一选通元件的方式包括在密闭单元结构(第三沟槽4011和第四沟槽4012)中直接沉积形成第一选通元件的材料，由于避免了先形成整个平面的第一选通层，再利用干法刻蚀得到类似第三沟槽4011和第四沟槽4012形状的第一选通元件的情况，也就避免了干法刻蚀对相变存储器件造成的损伤。
另一方面，本公开一些实施例中，在进行第一方向的刻蚀形成第一沟槽时，第一相变存储层4040的部分材料被去除，在进行第二方向的刻蚀形成第五沟槽后，用于形成第一选通元件4060-2的材料则直接被填充到第三沟槽4011中，这样使得在形成第一沟槽时第一相变存储层4040的部分材料和形成第一选通元件4060-2的部分材料不在同一工艺中同时被去除，且在形成第五沟槽时第一相变存储层4040的部分材料和形成第一选通元件4060-2的部分材料也不在同一工艺中同时被去除，这样在第一方向和第二方向上改善了第一相变存储层4040的部分材料和形成第一选通元件4060-2的部分材料同时被去除时的交叉污染的问题
在一些实施例中，参考图4r，上述相变存储器的制作方法还包括：在形成所述第二沟槽之后，在所述第一选通元件4060-2上依次形成层叠设置的第三介电层4030c和第二地址线层4070。
这里，第三介电层4030c的组成材料包括碳化硅、非晶碳等，例如α相碳。需要说明的是，这里的第三介电层4030c的介电常数较小，可以实现导电。在一些实施例中，上述相变存储器的制作方法还包括：沿所述第二方向刻蚀所述第三介电层4030c和第二地址线层4070的第六沟槽；其中，所述第六沟槽沿所述第二方向延伸；所述第六沟槽将所述第二地址线层4070分割成多条互相平行的第二地址线4070-2，将所述第三介电层4030c分割成第三电极4030c-2。
实际应用中，结合图4s-图4u，对以上形成所述第六沟槽的方法进行说明。
如图4s所示，形成沿平行于z轴方向贯穿第三介电层4030c和第二地址线层4070的多个第六沟槽4019；其中，第六沟槽4019的底部暴露第五沟槽。多个第六沟槽4019沿平行于y轴的方向并列排布，每个第六沟槽4019沿平行于x轴的方向延伸。
如图4t-图4u，所述第六沟槽的底部与所述第五沟槽的上表面对齐设置。在第六沟槽4019中填充第一介质层4090。
需要说明的是，图4u示出了在图4t的AA’位置，在zoy平面的剖面图。
这里，所述第一介质层4090包括氧化硅，但不局限于此。
上述的第一电极4030a-2、第一相变存储元件4040-2、第二电极4030b-2、第一选通元件4060-2和第三电极4030c-2共同构成了相变存储器的存储单元。形成的相变存储单元在z轴方向的个数可以包括一个或多个，上述方法中介绍了在z轴方向形成一个相变存储单元以及地址线的情况，下面将介绍在z轴方向的第一相变存储单元上形成第二相变存储单元以及地址线的方法。
在一些实施例中，上述相变存储器的制作方法还包括：
在所述第二地址线上由下至上依次形成层叠设置的第三地址线层、第四介电层、第二相变存储层、第五介电层和第三掩膜层；
沿所述第二方向刻蚀所述第三地址线层、第四介电层、第二相变存储层、第五介电层和第三掩膜层，以形成贯穿所述第三地址线层、第四介电层、第二相变存储层、第五介电层和第三掩膜层的第七沟槽；其中，所述第七沟槽将所述第三地址线层分割成多条互相平行的第三地址线，将所述第四介电层、第二相变存储层、第五介电层、第三掩膜层分别分割成第四介电条、第二相变存储条、第五介电条、第三掩膜条；
沿所述第二方向刻蚀所述第三掩膜条、第五介电条、第二相变存储条、第四介电条，以形成贯穿所述第三掩膜条、第五介电条、第二相变存储条、第四介电条的第八沟槽；其中，所述第八沟槽将所述第三掩膜条、第五介电条、第二相变存储条、第四介电条分别分割成第三牺牲块、第五电极、第二相变存储元件、第四电极；
去除所述第三牺牲块，形成第九沟槽；
在所述第九沟槽中形成第二选通元件；
在所述第二选通元件上依次形成层叠设置的第六介电层和第四地址线层；
沿所述第一方向刻蚀所述第六介电层和第四地址线层，以形成贯穿所述第六介电层和第四地址线层的第十沟槽；其中，所述第十沟槽将所述第四地址线层分割成多条互相平行的第四地址线，将所述第六介电层分割成第六电极。
这里的第四介电层、第五介电层和第六介电层的介电常数较小，可以实现导电。这里，在该实施例中形成的具有两层堆叠的相变存储单元层的剖面图可以参考图9。
需要说明的是，在图9示出的对应的方案中，在形成第二选通元件时，均可以考虑按照前述形成第一选通元件时，形成两个子选通元件的方式进行。
实际应用中，上述形成第二相变存储单元以及地址线的方法与前述形成第一相变存储单元以及地址线的具体方法类似，这里不再赘述。
需要说明的是，上述第一地址线、第二地址线、第三地址线、第四地址线可以作为三维相变存储器的字线，也可以作为三维相变存储器的位线，但需要满足当第一地址线和第四地址线作为三维相变存储器的字线时，第二地址线和第三地址线只能作为三维相变存储器的位线；当第一地址线和第四地址线作为三维相变存储器的位线时，第二地址线和第三地址线只能作为三维相变存储器的字线。
在一些实施例中，所述方法还包括：
在所述第一介电层和所述第一相变存储层之间形成第一连接层；所述第一连接层用于减小所述第一介电层和所述第一相变存储层之间的接触电阻；
和/或，
在所述第一相变存储层和所述第二介电层之间形成第二连接层；所述第二连接层用于减小所述第一相变存储层和所述第二介电层之间的接触电阻。
这里，在该实施例中形成的相变存储器的剖面图可以参考图8a-图8b。
需要说明的是，图8b示出了在图8a的AA’位置，在zoy平面的剖面图。
实际应用中，所述第一连接层和所述第二连接层的组成材料包括导电材料，所述导电材料包括但不局限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅或其任何组合。
可以理解的是，在相变存储器中，电极层和相变存储层之间设置由导电材料组成的连接层可减小电极层和相变存储层界面处的高接触电阻。如图8a-8b中所示的在第一相变存储层4060与第一介电层4030a之间设置的第一连接层4021，可以减小第一相变存储层4060与第一介电层4030a之间的接触电阻，在第一相变存储层4060和第二介电层4030b之间设置的第二连接层4022，可以减小第一相变存储层4060与第二介电层4030b之间的接触电阻。
前已述及在形成所述第一选通元件4060-2的过程中，对用于形成第一选通元件4060-2的材料至少不进行沿所述第一方向的刻蚀包含两个方案，下面将结合图5a-图5j对方案二进行详细介绍。
需要说明的是，方案二中形成第一沟槽的方法与方案一中形成第一沟槽的方法相同，都可以参考图4a-图4d，方案二中对应的剖面示意图图5a-图5j与图4a-图4d衔接。
在一些实施例中，所述去除所述第一掩膜条4050a-1，以在所述第二介电条上形成凹槽，包括：
在形成第一沟槽后，去除所述第一掩膜条4050a-1，形成第十一沟槽4014；
所述在所述凹槽中沉积选通材料，以形成第一选通元件，包括：在所述第十一沟槽4014中沉积选通材料，以形成第一选通条4060-1；
沿垂直于所述第一方向的第二方向刻蚀所述第一选通条、第二介电条、第一相变存储条和第一介电条，形成贯穿所述第一选通条4060-1、第二介电条4030b-1、第一相变存储条4040-1和第一介电条4030a-1的第十二沟槽，以形成所述第一选通元件4060-2；其中，所述第十二沟槽将所述第一选通条4060-1、第二介电条4030b-1、第一相变存储条4040-1和第一介电条4030a-1分别分割成第一选通元件4060-2、第二电极4030b-2、第一相变存储元件4040-2和第一电极4030a-2。
在一些实施例中，所述方法还包括：
在形成所述第十二沟槽之前，在所述第一选通条4060-1上依次形成层叠设置的第三介电层4030c和第二地址线层4070；
形成贯穿所述第二地址线层4070、第三介电层4030c和第一选通条4060-1的第十三沟槽；所述第十二沟槽贯穿所述第十三沟槽；
所述形成贯穿所述第一选通条4060-1、第二介电条4030b-1、第一相变存储条4040-1和第一介电条4030a-1的第十二沟槽，包括：
形成贯穿所述第二地址线层4070、第三介电层4030c、第一选通条4060-1、第二介电条4030b-1、第一相变存储条4040-1和第一介电条4030a-1的第十二沟槽；所述第十二沟槽将所述第二地址线层4070分割成多条互相平行的第二地址线4070-2，将所述第三介电层4030c、第一选通条4060-1、第二介电条4030b-1、第一相变存储条4040-1和第一介电条4030a-1分别分割成第三电极4030c-2、第一选通元件4060-2、第二电极4030b-2、第一相变存储元件4040-2和第一电极4030a-2。
实际应用中，如图5a所示，在形成第一沟槽后，去除所述第一掩膜条4050a-1，形成第十一沟槽4014。
实际应用中，如图5b所示，在所述第十一沟槽4014中形成第一选通条4060-1；在向第十一沟槽4014沉积第一选通条4060-1时，第十一沟槽4014和第一沟槽上部也会形成部分用于形成第一选通条4060-1的材料。
如图5c所示，去除第十一沟槽4014和第一沟槽上部的用于形成第一选通条4060-1的材料，暴露出第一沟槽。去除第十一沟槽4014和第一沟槽上部的形成第一选通条4060-1的材料的方法包括CMP。
如图5d-图5e所示，在形成所述第十二沟槽之前，在所述第一选通条4060-1上依次形成层叠设置的第三介电层4030c和第二地址线层4070。
实际应用中，在第二地址线层4070上还形成有第二掩膜层4050d，此处的第二掩膜层4050d可包括光致抗蚀剂掩膜或基于光刻掩膜进行图案化的硬掩膜，例如，碳化硅、氮化硅等。第二掩膜层4050d与第一掩膜层4050a的材料组成可以相同。
需要说明的是，图5e示出了在图5d的AA’位置在zoy平面的剖面图。
如图5f所示，形成贯穿所述第二掩膜层4050d、第二地址线层4070、第三介电层4030c和第一选通条4060-1的第十三沟槽；所述第十二沟槽贯穿所述第十三沟槽。
这里，所述第十三沟槽沿第二方向延伸；所述第十三沟槽将所述第二地址线层4070分割成多条互相平行的第二地址线4070-2，将所述第二掩膜层4050d、第三介电层4030c、第一选通条4060-1分别分割成第二掩膜条4050d-1、第三电极4030c-2和第一选通元件4060-2；
实际应用中，在形成贯穿所述第二掩膜层4050d、第二地址线层4070、第三介电层4030c和第一选通条4060-1的第十三沟槽之后，
如图5g所示，至少在所述第十三沟槽4031侧壁形成第四覆盖层。
这里，形成第四覆盖层的方法与方案一中形成第二覆盖层的方法类似，这里不再赘述。
如图5h-图5j所示，在形成第十三沟槽4031后，形成贯穿所述第二地址线层4070、第三介电层4030c、第一选通条4060-1、第二介电条4030b-1、第一相变存储条4040-1和第一介电条4030a-1的第十二沟槽；所述第十二沟槽将所述第二地址线层4070分割成多条互相平行的第二地址线4070-2，将所述第三介电层4030c、第一选通条4060-1、第二介电条4030b-1、第一相变存储条4040-1和第一介电条4030a-1分别分割成第三电极4030c-2、第一选通元件4060-2、第二电极4030b-2、第一相变存储元件4040-2和第一电极4030a-2。
实际应用中，如图5h所示，从第十三沟槽4031的底部刻蚀第二介电条4030b-1、第一相变存储条4040-1、第一介电条4030a-1形成第十二沟槽4032；其中，第十二沟槽4032贯穿第二地址线4070-2、第三电极4030c-2、第一选通元件4060-2、第二介电条4030b-1、第一相变存储条4040-1和第一介电条4030a-1，第十二沟槽4032的底部暴露第一地址线4020-2。多个第十二沟槽4032沿平行于y轴的方向并列排布，每个第十二沟槽4032沿平行于x轴的方向延伸。
如图4i所示，形成覆盖第五绝缘层4600、第十二沟槽4032侧壁、第十二沟槽4032底部的第五覆盖层。实际应用中，在第二掩膜条4050d-1上部以及第十二沟槽4032上部也会形成部分第四绝缘层4500、第五绝缘层4600、第六绝缘层4700以及第二隔热结构4800。
这里，形成第五覆盖层的方法与方案一中形成第三覆盖层的方法类似，这里不再赘述。
实际应用中，如图5j所示，去除第二掩膜条4050d-1上部、第十二沟槽4032上部以及第二掩膜条4050d-1侧壁的第四绝缘层4500、第五绝缘层4600、第六绝缘层4700以及第二隔热结构4800，并同时去除第二掩膜条4050d-1。
这里，可通过CMP工艺去除所述第四绝缘层4500、第五绝缘层4600、第六绝缘层4700、第二隔热结构4800以及第二掩膜条4050d-1。
上述的第一电极4030a-2、第一相变存储元件4040-2、第二电极4030b-2、第一选通元件4060-2和第三电极4030c-2共同构成了相变存储器的存储单元。形成的相变存储单元在z轴方向的个数可以包括一个或多个，上述方法中介绍了在z轴方向形成一个相变存储单元以及地址线的情况，下面将介绍在z轴方向的第一相变存储单元上形成第二相变存储单元以及地址线的方法。
在一些实施例中，所述方法还包括：
在所述第二地址线上由下至上依次形成层叠设置的第四介电层、第二相变存储层、第五介电层和第三掩膜层；
沿所述第二方向的刻蚀所述第四介电层、第二相变存储层、第五介电层和第三掩膜层，形成贯穿所述第四介电层、第二相变存储层、第五介电层和第三掩膜层的第十三沟槽；其中，所述第十三沟槽将所述第四介电层、第二相变存储层、第五介电层和第三掩膜层分别分割成第四介电条、第二相变存储条、第五介电条和第三掩膜条；
去除所述第三掩膜条，形成第十四沟槽；
在所述第十四沟槽中形成第二选通条；
在所述第二选通条上依次形成层叠设置的第六介电层和第四地址线层；
沿所述第一方向的刻蚀所述第四地址线层、第六介电层、第二选通条、第五介电条、第二相变存储条和第四介电条，形成贯穿所述第四地址线层、第六介电层、第二选通条、第五介电条、第二相变存储条、第四介电条的第十五沟槽；其中，所述第十五沟槽将所述第四地址线层分割成多条互相平行的第四地址线，将所述第六介电层、第二选通条、第五介电条、第二相变存储条、第四介电条分别分割成第六电极、第二选通元件、第五电极、第二相变存储元件、第四电极。
实际应用中，上述形成第二相变存储单元以及地址线的方法与前述形成第一相变存储单元以及地址线的具体方法类似，这里不再赘述。
这里，在该实施例中形成的具有两层堆叠的相变存储单元层的剖面图可以参考图10。
可以理解的是，本公开一些实施例中，先在第二介电层4030b上沉积第一掩膜层4050a，在形成第一沟槽后，去除第一掩膜条4050-1，并在去除第一掩膜条4050-1后的第三沟槽4011中填充用于形成第一选通元件4060-2的材料。也就是说用于形成第一选通元件4060-2的材料不需要经过第一方向的刻蚀，这样可以改善在对形成第一选通元件的材料进行刻蚀时，对形成第一选通元件的材料造成损伤的问题，进而减小第一选通元件的漏电流，提升相变存储器的良率。
本公开实施例提供了一种相变存储器及相变存储器的制作方法。其中，所述相变存储器的制作方法包括：由下至上依次形成层叠设置的第一地址线层、第一介电层、第一相变存储层、第二介电层和第一掩膜层；形成贯穿所述第一地址线层、第一介电层、第一相变存储层、第二介电层和第一掩膜层的第一沟槽；其中，所述第一沟槽沿第一方向延伸；所述第一沟槽将所述第一地址线层分割成多条互相平行的第一地址线，将所述第一介电层、第一相变存储层、第二介电层和第一掩膜层分别分割成第一介电条、第一相变存储条、第二介电条和第一掩膜条；去除所述第一掩膜条，形成第一选通元件；其中，在形成所述第一选通元件的过程中，对用于形成第一选通元件的材料至少不进行沿所述第一方向的刻蚀。本公开实施例中，在第二介电层上先沉积第一掩膜层，形成沿第一方向延伸的第一沟槽，第一沟槽将第一掩膜层分割成第一掩膜条；之后，去除第一掩膜条，形成第一选通元件。也就是说，在形成第一选通元件的过程中，至少在第一方向上不对形成第一选通元件的材料进行刻蚀，如此，减少了对形成第一选通元件的材料的加工，改善了对形成第一选通元件的材料进行加工而造成的对第一选通元件的损伤。
基于上述相变存储器的制作方法，本公开实施例还提供了一种相变存储器，参考图6a至图6b，包括：
由下至上依次层叠设置的第一地址线4020-2、第一相变存储单元4000a、第二地址线4070-2；其中，所述第一地址线4020-2和所述第二地址线4070-2平行于同一平面且互相垂直；所述第一相变存储单元4000a包括由下至上依次层叠设置的第一电极4030a-2、第一相变存储元件4040-2、第二电极4030b-2、第一选通元件4060-2以及第三电极4030c-2；所述第一电极4030a-2、第一相变存储元件4040-2、第二电极4030b-2均与所述第一地址线4020-2和第二地址线4070-2垂直；所述第一选通元件4060-2至少部分与所述第一地址线4020-2和第二地址线4070-2均垂直；所述第三电极4030c-2与所述第一地址线4020-2垂直，且与所述第二地址线4070-2平行；
第一沟槽；其中，所述第一沟槽沿第一方向延伸，且与层叠设置的所述第一地址线4020-2、第一电极4030a-2、第一相变存储元件4040-2、第二电极4030b-2及至少部分第一选通元件4060-2并列交替设置。
在一些实施例中，所述相变存储器还包括：
第二沟槽；其中，所述第二沟槽沿垂直于所述第一方向的第二方向延伸，且与层叠设置的所述第一选通元件4060-2、第二电极4030b-2、第一相变存储元件4040-2、第一电极4030a-2并列交替设置；
第五沟槽；其中，所述第二沟槽贯穿所述第五沟槽，所述第五沟槽与所述第一选通元件4060-2并列交替设置；
第六沟槽；其中，所述第六沟槽沿所述第二方向延伸，且与所述第三电极4030c-2和所述第二地址线4070-2并列交替设置。
需要说明的是，图6b示出了在图6a的AA’位置，在zoy平面的剖面图。
在一些实施例中，参考图7a-图7b，所述第一选通元件4060-2包括由下至上层叠设置的第一子选通元件4060a-2和第二子选通元件4060b-2；其中，
所述第一子选通元件4060a-2与所述第一地址线4020-2和第二地址线4070-2均垂直；
所述第二子选通元件4060b-2与所述第一地址线4020-2垂直且与所述第二地址线4070-2平行。
需要说明的是，图7b示出了在图7a的AA’位置，在zoy平面的剖面图。
在一些实施例中，参考图8a-图8b，所述相变存储器还包括：
第十二沟槽；其中，所述第十二沟槽沿第二方向延伸，所述第十二沟槽与层叠设置的所述第二地址线、第三电极、第一选通元件、第二电极、第一相变存储元件、第一电极并列交替设置；
第十三沟槽；其中，所述第十二沟槽贯穿所述第十三沟槽，所述第十三沟槽与层叠设置的所述第二地址线、第三电极和第一选通元件并列交替设置。
在一些实施例中，参考图9，所述相变存储器还包括：
在所述第二地址线4070-2上由下至上依次层叠设置的第三地址线4080-2、第二相变存储单元4000b和第四地址线4095-2；其中，所述第三地址线4080-2与所述第二地址线4070-2平行，所述第四地址线4095-2和所述第三地址线4080-2平行于同一平面且互相垂直；所述第二相变存储单元4000b包括由下至上依次层叠设置的第四电极4030d-2、第二相变存储元件4091-2、第五电极4030e-2、第二选通元件4093-2以及第六电极4030f-2；所述第二选通元件4093-2包括第三子选通元件4093a-2和第四子选通元件4093b-2；所述第四电极4030d-2、第二相变存储元件4091-2、第五电极4030e-2均与所述第三地址线4080-2和所述第四地址线4095-2垂直；所述第三子选通元件4093-2与所述第三地址线4080-2和所述第四地址线4095-2均垂直，所述第四子选通元件4093b-2与所述第三地址线4080-2垂直且与所述第四地址线4095-2平行；所述第六电极4030f-2与所述第三地址线4080-2垂直，且与所述第四地址线4095-2平行；
第七沟槽；其中，所述第七沟槽沿所述第二方向延伸，且与层叠设置的所述第三地址线4080-2、第四电极4030d-2、第二相变存储元件4091-2、第五电极4030e-2及第三子选通元件4093a-2并列交替设置；
第十六沟槽；其中，所述第十六沟槽沿所述第一方向延伸，且与所述第二选通元件4093-2并列交替设置；
第八沟槽；其中，所述第八沟槽贯穿所述第十六沟槽，且与层叠设置的所述第四电极4030d-2、第二相变存储元件4091-2、第五电极4030e-2、第二选通元件4093-2并列交替设置；
第十沟槽；其中，所述第十沟槽沿所述第一方向延伸，且与所述第六电极4030f-2和所述第四地址线4095-2并列交替设置。
需要说明的是，在图9中仅出示了第二选通元件包括两个子选通元件的情况，即第二选通元件4093-2包括第三子选通元件4093a-2和第四子选通元件4093b-2，可以理解的是，这里的第三子选通元件4093a-2和第四子选通元件4093b-2可以参照前述的第一子选通元件4060a-2和第二子选通元件4060b-2进行理解。在未示出的例子中，所述第二选通元件4093-2也可以包括一个整体的选通元件的情况，在该情况下，可以参考图6a和图6b。
在一些实施例中，参考图10，所述相变存储器还包括：
在所述第二地址线4070-2上由下至上依次层叠设置的第二相变存储单元4000b和第四地址线4095-2；其中，所述第四地址线4095-2和所述第二地址线4070-2平行于同一平面且互相垂直；所述第二相变存储单元4000b包括由下至上依次层叠设置的第四电极4030d-2、第二相变存储元件4091-2、第五电极4030e-2、第二选通元件4093-2以及第六电极4030f-2；所述第四电极4030d-2、第二相变存储元件4091-2、第五电极4030e-2、第二选通元件4093-2与所述第二地址线4070-2和所述第四地址线4095-2均垂直；所述第六电极4030f-2与所述第二地址线4070-2垂直，且与所述第四地址线4095-2平行；
第十三沟槽；其中，所述第十三沟槽沿所述第二方向延伸，且与层叠设置的所述第四电极4030d-2、第二相变存储元件4091-2、第五电极4030e-2以及第二选通元件4093-2并列交替设置；
第十七沟槽；其中，所述第十七沟槽沿所述第一方向延伸，且与层叠设置的所述第四地址线4095-2、第六电极4030f-2、第二选通元件4093-2并列交替设置；
第十五沟槽；其中，所述第十五沟槽贯穿所述第十七沟槽，且与层叠设置的所述第四电极4030d-2、第二相变存储元件4091-2、第五电极4030e-2、第二选通元件4093-2、第六电极4030f-2、第四地址线4095-2并列交替设置。
在一些实施例中，参考图8a-8b，所述相变存储器还包括：
设置在所述第一电极4030a-2和所述第一相变存储元件4040-2之间的第一连接层4021；所述第一连接层4021用于减小所述第一电极4030a-2和所述第一相变存储元件4040-2之间的接触电阻；
和/或，
设置在所述第一相变存储元件4040-2和所述第二电极4030b-2之间的第二连接层4022；所述第二连接层4022用于减小所述第一相变存储元件4040-2和所述第二电极4030b-2之间的接触电阻。
上述介绍的相变存储器的相关细节在与之对应的方法中都已详细说明，这里不再赘述。
在本公开所提供的实施例中，应该理解到，所揭露的产品与方法，可以通过其他的方式实现。以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (14)
1.一种相变存储器的制作方法，其特征在于，包括：
提供半导体结构；所述半导体结构包括由下至上层叠设置的第一地址线层、第一介电层、第一相变存储层、第二介电层；
在所述第二介电层上形成第一掩膜层；
沿第一方向刻蚀所述第一掩膜层及所述半导体结构，以形成贯穿所述第一地址线层、第一介电层、第一相变存储层、第二介电层和第一掩膜层的第一沟槽；所述第一沟槽将所述第一地址线层分割成多条互相平行的第一地址线，将所述第一介电层、第一相变存储层、第二介电层和第一掩膜层分别分割成第一介电条、第一相变存储条、第二介电条和第一掩膜条；
去除所述第一掩膜条，以在所述第二介电条上形成凹槽；
在所述凹槽中沉积选通材料，以形成第一选通元件；其中，在形成所述第一选通元件的过程中，对用于形成第一选通元件的材料至少不进行沿所述第一方向的刻蚀。
2.根据权利要求1所述的方法，其特征在于，所述去除所述第一掩膜条，以在所述第二介电条上形成凹槽，包括：
沿垂直于所述第一方向的第二方向刻蚀所述半导体结构及所述第一掩膜条，以形成贯穿所述第一掩膜条、第二介电条、第一相变存储条、第一介电条的第二沟槽；其中，所述第二沟槽将所述第一掩膜条、第二介电条、第一相变存储条、第一介电条分别分割成第一掩膜块、第二电极、第一相变存储元件、第一电极；
去除所述第一掩膜块，形成第三沟槽；
所述在所述凹槽中沉积选通材料，以形成第一选通元件，包括：
在所述第三沟槽中沉积选通材料，以形成所述第一选通元件。
3.根据权利要求2所述的方法，其特征在于，所述方法还包括：
在形成所述第一沟槽后，在所述第一掩膜条上形成第二掩膜层；
所述形成贯穿所述第一掩膜条、第二介电条、第一相变存储条、第一介电条的第二沟槽，包括：
形成贯穿所述第一掩膜条、第二掩膜层、第二介电条、第一相变存储条、第一介电条的第二沟槽，所述第二沟槽将所述第二掩膜层分割成第二掩膜条；
所述去除所述第一掩膜块，形成第三沟槽，包括：
去除所述第一掩膜块，形成第三沟槽，并同时去除所述第二掩膜条形成第四沟槽；
所述在所述第三沟槽中形成第一选通元件，包括：
在所述第三沟槽和所述第四沟槽中形成第一选通元件。
4.根据权利要求2所述的方法，其特征在于，所述方法还包括：
在形成所述第二沟槽之前，沿所述第二方向刻蚀所述第一掩膜条，以形成贯穿所述第一掩膜条的第五沟槽；其中，所述第二沟槽贯穿所述第五沟槽；
在形成所述第二沟槽之后，在所述第一选通层元件上依次形成层叠设置的第三介电层和第二地址线层；
沿所述第二方向刻蚀所述第三介电层和第二地址线层，以形成贯穿所述第三介电层和第二地址线层的第六沟槽；其中，所述第六沟槽沿所述第二方向延伸；所述第六沟槽将所述第二地址线层分割成多条互相平行的第二地址线，将所述第三介电层分割成第三电极。
5.根据权利要求4所述的方法，其特征在于，所述方法还包括：
在所述第二地址线上由下至上依次形成层叠设置的第三地址线层、第四介电层、第二相变存储层、第五介电层和第三掩膜层；
沿所述第二方向刻蚀所述第三地址线层、第四介电层、第二相变存储层、第五介电层和第三掩膜层，以形成贯穿所述第三地址线层、第四介电层、第二相变存储层、第五介电层和第三掩膜层的第七沟槽；其中，所述第七沟槽将所述第三地址线层分割成多条互相平行的第三地址线，将所述第四介电层、第二相变存储层、第五介电层、第三掩膜层分别分割成第四介电条、第二相变存储条、第五介电条、第三掩膜条；
沿所述第二方向刻蚀所述第四介电条、第二相变存储条、第五介电条、第三掩膜条，以形成贯穿所述第三掩膜条、第五介电条、第二相变存储条、第四介电条的第八沟槽；其中，所述第八沟槽将所述第三掩膜条、第五介电条、第二相变存储条、第四介电条分别分割成第三掩膜块、第五电极、第二相变存储元件、第四电极；
去除所述第三掩膜块，形成第九沟槽；
在所述第九沟槽中形成第二选通元件；
在所述第二选通元件上依次形成层叠设置的第六介电层和第四地址线层；
沿所述第一方向刻蚀所述第六介电层和第四地址线层，以形成贯穿所述第六介电层和第四地址线层的第十沟槽；其中，所述第十沟槽将所述第四地址线层分割成多条互相平行的第四地址线，将所述第六介电层分割成第六电极。
6.根据权利要求1所述的方法，其特征在于，所述去除所述第一掩膜条，以在所述第二介电条上形成凹槽，包括：
在形成第一沟槽后，去除所述第一掩膜条，形成第十一沟槽；
所述在所述凹槽中沉积选通材料，以形成第一选通元件，包括：
在所述第十一沟槽中沉积选通材料，以形成第一选通条；
沿垂直于所述第一方向的第二方向刻蚀所述第一选通条、第二介电条、第一相变存储条和第一介电条，形成贯穿所述第一选通条、第二介电条、第一相变存储条和第一介电条的第十二沟槽，以形成所述第一选通元件；其中，所述第十二沟槽将所述第一选通条、第二介电条、第一相变存储条和第一介电条分别分割成第一选通元件、第二电极、第一相变存储元件和第一电极。
7.根据权利要求6所述的方法，其特征在于，所述方法还包括：
在形成所述第十二沟槽之前，在所述第一选通条上依次形成层叠设置的第三介电层和第二地址线层；
形成贯穿所述第二地址线层、第三介电层和第一选通条的第十三沟槽；所述第十二沟槽贯穿所述第十三沟槽；
所述形成贯穿所述第一选通条、第二介电条、第一相变存储条和第一介电条的第十二沟槽，包括：
形成贯穿所述第二地址线层、第三介电层、第一选通条、第二介电条、第一相变存储条和第一介电条的第十二沟槽；所述第十二沟槽将所述第二地址线层分割成多条互相平行的第二地址线，将所述第三介电层、第一选通条、第二介电条、第一相变存储条和第一介电条分别分割成第三电极、第一选通元件、第二电极、第一相变存储元件和第一电极。
8.根据权利要求7所述的方法，其特征在于，所述方法还包括：
在所述第二地址线上由下至上依次形成层叠设置的第四介电层、第二相变存储层、第五介电层和第三掩膜层；
沿所述第二方向的刻蚀所述第四介电层、第二相变存储层、第五介电层和第三掩膜层，以形成贯穿所述第四介电层、第二相变存储层、第五介电层和第三掩膜层的第十三沟道；其中，所述第十三沟道将所述第四介电层、第二相变存储层、第五介电层和第三掩膜层分别分割成第四介电条、第二相变存储条、第五介电条和第三掩膜条；
去除所述第三掩膜条，形成第十四沟槽；
在所述第十四沟槽中形成第二选通条；
在所述第二选通条上依次形成层叠设置的第六介电层和第四地址线层；
沿所述第一方向的刻蚀所述第四地址线层、第六介电层、第二选通条、第五介电条、第二相变存储条和第四介电条，形成贯穿所述第四地址线层、第六介电层、第二选通条、第五介电条、第二相变存储条、第四介电条的第十五沟槽；其中，所述第十五沟槽将所述第四地址线层分割成多条互相平行的第四地址线，将所述第六介电层、第二选通条、第五介电条、第二相变存储条、第四介电条分别分割成第六电极、第二选通元件、第五电极、第二相变存储元件、第四电极。
9.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在所述第一介电层和所述第一相变存储层之间形成第一连接层；所述第一连接层用于减小所述第一介电层和所述第一相变存储层之间的接触电阻；
和/或，
在所述第一相变存储层和所述第二介电层之间形成第二连接层；所述第二连接层用于减小所述第一相变存储层和所述第二介电层之间的接触电阻。
10.一种相变存储器，其特征在于，包括：
由下至上依次层叠设置的第一地址线、第一相变存储单元、第二地址线；其中，所述第一地址线和所述第二地址线平行于同一平面且互相垂直；所述第一相变存储单元包括由下至上依次层叠设置的第一电极、第一相变存储元件、第二电极、第一选通元件以及第三电极；所述第一电极、第一相变存储元件、第二电极均与所述第一地址线和第二地址线垂直；所述第一选通元件至少部分与所述第一地址线和第二地址线均垂直；所述第三电极与所述第一地址线垂直，且与所述第二地址线平行；
第一沟槽；其中，所述第一沟槽沿第一方向延伸，且与层叠设置的所述第一地址线、第一电极、第一相变存储元件、第二电极及至少部分第一选通元件并列交替设置。
11.根据权利要求10所述的相变存储器，其特征在于，所述第一选通元件包括由下至上层叠设置的第一子选通元件和第二子选通元件；其中，
所述第一子选通元件与所述第一地址线和第二地址线均垂直；
所述第二子选通元件与所述第一地址线垂直且与所述第二地址线平行。
12.根据权利要求10或11所述的相变存储器，其特征在于，所述相变存储器还包括：
第二沟槽；其中，所述第二沟槽沿垂直于所述第一方向的第二方向延伸，且与层叠设置的所述第一选通元件、第二电极、第一相变存储元件、第一电极并列交替设置；
第五沟槽；其中，所述第二沟槽贯穿所述第五沟槽，所述第五沟槽与所述第一选通元件并列交替设置；
第六沟槽；其中，所述第六沟槽沿所述第二方向延伸，且与所述第三电极和所述第二地址线并列交替设置。
13.根据权利要求10所述的相变存储器，其特征在于，所述相变存储器还包括：
第十二沟槽；其中，所述第十二沟槽沿第二方向延伸，所述第十二沟槽与层叠设置的所述第二地址线、第三电极、第一选通元件、第二电极、第一相变存储元件、第一电极并列交替设置；
第十三沟槽；其中，所述第十二沟槽贯穿所述第十三沟槽，所述第十三沟槽与层叠设置的所述第二地址线、第三电极和第一选通元件并列交替设置。
14.根据权利要求10所述的相变存储器，其特征在于，所述相变存储器还包括：
设置在所述第一电极和所述第一相变存储元件之间的第一连接层；所述第一连接层用于减小所述第一电极和所述第一相变存储元件之间的接触电阻；
和/或，
设置在所述第一相变存储元件和所述第二电极之间的第二连接层；所述第二连接层用于减小所述第一相变存储元件和所述第二电极之间的接触电阻。
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