CN105990521A - 具有复合覆盖层的电阻式随机存取存储器(rram)单元 - Google Patents

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Abstract

提供了具有复合覆盖层的电阻式随机存取存储器(RRAM)单元。氧化钽基层布置在底部电极层上方。复合覆盖层布置在氧化钽基层上方并且邻接氧化钽基层。复合覆盖层包括第一金属层和位于第一金属层上面的第二金属层。相比于第二金属层，第一金属层与氧化钽基层具有更高的反应性。顶部电极层布置在复合覆盖层上方。本发明也提供了用于制造RRAM单元的方法。本发明实施例涉及具有复合覆盖层的电阻式随机存取存储器(RRAM)单元。

Description

具有复合覆盖层的电阻式随机存取存储器(RRAM)单元
技术领域
本发明实施例涉及具有复合覆盖层的电阻式随机存取存储器(RRAM)单元。
背景技术
许多现代电子设备包含电子存储器。电子存储器可以是易失性存储器或非易失性存储器。非易失性存储器能够在断电的情况下存储数据，而易失性存储器不能在断电的情况下存储数据。由于电阻式随机存取存储器的简单的结构和与互补金属氧化物半导体(CMOS)逻辑制造工艺的兼容性，电阻式随机存取存储器(RRAM)是下一代非易失性存储器的有前景的候选。
发明内容
根据本发明的一个实施例，提供了一种电阻式随机存取存储器(RRAM)单元，包括：底部电极层；氧化钽基层，布置在所述底部电极层上方；复合覆盖层，布置在所述氧化钽基层上方并且邻接所述氧化钽基层，其中，所述复合覆盖层包括第一金属层和位于所述第一金属层上面的第二金属层，并且其中，相比于所述第二金属层，所述第一金属层与所述氧化钽基层具有更高的反应性；以及顶部电极层，布置在所述复合覆盖层上方。
根据本发明的另一实施例，还提供了一种用于制造电阻式随机存取存储器(RRAM)单元的方法，所述方法包括：形成多层堆叠件，所述多层堆叠件包括底部电极层、位于所述底部电极层上方的氧化钽基层、位于所述氧化钽基层上方的第一金属覆盖层、位于所述第一金属覆盖层上方的第二金属覆盖层、位于所述第二金属覆盖层上方的顶部电极层和位于所述顶部电极层上方的硬掩模层，其中，相比于所述第二金属覆盖层，所述第一金属层与所述氧化钽基层具有更高的反应性；穿过所述硬掩模层、所述顶部电极层、所述第一金属覆盖层和所述第二金属覆盖层的区域实施垂直地延伸至所述氧化钽基层的第一蚀刻；以及穿过所述底部电极层和所述氧化钽基层的未被所述硬掩模层掩蔽的区域实施第二蚀刻。
根据本发明的又一实施例，还提供了一种具有电阻式随机存取存储器(RRAM)单元的集成电路，所述集成电路包括：底部互连结构，包括底部层间介电(ILD)层和底部金属化层；底部电极层，位于所述底部互连结构上面并且电连接至所述底部金属化层；氧化钽基层，布置在所述底部电极层上方；复合覆盖层，布置在所述氧化钽基层上方并且邻接所述氧化钽基层，其中，所述复合覆盖层包括第一金属层和位于所述第一金属层上面的第二金属层，并且其中，相比于所述第二金属层，所述第一金属层与所述氧化钽基层具有更高的反应性；以及顶部电极层，布置在所述复合覆盖层上方；以及顶部互连结构，包括顶部ILD层和顶部金属化层，其中，所述顶部ILD层布置在所述底部ILD层上方，并且其中，所述顶部金属化层布置在所述顶部ILD层中并且电连接至所述顶部电极层。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚讨论起见，各种部件的尺寸可以被任意增大或缩小。
图1A示出了具有复合覆盖层的电阻式随机存取存储器(RRAM)单元的一些实施例的截面图。
图1B示出了具有图1A的RRAM单元的集成电路的一些实施例的截面图。
图2示出了制造具有RRAM单元的集成电路的方法的一些实施例的流程图。
图3至图13示出了处于各个制造阶段的集成电路的一些实施例的一系列的截面图，集成电路包括RRAM单元。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的许多不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。此外，在第二部件上方或者之上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
另外，为便于描述，本文中可以使用诸如“在…之下”、“在…下方”、“下”、“在…之上”、“上”等的空间相对位置术语，以描述如图中所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且因此可以对本文中使用的空间相对位置描述符同样作相应的解释。
此外，为了便于描述，本文中可以使用“第一”、“第二”、“第三”等以区别开一个图或一系列的图的不同元件。“第一”、“第二”、“第三”等不旨在描述相应的元件。因此，结合第一图描述的“第一介电层”不必对应于结合另一图描述的“第一介电层”。
电阻式随机存取存储器(RRAM)单元包括堆叠在顶部电极和底部电极之间的高κ层(即，介电常数κ大于3.9的层)和覆盖层。高κ层和覆盖层反应以限定数据存储区(例如，高κ层的下部区域)和离子库区(例如，高κ层的上部区域)。数据存储区包括代表诸如数据的位的数据的单元的可变电阻。离子库区存储移动的氧离子和移动的氧空位。通过在顶部电极和底部电极之间施加电压，氧离子和氧空位可以在离子库区和数据存储区之间移动以改变数据存储区的电阻。
根据一些RRAM单元，高κ层包括至少钽和氧，诸如氧化铪钽，并且覆盖层包括钽。相比于氧化铪基RRAM单元，氧化钽基RRAM单元具有更好的读出干扰(例如，它需要更多的读出周期以干扰邻近的RRAM单元)。此外，氧化钽基RRAM单元具有良好的循环前数据保留(例如，循环前的数据保留以测试耐久性)。然而，氧化钽基RRAM单元具有较差的耐久性和较差的循环后数据保留(即，循环后的数据保留以测试耐久性)。此外，氧化钽基RRAM单元具有较小的切换窗口。
氧化钽基RRAM单元的上述缺点可以至少部分地归因于覆盖层。钽覆盖层与高κ层具有低反应性，并且因此导致具有少量移动氧离子和氧空位的较小离子库区。用于增加离子库区的尺寸的一种方法是使用钛覆盖层。相对于钽覆盖层，钛覆盖层与高k层具有高反应性，并且因此导致具有许多移动氧离子和氧空位的较大离子库区。然而，较大离子库区可能太大并且可以导致防止RRAM单元的操作的高泄漏电流。
综上所述，本发明涉及具有改进的耐久性、改进的循环后数据保留和扩大的切换窗口的氧化钽基RRAM单元。改进的RRAM单元包括堆叠在顶部电极和底部电极之间的高κ层和上面的复合覆盖层。高κ层包括至少钽和氧。复合覆盖层包括高反应性金属层和位于高反应性金属层上面的低反应性金属层。例如，低和高反应性金属层可以分别为钽和钛。此外，低反应性金属层比较薄，以便限制与高κ层的反应程度。例如，低反应性金属层的厚度可以小于约70埃。
有利地，通过将氧化钽用于高κ层，改进了读出干扰和循环前数据保留。此外，通过使用具有高反应性金属层的复合覆盖层，增大了离子库区的尺寸。尺寸的增大提高了移动氧离子和移动氧空位的数量，这提高了切换窗口的尺寸、耐久性和循环后数据保留。甚至更多，通过限制高反应性金属层的厚度，限制了泄漏电流。
参考图1A，提供了RRAM单元100A的一些实施例的截面图。如图所示，在底部电极104上方布置包括钽和氧的高κ层102(即，介电常数κ大于3.9的层)。例如，高κ层102可以是氧化钽、氧化铪钽、氧化铝钽或包括钽、氧和一种或多种其他元素的其他材料。例如，底部电极104可以是诸如氮化钛、氮化钽、铂、铱、钨或钌的导电材料。
复合覆盖层106布置在高κ层102上方并且邻接高κ层102。在一些实施例中，复合覆盖层106的厚度是高κ层102的厚度的约1/2到约1/3。复合覆盖层106包括按照顺序堆叠的高反应性金属层108和低反应性金属层110。顶部电极112布置在复合覆盖层106上方。例如，顶部电极112可以是导电材料，诸如掺杂的多晶硅、氮化钛、氮化钽、铂、铱或钨。
在操作中，和在制造期间，在顶部电极112和底部电极104之间可以施加电压。例如，可以在顶部电极112和底部电极104之间可以施加电压以形成一个或多个导电细丝114和/或触发高κ层102和复合覆盖层106之间的反应。作为另一个实例，可以在顶部电极112和底部电极104之间施加电压以读出、设置或擦除RRAM单元100A。由于低反应性金属层110和高反应性金属层108中的低氧浓度，高κ层102和复合覆盖层106之间的反应从高κ层102提取氧，从而将高κ层102分成高κ层102的下部和上部区域(通过薄的虚线L划定)。上部区域相对于下部区域具有减小的氧浓度。
在一些实施例中，高κ102层的下部区域限定数据存储区116。数据存储区116具有代表诸如数据的位的数据的单元的可变电阻。可变电阻配置为响应于由顶部电极112和底部电极104产生的外部电场而改变(即，变化)。可变电阻在相对低和高电阻状态之间变化，这取决于数据存储区116的一个或多个导电细丝114是完全形成还是部分形成。例如，当一个或多个导电细丝114完全形成时，可变电阻为低电阻状态，并且当一个或多个导电细丝114部分形成时，可变电阻为相对高电阻状态。一个或多个导电细丝114可以在数据存储区116的顶面和底面之间延伸，并且对应于在数据存储区116的顶面和底面之间对准的氧空位。
在一些实施例中，高反应性金属层108和高κ层102的上部区域共同限定位于数据存储区116上面并且邻接数据存储区116的离子库区118。在一些实施例中，离子库区118进一步延伸到低反应性金属层110内或以其他方式包括低反应性金属层110。在一定程度上，离子库区118延伸到低反应性金属层110内，它通常最小和/或小于约10埃。离子库区118存储移动氧离子和移动氧空位以利于数据存储区域116内的电阻变化。通常通过在数据存储区116和离子库区118两端施加电压来实施数据存储区116中的电阻变化。电压使氧离子在数据存储区116和离子库区118之间移动，从而改变数据存储区116的电阻。例如，当施加复位电压时，氧离子从离子库区118移动至数据存储区116，从而与导电细丝的氧空位结合并且使一个或多个导电细丝114部分地断裂。作为另一个实例，当施加置位电压时，氧离子从数据存储区116移动至离子库区118，从而形成氧空位，氧空位形成或修复一个或多个导电细丝114。
除了使用低反应性金属层110之外，还使用高反应性金属层108，有利地增加了离子库区118的尺寸。由于在状态之间移动的移动氧离子和移动氧空位的量增加，因此这增大了切换窗口的尺寸并且改进了耐久性。例如，形成导电细丝的氧空位的密度更大，这导致更高的导通电流。切换窗口尺寸对应于高和低状态中的RRAM单元100A电阻或电流之间的差。
参考图1B，提供截面视图100B以用于具有图1A的RRAM单元100A的集成电路的一些实施例。RRAM单元100A布置在具有后段制程(BEOL)金属化堆叠件的底部互连结构120(部分地示出)的半导体衬底(未示出)上方，底部互连结构120布置在RRAM单元100A和半导体衬底之间。底部互连结构120包括堆叠在底部层间介电(ILD)层124内的一个或多个底部金属化层122。例如，底部ILD层124可以是氧化物或极低κ电介质(即，介电常数κ小于约2的电介质)，并且例如，底部金属化层122可以是诸如铜的金属。
RRAM单元100A的底部电极104布置在底部互连结构120上方。在一些实施例中，底部电极104布置为通过扩散阻挡层126与底部互连结构120电通信，扩散阻挡层126布置在底部电极104和底部互连结构120之间。扩散阻挡层126防止材料在底部互连结构120和底部电极104之间扩散。扩散阻挡层126包括顶部区域和底部区域。底部区域包括比顶部区域更小的覆盖区并且穿过绝缘层128从顶部区域垂直地向下延伸至底部互连结构120，绝缘层128封装RRAM单元100A。底部电极104可以是诸如氮化钛的导电材料。例如，扩散阻挡层126可以是诸如铂、铱、钌或钨的导电材料。例如，绝缘层128可以是诸如二氧化硅或氮化硅的介电材料。
高κ层102布置在底部电极104上方，并且复合覆盖层106布置在高κ层102上方，并且邻接高κ层102。高κ层102分为上部区域和下部区域(由虚线L划定)，上部区域和下部区域具有不同的氧浓度。此外，高κ层102的下部区域包括一个或多个导电细丝114。复合覆盖层106包括高反应性金属层108和位于高反应性金属层108上面的低反应性金属层110。此外，复合覆盖层106具有比高κ层102更小的覆盖区。在制造期间，复合覆盖层106与高κ层102反应，以将高κ层102分成高κ层102的下部区域和上部区域。
金属层108、110的反应性是相对于高κ层102和相对于彼此而言的。此外，反应性与从高κ层102提取的氧的量成正比。在一些实施例中，可以以用于触发金属层108、110和高κ层102之间的反应的能量的量来量化反应性。在这样的实施例中，反应性越高，用于触发反应的能量越少。例如，高反应性金属层108可以使用小于约1电子伏特的能量以与高κ层102反应，而低反应性金属层110可以使用大于约2电子伏特的能量以与高κ层102反应。
相对于低反应性金属层110，高反应性金属层108通常较薄。在一些实施例中，高反应性金属层108的厚度小于约70埃，诸如在约10埃至约40埃之间。如果高反应性金属层108较厚，太多的氧可以提取，从而导致RRAM单元100A的泄漏电流太多而无法正常运行。此外，在一些实施例中，低反应性金属层110具有比高反应性金属层108更大的厚度。例如，低反应性金属层110的厚度可以大于约70埃，诸如在约75埃至约150埃之间或者在约95埃至约125埃之间。例如，高反应性金属层108可以是铪、钛、锆、或镧，其通常使用小于1电子伏特的能量以与以高κ层102反应。此外，例如，低反应性金属层110可以是钽、铝、钨、钌、铂、镍、铜、或金，其通常使用大于约2电子伏特的能量以与高κ层102反应。
RRAM单元100A的顶部电极112布置在复合覆盖层106上方，并且硬掩模130布置在复合覆盖层106上方。例如，顶部电极112可以是导电材料，诸如掺杂的多晶硅、氮化钛、氮化钽、铂、铱或钨。硬掩模130是来自RRAM单元100A的制造的残余材料。此外，例如，硬掩模130可以是电介质，诸如二氧化硅或氮化硅。
在一些实施例中，间隔件层132沿着复合覆盖层106、硬掩模130和顶部电极112的侧壁围绕复合覆盖层106、硬掩模130和顶部电极112。间隔件层132防止顶部电极112和底部电极104之间的泄漏并且在RRAM单元100A的制造期间使用以限制底部电极104、高κ层102和扩散阻挡层126的覆盖区。例如，间隔间层132可以是氮化硅或多层氧化物-氮化物-氧化物膜。
BEOL金属化堆叠件的顶部互连结构134布置在底部互连结构120上方。顶部互连结构134包括围绕绝缘层128的顶部ILD层136和位于顶部ILD层136上面的顶部金属化层138。此外，顶部互连结构134包括从顶部金属化层138穿过顶部ILD层136、绝缘层128和硬掩模130延伸至顶部电极112的通孔140以将顶部电极112电连接至顶部金属化层138。例如，顶部ILD层136可以是氧化物或极低κ电介质，并且例如，顶部金属化层138和通孔140可以是诸如铜、铝或钨的金属。
参考图2，提供了用于制造具有RRAM单元的集成电路的方法的一些实施例的流程图200。
在步骤202中，提供底部互连结构，底部互连结构具有被底部ILD层横向地围绕的底部金属化层。
在步骤204中，在底部互连结构上方形成底部绝缘层。底层绝缘层包括暴露出底部金属化层的开口。
在步骤206中，形成按照顺序堆叠在底部绝缘层上方并且填充开口的阻挡层、底部电极层、氧化钽基层、复合覆盖层、顶部电极层和硬掩模层。复合覆盖层包括高反应性金属层和位于高反应性金属层上面的低反应性金属层。有利的是，通过将氧化钽层用于RRAM单元，改进了读出干扰和循环前数据保留。此外，通过使用具有高反应性金属层的复合覆盖层，增加了离子库区的尺寸。增加的尺寸改进了移动氧离子和移动氧空位的数量，这改进了切换窗口的尺寸、耐久性和循环后数据保留。甚至更多，通过限制高反应性金属层的厚度，限制了泄漏电流。
在步骤208中，穿过围绕器件区的硬掩模层、顶部电极层和复合覆盖层的区域实施至氧化钽基层的第一蚀刻。
在步骤210中，形成从氧化钽基层上方，沿着硬掩模层、复合覆盖层和顶部电极层的侧壁延伸至低于硬掩模层的上表面或大约与硬掩模层的上表面平齐处的间隔件层。
在步骤212中，穿过未被硬掩模层和间隔件层掩蔽的氧化钽基层、底部电极层和阻挡层的区域实施第二蚀刻。
在步骤214中，在底部绝缘层上方形成顶部绝缘层，顶部绝缘层作为扩散阻挡层、底部电极层、氧化钽基层、间隔件层和硬掩模层的衬垫。
在步骤216中，形成具有围绕顶部绝缘层的顶部ILD层、位于顶部ILD层上面的顶部金属化层、和在顶部金属化层和顶部电极层之间延伸的通孔的顶部互连结构。
在步骤218中，在顶部电极层和底部电极层两端施加形成电压以在氧化钽基层中形成导电细丝。
虽然所公开的方法(例如，通过流程图200描述的方法)在本文中被示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了本文中示出和/或描述的步骤或事件的其他步骤或事件同时发生。此外，并非所有示出的步骤都是实施本发明的一个或多个方面或本发明的实施例所必须的。此外，可以以一个或多个单独的步骤和/或阶段来执行本文中示出的一个或多个步骤。
参考图3至图13，提供了处于制造的各个阶段的具有RRAM单元的集成电路的一些实施例的截面图以示出图2的方法。虽然结合该方法来描述图3至图13，但是应当理解，在图3至图13中公开的结构不限制于该方法，相反，可以代表独立于该方法的结构。类似地，虽然结合图3至图13来描述该方法，但是应当理解，该方法不限制于在图3至图13所公开的结构，相反，可以代表独立于图3至图13中所公开的结构的结构。
图3示出了对应于步骤202的一些实施例的截面图300。如图所示，提供了底部互连结构120(部分地示出)。底部互连结构120包括被底部ILD层124横向地围绕的底部金属化层122。例如，底部ILD层124可以是极低κ电介质，并且例如，底部金属化层122可以是诸如铜的金属。
图4示出了对应于步骤204的一些实施例的截面图400。如图所示，在底部互连结构120上方形成具有第一开口404的底部绝缘层402，第一开口404暴露底部金属化层122。例如，底部绝缘层402可以是诸如二氧化硅或氮化硅的电介质。
用于形成底部绝缘层402的工艺可以包括在底部互连结构120上方沉积中间绝缘层。此外，光刻胶层可以形成在中间绝缘层上方并且掩蔽中间绝缘层的围绕第一开口404的区域。一旦形成光刻胶层，可以根据光刻胶层将对中间绝缘层具有选择性的一种或多种蚀刻剂应用于中间绝缘层。在应用一种或多种蚀刻剂之后，可以去除光刻胶层。
图5示出了对应于步骤206的一些实施例的截面图500。如图所示，在底部绝缘层402上方形成填充第一开口404的多层堆叠件。通过在底部绝缘层402上方形成填充第一开口404的扩散阻挡层126’来形成多层堆叠件。例如，扩散阻挡层126’可以是由诸如多晶硅、氮化钛、氮化钽、铂、金、铱、钌或钨的导电材料形成的。
在形成扩散阻挡层126’之后，依次形成底部电极层104’、高κ氧化钽基层102’、高反应性金属层108’、低反应性金属层110’、顶部电极层112’和硬掩模层130’。高反应性金属层108’和低反应性金属层110’限定复合覆盖层106’。金属层108’、110’的反应性是相对于彼此而言的，并且对应于用于触发与氧化钽基层102’的反应的能量的量。例如，高反应性金属层108’可以是由铪、钛、锆或镧形成的。例如，低反应性金属层110’可以是由钽、铝、钨、钌、铂、镍、铜或金形成的。在一些实施例中，高反应性金属层108’和低反应性金属层110’的组合厚度是氧化钽基层102’的厚度的约1/2至约1/3。例如，顶部电极112’和底部电极104’可以是由诸如掺杂的多晶硅、氮化钛、氮化钽、铂、铱、钌或钨的导电材料形成的。例如，硬掩模层130’可以是由诸如二氧化硅或氮化硅的电介质形成的。
在一些实施例中，在形成氧化钽基层102’、高反应性金属层108’和低反应性金属层110’之后，将能量施加于氧化钽基层102’、高反应性金属层108’和低反应性金属层110’以触发高反应性金属层108’和低反应性金属层110’与高κ层102之间的反应。在氧化钽基层102’、高反应性金属层108’和低反应性金属层110’之间发生的反应在氧化钽基层102’、高反应性金属层108’和低反应性金属层110’中形成离子库区118’和数据存储区116’(用虚线L划定)。例如，能量可以是通过加热高κ层102和复合覆盖层106’而热施加的。可选地，可以通过在氧化钽基层102’、高反应性金属层108’和低反应性金属层110’两端施加电压来施加能量。
图6示出了对应于步骤208的一些实施例的截面图600。如图6所示，穿过的硬掩模层130’、顶部电极层112’和复合覆盖层106’的围绕器件区区域实施至氧化钽基层102’的第一蚀刻。
用于实施第一蚀刻的工艺可以包括形成光刻胶层，光刻胶层掩蔽硬掩模层130’的对应于器件区的区域。然后，根据光刻胶层的图案，可以将蚀刻剂应用于硬掩模层130’。蚀刻剂可以相对于顶部电极层112’对硬掩模层130’具有选择性。在施加蚀刻剂后，可以去除光刻胶层，并且根据剩余的硬掩模层130’的图案，一种或多种额外的蚀刻剂602可应用于顶部电极层112’和复合覆盖层106’。
图7示出了对应于步骤210的一些实施例的截面图700。如图所示，在氧化钽基层102’上方形成间隔件层132，并且间隔件层132作为剩余的复合覆盖层106、剩余的顶部电极层112、剩余的硬掩模层130”、和剩余的离子库区118”的侧壁的衬垫。间隔件层132从大约与氧化钽基层102’的上表面平齐处延伸至大约与剩余的硬掩模层130”的上表面平齐处。例如，间隔件层132可以是由氮化硅或多层氧化物-氮化物-氧化物膜形成的，其中，氮化物层夹在一对氧化物层之间。
用于形成间隔件层132的工艺可以包括在氧化钽基层102’上方沉积共形的中间层并且该中间层作为剩余的复合覆盖层106、剩余的顶部电极层112和剩余的硬掩模层130”的衬垫。可以使用诸如化学汽相沉积(CVD)的共形沉积技术沉积中间层。在沉积中间层之后，可以对中间层应用蚀刻剂并持续适当的时间，在该适当的时间段内蚀刻剂蚀刻穿中间层的厚度。蚀刻剂去除中间层的横向延伸，从而产生间隔件层132。
图8示出了对应于步骤212的一些实施例的截面图800。如图所示，穿过未被剩余的硬掩模层130”和间隔件层132掩蔽的氧化钽基层102’、底部电极层104’和扩散阻挡层126’的区域实施第二蚀刻以垂直地延伸至氧化钽基层102’。用于实施第二蚀刻的工艺可以包括对未被剩余的硬掩模层130”和间隔件层132掩蔽的氧化钽基层102’、底部电极层104’和扩散阻挡层126’的区域应用一种或多种蚀刻剂802。
图9示出了对应于步骤214的一些实施例的截面图900。如图所示，在底部绝缘层402上方形成顶部绝缘层902并且顶部绝缘层902作为剩余的扩散阻挡层126、剩余的底部电极层104、剩余的氧化钽基层102”、间隔件层132和剩余的硬掩模层130”的衬垫。例如，顶部绝缘层902可以是由诸如二氧化硅或氮化硅的介电材料形成的。此外，例如，顶部绝缘层902可以是使用共形沉积技术形成的。
图10至图12示出了对应于步骤216的一些实施例的截面图1000、1100、1200。
如图10所示，在顶部绝缘层902上方和周围形成顶部ILD层136’。例如，顶部的ILD层136’可以是极低κ电介质。在一些实施例中，用于形成顶部ILD层136’的工艺包括沉积中间ILD层和对中间ILD层实施化学机械抛光(CMP)以平坦化中间ILD层的顶面。
如图11所示，穿过对应于通孔的顶部ILD层136’、顶部绝缘层902、和剩余的硬掩模层130”的区域实施第三蚀刻以垂直地延伸至剩余的顶部电极层112。第三蚀刻形成暴露剩余的顶部电极层112的第二开口1102。用于实施第三蚀刻的工艺可以包括在顶部ILD层136’上方形成光刻胶层1104，并且光刻胶层1104掩蔽顶部ILD层136’的围绕第二开口1102的区域。然后可以根据光刻胶层1104的图案对顶部ILD层136’、顶部绝缘层902和剩余的硬掩模层130”应用一种或多种蚀刻剂1106。之后，可以去除光刻胶层1104。
如图12所示，导电层1202形成为填充第二开口1102，并且导电层1202悬垂于剩余的顶部ILD136和第二开口1102周围的剩余的顶部绝缘层902’上方。例如，导电层1202可以是诸如铜或钨的金属。用于形成导电层1202的工艺可以包括在剩余的顶部ILD层136上方沉积中间导电层并且中间导电层填充第二开口1102。然后，光刻可以用于图案化导电层1202。
图13示出了对应于步骤218的一些实施例的截面图1300。如图所示，在剩余的顶部电极层112和底部电极层104两端施加形成电压以在剩余的氧化钽基层102”(通常在数据存储区116中)中形成一个或多个导电细丝114。形成电压较高以便促进剩余的氧化钽基层102”中的氧离子迁移向剩余的顶部电极层112。基于该迁移，氧空位对准在剩余的氧化钽基层102”中以形成一个或多个导电细丝114。
因此，由上文可以理解，本发明提供了一种RRAM单元。氧化钽基层布置在底部电极层上方。复合覆盖层布置在氧化钽基层上方并且邻接氧化钽基层。复合覆盖层包括第一金属层和位于第一金属层上面的第二金属层。相比于第二金属层，第一金属层与氧化钽基层具有更高的反应性。顶部电极层布置在复合覆盖层上方，
在其他实施例中，本发明提供了一种用于制造RRAM单元的方法。多层堆叠件包括：底部电极层；布置在底部电极层上方的氧化钽基层；布置在氧化钽基层上方的第一金属覆盖层；布置在第一金属覆盖层上方的第二金属覆盖层；布置在第二金属覆盖层上方的顶部电极层；和布置在顶部电极层上方的硬掩模层。相比于第二金属覆盖层，第一金属覆盖层与氧化钽基层具有更高的反应性。穿过硬掩模层、顶部电极层、第一金属覆盖层和第二金属覆盖层的区域实施垂直地延伸至氧化钽基层的第一蚀刻。穿过未被硬掩模层掩蔽的底部电极层和氧化钽基层的区域实施第二蚀刻。
在又一些其他实施例中，本发明提供一种具有RRAM单元的集成电路。底部互连结构包括底部ILD层和底部金属化层。底部电极层位于底部互连结构上方并且电连接至底部金属化层。氧化钽基层布置在底部电极层上方。复合覆盖层布置在氧化钽基层上方并且邻接氧化钽基层。复合覆盖层包括第一金属层和位于第一金属层上面的第二金属层。相比于第二金属层，第一金属层与氧化钽基层具有更高的反应性。顶部电极层布置在复合覆盖层上方。顶部互连结构包括顶部ILD层和顶部金属化层。顶部ILD层布置在底部ILD层上方。顶部金属化层布置在顶部ILD层中并且电连接至顶部电极层。
根据本发明的一个实施例，提供了一种电阻式随机存取存储器(RRAM)单元，包括：底部电极层；氧化钽基层，布置在所述底部电极层上方；复合覆盖层，布置在所述氧化钽基层上方并且邻接所述氧化钽基层，其中，所述复合覆盖层包括第一金属层和位于所述第一金属层上面的第二金属层，并且其中，相比于所述第二金属层，所述第一金属层与所述氧化钽基层具有更高的反应性；以及顶部电极层，布置在所述复合覆盖层上方。
在上述RRAM单元中，所述第一金属层包括铪、钛、锆或镧。
在上述RRAM单元中，所述第二金属层包括钽、铝、钨、钌或铂。
在上述RRAM单元中，所述第一金属层具有比所述第二金属层更小的厚度。
在上述RRAM单元中，所述第一金属层的厚度小于约70埃。
在上述RRAM单元中，所述第一金属层的厚度为约10埃至约40埃，并且其中，所述第二金属层的厚度为约75埃至约150埃。
在上述RRAM单元中，所述氧化钽基层包括钽、氧和至少一种其他元素。
在上述RRAM单元中，所述氧化钽基层分成上部区域和下部区域，所述下部区域比所述上部区域具有更低的氧浓度，并且其中，所述RRAM单元还包括：数据存储区，包括所述下部区域并且配置为响应于外部电场而改变电阻；以及离子库区，包括所述第一金属层和所述上部区域，并且配置为存储来自所述数据存储区的氧离子。
在上述RRAM单元中，所述复合覆盖层具有比所述氧化钽基层更低的氧浓度，并且所述复合覆盖层配置为从所述氧化钽基层提取氧。
根据本发明的另一实施例，还提供了一种用于制造电阻式随机存取存储器(RRAM)单元的方法，所述方法包括：形成多层堆叠件，所述多层堆叠件包括底部电极层、位于所述底部电极层上方的氧化钽基层、位于所述氧化钽基层上方的第一金属覆盖层、位于所述第一金属覆盖层上方的第二金属覆盖层、位于所述第二金属覆盖层上方的顶部电极层和位于所述顶部电极层上方的硬掩模层，其中，相比于所述第二金属覆盖层，所述第一金属层与所述氧化钽基层具有更高的反应性；穿过所述硬掩模层、所述顶部电极层、所述第一金属覆盖层和所述第二金属覆盖层的区域实施垂直地延伸至所述氧化钽基层的第一蚀刻；以及穿过所述底部电极层和所述氧化钽基层的未被所述硬掩模层掩蔽的区域实施第二蚀刻。
在上述方法中，还包括：形成铪、钛、锆或镧的所述第一金属覆盖层；以及形成钽、铝、钨、钌或铂的所述第二金属覆盖层。
在上述方法中，还包括：形成具有比所述第二金属覆盖层更小的厚度的所述第一金属覆盖层。
在上述方法中，还包括：形成具有小于约70埃的厚度的所述第一金属覆盖层。
在上述方法中，还包括：形成具有约10埃至约40埃的厚度的所述第一金属覆盖层；以及形成具有约75埃至约150埃的厚度的所述第二金属覆盖层。
在上述方法中，还包括：形成具有钽、氧和至少一种其他元素的所述氧化钽基层。
在上述方法中，还包括：在所述顶部电极层和所述底部电极层两端施加形成电压以在所述氧化钽基层内形成导电细丝。
在上述方法中，还包括：形成具有比所述氧化钽基层更低的氧浓度的所述第一金属覆盖层和所述第二金属覆盖层。
在上述方法中，还包括：形成沿着从所述氧化钽基层至所述硬掩模层的侧壁延伸的间隔件层。
在上述方法中，还包括：形成作为所述底部电极层、所述氧化钽基层和所述硬掩模层的衬垫的绝缘层；在所述绝缘层上方和周围形成层间介电(ILD)层；以及在所述ILD层上方形成金属化层和在所述顶部电极层和所述金属化层之间延伸的通孔。
根据本发明的又一实施例，还提供了一种具有电阻式随机存取存储器(RRAM)单元的集成电路，所述集成电路包括：底部互连结构，包括底部层间介电(ILD)层和底部金属化层；底部电极层，位于所述底部互连结构上面并且电连接至所述底部金属化层；氧化钽基层，布置在所述底部电极层上方；复合覆盖层，布置在所述氧化钽基层上方并且邻接所述氧化钽基层，其中，所述复合覆盖层包括第一金属层和位于所述第一金属层上面的第二金属层，并且其中，相比于所述第二金属层，所述第一金属层与所述氧化钽基层具有更高的反应性；以及顶部电极层，布置在所述复合覆盖层上方；以及顶部互连结构，包括顶部ILD层和顶部金属化层，其中，所述顶部ILD层布置在所述底部ILD层上方，并且其中，所述顶部金属化层布置在所述顶部ILD层中并且电连接至所述顶部电极层。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种电阻式随机存取存储器(RRAM)单元，包括：
底部电极层；
氧化钽基层，布置在所述底部电极层上方；
复合覆盖层，布置在所述氧化钽基层上方并且邻接所述氧化钽基层，其中，所述复合覆盖层包括第一金属层和位于所述第一金属层上面的第二金属层，并且其中，相比于所述第二金属层，所述第一金属层与所述氧化钽基层具有更高的反应性；以及
顶部电极层，布置在所述复合覆盖层上方。
2.根据权利要求1所述的RRAM单元，其中，所述第一金属层包括铪、钛、锆或镧。
3.根据权利要求1所述的RRAM单元，其中，所述第二金属层包括钽、铝、钨、钌或铂。
4.根据权利要求1所述的RRAM单元，其中，所述第一金属层具有比所述第二金属层更小的厚度。
5.根据权利要求4所述的RRAM单元，其中，所述第一金属层的厚度小于约70埃。
6.根据权利要求1所述的RRAM单元，其中，所述第一金属层的厚度为约10埃至约40埃，并且其中，所述第二金属层的厚度为约75埃至约150埃。
7.根据权利要求1所述的RRAM单元，其中，所述氧化钽基层包括钽、氧和至少一种其他元素。
8.根据权利要求1所述的RRAM单元，其中，所述氧化钽基层分成上部区域和下部区域，所述下部区域比所述上部区域具有更低的氧浓度，并且其中，所述RRAM单元还包括：
数据存储区，包括所述下部区域并且配置为响应于外部电场而改变电阻；以及
离子库区，包括所述第一金属层和所述上部区域，并且配置为存储来自所述数据存储区的氧离子。
9.一种用于制造电阻式随机存取存储器(RRAM)单元的方法，所述方法包括：
形成多层堆叠件，所述多层堆叠件包括底部电极层、位于所述底部电极层上方的氧化钽基层、位于所述氧化钽基层上方的第一金属覆盖层、位于所述第一金属覆盖层上方的第二金属覆盖层、位于所述第二金属覆盖层上方的顶部电极层和位于所述顶部电极层上方的硬掩模层，其中，相比于所述第二金属覆盖层，所述第一金属层与所述氧化钽基层具有更高的反应性；
穿过所述硬掩模层、所述顶部电极层、所述第一金属覆盖层和所述第二金属覆盖层的区域实施垂直地延伸至所述氧化钽基层的第一蚀刻；以及
穿过所述底部电极层和所述氧化钽基层的未被所述硬掩模层掩蔽的区域实施第二蚀刻。
10.一种具有电阻式随机存取存储器(RRAM)单元的集成电路，所述集成电路包括：
底部互连结构，包括底部层间介电(ILD)层和底部金属化层；
底部电极层，位于所述底部互连结构上面并且电连接至所述底部金属化层；
氧化钽基层，布置在所述底部电极层上方；
复合覆盖层，布置在所述氧化钽基层上方并且邻接所述氧化钽基层，其中，所述复合覆盖层包括第一金属层和位于所述第一金属层上面的第二金属层，并且其中，相比于所述第二金属层，所述第一金属层与所述氧化钽基层具有更高的反应性；以及
顶部电极层，布置在所述复合覆盖层上方；以及
顶部互连结构，包括顶部ILD层和顶部金属化层，其中，所述顶部ILD层布置在所述底部ILD层上方，并且其中，所述顶部金属化层布置在所述顶部ILD层中并且电连接至所述顶部电极层。
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