KR101626222B1 - Ｒｒａｍ 구조를 위한 산화막 기법 - Google Patents

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Abstract

본 개시는, 양호한 성능, 장치 수율, 및 데이터 유지를 제공하는 유전체 데이터층을 갖는 RRAM 셀을 형성하는 방법, 및 연관된 장치에 관한 것이다. 일부 실시예들에서, 본 방법은, 반도체 기판 위에 배치된 바닥 전극층, 상부 전극층, 상기 바닥 전극층과 상기 상부 전극층 사이에 배치된 유전체 데이터 기억층을 갖는 RRAM 막 스택을 형성함으로써 수행된다. 유전체 데이터 기억층은, 수소 도핑된 산화물을 갖는 성능 강화층과, 알루미늄 산화물을 갖는 데이터 유지층을 갖는다. 다음 RRAM 막 스택은 상부 전극과 바닥 전극을 형성하기 위하여 하나 이상의 마스킹층들에 따라 패터닝되고, 상부 금속 상호접속층이 상부 전극과 전기적으로 접촉하는 위치에 형성된다.

Description

ＲＲＡＭ 구조를 위한 산화막 기법{OXIDE FILM SCHEME FOR RRAM STRUCTURE}
금속-절연체-금속(Metal-Insulator-Metal; MIM) 구조는 도전성층들(예컨대, 금속층들) 사이에 배치된 유전체 데이터 기억층을 포함한다. 도전층들은, 전하가 용이하게 이동하게 하고 따라서 유전체 데이터 기억층에 전압 바이어스를 인가하게 하는 자유 전하 캐리어들(예컨대, 정공들 및/또는 전자들)을 갖는다. 다양한 전압 바이어스의 존재시, 유전체 데이터 기억층은 전기적 데이터 상태들(예컨대, "1들" 및 "0들")에 대응하는 저항 상태들 간의 가역 변화를 경험하도록 구성된다.
본 개시의 태양은 첨부된 도면과 함께 이해할 때 다음의 상세한 설명으로부터 더 잘 이해된다. 산업 표준 관행에 따라, 다양한 특징부들은 일정한 비례로 도시되지 않았다는 것이 주목된다. 사실상, 다양한 특징부들의 치수는 논의의 명확성을 위하여 임의로 확대되거나 축소될 수도 있다.
도 1은, 성능 강화층 및 데이터 유지층을 갖는 유전체 데이터 기억층을 갖는 RRAM(resistive random access memory) 셀을 포함하는 집적 칩의 일부 실시예들의 단면도를 도시한다.
도 2는, 성능 강화층 및 위에 덮힌 데이터 유지층을 갖는 다층 유전체층을 갖는 RRAM(resistive random access memory) 셀을 포함하는 집적 칩의 일부 실시예들의 단면도를 도시한다.
도 3은, 성능 강화층 및 데이터 유지층을 갖는 유전체 데이터 기억층을 갖는 RRAM 메모리 셀을 포함하는 집적 칩을 형성하는 방법의 일부 실시예들의 흐름도를 도시한다.
도 4a 내지 도 8은, 다층 유전체층을 갖는 RRAM 메모리 셀을 포함하는 집적 칩을 형성하는 방법을 도시하는 단면도의 일부 실시예들을 도시한다.
다음 개시는 제공된 주제의 상이한 특징부들을 실행하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 구성 요소들 및 배열들의 특정 예들은 본 개시를 단순화하기 위하여 이하에 설명된다. 물론, 이들은 단지 예들이며, 제한하고자 함이 아니다. 예컨대, 다음의 설명에서 제2 특징부 위의 또는 그 상의 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 또한 제1 및 제2 특징부들이 직접 접촉하지 않을 수도 있도록 제1 및 제2 특징부들 사이에 부가적인 특징부들이 형성될 수도 있는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 단순성 및 명료성을 위한 것이며, 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 나타내지 않는다.
또한, "바로 아래에(beneath)", "아래에(below)", "더 낮은(lower)", "보다 위에(above)", "더 위의(upper)" 등과 같은 공간적으로 관련된 용어들이, 도면들에 도시된 바와 같은 하나의 소자 또는 특징부의 다른 소자(들) 또는 특징부(들)에 대한 관계를 설명하기 위하여, 설명의 편의를 위해 여기서 사용될 수도 있다. 이 공간적으로 관련된 용어들은, 도면에 나타낸 방향 외에, 사용 또는 동작시 디바이스의 상이한 방향들을 포함하고자 한다. 본 장치는 달리 방향지워질 수도 있고(90도 회전되거나 다른 방향에서), 여기서 사용된 공간적으로 관련된 기술자들은 따라서 유사하게 해석될 수도 있다.
최근, 저항성 랜덤 액세스 메모리(RRAM) 셀이 전자 데이터 기억 장치의 차세대용으로 유망한 후보자로서 부상해왔다. 종래의 전하 트랩 메모리(예컨대, SRAM, 플래시 등)와 대조하여, RRAM 셀은 저항성 스위칭에 기초하여 데이터를 기억한다. 저항성 스위칭은, RRAM 셀이, 제1 데이터 상태(예컨대 "0")에 대응하는 고저항 상태와, 제2 데이터 상태(예컨대 "1")에 대응하는 저저항 상태 간에 메모리 셀의 전기 저항을 변화시키도록 허용한다.
RRAM 셀은, 가변 저항을 갖는 유전체 데이터 기억층에 의하여 위에 덮힌 상부 전극으로부터 분리된 바닥 전극을 갖는다. 유전체 데이터 기억층은 통상적으로, 인가된 바이어스에 응답하여 그 내부 저항을 변경시킬 수 있는 하이-k 유전체 재료를 포함한다. RRAM 메모리 셀에서 현재 사용되는 광범위한 하이-k 유전체 재료들이 있다. 상이한 하이-k 유전체 재료들은 상이한 특징들을 갖는 RRAM 셀들을 제공한다. 예컨대, 일부 하이-k 유전체 재료들은 향상된 성능 및/또는 장치 수율을 제공할 수도 있고, 다른 하이-k 유전체 재료들은 향상된 데이터 유지를 제공할 수도 있다. 그러나, 가장 높은 하이-k 유전체 재료들은 양쪽의 양호한 성능(예컨대, 형성, 설정, 및/또는 리셋 동작들), 장치 수율과 데이터 유지를 제공하지 못한다는 것이 알려져 있다.
본 개시는, 양호한 성능, 장치 수율, 및 데이터 유지를 제공하도록 구성된 유전체 데이터층을 갖는 RRAM 셀을 형성하는 방법, 및 연관된 장치에 관한 것이다. 일부 실시예들에서, 본 방법은, 반도체 기판 위에 배치된 바닥 전극층, 상부 전극층, 및 상기 바닥 전극층과 상기 상부 전극층 사이에 배치된 유전체 데이터 기억층을 갖는 RRAM 막 스택을 형성함으로써 수행된다. 유전체 데이터 기억층은, 알루미늄 산화물을 포함하는 데이터 유지층과, 수소 도핑 산화물을 갖는 성능 강화층을 포함한다. 이후, RRAM 막 스택은 하나 이상의 마스킹층들에 따라 패터닝되어 상부 전극과 바닥 전극을 형성하고, 상부 전극에 전기적으로 접촉하는 위치에 상부 금속 상호접속층이 형성된다. 성능 강화층과 데이터 유지층을 포함하는 유전체 데이터 기억층을 사용함으로써, 유전체 데이터 기억층은 RRAM 셀에 양호한 성능, 수율 및 데이터 유지를 제공할 수 있다.
도 1은, 성능 강화층(110a)과 데이터 유지층(110b)을 갖는 유전체 데이터 기억층(110)을 갖는 저항성 랜덤 액세스 메모리(RRAM) 셀(101)을 포함하는 집적 칩(100)의 일부 실시예들의 단면도를 도시한다.
RRAM 셀(101)은, 반도체 기판(102) 위에 위치된 층간 유전체(ILD)층(104) 내에 배치된다. RRAM 셀(101)은, 하나 이상의 하부 금속 상호접촉층들(106)(예컨대, 금속 비아 및/또는 금속 배선) 위에 위치된 바닥 전극(108), 상기 바닥 전극(108) 위에 위치된 유전체 데이터 기억층(110), 및 상기 유전체 데이터 기억층(110) 위에 위치된 상부 전극(112)을 포함한다. 위에 덮힌 금속 상호접촉층(114)(예컨대, 비아)는 상부 전극(112) 상에 배치된다.
유전체 데이터 기억층(110)은, 성능 강화층(110a)과 데이터 유지층(110b)을 포함한다. 성능 강화층(110a)은, RRAM 셀(101)에 양호한 성능 전압들(예컨대, 형성, 설정, 및/또는 리셋 동작을 위한 저전압)과 수율을 제공하도록 구성된 수소 도핑된 산화층(즉, 수소 분자들을 포함하는 산화층)을 포함한다. 예컨대, 성능 강화층(110a)은 데이터 유지층(110b)보다 낮은 성능 전압을 가져(예컨대, 동일한 두께에 대하여 약 0.3V와 0.8V 사이), 성능 강화층(110a)이, 성능 강화층을 갖지 않는 RRAM 셀에 관하여 약 0.1V과 0.2V 사이의 값만큼 RRAM 셀(101)의 성능 전압을 감소시킬 수 있도록 한다. 데이터 유지층(110b)은, RRAM 셀(101)에 양호한 데이터 유지 능력을 제공하도록 구성된 알루미늄 산화물층을 포함한다. 성능 강화층(110a)과 데이터 유지층((110b)을 유전체 데이터 기억층(110) 내에 병합함으로써, 유전체 데이터 기억층(110)은, RRAM 셀(101)에 양호한 수율, 성능 전압, 및 데이터 유지 성능을 제공할 수 있다.
일부 실시예들에서, 데이터 유지층(110b)은 성능 강화층(110a) 위에 배치될 수도 있어, 데이터 유지층(110b)은 성능 강화층(110a)의 상부 표면과 인접한다. 다른 실시예들에서, 데이터 유지층(110b)은 성능 강화층(110a) 아래에 배치될 수도 있다. 또다른 실시예들에서, 성능 강화층(110a)과 데이터 유지층(110b)은 동일한 층(예컨대, 알루미늄 산화물을 포함하는 수소 도핑된 층)을 포함할 수도 있다.
일부 실시예들에서, 성능 강화층(110a)은 제1 재료를 포함하고, 데이터 유지층(110b)은, 상기 제1 재료와는 상이한 제2 재료를 포함한다. 일부 실시예들에서, 성능 강화층(110a)의 제1 재료와, 데이터 유지층(110b)의 제2 재료는 하나 이상의 공통 요소들을 공유할 수도 있다. 예컨대, 일부 실시예들에서, 제1 및 제2 재료는 모두 하프늄(Hf) 및 산소(O)를 포함할 수도 있다. 다른 실시예들에서, 제1 및 제2 재료는 모두, 산소(O), 및 지르코늄(Zr), 니켈(Ni), 텅스텐(W), 탄탈럼(Ta), 티타늄(Ti), 또는 다른 유사한 재료들 중 하나 이상을 포함할 수도 있다.
도 2는, 성능 강화층(210a)과 데이터 유지층(210b)을 갖는 다층 유전체 데이터 기억층(210)을 포함하는 RRAM(resistive random access memory) 셀(200)의 일부 실시예들의 단면도를 도시한다.
RRAM 셀(200)은, 백-엔드-오브-더-라인(back-end-of-the-line; BEOL) 금속화 스택 내에 하부 층간 유전체(ILD)층(104)으로 둘러싸인 하부 금속 상호접속층(202) 위에 위치된 바닥 전극(208)을 포함한다. 일부 실시예들에서, 하부 금속 상호접속층(202)은, 바닥 전극(208)과 밑에 놓인 반도체 기판(미도시) 사이에 배치된 복수의 금속 상호접속층들 중 하나의 금속 상호접속층을 포함할 수도 있다. 일부 실시예들에서, 하부 절연층(204)은, 하부 금속 상호접촉층(202)과 바닥 전극(208)의 대향하는 측들 사이에 수직으로 배치된 위치에 위치될 수도 있다. 일부 이러한 실시예들에서, 절연층(204)에서의 마이크로 트렌치 내에 확산 장벽층(206)이 수직으로 배치될 수도 있다.
다층 유전체 데이터 기억층(210)은 바닥 전극(208) 위에 배치된다. 다층 유전체 데이터 기억층(210)은, 인가 전압에 의존하여, 제1 데이터 상태(예컨대, '0')와 연관된 고저항 상태와, 제2 데이터 상태(예컨대, '1')와 연관된 저저항 상태 사이의 가역 변화를 경험할 것인 가변 저항을 갖는다. 예컨대, 다층 유전체 데이터 기억층(210)에 인가된 전압은 다층 유전체 데이터 기억층(210)을 가로질러 형성하는 도전성 경로/필라멘트들(예컨대, 산소 결핍)을 유도하여, 다층 유전체 데이터 기억층(210)의 저항을 감소시킬 것이다.
다층 유전체 데이터 기억층(210)은, 성능 강화층(210a)과, 이 성능 강화층(210a)의 상부 표면 상에 배치되고 이와 직접 접촉하는 데이터 유지층(210b)을 포함한다. 성능 강화층(110a)은 수소 도핑된 산화층을 포함하고, 데이터 유지층(210b)은 알루미늄 산화층을 포함한다. 일부 실시예들에서, 데이터 유지층(210b)은 또한, 데이터 유지층(210b) 및 다층 유전체 데이터 기억층(210)의 성능을 향상시키기 위하여 수소 도펀트를 포함할 수도 있다. 일부 실시예들에서, 성능 강화층(210a)은 수소 도핑된 하프늄 산화물(HfOx)을 포함할 수도 있고, 데이터 유지층(210b)은 하프늄 알루미늄 산화물(HfAlOx)층을 포함할 수도 있다. 그러한 실시예들에서, 하프늄 알루미늄 산화물(HfAlOx)층과 바닥 전극(208) 사이에 배치된 수소 도핑된 하프늄 산화물(HfOx)층을 갖는 것은, RRAM 셀(200)의 수율을 20% 만큼보다 더 크게 증가시킨다.
일부 실시예들에서, 성능 강화층(210a)은 높은 레이트의 Vo2+ 산소 결핍을 가질 수도 있다. Vo2+ 산소 결핍은 비교적 낮은 활성화 에너지(예컨대, 각각 2.4 eV 및 1.5 eV의 활성화 에너지를 갖는 Vo0 과 Vo+ 결핍에 비교하여 0.7eV)를 갖는다. Vo2+ 산소 결핍의 낮은 활성화 에너지는, 성능 강화층(210a)에서의 산소 결핍의 마이그레이션을 보다 용이하게 만든다. RRAM 셀의 저항은, 성능 강화층(210a)을 가로질러 형성하는 도전성 경로들/필라멘트들(예컨대, 산소 결핍을 포함하는)을 유도함으로써 변하기 때문에, Vo2+ 산소 결핍의 낮은 활성화 에너지는 RRAM 셀(200)의 성능을 향상시킨다. 일부 실시예에서, 데이터 유지층(210b)은 또한, 데이터 유지층(210b)의 성능을 향상시키기 위하여 높은 레이트의 Vo2+ 산소 결핍을 포함할 수도 있다.
일부 실시예들에서, 데이터 유지층(210b)은, 하나 이상의 하프늄 산화물(HfO)층(209a)과 하나 이상의 알루미늄 산화물(AlO)층들(209b)이 교대로 있는 스택된 구성을 갖는 하프늄 알루미늄 산화물(HfAlOx)층을 포함할 수도 있다. 일부 실시예들에서, 하프늄 알루미늄 산화물(HfAlOx)층은, 대략 30at% 내지 대략 65at%의 범위에 있는 알루미늄 함유량을 갖는다. 하프늄 알루미늄 산화물(HfAlOx)층의 농도는, 하프늄 산화물(HfO)층(209a)과 알루미늄 산화물(AlO)층(209b)의 크기 및/또는 수를 가변시킴으로써 변할 수도 있다는 것이 이해될 것이다. 예컨대, 하프늄 알루미늄 산화물(HfAlOx)층에 알루미늄(Al) 함유량보다 큰 하프늄(Hf) 함유량을 제공하기 위하여, 하프늄 산화물(HfO)층들(209a)은, 인접하는 알루미늄 산화물(AlO)층들(209b)보다 큰 두께를 가질 수도 있고, 및/또는 하프늄 산화물(HfO)층들(209a)의 수는 알루미늄 산화물(AlO)층들(209b)의 수보다 클 수도 있다.
일부 실시예들에서, 데이터 유지층(210b)은, 성능 강화층(210a)의 제1 두께(t1)보다 대략 1 내지 대략 10배 더 두꺼운 범위의 제2 두께(t2)를 갖는다. 예컨대, 일부 실시예들에서, 데이터 유지층(210b)은 대략 10Å 내지 대략 40Å의 범위에 있는 제2 두께(t2)를 갖고, 성능 강화층(210a)는 대략 5Å 내지 대략 40Å의 범위의 제1 두께(t1)를 갖는다.
도전성 재료(예컨대, 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등)을 포함하는 상부 전극(214)은, 다층 유전체 데이터 기억층(210) 위에 위치된다. 일부 실시예들에서, 캐핑층(capping layer)(212)은 상부 전극(214)과 다층 유전체 데이터 기억층(210) 사이에 배치될 수도 있다. 캐핑층(212)은, 다층 유전체 데이터 기억층(210) 내에서 저항 변화를 용이하게 할 수 있는 산소를 저장하도록 구성된다. 일부 실시예들에서, 캐핑층(212)은, 비교적 산소 농도가 낮은 금속 또는 금속 산화물을 포함할 수도 있다.
위에 덮는 마스킹층(216)(예컨대, 하드 마스크층)은 상부 전극(214) 위에 배치될 수도 있다. 일부 실시예들에서, 마스킹층(216)은, 실리콘 산질화물(SiON) 하드 마스크층, 실리콘 이산화물(SiO2) 하드 마스크층, 또는 PE-SiN 하드 마스크를 포함할 수도 있다. 일부 실시예들에서, 상부 층간 유전체(ILD)층(220)은, 상부 전극(214) 상에 배치된 상부 금속 상호접속층(222)을 둘러싸는 위치에서 마스킹층(216) 위에 배치된다. 상부 금속 산호접속층(222)은, 상부 전극(214)으로부터 상부 금속 배선(222b)으로 마스킹층(216)을 통하여 연장하는 상부 금속 비아(222a)를 포함한다.
도 3은, 성능 강화층과 데이터 유지층을 갖는 유전체 데이터 기억층을 갖는 RRAM 구조를 포함하는 집적 칩을 형성하는 방법(300)의 일부 실시예들의 흐름도를 도시한다.
개시된 방법(300)은 일련의 동작들 또는 이벤트들로서 여기서 도시되고 설명되었지만, 그러한 동작들 또는 이벤트들의 설명된 순서는 제한적인 개념으로 해석되어서는 안된다는 것이 이해될 것이다. 예컨대, 일부 동작들은, 여기서 도시되고 및/또는 설명된 것이 아닌 다른 동작들 또는 이벤트들과는 상이한 순서로, 및/또는 이와는 동시에 발생할 수도 있다. 또한, 모든 도시된 동작들이 여기서 본 설명의 하나 이상의 태양들 또는 실시예들을 실행하는 데 요구되지 않을 수도 있다. 또한, 여기서 설명된 하나 이상의 동작들은 하나 이상의 별개의 동작들 및/또는 단계들에서 수행될 수도 있다.
302에서, 하부 층간 유전체(ILD)층 내에 배치된 하부 금속 상호접속층 위에 RRAM(resistive random access memory) 막 스택이 형성된다. 일부 실시예들에서, RRAM 막 스택은, 하부 전극층과 상부 전극층 사이에 배치된 유전체 데이터 기억층을 포함한다. 유전체 데이터 기억층은, 수소 도핑된 산화물을 포함하는 성능 강화층과, 알루미늄 산화물을 포함하는 데이터 유지층을 갖는다. 일부 실시예들에서, RRAM 막 스택은, 이하에 설명된 바와 같이, 동작들(304~312)에 따라 형성될 수도 있다.
일부 실시예들에서, 304에서 반도체 기판 위에 바닥 전극층을 제1 적층시킴으로써 RRAM 막 스택이 형성될 수도 있다. 다음, 유전체 데이터 기억층은, 306에서 바닥 전극층 위에 수소 도핑된 하프늄 산화물(HfOx)층을 형성함으로써, 그리고 308에서 바닥 전극층 위에 하프늄 알루미늄 산화물(HfAlOx)층을 형성함으로써 형성된다. 일부 실시예들에서, 수소 도핑된 하프늄 산화물(HfOx)층과 하프늄 알루미늄 산화물(HfAlOx)층이 인 시츄(in-situ) 형성될 수도 있다. 일부 실시예들에서, 310에서 하프늄 알루미늄 산화물(HfAlOx)층 위에 캐핑층이 형성될 수도 있다. 312에서 캐핑층 위에 상부 전극층이 형성된다.
314에서, RRAM 막 스택은 상부 전극을 형성하기 위하여 마스킹층에 따라 패터닝된다.
316에서, 일부 실시예들에서, 패터닝된 RRAM 막 스택의 대향하는 측들 상에 측벽 스페이서들이 형성될 수도 있다.
318에서, RRAM 막 스택은 바닥 전극을 형성하기 위하여 더 패터닝된다.
320에서, RRAM 막 스택 위에 상부 층간 유전체(ILD)층이 형성된다.
322에서, 상부 ILD층 위에 상부 금속 상호접속층이 형성된다. 상부 금속 상호접속층은 상부 전극과 전기적 접촉하는 위치까지 연장된다.
도 4a 내지 8은, 다층 유전체 데이터 기억층을 갖는 RRAM 셀을 형성하는 방법을 도시하는 단면도의 일부 실시예들을 도시한다. 도 4a 내지 8이 방법 300에 관련하여 설명되었지만, 도 4a 내지 8에 개시된 구조들은 그러한 방법에 한정되지 않고, 대신 본 방법에 독립적인 구조들로서 스탠드 얼론(stand alone)일 수도 있다.
도 4a 내지 4f는 동작 302에 대응하는 단면도의 일부 실시예들을 도시한다.
도 4a 및 4b는 동작 304에 대응하는 단면도 400A 및 400B를 도시한다.
단면도 400A에 도시된 바와 같이, 하부 층간 유전체(ILD)층(104)(예컨대, 산화물, 로우-k 유전체, 또는 울트라 로우-k 유전체) 내에 하부 금속 상호접속층(202)이 형성된다. 일부 실시예들에서, 하부 ILD층(104)(예컨대, 산화물, 로우-k 유전체, 또는 울트라 로우-k 유전체)을 선택적으로 에칭함으로써 하부 금속 상호접속층(202)이 형성되어 하부 ILD층(104)에 개구부를 형성할 수도 있다. 다음, 금속(예컨대, 구리, 알루미늄 등)이 개구부를 충전하도록 적층되고, 평탄화 처리가 수행되어 잉여 금속을 제거하여 하부 금속 상호접속층(202)을 형성한다.
에치 스톱층으로서 동작하도록 구성된 하부 절연층(204)이 하부 금속 상호접속층(202) 및/또는 하부 ILD층(104)에 후속하여 형성된다. 일부 실시예들에서, 하부 절연층(204)은, 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 또는 유사한 복합 유전체막을 포함할 수도 있다. 일부 실시예들에서, 하부 절연층(204)은 기상 증착 기술(예컨대, 물리적 기상 증착, 화학적 기상 증착 등)에 의하여 형성될 수도 있다. 다음, 하부 절연층(204)이 선택적으로 에칭되어(예컨대, 건식 에천트를 이용하여), 하부 절연층(204)을 통하여 하부 금속 상호접속층(202)으로 연장하는 캐비티 또는 마이크로 트렌치(402)를 형성한다.
하부 금속 상호접속층(202)과 하부 절연층(204) 위에 확산 장벽층(404)이 형성될 수도 있다. 확산 장벽층(404)은 마이크로 트렌치(402)에 적층될 수도 있어, 확산 장벽층(404)은 하부 금속 상호접속층(202)에 인접한다. 일부 실시예들에서, 확산 장벽층(404)은 적층 기술에 의하여 적층되고, 확산 장벽층(404)에 평면의 상부 표면을 부여하는 평탄화 처리(예컨대, 화학 기계적 연마 처리)를 받을 수도 있다. 일부 실시예들에서, 확산 장벽층(404)은 마이크로 트렌치(402) 내로부터 하부 절연층(204)를 덮는 위치까지 연장할 수도 있다. 일부 실시예들에서, 확산 장벽층(404)은, 도전성 산화물, 질화물, 또는 알루미늄(Al), 망간(Mn), 코발트(Co), 티타늄(Ti), 탄탈럼(Ta), 텅스텐(W), 니켈(Ni), 주석(Sn), 마그네슘(Mg), 및 그 조합과 같은 금속의 산질화물을 포함할 수도 있다. 확산 장벽층(404)은 약 10Å 내지 약 300Å의 범위의 두께를 가질 수도 있다.
단면도(400B)에 도시된 바와 같이, 확산 장벽층(404) 위에 바닥 전극층(406)이 형성된다. 바닥 전극층(406)은 기상 증착 기술(예컨대, 화학적 기상 증착, 물리적 기상 증착, 플라즈마 강화 CVD 등)에 의하여 형성될 수도 있다. 일부 실시예들에서, 바닥 전극층(406)은, 예컨대 탄탈럼(Ta), 탄탈럼 질화물(TaN), 티타늄(Ti), 또는 티타늄 질화물(TiN) 중 하나 이상을 포함할 수도 있다.
도 4c는 동작 306에 대응하는 단면도(400C)의 일부 실시예들을 도시한다.
단면도 400C에 도시된 바와 같이, 바닥 전극층(406) 상에 수소 도핑된 하프늄 산화물(HfOx)층(408a)을 포함하는 성능 강화층이 형성된다. 일부 실시예들에서, 수소 도핑된 하프늄 산화물(HfOx)층(408a)은, 처리 챔버에 하프늄 테트라클로라이드(HfCl4) 전구체 가스와 물(H2O) 전구체 가스의 펄스들을 교대로 도입하는 제1 원자층 증착(atomic layer deposition, ALD) 처리를 사용하여 형성될 수도 있다.
예컨대, 제1 ALD 처리는 제1 펄스 시간(t p1 ) 동안 처리 챔버에 하프늄 테트라클로라이드(HfCl4) 전구체 가스를 도입하여, 바닥 전극층(406) 상에 단층의 하프늄 테트라클로라이드(HfCl4)를 형성할 수도 있다. 다음, 제1 ALD 처리는 처리 챔버로부터 하프늄 테트라클로라이드(HfCl4) 전구체 가스를 퍼징(purge)하고, 처리 챔버로부터 물(H2O) 전구체 가스를 퍼징하기 전에, 제2 펄스 시간(t p2 ) 동안 처리 챔버에 물(H2O) 전구체 가스를 도입한다. 물(H2O) 전구체 가스는 단층의 하프늄 테트라클로라이드(HfCl4)와 상호작용하여, 바닥 전극층(406) 상에 하프늄 산화물(HfOx)층을 형성한다. 일부 실시예들에서, 하프늄 산화물(HfOx)층(408a)을 수소 분자로 강화시키고, 염소(Cl)를 제거하고, 고농도의 Vo2+ 산소 결핍을 제공하는 긴 물(H2O) 전구체 가스 펄스 시간(즉, 긴 제2 펄스 시간(t p2 ))을 이용하여 형성될 수도 있다. 예컨대, 제2 펄스 시간(t p2 )은 제1 펄스 시간(t p1 )보다 2배 이상 더 길 수도 있다. 일부 실시예들에서, 제2 펄스 시간(t p2 )은 약 1000ms 내지 약 2000ms의 범위 내일 수도 있다.
도 4d는 동작 308에 대응하는 단면도(400D)의 일부 실시예들을 도시한다.
단면도(400D)에 도시된 바와 같이, 수소 도핑된 하프늄 산화물(HfOx)층(408 a) 위에 하프늄 알루미늄 산화물(HfAlOx)층(408b)을 포함하는 데이터 유지층이 적층된다. 일부 실시예들에서, 수소 도핑된 하프늄 산화물(HfOx)층(408a)과 하프늄 알루미늄 산화물(HfAlOx)층(408b)은 집합적으로 다층 유전체 데이터 기억층(408)을 포함할 수도 있다.
일부 실시예들에서, 제2 원자층 증착(ALD) 처리를 이용하여 하프늄 알루미늄 산화물(HfAlOx)층(408b)의 적층을 수행할 수도 있다. 제2 ALD 처리는, 알루미늄 산화물(AlO)층들(409a)을 적층시키는 사이클들과, 하프늄 산화물(HfO)층들(409b)을 적층시키는 사이클들을 교대로 실행한다. 예컨대, 하프늄 알루미늄 산화물(HfAlOx)층(408b)은, 제1 수의 알루미늄 산화물(AlO)층들(409a)을 적층시키기 위한 제1 수의 사이클들을 수행함으로써, 그리고 제1 수의 알루미늄 산화물(AlO)층들(409a) 중 하나 이상에 인접하는 위치들에서 제2 수의 하프늄 산화물(HfO)층들(409b)을 적층시키기 위한 제2 수의 사이클들을 수행함으로써 적층될 수도 있다.
일부 실시예들에서, 하프늄 알루미늄 산화물(HfAlOx)층은, 약 30at% 내지 약 65at%의 범위에 있는 알루미늄 함유량을 갖는다. 하프늄 알루미늄 산화물(HfAlOx)층의 농도는 하프늄 산화물(HfO)층(209a)과 알루미늄 산화물(AlO)층(209b)의 크기 및/또는 이들의 수를 변화시킴으로써 가변될 수도 있다. 일부 실시예들에서, 제2 수의 사이클들은 제1 수의 사이클들보다 작을 수도 있다. 예컨대, 제1 수의 사이클들은 약 1 사이클 내지 약 8 사이클의 범위 내에 있을 수도 있고, 제2 수의 사이클들은 약 1 사이클 내지 약 4 사이클의 범위 내에 있을 수도 있다.
일부 실시예들에서, 제2 ALD 처리는 긴 H2O 펄스(예컨대, 약 1000ms 내지 약 2000 ms의 범위 내의 H2O 펄스)를 사용하여 데이터 유지층을 형성할 수도 있다. 이러한 실시예들에서, 긴 H2O 펄스는 데이터 유지층에, 데이터 유지층, 그리고 따라서 다층 유전체 데이터 기억층(408)의 성능을 향상시키는 수소 도핑과 높은 레이트의 Vo2+ 산소 결핍을 제공할 것이다.
도 4e는 동작 310에 대응하는 단면도 400E의 일부 실시예들을 도시한다.
단면도 400E에 도시된 바와 같이, 캐핑층(410)은 다층 유전체 데이터 기억층(408)으로 형성될 수도 있다. 일부 실시예들에서, 캐핑층(410)은, 티타늄(Ti), 하프늄(Hf), 플래티넘(Pt), 탄탈럼(Ta), 및/또는 알루미늄(Al)과 같은 금속을 포함할 수도 있다. 다른 실시예들에서, 캐핑층(410)은, 티타늄 산화물(TiOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 게르마늄 산화물(GeOx), 세슘 산화물(CeOx)와 같은 금속 산화물을 포함할 수도 있다. 일부 실시예들에서, 캐핑층(410)은 약 20 Å 내지 약 100 Å의 범위의 두께를 가질 수도 있다.
도 4f는 동작 312에 대응하는 단면도 400F의 일부 실시예들을 도시한다.
단면도 400F에 도시된 바와 같이, 캐핑층(310) 위에 상부 전극층(412)이 형성되어, RRAM 막 스택(414)을 형성한다. 상부 전극층(412)은 기상 증착 기술(예컨대, 화학적 기상 증착, 물리적 기상 증착, 플라즈마 강화 CVD 등)에 의하여 형성될 수도 있다. 일부 실시예들에서, 상부 전극층(412)은 예컨대, 탄탈럼(Ta), 탄탈럼 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 이리듐(Ir), 또는 플래티넘(Pt) 중 하나 이상을 포함할 수도 있다.
도 5는 동작 314에 대응하는 단면도 500의 일부 실시예들을 도시한다.
단면도 500에 도시된 바와 같이, RRAM 막 스택(414)이 마스킹층(502)에 따라 패터닝된다. RRAM 막 스택(414)은, 마스킹층(502)에 의하여 덮히지 않은 영역에서 RRAM 막 스택(414)을 에천트(504)에 선택적으로 노출시킴으로써 패터닝된 RRAM 막 스택(414')을 형성하도록 패터닝될 수도 있다. 일부 실시예들에서, 에천트(504)는, 상부 전극층(514) 및 캐핑층(512)의 부분들을 제거하도록 구성된 건식 에천트(예컨대, 플라즈마 에천트, RIE 에천트 등)를 포함할 수도 있다. 건식 에천트는, 예컨대 불소(F) 또는 아르곤(Ar)을 포함하는 에칭 화학(etching chemistry)을 갖는 플라즈마 에칭을 가질 수도 있다. 다른 실시예들에서, 에천트(504)는, 예컨대 불산(HF)을 포함하는 습식 에천트를 가질 수도 있다.
도 6은 동작 316에 대응하는 단면도 600의 일부 실시예들이다.
단면도 600에 도시된 바와 같이, 상부 전극(214)와 패터닝된 캐핑층(212)의 대향하는 측들 상에 측벽 스페이서들(218)이 형성된다. 일부 실시예들에서, 측벽 스페이서들(218)은, 질화물을 다층 유전체 데이터 기억층(408)에 적층시키고, 이 질화물을 선택적 에칭하여 측벽 스페이서들(218)을 형성하는 것으로 형성될 수도 있다.
도 7은 동작 318에 대응하는 단면도 700의 일부 실시예들을 도시한다.
단면도 700에 도시된 바와 같이, RRAM 막 스택(414')은 마스킹층(502)와 측벽 스페이서들(218)에 따라 더 패터닝되어, 바닥 전극(208)을 정의한다. RRAM 막 스택(414')은, 마스킹층(502)과 측벽 스페이서들(218)로 덮히지 않은 영역에서 RRAM 막 스택(414')을 에천트(예컨대, 건식 에천트 또는 습식 에천트)에 선택적으로 노출시킴으로써 패터닝될 수도 있다.
패터닝된 RRAM 막 스택(414'') 위에 상부 층간 유전체(ILD)층(220)이 후속하여 형성된다. 상부 ILD층(220)은, 상부 전극(214)과 접촉하도록 구성된 비아용으로 비아 홀(702)을 형성하기 위하여 패터닝될 수도 있다. 일부 실시예들에서, 비아 홀(702)은, 상부 ILD층(220)의 상부 표면으로부터 상부 전극(214)에 인접하는 위치까지 연장하는 개구부를 형성하기 위하여 상부 ILD층(220)을 에칭함으로써 형성될 수도 있다.
도 8은 동작 320에 대응하는 단면도 800의 일부 실시예들을 도시한다.
단면도 800에 도시된 바와 같이, 상부 전극(214)에 인접하는 위치에 상부 금속 상호접속층(222)이 형성된다. 일부 실시예들에서, 상부 금속 상호접속층(222)은 상부 금속 비아(222a)와 상부 금속 배선(222b)을 포함한다. 일부 실시예들에서, 상부 금속 상호접속층(222)은, 비아 홀(702)과 위에 덮는 트렌치를 금속(예컨대 구리)으로 충전하여 상부 금속 비아(222a)와 상부 금속 배선(222b)을 각각 형성하는 것으로 형성될 수도 있다.
따라서, 본 개시는, 양호한 성능, 장치 수율 및 데이터 유지를 제공하도록 구성된, 성능 강화층과 데이터 유지층을 갖는 유전체 데이터층을 포함하는 RRAM 셀을 형성하는 방법, 및 연관된 장치에 관한 것이다.
일부 실시예들에서, 본 개시는 RRAM(resistive random access memory) 셀을 형성하는 방법에 관한 것이다. 본 방법은, 반도체 기판 위에 배치된 바닥 전극층, 상부 전극층, 및 상기 바닥 전극층과 상기 상부 전극층 사이에 배치된 유전체 데이터 기억층을 갖는 RRAM 막 스택을 형성하는 것을 포함한다. 유전체 데이터 기억층은, 수소 도핑된 산화물을 갖는 성능 강화층과, 알루미늄 산화물을 갖는 데이터 유지층을 포함한다. 본 방법은 또한, 상부 전극과 바닥 전극을 형성하기 위하여 하나 이상의 마스킹층에 따라 RRAM 막 스택을 패터닝하는 것, 및 상기 상부 전극과 전기적 접촉하는 위치에 상부 금속 상호접속층을 형성하는 것을 포함한다.
다른 실시예들에서, 본 개시는 RRAM(resistive random access memory) 셀을 형성하는 방법에 관한 것이다, 본 방법은, 하부 금속 상호접속층 위에 바닥 전극층을 적층하는 것, 제1 ALD 처리를 이용하여 바닥 전극층 위에 수소 도핑된 하프늄 산화물(HfOx)층을 적층하는 것, 하프늄 알루미늄 산화물(HfAlOx)층을 적층하는 것, 제2 ALD 처리를 이용하여 하프늄 산화물(HfOx)층 상에 알루미늄 산화물(AlO)과 하프늄 산화물(HfO)의 층들의 교대층들을 갖는 것, 및 하프늄 알루미늄 산화물(HfAlOx)층 위에 상부 전극층을 적층시키는 것을 포함한다. 본 방법은, 상부 전극을 형성하기 위하여 마스킹층에 따라 상부 전극층을 패터닝하는 것, 및 바닥 전극을 형성하기 위하여 바닥 전극층을 패터닝하는 것을 더 포함한다. 본 방법은 또한, 상부 전극과 전기적 접촉하는 위치에서 상부 금속 상호접속층을 형성하는 것을 포함한다.
또다른 실시예들에서, 본 개시는 RRAM(resistive random acces memory) 셀에 관한 것이다. RRAM셀은 반도체 기판 위에 배치된 바닥 전극을 포함한다. RRAM 셀은 또한, 바닥 전극 위에 배치되고, 수소 도핑된 산화물을 포함하는 성능 강화층과 알루미늄 산화물을 포함하는 데이터 유지층을 포함하는 유전체 데이터 기억층을 포함한다. RRAM 셀은 또한, 유전체 데이터 기억층 위에 배치된 상부 전극을 포함한다.
상기는 몇몇 실시예들의 특징들의 개요를 서술하여, 당업자들은 본 개시의 태양을 더욱 잘 이해할 수도 있을 것이다. 당업자들은, 여기서 제시된 실시예들의 동일한 목적들을 실행하고 및/또는 동일한 이점들을 달성하기 위하여 다른 처리들 및 구조들을 설계하거나 변형하기 위한 기초로서 본 개시를 용이하게 이용할 수도 있다는 것을 당업자들은 이해해야 한다. 당업자들은 또한, 그러한 등가 구조들은 본 개시의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범위로부터 벗어나지 않고 여기서 다양한 변경, 대체, 및 개조를 행할 수도 있다는 것을 이해해야 한다.

Claims (10)

  1. RRAM(resistive random access memory) 셀을 형성하는 방법으로서,
    반도체 기판 위에 배치된 바닥 전극층, 상부 전극층, 및 상기 바닥 전극층과 상기 상부 전극층 사이에 배치된 유전체 데이터 기억층을 갖는 RRAM 막 스택을 형성하는 것으로서, 상기 유전체 데이터 기억층은, 수소 도핑된 산화물을 갖는 성능 강화층과, 알루미늄 산화물을 갖는 데이터 유지층을 포함하고, 상기 성능 강화층은 상기 데이터 유지층 및 상기 바닥 전극 사이에 배치되는 것인 상기 RRAM 막 스택을 형성하는 것;
    상부 전극과 바닥 전극을 형성하기 위하여 하나 이상의 마스킹층들에 따라 상기 RRAM 막 스택을 패터닝하는 것; 및
    상기 상부 전극에 전기적으로 접촉하는 위치에 상부 금속 상호접속층을 형성하는 것
    을 포함하는 RRAM 셀의 형성 방법.
  2. 제 1 항에 있어서, 상기 데이터 유지층은, 상기 성능 강화층의 상부 표면 상에 그리고 이와 직접 접촉하여 배치되는 것인 RRAM 셀의 형성 방법.
  3. 제 2 항에 있어서, 수소 도핑된 하프늄 산화물(HfOx)층을 적층시킴으로써 상기 성능 강화층을 형성하는 것; 및
    하프늄 알루미늄 산화물(HfAlOx)층을 적층시킴으로써 상기 데이터 유지층을 형성하는 것
    을 더 포함하는 RRAM 셀의 형성 방법.
  4. 제 3 항에 있어서, 상기 하프늄 산화물(HfOx)층을 적층시키는 것은 제1 원자층 증착(atomic layer deposition; ALD) 처리를 이용하여 수행되고, 상기 제1 원자층 증착 처리는,
    단층의 하프늄 테트라클로라이드(HfCl4)를 형성하기 위하여, 제1 펄스 시간 동안 상기 반도체 기판을 포함하는 처리 챔버에 하프늄 테트라클로라이드(HfCl4) 전구체 가스를 도입하는 것;
    상기 처리 챔버로부터 상기 하프늄 테트라클로라이드(HfCl4) 전구체 가스를 퍼징(purge)하는 것;
    상기 제1 펄스 시간보다 2배 이상 긴 제2 펄스 시간 동안 상기 처리 챔버에 물(H2O) 전구체 가스를 도입하는 것으로, 상기 물(H2O) 전구체 가스는 단층의 하프늄 테트라클로라이드(HfCl4)와 상호작용하여 하프늄 산화물(HfOx)층을 형성하는 것인 상기 처리 챔버에 물(H2O) 전구체 가스를 도입하는 것; 및
    상기 처리 챔버로부터 상기 물(H2O) 전구체 가스를 퍼징하는 것
    을 포함하는 것인 RRAM 셀의 형성 방법.
  5. 제 3 항에 있어서, 상기 하프늄 알루미늄 산화물(HfAlOx)층을 적층시키는 것은 제2 ALD 처리를 이용하여 수행되고, 상기 제2 ALD 처리는,
    제1 복수의 알루미늄 산화물(AlO)층들을 형성하기 위해, 상기 제2 ALD 처리의 제1 수의 사이클들을 수행하는 것; 및
    상기 제1 복수의 알루미늄 산화물(AlO)층들 중 하나 이상의 알루미늄 산화물층에 인접하는 위치들에서 제2 복수의 하프늄 산화물(HfO)층들을 형성하기 위해, 상기 제2 ALD 처리의 제2 수의 사이클들을 수행하는 것
    을 포함하고,
    상기 제2 수의 사이클들은 상기 제1 수의 사이클들보다 작은 것인 RRAM 셀의 형성 방법.
  6. 제 3 항에 있어서, 상기 하프늄 알루미늄 산화물(HfAlOx)층은, 30at%(atomic percentage) 내지 65at%의 범위의 알루미늄 함유량을 갖는 것인 RRAM 셀의 형성 방법.
  7. 제 3 항에 있어서, 상기 하프늄 산화물(HfOx)층은, 5 옹스트롬(Å) 내지 40Å의 범위의 제1 두께를 갖고,
    상기 하프늄 알루미늄 산화물(HfAlOx)층은, 10 옹스트롬(Å) 내지 40Å의 범위의 제2 두께를 갖는 것인 RRAM 셀의 형성 방법.
  8. 제 1 항에 있어서, 상기 성능 강화층과 상기 데이터 유지층은, 동일한 수소 도핑된 하프늄 알루미늄 산화물(HfAlOx)층을 포함하는 것인 RRAM 셀의 형성 방법.
  9. RRAM(resistive random access memory) 셀을 형성하는 방법으로서,
    하부 금속 상호접속층 위에 바닥 전극층을 적층하는 것;
    제1 ALD 처리를 이용하여 상기 바닥 전극층 위에 수소 도핑된 하프늄 산화물(HfOx)층을 적층하는 것;
    제2 ALD 처리를 이용하여 상기 하프늄 산화물(HfOx)층 상에, 알루미늄 산화물(AlO)층과 하프늄 산화물(HfO)층을 교대시켜 갖는 하프늄 알루미늄 산화물(HfAlOx)층을 적층시키는 것;
    상기 하프늄 알루미늄 산화물(HfAlOx)층 위에 상부 전극층을 적층시키는 것;
    상부 전극을 형성하기 위하여 마스킹층에 따라 상기 상부 전극층을 패터닝하는 것;
    바닥 전극을 형성하기 위하여 상기 바닥 전극층을 패터닝하는 것; 및
    상기 상부 전극과 전기적으로 접촉하는 위치에 상부 금속 상호접속층을 형성하는 것
    을 포함하는 RRAM 셀의 형성 방법.
  10. RRAM(resistive random access memory) 셀로서,
    반도체 기판 위에 배치된 바닥 전극;
    상기 바닥 전극 위에 배치되고,
    수소 도핑된 산화물을 포함하는 성능 강화층; 및
    알루미늄 산화물을 포함하는 데이터 유지층
    을 포함하는 유전체 데이터 기억층; 및
    상기 유전체 데이터 기억층 위에 배치된 상부 전극을 포함하고,
    상기 성능 강화층은 상기 데이터 유지층 및 상기 바닥 전극 사이에 배치되는 것인, RRAM 셀.
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