CN113285018A - 集成芯片、存储器器件及其形成方法 - Google Patents

集成芯片、存储器器件及其形成方法 Download PDF

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Abstract

在一些实施例中，本公开涉及一种集成芯片、存储器器件及其形成方法。存储器器件包括设置在衬底上方的下部层间介电(ILD)层内的下部互连上方的底部电极。数据存储结构位于底部电极上方。第一顶部电极层设置在数据存储结构上方，第二顶部电极层位于第一顶部电极层上。与第一顶部电极层相比，第二顶部电极层不易被氧化。顶部电极通孔位于第二顶部电极层上方并且电耦合到第二顶部电极层。

Description

集成芯片、存储器器件及其形成方法
技术领域
本发明的实施例涉及一种集成芯片、存储器器件及其形成方法。
背景技术
许多现代电子器件包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在通电时会存储数据，而非易失性存储器在断电时能够存储数据。电阻式随机存取存储器(RRAM)器件是下一代非易失性存储器技术的一个有希望的候选者。这是因为RRAM器件具有许多优点，包括写入时间快、耐用性高、功耗低以及对辐射损坏的敏感性低。
发明内容
根据本发明的一个方面，提供了一种存储器器件，包括：底部电极，设置在下部互连件上方，下部互连件位于衬底上方的下部层间介电层内；数据存储结构，设置在底部电极上方；第一顶部电极层，设置在数据存储结构上方；第二顶部电极层，位于第一顶部电极层上，其中，第二顶部电极层比第一顶部电极层更不易氧化；以及顶部电极通孔，位于第二顶部电极层上方并且电耦合到第二顶部电极层。
根据本发明的另一个方面，提供了一种集成芯片，包括：存储器器件，设置在衬底上方，存储器器件包括设置在底部电极和多层顶部电极之间的数据存储结构；顶部电极通孔，设置在多层顶部电极上方并且电耦合到多层顶部电极；其中，多层顶部电极包括设置在数据存储结构上方的第一顶部电极层以及位于第一顶部电极层上的第二顶部电极层，并且包括与第一顶部电极层不同的材料；以及其中，第二顶部电极层具有比第一顶部电极层更大的腐蚀电位。
根据本发明的又一个方面，提供了一种形成存储器器件的方法，包括：在位于衬底上方的底部电极层上形成数据存储层；在数据存储层上方形成第一顶部电极层，并且在第一顶部电极层上方形成第二顶部电极层，其中，第一顶部电极层的腐蚀电位小于第二顶部电极层的腐蚀电位；在第一顶部电极层和第二顶部电极层上执行第一图案化工艺，以限定多层顶部电极；以及在数据存储层和底部电极层上执行第二图案化工艺，以限定数据存储结构和底部电极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了具有存储器器件的集成芯片的一些实施例的截面图，该存储器器件包括被配置为减轻制造期间的氧化物形成的多层顶部电极。
图2示出了具有存储器器件的集成芯片的一些附加实施例的截面图，该存储器器件包括被配置为减轻制造期间的氧化物形成的多层顶部电极。
图3示出了具有包括多层顶部电极的存储器器件的集成芯片的一些附加实施例的截面图。
图4A至图6C示出了具有包括多层顶部电极的存储器器件的集成芯片的一些附加实施例。
图7至图17示出了形成具有存储器器件的集成芯片的方法的一些实施例的截面图，该存储器器件包括被配置为减轻制造期间的氧化物形成的多层顶部电极。
图18示出了形成具有存储器器件的集成芯片的方法的一些实施例的流程图，该存储器器件包括被配置为减轻制造期间的氧化物形成的多层顶部电极。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
电阻随机存取存储器(RRAM)器件通常形成在集成芯片的后端制程(BEOL)上的层间介电(ILD)层内。这种RRAM器件通常包括设置在底部电极和顶部电极之间的数据存储结构。底部电极可以耦合到下面的互连件，而顶部电极可以通过顶部电极通孔耦合到上面的互连件。可以通过在数据存储结构上沉积和图案化导电材料来形成顶部电极。在图案化之后，顶部电极被上层间介电(ILD)层覆盖，随后将其蚀刻以限定暴露出顶部电极的上表面的顶部电极通孔孔口。用导电材料填充顶部电极通孔孔口以限定顶部电极通孔。
然而，在形成顶部电极通孔孔口与在顶部电极通孔内填充导电材料孔口之间，顶部电极的上表面可以暴露于周围环境(例如，空气)。周围环境可能导致氧化物沿着顶部电极的暴露上表面形成。当随后形成顶部电极通孔时，氧化物将顶部电极与顶部电极通孔分离。因为氧化物可以具有相对较大的厚度(例如，大于或等于约20埃)，所以它增加了顶部电极和顶部电极通孔之间的电阻。增加的电阻可能导致关联的RRAM器件的性能下降。
此外，由于工艺公差，沿着晶圆的外边缘，顶部电极和顶部电极通孔之间的电阻的增加可能更糟。例如，工艺公差可导致氧化物在晶圆的中心区域内沿着晶圆的外边缘形成更大的厚度。氧化物厚度的差异导致沿晶圆外边缘的RRAM器件比晶圆中心区域内的RRAM器件在顶部电极和顶部电极通孔之间的电阻高约30％至40％。电阻上的差异可能加剧RRAM器件的性能变差和/或导致在向RRAM阵列读取和/或写入数据方面的其他困难。
在一些实施例中，本公开涉及具有多层顶部电极的存储器器件(例如，RRAM器件)，多层顶部电极被配置为减轻多层顶部电极与上覆的顶部电极通孔之间的氧化物形成。存储器器件包括设置在底部电极和多层顶部电极之间的数据存储结构。多层顶部电极包括具有第一腐蚀电位的第一顶部电极层和具有高于第一腐蚀电位的第二腐蚀电位的上覆的第二顶部电极层。顶部电极通孔设置在第二顶部电极层上。因为第二腐蚀电位高于第一腐蚀电位，所以第二顶部电极层能够减轻在多层顶部电极和顶部电极通孔之间的氧化物的形成。通过减轻在多层顶部电极和顶部电极通孔之间的氧化物的形成，可以减小多层顶部电极和顶部电极通孔之间的电阻，并且可以提高存储器器件的性能。
图1示出了具有存储器器件的集成芯片100的一些实施例的截面图，该存储器器件包括被配置为减轻氧化物形成的多层顶部电极。
集成芯片100包括布置在衬底102上方的介电结构104内的存储器器件108。介电结构104包括多个堆叠的层间介电(ILD)层。在一些实施例中，多个堆叠的ILD层可以包括布置在存储器器件108和衬底102之间的一个或多个下部ILD层104L，以及围绕存储器器件108的上部ILD层104U。下部ILD层104L围绕布置在存储器器件108下方的下部互连件106。
存储器器件108包括底部电极110，布置在底部电极110上方的数据存储结构112和布置在数据存储结构112上方的多层顶部电极114。多层顶部电极114包括第一顶部电极层114a和位于第一顶部电极层114a上方的第二顶部电极层114b。第一顶部电极层114a包括与第二顶部电极层114b不同的材料。第一顶部电极层114a将第二顶部电极层114b与数据存储结构112分离。在一些实施例中，第二顶部电极层114b完全覆盖第一顶部电极层114a的顶表面。
顶部电极通孔116延伸穿过上部ILD层104U以接触多层顶部电极114。第一顶部电极层114a通过第二顶部电极层114b与顶部电极通孔116的底部隔开。在一些实施例中，顶部电极通孔116在多层顶部电极114的顶部下方延伸至非零距离118，从而顶部电极通孔116的底部被嵌入在多层顶部电极114内。在一些这样的实施例中，第二顶部电极层114b具有在顶部电极通孔116正下方的第一非零厚度和在顶部电极通孔116外部的第二厚度，第二厚度大于第一非零厚度。
第二顶部电极层114b比第一顶部电极层114a更不易氧化。因为第二顶部电极层114b比第一顶部电极层114a更不易被氧化，所以在存储器器件108的制造期间沿着多层顶部电极114的上表面(例如，在顶部电极通孔116和多层顶部电极114之间)形成氧化物被减轻。通过减轻沿着多层顶部电极114的上表面的氧化物的形成，减小了顶部电极通孔116和多层顶部电极114之间的电阻。例如，与不具有多层顶部电极的存储器器件相比，可以将顶部电极通孔116和多层顶部电极114之间的电阻减小约50％至约100％(例如，从约200欧姆每平方至约50欧姆每平方)。
图2示出了具有存储器器件的集成芯片200的一些其他实施例的截面图，该存储器器件包括被配置为减轻制造期间的氧化物形成的多层顶部电极。
集成芯片200包括存储器器件108，存储器器件108设置在布置在衬底102上方的介电结构104中。在一些实施例中，介电结构104包括多个堆叠的层间介电(ILD)层104a-104e。多个堆叠的ILD层104a-104e包括一个或多个下部ILD层104a-104d，一个或多个下部ILD层104a-104d横向地围绕一个或多个下部互连层，一个或多个下部互连层被配置为将存储器器件108耦合到布置在衬底102内的存取器件202。一个或多个下部互连层可以包括导电接触件204、互连线206和互连通孔208。在一些实施例中，存取器件202可以包括晶体管器件(例如，MOSFET器件、BJT等)。
在一些实施例中，下部绝缘结构210设置在一个或多个下部ILD层104a-104d上方。下部绝缘结构210包括侧壁，该侧壁限定了延伸穿过下部绝缘结构210的开口。在各种实施例中，下部绝缘结构210可以包括氮化硅、二氧化硅、碳化硅等中的一种或多种。在一些实施例中，上部绝缘结构220被布置在存储器器件108上方和下部绝缘结构210上。上部绝缘结构220从直接在存储器器件108上方的第一位置连续延伸到邻接下部绝缘结构210的上表面的第二位置。上部绝缘结构220将存储器器件108与上部ILD层104e分离。在一些实施例中，上部绝缘结构220可以包括氮化硅、二氧化硅、碳化硅等中的一种或多种。
存储器器件108布置在下部绝缘结构210的侧壁之间和下部绝缘结构210上方。在一些实施例中，存储器器件108包括通过数据存储结构112与多层顶部电极114分离的底部电极110。在一些实施例中，底部电极110可以包括扩散阻挡层110a和在扩散阻挡层110a上方的底部金属层110b。在一些实施例中，可以在数据存储结构112和多层顶部电极114之间设置覆盖层212。覆盖层212被配置为存储氧气，这可以促进数据存储结构112内的电阻变化。
在一些实施例中，可以在多层顶部电极114上设置硬掩模层216。可以在多层顶部电极114和硬掩模层216的相对侧上设置一个或多个侧壁间隔件218。在一些实施例中，硬掩模层216可以包括金属(例如，钛、钽等)和/或电介质(例如，氮化物、碳化物等)。在一些实施例中，一个或多个侧壁间隔件218可以包括氧化物(例如，富硅氧化物)、氮化物(例如，氮化硅)、碳化物(例如，碳化硅)等。顶部电极通孔116延伸穿过上部ILD层104e以电接触多层顶部电极114。在一些实施例中，顶部电极氧化物222将多层顶部电极114与顶部电极通孔116分离。
多层顶部电极114包括第一顶部电极层114a和在第一顶部电极层114a上方的第二顶部电极层114b。第二顶部电极层114b具有比第一顶部电极层114a更高的抗氧化性。例如，在一些实施例中，第一顶部电极层114a具有第一腐蚀电位，第二顶部电极层114b具有大于第一腐蚀电位的第二腐蚀电位。在一些实施例中，第一腐蚀电位可以小于-0.8V，而第二腐蚀电位可以大于或等于-0.8V。在其他实施例中，第一腐蚀电位可以小于-0.4V，而第二腐蚀电位可以大于或等于-0.4V。与第一顶部电极层114a相比，第二顶部电极层114b的更大的腐蚀电位使第二顶部电极层114b不易受到腐蚀(例如，氧化)的影响。
在其他实施例中，第一顶部电极层114a可以包括利用第一吉布斯自由能形成氧化物的材料，第二顶部电极层114b可以包括利用较大的第二吉布斯自由能形成氧化物的材料。在一些实施例中，第一顶部电极层114a可以包括利用小于约-1,900kJ/mol的吉布斯自由能形成氧化物的材料，而第二顶部电极层114b可以包括利用大于约-1100kJ/mol吉布斯自由能形成氧化物的材料。在其他实施例中，第二顶部电极层114b可以包括利用大于约-600kJ/mol的吉布斯自由能形成氧化物的材料。在其他实施例中，第二顶部电极层114b可以包括利用大于约-400kJ/mol的吉布斯自由能形成氧化物的材料。
因为第二顶部电极层114b比第一顶部电极层114a更抗氧化，所以第二顶部电极层114b上的顶部电极氧化物222的厚度相对较小。例如，在一些实施例中，顶部电极氧化物222的厚度可以小于或等于约
Figure BDA0002878134130000071
在其他实施例中，顶部电极氧化物222的厚度可以小于或等于约
Figure BDA0002878134130000072
顶部电极氧化物222的相对较小的厚度在多层顶部电极114和顶部电极通孔116之间提供了相对较低的电阻(例如，小于约60O欧姆每平方)。
此外，第二顶部电极层114b的抗氧化性还将多层顶部电极114内的储氧器的位置限制为非常靠近数据存储结构112。通过使储氧器紧密靠近数据存储结构112，由于减小了氧分子在储氧器和导电丝之间必须行进的距离，因此改善了电阻切换。
为了防止用于形成顶部电极通孔116的蚀刻剂通过第二顶部电极层114b过度蚀刻(即，防止在制造期间第一顶部电极层114a暴露)，第二顶部电极层114b还可包括具有高抗蚀刻性的材料(例如，使用基于氟的蚀刻气体)。高抗蚀刻性允许第二顶部电极层114b将顶部电极通孔116与第一顶部电极层114a分离。通过将顶部电极通孔116与第一顶部电极层114a分离，在制造期间第一顶部电极层114a不暴露于周围环境，从而防止了在多层顶部电极114和顶部电极通孔116之间形成厚的氧化物。
在一些实施例中，第二顶部电极层114b可以包括当暴露于包含氟气的蚀刻剂时具有比第一顶部电极层114a更高沸点的材料。第二顶部电极层114b的较高沸点使得第二顶部电极层114b更难以蚀刻。在一些实施例中，第二顶部电极层114b可以包括当暴露于包含氟气的蚀刻剂时具有大于或等于约550℃的沸点的材料。在其他实施例中，第二顶部电极层114b可以包括当暴露于包含氟气的蚀刻剂时具有大于或等于约800℃的沸点的材料。在其他实施例中，第二顶部电极层114b可以包括当暴露于包含氟气的蚀刻剂时具有大于或等于约1500℃的沸点的材料。在一些实施例中，当暴露于包含氟气的蚀刻剂时，第二顶部电极层114b可以包括沸点大于或等于约300℃的材料，而当暴露于包含氟气的蚀刻剂时，第一顶部电极层114a可以包括沸点低于约300℃的材料。
在一些实施例中，第二顶部电极层的厚度也可以在约20埃
Figure BDA0002878134130000081
与约
Figure BDA0002878134130000082
之间的范围内。具有大于
Figure BDA0002878134130000083
的厚度的第二顶部电极层114b允许第二顶部电极层114b在制造期间防止顶部电极通孔116延伸穿过第二顶部电极层114b。
此外，在一些其他实施例中，第一顶部电极层114a可以包括具有第一电阻率的材料，并且第二顶部电极层114b可以包括具有大于第一电阻率的第二电阻率的材料。例如，在一些实施例中，第一顶部电极层114a可以包括电阻率小于约20欧姆-厘米的材料，而第二顶部电极层114b可以具有电阻率大于约100μ欧姆-厘米的材料。在这样的实施例中，第一顶部电极层114a的较低的电阻可以减小多层顶部电极114的整体电阻。此外，将第二顶部电极层114b的厚度限制为小于约
Figure BDA0002878134130000084
允许多层顶部电极114具有相对较低的总电阻，从而提供了存储器器件108的良好性能。在一些实施例中，第一顶部电极层114a的厚度大于第二顶部电极层114b的厚度，以进一步改善相对较低的整体电阻。
在一些实施例中，第一顶部电极层114a可以包括诸如钛、钽等的金属。在一些实施例中，第二顶部电极层114b可以包括金属和/或金属氮化物。例如，在各种实施例中，第二顶部电极层114b可以包括氮化钛、钌、钨、锡、锆、氮化铝、银、锶、铊、钒、氮化锆、氮化铪等。
图3示出了具有包括多层顶部电极的存储器器件的集成芯片300的一些附加实施例的截面图。
集成芯片300包括衬底102，衬底102包括嵌入式存储器区域302和逻辑区域304。介电结构104布置在衬底102上方。介电结构104包括多个堆叠的ILD层104a-104c。在一些实施例中，多个堆叠的ILD层104a-104c可以包括二氧化硅、SiCOH、氟硅酸盐玻璃、硅酸盐玻璃(例如，硼磷酸盐硅酸盐玻璃(BSG))、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、未掺杂硅酸盐玻璃(USG)等。在一些实施例中，多个堆叠的ILD层104a-104c中的两个或更多个相邻的层可以被包括氮化物、碳化物等的蚀刻停止层(未示出)分离。
逻辑区域304包括布置在衬底102内的晶体管器件306。晶体管器件306包括源极区域306a、通过沟道区域与源极区域306a分离的漏极区域306b、以及在通道区域上方的栅极结构306c。源极区306a耦合到由介电结构104围绕的第一多个互连层308。第一多个互连层308包括导电接触件、互连线和/或互连通孔。在一些实施例中，第一多个互连层308可以包括铜、钨、铝等中的一种或多种。
嵌入式存储器区域302包括布置在衬底102内的存取器件202。在一些实施例中，存取器件202可以包括具有栅极结构202c的MOSFET器件，栅极结构横向地布置在源极区域202a和漏极区域202b之间。在一些实施例中，栅极结构202c可以包括通过栅极介电与衬底102分隔开的栅电极。在一些这样的实施例中，源极区域202a耦合到源极线SL，并且栅极结构202c耦合到字线WL。在其他实施例中，存取器件202可以包括HEMT、BJT、JFET等。
存取器件202通过布置在多个下部ILD层104a-104b内的多个下部互连层310耦合到存储器器件108。在一些实施例中，下部绝缘结构210将多个下部ILD层104a-104b与存储器器件108垂直地分离。在这样的实施例中，底部电极110延伸穿过下部绝缘结构210中的开口以与多个下部互连层310中的一个电接触。在一些实施例中，下部绝缘结构210包括第一介电层210a和在第一介电层210a上方的第二介电层210b。在一些实施例中，第一介电层210a可以包括富硅氧化物、碳化硅、氮化硅等。在一些实施例中，第二介电层210b可以包括碳化硅、氮化硅等。
存储器器件108包括通过数据存储结构112与多层顶部电极114分离的底部电极110。在一些实施例中，底部电极110可以包括扩散阻挡层110a和在扩散阻挡层110a上方的底部金属层110b。在一些实施例中，扩散阻挡层110a可以包括氮化钽、氮化钛等。在一些实施例中，底部金属层110b可以包括钽、钛、氮化钽、氮化钛、铂、镍、铪、锆、钌、铱等。
在一些实施例中，存储器器件108包括RRAM器件。在这样的实施例中，数据存储结构112包括高k介电材料，诸如二氧化铪(HfO2)、二氧化锆(ZrO2)、氧化铝(Al2O3)、五氧化钽(Ta2O5)、铪氧化铝(HfAlO)、氧化铪锆(HfZrO)等。在其他实施例中，存储器器件108可以包括磁阻随机存取存储器(MRAM)器件、铁电随机存取存储器(FRAM)器件等。在这样的实施例中，数据存储结构112可以包括磁性隧道结、铁电材料等。
在一些实施例中，覆盖层212布置在数据存储结构112和多层顶部电极114之间。在一些实施例中，覆盖层212可以包括氧浓度相对较低的金属或金属氧化物。例如，在一些实施例中，覆盖层212可以包括金属，诸如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、铪(Hf)、铂(Pt)、铝(Al)等。在其他实施例中，覆盖层212可以包括金属氧化物，诸如氧化钛(TiO)、氧化铪(HfO)、氧化锆(ZrO)、氧化锗(GeO)、氧化铯(CeO)。
多层顶部电极114包括第一顶部电极层114a和第二顶部电极层114b。顶部电极通孔116设置在第二顶部电极层114b上，并且上部互连线312耦合到顶部电极通孔116。上部互连线312横向延伸超过顶部电极通孔116的相对侧壁。顶部电极通孔116和上部互连线312可以包括铝、铜、钨等中的一种或多种。在一些实施例中，上部互连线312进一步耦合到位线BL。在操作期间，可以将信号(例如，电压和/或电流)选择性地施加至字线WL、源极线SL和位线BL，以从存储器器件108读取数据并将数据写入存储器器件108。
图4A至图4B示出了具有包括多层顶部电极的存储器器件的集成芯片的一些附加实施例。图4A示出了集成芯片的截面图400。图4B示出了顶视图406，其示出了顶部电极通孔和第二顶部电极层(但是不包括诸如上部ILD层等的其他层)。
如图4A的截面图400所示，存储器器件108设置在衬底102上方的介电结构104内。在一些实施例中，存储器器件108可以位于下部绝缘结构210上方，下部绝缘结构210具有限定延伸穿过下部绝缘结构210的开口的侧壁。开口可以直接在下部互连件106上方。在一些实施例中，下部互连件106可以包括导电芯106a和围绕导电芯106a的扩散阻挡层106b。扩散阻挡层106b可以包括氮化钛，氮化钽等。导电芯106a可以包括诸如铜、铝、钨等的金属。
存储器器件108包括布置在底部电极110和多层顶部电极114之间的数据存储结构112。底部电极110包括扩散阻挡层110a和位于扩散阻挡层110a上方的底部金属层110b。在一些实施例中，扩散阻挡层110a从下部绝缘结构210中的开口内延伸到下部绝缘结构210上方。在一些实施例中，存储器器件108包括设置在开口上方的中央区域402和横向地围绕中央区域402的外围区域404。多层顶部电极114在中央区域402内具有第一上表面，第一上表面凹进到外围区域404内的多层顶部电极114的第二上表面下方。
顶部电极通孔116设置在多层顶部电极114上方。顶部电极通孔116包括围绕导电芯116b的阻挡层116a。在一些实施例中，阻挡层116a可以通过顶部电极氧化物222与第二顶部电极层114b分离。在各种实施例中，阻挡层116a可以被配置为用作扩散阻挡层和/或胶层。阻挡层116a可以包括氮化钛、氮化钽等。导电芯116b可以包括诸如铜、铝、钨等的金属。
如图4B的俯视图406所示，外围区域404完全围绕存储器器件108的中心区域402延伸。此外，顶部电极通孔116的阻挡层116a完全围绕顶部电极通孔116的导电芯116b延伸。
再次参考图4A的截面图400，多层顶部电极114包括第一顶部电极层114a和第二顶部电极层114b。在一些实施例中，第二顶部电极层114b具有面对第一顶部电极层114a的第一弯曲表面。在一些附加实施例中，第二顶部电极层114b具有背向第一顶部电极层114a的第二弯曲表面。在一些实施例中，顶部电极氧化物222沿着第二弯曲表面布置。
在一些实施例中，数据存储结构112、底部电极110和多层顶部电极114可以具有不同的宽度。例如，在一些实施例中，数据存储结构112可以具有比多层顶部电极114和底部金属层110b更大的宽度。在这样的实施例中，数据存储结构112从多层顶部电极114和底部金属层110b的侧壁横向向外突出。
图5示出了具有包括多层顶部电极的存储器器件的集成芯片500的一些附加实施例的截面图。
集成芯片500包括布置在衬底102上方的介电结构104内的存储器器件108。存储器器件108包括通过数据存储结构112和覆盖层212与多层顶部电极114分离的底部电极110。在一些实施例中，底部电极110包括扩散阻挡层110a和底部金属层110b。多层顶部电极114包括第一顶部电极层114a和在第一顶部电极层114a上方的第二顶部电极层114b。第二顶部电极层114b具有比第一顶部电极层114a更高的腐蚀电位。硬掩模层216可以布置在第二顶部电极层114b上方。
可以沿着第一顶部电极层114a的外边缘布置第一氧化物502，并且可以沿着第二顶部电极层114b的外边缘布置第二氧化物504。在一些实施例中，第一氧化物502可以具有比第二氧化物504更大的厚度。在一些实施例中，第一氧化物502可以包括第一材料(例如，钽氧化物)，并且第二氧化物504可以包括与第一材料不同的第二材料(例如，氮氧化钛)。在一些实施例中，第一氧化物502和/或第二氧化物504可横向延伸超过硬掩模层216的最外侧壁。
顶部电极通孔116设置在第二顶部电极层114b上。顶部电极氧化物222可以设置在第二顶部电极层114b和顶部电极通孔116之间。在一些实施例中，顶部电极氧化物222可以包括与第二氧化物504相同的材料(例如，氮氧化钛)。在一些实施例中，底部电极110可以被沿着底部金属层110b的侧壁布置的第三氧化物506和/或沿着扩散阻挡层110a的侧壁布置的第四氧化物508包围。
在一些实施例中，上部绝缘结构220可以设置在存储器器件108上方。上部绝缘结构220将存储器器件108与上部ILD层104U分离。在一些实施例中，上部绝缘结构220可以包括多个绝缘层220a-220c。在一些实施例中，多个绝缘层220a-220c可以包括碳化硅、氮化硅、氮氧化硅、等离子体增强(PE)氮氧化硅(PE-SiON)、PE氧化物(PE-Ox)等中的一种或多种。例如，在一些实施例中，第一绝缘层220a可以包括氮化硅，第二绝缘层220b可以包括碳化硅，并且第三绝缘层220c可以包括氧化硅。
已经认识到，在晶圆的制造期间，形成在晶圆的不同部分上的存储器器件可以暴露于不同的公差。例如，与在晶圆的中心区域内形成的存储器器件相比，沿着晶圆的外边缘形成的存储器器件可以暴露于不同的蚀刻和/或沉积公差。还已经认识到，不同的公差可以导致不同的蚀刻速率和/或氧化厚度，这可能导致存储器器件的性能问题。然而，由于对氧化和蚀刻的高抗性，所公开的第二顶部电极层能够减小晶圆的不同区域上的性能变化。
例如，图6A示出了晶圆602的一些实施例的俯视图600，晶圆602包括分别对应于集成芯片管芯的多个管芯区域604。多个管芯区域604包括中央管芯区域604c和边缘管芯区域604e。中心管芯区域604c比边缘管芯区域604e更靠近晶圆602的中心。
图6B示出了中心管芯区域(图6A的604c)内的第一管芯的一些实施例的截面图606，图6C示出了边缘管芯区域内的第二管芯的一些实施例的截面图608(图6A的604e)。
如图6B的截面图606所示，中央管芯区域(图6A的604c)内的第一管芯包括设置在上部ILD层104U内的第一存储器器件。在一些实施例中，上部ILD层104U可以包括一个或多个表面，一个或多个表面限定设置在第一存储器器件之间的气隙607。第一存储器器件分别具有设置在第一顶部电极层114a上的第二顶部电极层114b。第一存储器器件还包括设置在第二顶部电极层114b上的硬掩模层216。硬掩模层216包括在第二顶部电极层114b上方的第一厚度t1。顶部电极通孔116延伸穿过硬掩模层216以电接触第二顶部电极层114b。在一些实施例中，顶部电极氧化物222可以将顶部电极通孔116与第二顶部电极层114b分离。在一些实施例中，顶部电极通孔116可以在第二顶部电极层114b的高度处具有第一宽度w1，并且在顶部电极通孔116的顶部处具有第二宽度w2。在一些实施例中，第一宽度w1可以是在第二宽度w2的约50％和约75％之间。在一些实施例中，顶部电极通孔116可以延伸到第二顶部电极层114b的顶部下方的第一深度d1。
如图6C的截面图608所示，边缘管芯区域(图6A的604e)内的第二管芯包括第二存储器器件，分别具有设置在第一顶部电极层114a上的第二顶部电极层114b。第二存储器器件还包括设置在第二顶部电极层114b上的硬掩模层216。由于工艺公差的差异，第二存储器器件的硬掩模层216包括第二厚度t2，该第二厚度t2大于第一厚度t1。在一些实施例中，第一厚度t1可以在第二厚度t2的约50％与约75％之间。
顶部电极通孔116延伸穿过硬掩模层216以电接触第二顶部电极层114b。在一些实施例中，顶部电极氧化物222可以将顶部电极通孔116与第二顶部电极层114b分离。在一些实施例中，顶部电极通孔116可以在第二顶部电极层114b的高度处具有第三宽度w3，并且在顶部电极通孔116的顶部处具有第四宽度w4。在一些实施例中，第三宽度w3可以是在第四宽度w4的约50％和约70％之间。在一些实施例中，顶部电极通孔116可以延伸到第二顶部电极层114b的顶部下方的第二深度d2，第二深度d2大于第一深度d1。
因为第二顶部电极层114b可以被配置为具有高的抗蚀刻性，所以第二顶部电极层114b能够防止顶部电极通孔116与两个第一存储器器件108a和第二存储器器件108b内的第一顶部电极层114a接触。此外，因为第二顶部电极层114b具有低的腐蚀电位，所以尽管工艺公差上的变化，第一存储器器件(图6B)内和第二存储器器件(图6C)内的顶部电极氧化物222的厚度相对相似，从而在晶圆602的不同区域上提供较小的存储器器件电阻。例如，第二顶部电极层可以将晶圆上的顶部电极通孔电阻的变化减小到小于约10％(例如，与具有单层顶部电极内的存储器器件的晶圆的约40-50％之间的变化相比)。
图7至图17示出了形成具有存储器器件的集成芯片的方法的一些实施例的截面图700-1700，该存储器器件包括被配置为减轻制造期间的氧化物形成的多层顶部电极。虽然相对于方法描述了图7至图17，应当理解，图7至图17公开的结构不限于这种方法，而是可以作为独立于该方法的结构而单独存在。
如图7的截面图700所示，提供了衬底102。在各种实施例中，衬底102可以是任何类型的半导体主体(例如，硅、SiGe、SOI等)，例如半导体晶圆和/或晶圆上的一个或多个管芯、以及任何其他类型的半导体和/或与之相关的外延层。衬底102包括嵌入式存储器区域302和逻辑区域304。在一些实施例中，在嵌入式存储器区域302内形成存取器件202，并且在逻辑区域304内形成晶体管器件306。在一些实施例中，存取器件202和/或晶体管器件306可以包括晶体管。在一些这样的实施例中，可以通过在衬底102上方沉积栅极介电膜和栅电极膜来形成存取器件202和/或晶体管器件306。随后对栅极介电膜和栅电极膜进行图案化以形成栅极介电和栅电极。随后可以注入衬底102，以在栅电极的相对侧上在衬底102内形成源极区域和漏极区域。
在一些实施例中，可在形成于衬底102上方的一个或多个下部ILD层104L内形成一个或多个下部互连层310。在一些实施例中，一个或多个下部ILD层104L可包括第一下部ILD层104a和第二下部ILD层104b。在一些实施例中，一个或多个下部互连层310可包括导电接触件、互连线和互连通孔中的一个或多个。可以通过形成一个或多个下部ILD层104a-104b中的下部ILD层(例如，氧化物、低k介电或超低k介电)来形成一个或一个或多个下部互连层310。在衬底102上方，选择性地蚀刻下部ILD层以在下部ILD层内限定通孔孔口和/或沟槽，在通孔孔口和/或沟槽内形成导电材料(例如，铜、铝等)并执行平坦化工艺(例如化学机械平坦化工艺)以从下部ILD层上方去除多余的导电材料。
如图8的截面图800所示，在一个或多个下部互连层310上形成下部绝缘结构210。在一些实施例中，下部绝缘结构210包括多种不同的堆叠介电材料。例如，在一些实施例中，下部绝缘结构210包括第一介电层210a和在第一介电层210a上方的第二介电层210b。在一些实施例中，第一介电层210a可以包括富硅氧化物、碳化硅、氮化硅等。在一些实施例中，第二介电层210b可以包括碳化硅、氮化硅等。在一些实施例中，下部绝缘结构210可以通过一种或多种沉积工艺(例如，物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、等离子体增强CVD(PE-CVD)工艺等)形成。
如图9的截面图900所示，扩散阻挡层110a形成在延伸穿过下部绝缘结构210的开口902内。在一些实施例中，下部绝缘结构210被选择性地蚀刻以限定开口902。开口902延伸穿过下部绝缘结构210，并暴露一个或多个下部互连层310中的一个的上表面。随后在开口902内形成扩散阻挡层110a。在一些实施例中，可以通过沉积工艺(例如，PVD工艺、CVD工艺、PE-CVD工艺等)形成扩散阻挡层110a。在一些实施例中，可以在沉积工艺之后执行平坦化工艺(例如化学机械平坦化(CMP)工艺)以从下部绝缘结构210的顶部上方去除扩散阻挡层110a的多余材料。在其他实施例中(未示出)，不执行平坦化工艺。在这样的实施例中，扩散阻挡层110a可以完全覆盖下部绝缘结构210，直到在以后的时间对其进行图案化(例如，根据在图14中执行的第二图案化工艺)。
如图10的截面图1000所示，在扩散阻挡层110a和下部绝缘结构210上方形成存储器器件堆叠件1002。在一些实施例中，存储器器件堆叠件1002可以包括底部电极层1004、在底部电极层1004上方形成的数据存储层1006、在数据存储层1006上方形成的第一顶部电极材料1008、以及在第一顶部电极材料1008上方形成的第二顶部电极材料1010。
在一些实施例中，底部电极层1004可以包括金属，诸如钛、钽等。在一些实施例中，数据存储层1006可以包括高k介电材料，诸如氧化铝、氧化铪等。在一些实施例中，第一顶部电极材料1008可以包括金属，诸如钛、钽等。在一些实施例中，第二顶部电极材料1010可以包括金属和/或金属氮化物。例如，在各种实施例中，第二顶部电极材料1010可以包括氮化钛、钌、钨、锡、锆、氮化铝、银、锶、铊、钒、氮化锆、氮化铪等。第二顶部电极材料1010比第一顶部电极材料1008具有更高的抗氧化性。例如，在一些实施例中，第一顶部电极材料1008具有第一腐蚀电位，第二顶部电极材料1010具有大于第一腐蚀电位的第二腐蚀电位。
在一些实施例中，可以通过多个不同的沉积工艺(例如，CVD、PE-CVD、溅射、ALD等)形成底部电极层1004、数据存储层1006、第一顶部电极材料1008和第二顶部电极材料1010。在一些实施例中，第一顶部电极材料1008和第二顶部电极材料1010可以原位形成(例如，在不破坏处理室上的真空的情况下)。
在一些实施例中，第二顶部电极材料1010可以通过溅射工艺沉积。可以通过将惰性溅射气体引入处理室中，然后将偏压施加到溅射靶上来执行溅射工艺。在一些实施例中，第二顶部电极材料1010可以包括氮化物。在这样的实施例中，可以将氮气进一步引入到处理室中以形成包括金属氮化物(例如，氮化钛)的第二顶部电极材料1010。在一些这样的实施例中，惰性溅射气体可以包括氩气，而溅射靶可以包括钛。在一些实施例中，可以向溅射靶施加约18000W的偏压，并且氮气(N2)/氩气(Ar)的流量比可以约为160：8。所得的氮化钛层的粗糙度小于约
Figure BDA0002878134130000171
(例如，约
Figure BDA0002878134130000172
)，电阻率小于约119欧姆-厘米(例如，约欧姆-厘米)，并且密度大于约5。
如图11的截面图1100所示，执行第一图案化工艺以限定具有第一顶部电极层114a和第二顶部电极层114b的多层顶部电极114。在一些实施例中，根据硬掩模层216，第一图案化工艺选择性地将第一顶部电极材料(图10的1008)和第二顶部电极材料(图10的1010)暴露于第一蚀刻剂1102。在多个实施例中，硬掩模层216可以包括金属(例如，钛、氮化钛、钽等)和/或介电材料(例如，氮化硅、碳化硅等)。在其他实施例中(未示出)，第一图案化工艺可以根据光敏材料(例如，光致抗蚀剂)将第一顶部电极层114a和第二顶部电极层114b选择性地暴露于第一蚀刻剂1102。
如图12的横截面图1200所示，在第一图案化工艺之后，第一顶部电极层114a和第二顶部电极层114b可以暴露于周围环境(例如，空气)中。例如，在一些实施例中，在第一图案化工艺之后，当衬底102从用于执行第一图案化工艺的第一处理室移动到用于执行后续制造工艺的第二处理室时，衬底102可以暴露于周围环境。当暴露于周围环境时，可以沿着第一顶部电极层114a的外边缘形成第一氧化物502，并且可以沿着第二顶部电极层114b的外边缘形成第二氧化物504。在一些实施例中，第一氧化物502可以具有比第二氧化物504更大的厚度。在一些实施例中，第一氧化物502可以包括第一材料(例如，钽氧化物)，并且第二氧化物504可以包括与第一种材料不同的第二材料(例如，氮氧化钛)。
如图13的横截面图1300所示，一个或多个侧壁间隔件218沿着第一顶部电极层114a、第二顶部电极层114b和硬掩模层216的侧壁形成。在多个实施例中，一个或多个侧壁间隔件218可以包括氮化硅、二氧化硅、氮氧化硅和/或诸如此类。在一些实施例中，可通过在衬底102上方形成间隔件层来形成一个或多个侧壁间隔件218。随后将间隔件层暴露于蚀刻剂(例如，干蚀刻剂)，该蚀刻剂从水平表面去除间隔件层。从水平表面去除间隔件层使得间隔件层的部分沿着第一顶部电极层114a、第二顶部电极层114b和硬掩模层216的相对侧壁作为一个或多个侧壁间隔件218。
如图14的截面图1400所示，在数据存储层(图13的1006)和底部电极层(图13的1004)上执行第二图案化工艺以限定存储器器件108，存储器器件108具有数据存储结构112和包括扩散阻挡层110a和底部金属层110b的底部电极110。在一些实施例中，第二图案化工艺在未被硬掩模层216和一个或多个侧壁间隔件218覆盖的区域中选择性地将数据存储结构(图13的1006)和底部电极层(图13的1004)暴露于第二蚀刻剂1402。
如图15的横截面图1500所示，在存储器器件108上方形成上部绝缘结构220。在一些实施例中，可以使用一种或多种沉积技术(例如，PVD、CVD、PE-CVD、ALD、溅射等)形成上部绝缘结构220。在各种实施例中，上部绝缘结构220可以包括碳化硅、原硅酸四乙酯(TEOS)等中的一种或多种。上部ILD层104U形成在上部绝缘结构220上方以在衬底102上限定介电结构104。在一些实施例中，可以通过沉积工艺(例如，PVD、CVD、PE-CVD、ALD等)形成上部ILD层104U。在各种实施例中，上部ILD层104U可以包括二氧化硅、碳掺杂的二氧化硅、氮氧化硅、BSG、PSG、BPSG、FSG、USG、多孔介电材料等中的一种或多种。
如图16的截面图1600所示，在上部ILD层104U内形成有通孔孔口1604a-1604b。在嵌入式存储器区域302内，通孔孔口1604a-1604b包括从上部ILD层104U的顶表面延伸以暴露第二顶部电极层114b的上表面的顶部电极通孔孔口1604a。在逻辑区域304内，通孔孔口1604a-1604b包括从上部ILD层104U的顶表面延伸到垂直越过顶部电极通孔孔口1604a的通孔孔口1604b。在一些实施例中，顶部电极氧化物222可以沿着由顶部电极通孔孔口1604b暴露的第二顶部电极层114b的暴露的上表面形成。
在一些实施例中，可以通过第三图案化工艺来形成上部互连通孔孔口1604a-1604b，该第三图案化工艺使用第三蚀刻剂1602以根据掩模层1606选择性地蚀刻上部ILD层104U。蚀刻剂1602可以包括干蚀刻剂，干蚀刻剂具有包括基于氟的蚀刻剂(例如，CF4、CH2F2、CHF8等)的蚀刻化学物质。在一些实施例中，掩模层1606可以包括多层硬掩模。例如，在一些实施例中，掩模层1606可以包括第一硬掩模层1608、在第一硬掩模层1608上方的第二硬掩模层1610以及在第二硬掩模层1610上方的第三硬掩模层1612。在一些实施例中，第一硬掩模层1608可以包括氧化物，第二硬掩模层1610可以包括氮化物，并且第三硬掩模层1612可以包括氧化物。
如图17的截面图1700所示，在上部互连通孔孔口1604a-1604b中形成导电材料(例如，铜、铝等)。在一些实施例中，在上部互连通孔孔口1604a-1604b内形成导电材料之后，执行平坦化工艺(例如，CMP工艺)以从上部ILD层104U的顶部上方去除过量的导电材料。在一些实施例中，平坦化工艺还可以去除掩模层1606。
图18示出了形成具有存储器器件的集成芯片的方法1800的一些实施例的流程图，该存储器器件包括被配置为减轻制造期间的氧化物形成的多层顶部电极。
虽然本文将方法1800图示和描述为一系列动作或事件，但是应当理解，这样的动作或事件的图示顺序不应以限制性的意义来解释。例如，除了本文图示和/或描述的那些动作或事件之外，某些动作可以以不同的顺序发生和/或与其他动作或事件同时发生。此外，实现本文描述的一个或多个方面或实施例可能不需要所有示出的动作。此外，本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在动作1802处，在衬底上方的下部层间介电(ILD)层内形成下部互连层。图7示出了对应于动作1802的一些实施例的剖视图700。
在动作1804处，在下部ILD层和下部互连层上方形成下部绝缘结构。图8示出了对应于动作1804的一些实施例的剖视图800。
在动作1806处，在下部绝缘结构上方形成具有多层顶部电极的存储器器件。在一些实施例中，可以根据动作1808-1822形成存储器器件。
在动作1808处，在下部互连层上方形成扩散阻挡层。图9示出了对应于动作1808的一些实施例的截面图900。
在动作1810处，在扩散阻挡层上方形成底部电极层。图10示出了对应于动作1810的一些实施例的截面图1000。
在动作1812处，在底部电极层上方形成数据存储层。图10示出了对应于动作1812的一些实施例的截面图1000。
在动作1814处，在数据存储层上形成具有第一腐蚀电位的第一顶部电极层。图10示出了对应于动作1814的一些实施例的截面图1000。
在动作1816处，在第一顶部电极层上形成具有第二腐蚀电位的第二顶部电极层。第二腐蚀电位大于第一腐蚀电位。图10示出了对应于动作1816的一些实施例的截面图1000。
在动作1818处，在第一顶部电极层和第二顶部电极层上执行第一图案化工艺以限定多层顶部电极。图11示出了对应于动作1818的一些实施例的截面图1100。
在动作1820处，沿着多层顶部电极的相对侧形成一个或多个侧壁间隔件。图13示出了对应于动作1820的一些实施例的截面图1300。
在动作1822处，在数据存储层和底部电极层上执行第二图案化工艺。第二图案化工艺限定了数据存储结构和存储器器件的底部电极。图14示出了对应于动作1822的一些实施例的截面图1400。
在动作1824处，在存储器器件上方形成上部ILD层。图15示出了对应于动作1824的一些实施例的截面图1500。
在动作1826处，在上部ILD层上执行第三图案化工艺，以限定暴露第二顶部电极层的上表面的顶部电极通孔孔口。图16示出了对应于动作1826的一些实施例的截面图1600。
在动作1828处，用导电材料填充顶部电极通孔孔口有以限定顶部电极通孔。图17示出了对应于动作1828的一些实施例的截面图1700。
因此，在一些实施例中，本公开涉及一种具有多层顶部电极层的存储器器件(例如，RRAM器件)，该多层顶部电极层被配置为减轻多层顶部电极层和上覆的顶部电极通孔之间的氧化物的形成。
在一些实施例中，本公开涉及一种存储器器件。存储器器件包括：底部电极，设置在下部互连件上方，下部互连件位于衬底上方的下部层间介电(ILD)层内；数据存储结构，设置在底部电极上方；第一顶部电极层，设置在数据存储结构上方；第二顶部电极层，位于第一顶部电极层上，其中，第二顶部电极层比第一顶部电极层更不易氧化。顶部电极通孔位于第二顶部电极层上方并且电耦合到第二顶部电极层。在一些实施例中，顶部电极通孔从第二顶部电极层的顶表面上方延伸到第二顶部电极层的顶表面下方；顶部电极通孔通过第二顶部电极层与第一顶部电极层分离。在一些实施例中，存储器器件包括顶部电极氧化物，顶部电极氧化物设置在顶部电极通孔和第二顶部电极层之间。在一些实施例中，存储器器件包括沿着第一顶部电极层的一个或多个侧壁设置的第一氧化物，第一氧化物的厚度大于顶部电极氧化物的厚度。在一些实施例中，第二顶部电极层包括氮化钛、钌、钨、锡、锆、氮化铝、银、锶、铊、钒、氮化锆或氮化铪。在一些实施例中，第一顶部电极层包括钽，并且第二顶部电极层包括氮化钛。在一些实施例中，第二顶部电极层的厚度在约20埃与约300埃之间的范围内。在一些实施例中，第二顶部电极层具有大于或等于约-0.4V的腐蚀电位。在一些实施例中，第二顶部电极层在氟气中的沸点大于约1500℃。在一些实施例中，第二顶部电极层包括利用大于-600kJ/mol的吉布斯自由能形成氧化物的材料。在一些实施例中，第二顶部电极层具有在顶部电极通孔正下方的第一非零厚度和在顶部电极通孔之外的第二厚度，第二厚度大于第一非零厚度。
在其他实施例中，本公开涉及一种集成芯片。该集成芯片包括：存储器器件，设置在衬底上方，存储器器件包括设置在底部电极和多层顶部电极之间的数据存储结构；顶部电极通孔，设置在多层顶部电极上方并且电耦合到多层顶部电极；其中，多层顶部电极包括设置在数据存储结构上方的第一顶部电极层以及位于第一顶部电极层上的第二顶部电极层，并且包括与第一顶部电极层不同的材料；以及其中，第二顶部电极层具有比第一顶部电极层更大的腐蚀电位。在一些实施例中，集成芯片还包括硬掩模层，设置在第二顶部电极层上方并且具有第一厚度，其中，顶部电极通孔延伸穿过硬掩模层到达第一底部表面，第一底部表面位于第二底部电极层的侧壁之间并且通过第二顶部电极层与第一顶部电极层分离。在一些实施例中，集成芯片还包括：第二存储器器件，设置在衬底上方并且包括第二数据存储结构，第二数据存储结构设置在第二底部电极和第二多层顶部电极之间，其中，第二多层顶部电极包括通过第三顶部电极层与第二数据存储结构分离的第四顶部电极层，第三顶部电极层具有比第四顶部电极层更小的腐蚀电位；第二顶部电极通孔，设置在第二多层顶部电极上方并且电耦合到第二多层顶部电极；以及第二硬掩模层，设置在第四顶部电极层上方并且具有大于第一厚度的第二厚度，其中，第二顶部电极通孔延伸穿过第二硬掩模层到达第二底部表面，第二底部表面通过第四顶部电极层与第三顶部电极层分离。
在其他实施例中，本公开涉及一种形成存储器器件的方法。该方法包括：在位于衬底上方的底部电极层上形成数据存储层；在数据存储层上方形成第一顶部电极层，并且在第一顶部电极层上方形成第二顶部电极层，其中，第一顶部电极层的腐蚀电位小于第二顶部电极层的腐蚀电位；在第一顶部电极层和第二顶部电极层上执行第一图案化工艺，以限定多层顶部电极；以及在数据存储层和底部电极层上执行第二图案化工艺，以限定数据存储结构和底部电极。在一些实施例中，方法还包括：在多层顶部电极上方形成上部层间介电层；蚀刻上部层间介电层以形成延伸到第二顶部电极层的顶部电极通孔孔口；以及在顶部电极通孔孔口内形成顶部电极通孔。在一些实施例中，该方法还包括使用包含氟气的蚀刻剂蚀刻上部层间介电层。在一些实施例中，第二顶部电极层具有大于或等于约-0.4V的腐蚀电位。在一些实施例中，第一顶部电极层的厚度大于第二顶部电极层的厚度。在一些实施例中，该方法还包括：将第一顶部电极层和第二顶部电极层暴露于周围环境中，其中，周围环境沿着第一顶部电极层的侧面形成第一氧化物并且沿着第二顶部电极层的侧面形成第二氧化物。第一氧化物的厚度大于第二氧化物的厚度。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种存储器器件，包括：
底部电极，设置在下部互连件上方，所述下部互连件位于衬底上方的下部层间介电层内；
数据存储结构，设置在所述底部电极上方；
第一顶部电极层，设置在所述数据存储结构上方；
第二顶部电极层，位于所述第一顶部电极层上，其中，所述第二顶部电极层比所述第一顶部电极层更不易氧化；以及
顶部电极通孔，位于所述第二顶部电极层上方并且电耦合到所述第二顶部电极层。
2.根据权利要求1所述的存储器器件，
其中，所述顶部电极通孔从所述第二顶部电极层的顶表面上方延伸到所述第二顶部电极层的所述顶表面下方；以及
其中，所述顶部电极通孔通过所述第二顶部电极层与所述第一顶部电极层分离。
3.根据权利要求1所述的存储器器件，还包括：
顶部电极氧化物，设置在所述顶部电极通孔和所述第二顶部电极层之间。
4.根据权利要求3所述的存储器器件，还包括：
第一氧化物，沿着所述第一顶部电极层的一个或多个侧壁设置，其中，所述第一氧化物的厚度大于所述顶部电极氧化物的厚度。
5.根据权利要求1所述的存储器器件，其中，所述第二顶部电极层包括氮化钛、钌、钨、锡、锆、氮化铝、银、锶、铊、钒、氮化锆或氮化铪。
6.根据权利要求1所述的存储器器件，其中，所述第一顶部电极层包括钽，并且所述第二顶部电极层包括氮化钛。
7.根据权利要求1所述的存储器器件，其中，所述第二顶部电极层的厚度在约20埃与约300埃之间的范围内。
8.根据权利要求1所述的存储器器件，其中，所述第二顶部电极层具有大于或等于约-0.4V的腐蚀电位。
9.一种集成芯片，包括：
存储器器件，设置在衬底上方，所述存储器器件包括设置在底部电极和多层顶部电极之间的数据存储结构；
顶部电极通孔，设置在所述多层顶部电极上方并且电耦合到所述多层顶部电极；
其中，所述多层顶部电极包括设置在所述数据存储结构上方的第一顶部电极层以及位于所述第一顶部电极层上的第二顶部电极层，并且包括与所述第一顶部电极层不同的材料；以及
其中，所述第二顶部电极层具有比所述第一顶部电极层更大的腐蚀电位。
10.一种形成存储器器件的方法，包括：
在位于衬底上方的底部电极层上形成数据存储层；
在所述数据存储层上方形成第一顶部电极层，并且在所述第一顶部电极层上方形成第二顶部电极层，其中，所述第一顶部电极层的腐蚀电位小于所述第二顶部电极层的腐蚀电位；
在所述第一顶部电极层和所述第二顶部电极层上执行第一图案化工艺，以限定多层顶部电极；以及
在所述数据存储层和所述底部电极层上执行第二图案化工艺，以限定数据存储结构和底部电极。
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