JP6350525B2 - スイッチング素子とその製造方法および半導体装置とその製造方法 - Google Patents
スイッチング素子とその製造方法および半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP6350525B2 JP6350525B2 JP2015523855A JP2015523855A JP6350525B2 JP 6350525 B2 JP6350525 B2 JP 6350525B2 JP 2015523855 A JP2015523855 A JP 2015523855A JP 2015523855 A JP2015523855 A JP 2015523855A JP 6350525 B2 JP6350525 B2 JP 6350525B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- insulating film
- film
- wiring
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of the switching material, e.g. layer deposition
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of the switching material, e.g. layer deposition
- H10N70/028—Formation of the switching material, e.g. layer deposition by conversion of electrode material, e.g. oxidation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Patterning of the switching material
- H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
- H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/253—Multistable switching devices, e.g. memristors having three or more terminals, e.g. transistor-like devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8416—Electrodes adapted for supplying ionic species
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
Description
(第1の実施形態)
図1は、本発明の第1の実施形態の2端子スイッチング素子を有する半導体装置の構成を示す断面模式図である。半導体基板101上の多層配線層の内部に2端子スイッチ109を有する。
(エッチング加工)
図1に記載された2端子スイッチ及び整流素子のエッチング加工について、図1に従って説明する。
(スイッチング動作)
図1に記載された2端子スイッチの動作について、図6及び図7に従って説明する。図6は、本実施形態に係る2端子スイッチと整流素子のスイッチ特性を模式的に表わしている。
(製造方法)
次に、本実施形態に係るスイッチング素子を有する半導体装置の製造方法について図面を用いて説明する。図8A〜図8Lは、本実施形態に係るスイッチング素子を有する半導体装置の製造方法を模式的に示した工程断面図である。
半導体基板801(例えば、半導体素子が形成された基板)上に層間絶縁膜802(例えば、酸化シリコン膜、膜厚300nm)を堆積する。その後、層間絶縁膜802にバリア絶縁膜803(例えば、窒化シリコン膜、膜厚30nm)を堆積する。その後、バリア絶縁膜803上に層間絶縁膜804(例えば、SiCHO膜、膜厚150nmと酸化シリコン膜、膜厚100nmの積層)を堆積する。その後、リソグラフィ法(フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む)を用いて、層間絶縁膜804及びバリア絶縁膜803に配線溝を形成する。その後、当該配線溝にバリアメタル806(例えば、窒化タンタル/タンタル、膜厚5nm/5nm)を介して第1配線805(例えば、銅)を埋め込む。
第1配線805を含む層間絶縁膜804上にバリア絶縁膜807(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚30nm)を形成する。ここで、バリア絶縁膜807は、プラズマCVD法によって形成することができる。バリア絶縁膜807の膜厚は、10nm〜50nm程度であることが好ましい。
バリア絶縁膜807上にハードマスク膜808(例えば、酸化シリコン膜、膜厚40nm)を形成する。このとき、ハードマスク膜808は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、バリア絶縁膜807とは異なる材料であることが好ましく、絶縁膜であっても導電膜であってもよい。ハードマスク膜808には、例えば、酸化シリコン膜、シリコン窒化膜、窒化チタン、チタン、タンタル、窒化タンタル等を用いることができ、窒化シリコン/酸化シリコン膜の積層体を用いることができる。
ハードマスク膜808上にフォトレジスト(図示せず)を用いて開口部をパターニングし、フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜808に開口部パターンを形成する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する。このとき、ドライエッチングは必ずしもバリア絶縁膜807の上面で停止している必要はなく、バリア絶縁膜807の内部にまで到達していてもよい。
ハードマスク膜808をマスクとして、ハードマスク膜808の開口部から露出するバリア絶縁膜807をエッチバック(ドライエッチング)することにより、バリア絶縁膜807に開口部を形成し、バリア絶縁膜807の開口部から第1配線805を露出させる。バリア絶縁膜807のエッチバックでは、反応性ドライエッチングを用いることで、バリア絶縁膜807の開口部の壁面をテーパ面とすることができる。反応性ドライエッチングでは、エッチングガスとしてフルオロカーボンを含むガスを用いることができる。
第1配線805を含むバリア絶縁膜807上に0.5nm以下のチタンとアルミニウムをこの順に堆積する。チタンおよびアルミニウムはPVD法やCVD法を用いて形成することができる。さらに、第2イオン伝導層809bとしてシリコン、酸素、炭素、水素を含むSIOCH系ポリマー膜をプラズマCVDによって形成する。環状有機シロキサンの原料とキャリアガスであるヘリウムを反応室内に流入し、両者の供給が安定化し、反応室の圧力が一定になったところでRF電力の印加を開始する。原料の供給量は10〜200sccm、ヘリウムの供給は原料気化器経由で500sccm、別ラインで反応室に直接500sccm供給する。
第2イオン伝導層809b上に第2電極810として、ルテニウムとタンタルの合金を5nmの膜厚でコスパッタ法にて形成する。この際、ルテニウムターゲットとタンタルターゲットは同一チャンバー内に存在し、同時にスパッタリングすることで合金膜を堆積する。この際のルテニウムターゲットへの印加パワーを150W、タンタルターゲットへの印加パワーを50Wとすることで、ルテニウムの含有率を75%とする。
第3電極812上にハードマスク膜813(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚30nm)、およびハードマスク膜814(例えば、酸化シリコン膜、膜厚100nm)をこの順に積層する。ハードマスク膜813及びハードマスク膜814は、プラズマCVD法を用いて成膜することができる。ハードマスク膜813及びハードマスク膜814は当該技術分野における一般的なプラズマCVD法を用いて形成することができる。
ハードマスク膜814上に2端子スイッチおよび整流素子をパターニングするためのフォトレジスト(図示せず)を形成し、その後、当該フォトレジストをマスクとして、ハードマスク膜813が表れるまでハードマスク膜814をドライエッチングする。その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する。
ハードマスク膜814をマスクとして、ハードマスク膜813、第3電極812、抵抗変化層811、第2電極810、第2イオン伝導層809b、第1イオン伝導層809aを連続的にドライエッチングする。このとき、ハードマスク膜814は、エッチバック中に完全に除去されることが好ましいが、そのまま残存してもよい。例えば、第3電極812がタンタル、抵抗変化層811が酸化タンタルの場合には塩素系のRIE(Reactive Ion Etching)で加工することができる。第2電極810がルテニウムとタンタルの合金の場合には塩素、窒素、酸素の混合ガスで加工することが望ましく、例えば塩素:窒素:酸素の比率を、25%:25%:50%とする。
ハードマスク膜813、第3電極812、抵抗変化層811、第2電極810、第2イオン伝導層809b、第1イオン伝導層809a、及びバリア絶縁膜807上に保護絶縁膜816(例えば、窒化シリコン膜、又は炭窒化シリコン膜、20nm)を堆積する。保護絶縁膜816は、プラズマCVD法によって成膜することができる。成膜前には反応室内で減圧下に維持する必要があり、このとき第2イオン伝導層809b、及び第1イオン伝導層809aの側面から酸素が脱離し、イオン伝導層のリーク電流が増加するという問題が生じる。これを抑制するためには、保護絶縁膜816の成膜温度を250℃以下とすることが好ましい。さらに、成膜前に減圧下で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、SiH4/N2の混合ガスを高密度プラズマによって、基板温度200℃で形成した窒化シリコン膜などを用いることが好ましい。
保護絶縁膜816上に、層間絶縁膜817(例えば、酸化シリコン膜)、層間絶縁膜818(例えば、SiCHO膜、膜厚150nmと、酸化シリコン膜、膜厚150nmの積層)をこの順に堆積する。その後、プラグ820用の下穴を形成した後、第2配線819用の配線溝を形成する。その後、銅デュアルダマシン配線プロセスを用いて、当該配線溝及び当該下穴内にバリアメタル821(例えば、窒化タンタル/タンタル)を介して第2配線819(例えば、銅)及びプラグ820(例えば、銅)を同時に形成する。その後、第2配線819を含む層間絶縁膜818上にバリア絶縁膜822(例えば、窒化シリコン膜)を堆積する。
(第2の実施形態)
図9は、本発明の第2の実施形態の3端子スイッチング素子を有する半導体装置の構成を示す断面模式図である。半導体基板901上の多層配線層の内部に3端子スイッチ914を有する。
第1イオン伝導層909a及び第2イオン伝導層909bには、第1配線A905a及び第1配線B905b(第1電極)に係る金属の作用(拡散、イオン伝導など)により抵抗が変化する材料を用いることができる。3端子スイッチ914の抵抗変化を金属イオンの析出によって行う場合には、イオン伝導可能な膜が用いられる。
(エッチング加工)
本実施形態の図9に記載された3端子スイッチ及び整流素子のエッチング加工について説明する。図9に記載された3端子スイッチ及び整流素子は、第1の実施形態のエッチング加工に記載の方法と同様の方法でエッチング加工される。
(スイッチング動作)
本実施形態の図9に記載された3端子スイッチの動作について、図6を用いて説明する。本実施形態の図9に記載された3端子スイッチは、第1の実施形態の図6の第2電極604、抵抗変化層605及び第3電極606が共通化された、二つの2端子スイッチで構成される。そのため、2端子スイッチ一つずつの動作は第1の実施形態のスイッチング動作に記載されている動作方法と同様である。一つの2端子スイッチを動作させている間、もう一つの2端子素子の第1配線601はフローティングとなっている。
(製造方法)
次に、本実施形態に係るスイッチング素子を有する半導体装置の製造方法について図面を用いて説明する。図10A〜図10Lは、本実施形態に係るスイッチング素子を有する半導体装置の製造方法を模式的に示した工程断面図である。
半導体基板1001(例えば、半導体素子が形成された基板)上に層間絶縁膜1002(例えば、酸化シリコン膜、膜厚300nm)を堆積する。その後、層間絶縁膜1002にバリア絶縁膜1003(例えば、窒化シリコン膜、膜厚30nm)を堆積する。その後、バリア絶縁膜1003上に層間絶縁膜1004(例えば、SiCHO膜、膜厚150nmと酸化シリコン膜、膜厚100nmの積層)を堆積する。その後、リソグラフィ法(フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む)を用いて、層間絶縁膜1004及びバリア絶縁膜1003に配線溝を形成する。その後、当該配線溝にバリアメタルA1006a及びバリアメタルB1006b(例えば、窒化タンタル/タンタル、膜厚5nm/5nm)を介して第1配線A1005a及び第1配線B1005b(例えば、銅)を埋め込む。
第1配線A1005a及び第1配線B1005bを含む層間絶縁膜1004上にバリア絶縁膜1007(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚30nm)を形成する。ここで、バリア絶縁膜1007は、プラズマCVD法によって形成することができる。バリア絶縁膜1007の膜厚は、10nm〜50nm程度であることが好ましい。
バリア絶縁膜1007上にハードマスク膜1008(例えば、酸化シリコン膜、膜厚40nm)を形成する。このとき、ハードマスク膜1008は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、バリア絶縁膜1007とは異なる材料であることが好ましく、絶縁膜であっても導電膜であってもよい。ハードマスク膜1008には、例えば、酸化シリコン膜、シリコン窒化膜、窒化チタン、チタン、タンタル、窒化タンタル等を用いることができ、窒化シリコン/酸化シリコン膜の積層体を用いることができる。
ハードマスク膜1008上にフォトレジスト(図示せず)を用いて開口部をパターニングし、フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜1008に開口部パターンを形成する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する。このとき、ドライエッチングは必ずしもバリア絶縁膜1007の上面で停止している必要はなく、バリア絶縁膜1007の内部にまで到達していてもよい。
ハードマスク膜1008をマスクとして、ハードマスク膜1008の開口部から露出するバリア絶縁膜1007をエッチバック(ドライエッチング)することにより、バリア絶縁膜1007に開口部を形成する。バリア絶縁膜1007の開口部から第1配線A1005a及び第1配線B1005bを露出させる。バリア絶縁膜1007をエッチバックでは、反応性ドライエッチングを用いることで、バリア絶縁膜1007の開口部の壁面をテーパ面とすることができる。反応性ドライエッチングでは、エッチングガスとしてフルオロカーボンを含むガスを用いることができる。
第1配線A1005a及び第1配線B1005bを含むバリア絶縁膜1007上に0.5nm以下のチタンとアルミニウムをこの順に堆積する。チタンおよびアルミニウムはPVD法やCVD法を用いて形成することができる。さらに、第2イオン伝導層1009bとしてシリコン、酸素、炭素、水素を含むSIOCH系ポリマー膜をプラズマCVDによって形成する。環状有機シロキサンの原料とキャリアガスであるヘリウムを反応室内に流入し、両者の供給が安定化し、反応室の圧力が一定になったところでRF電力の印加を開始する。原料の供給量は10〜200sccm、ヘリウムの供給は原料気化器経由で500sccm、別ラインで反応室に直接500sccm供給する。
第2イオン伝導層1009b上に第2電極1010として、ルテニウムとタンタルの合金を5nmの膜厚でコスパッタ法にて形成する。この際、ルテニウムターゲットとタンタルターゲットは同一チャンバー内に存在し、同時にスパッタリングすることで合金膜を堆積する。この際のルテニウムターゲットへの印加パワーを150W、タンタルターゲットへの印加パワーを50Wとすることで、ルテニウムの含有率を75%とする。
第3電極1012上にハードマスク膜1013(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚30nm)、およびハードマスク膜1014(例えば、酸化シリコン膜、膜厚100nm)をこの順に積層する。ハードマスク膜1013及びハードマスク膜1014は、プラズマCVD法を用いて成膜することができる。ハードマスク膜1013及びハードマスク膜1014は当該技術分野における一般的なプラズマCVD法を用いて形成することができる。
ハードマスク膜1014上に3端子スイッチおよび整流素子をパターニングするためのフォトレジスト(図示せず)を形成し、当該フォトレジストをマスクとして、ハードマスク膜1013が表れるまでハードマスク膜1014をドライエッチングする。その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する。
ハードマスク膜1014をマスクとして、ハードマスク膜1013、第3電極1012、抵抗変化層1011、第2電極1010、第2イオン伝導層1009b、第1イオン伝導層1009aを連続的にドライエッチングする。このとき、ハードマスク膜1014は、エッチバック中に完全に除去されることが好ましいが、そのまま残存してもよい。例えば、第3電極1012がタンタル、抵抗変化層1011が酸化タンタルの場合には塩素系のRIEで加工することができる。第2電極1010がルテニウムとタンタルの合金の場合には塩素、窒素、酸素の混合ガスで加工することが望ましく、例えば塩素:窒素:酸素の比率を、25%:25%:50%とする。
ハードマスク膜1013、第3電極1012、バリア絶縁膜1007上に保護絶縁膜1016(例えば、窒化シリコン膜、又は炭窒化シリコン膜、20nm)を堆積する。保護絶縁膜1016は、プラズマCVD法によって形成することができる。成膜前には反応室内で減圧化に維持する必要があり、このとき第2イオン伝導層1009b、及び第1イオン伝導層1009aの側面から酸素が脱離し、イオン伝導層のリーク電流が増加するという問題が生じる。それらを抑制するためには、保護絶縁膜1016の成膜温度を250℃以下とすることが好ましい。さらに、成膜前に減圧化で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、SiH4/N2の混合ガスを高密度プラズマによって、基板温度200℃で形成した窒化シリコン膜などを用いることが好ましい。
保護絶縁膜1016上に、層間絶縁膜1017(例えば、酸化シリコン膜)、層間絶縁膜1018(例えば、SiCHO膜、膜厚150nmと、酸化シリコン膜、膜厚150nmの積層)をこの順に堆積する。その後、プラグ1020用の下穴を形成した後、第2配線1019用の配線溝を形成する。銅デュアルダマシン配線プロセスを用いて、当該配線溝及び当該下穴内にバリアメタル1021(例えば、窒化タンタル/タンタル)を介して第2配線1019(例えば、銅)及びプラグ1020(例えば、銅)を同時に形成する。その後、第2配線1019を含む層間絶縁膜1018上にバリア絶縁膜1022(例えば、窒化シリコン膜)を堆積する。
(第3の実施形態)
図11は、本発明の第3の実施形態の2端子スイッチング素子を有する半導体装置の構成を示す断面模式図である。半導体基板1101上の多層配線層の内部に2端子スイッチ1109を有する。
(エッチング加工)
図11に記載された2端子スイッチのエッチング加工について、図11に従って説明する。
(スイッチング動作)
図11に記載された2端子スイッチの動作について、図12及び図13に従って説明する。図12は、本実施形態に係る2端子スイッチング素子のスイッチング特性を模式的に表わしている。図13は、本実施形態に係る2端子スイッチング素子と整流素子のスイッチング特性を示すグラフである。
(製造方法)
次に、本実施形態に係るスイッチング素子を有する半導体装置の製造方法について図面を用いて説明する。図14A〜図14Lは、本実施形態に係るスイッチング素子を有する半導体装置の製造方法を模式的に示した工程断面図である。
半導体基板1401(例えば、半導体素子が形成された基板)上に層間絶縁膜1402(例えば、酸化シリコン膜、膜厚300nm)を堆積する。その後、層間絶縁膜1402にバリア絶縁膜1403(例えば、窒化シリコン膜、膜厚30nm)を堆積する。その後、バリア絶縁膜1403上に層間絶縁膜1404(例えば、SiCHO膜、膜厚150nmと酸化シリコン膜、膜厚100nmの積層)を堆積する。その後、リソグラフィ法(フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む)を用いて、層間絶縁膜1404及びバリア絶縁膜1403に配線溝を形成する。その後、当該配線溝にバリアメタル1406(例えば、窒化タンタル/タンタル、膜厚5nm/5nm)を介して第1配線1405(例えば、銅)を埋め込む。
第1配線1405を含む層間絶縁膜1404上にバリア絶縁膜1407(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚30nm)を形成する。ここで、バリア絶縁膜1407は、プラズマCVD法によって形成することができる。バリア絶縁膜1407の膜厚は、10nm〜50nm程度であることが好ましい。
バリア絶縁膜1407上にハードマスク膜1408(例えば、酸化シリコン膜、膜厚40nm)を形成する。このとき、ハードマスク膜1408は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、バリア絶縁膜1407とは異なる材料であることが好ましく、絶縁膜であっても導電膜であってもよい。ハードマスク膜1408には、例えば、酸化シリコン膜、シリコン窒化膜、窒化チタン、チタン、タンタル、窒化タンタル等を用いることができ、窒化シリコン/酸化シリコン膜の積層体を用いることができる。
ハードマスク膜1408上にフォトレジスト(図示せず)を用いて開口部をパターニングし、フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜1408に開口部パターンを形成する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する。このとき、ドライエッチングは必ずしもバリア絶縁膜1407の上面で停止している必要はなく、バリア絶縁膜1407の内部にまで到達していてもよい。
ハードマスク膜1408をマスクとして、ハードマスク膜1408の開口部から露出するバリア絶縁膜1407をエッチバック(ドライエッチング)することにより、バリア絶縁膜1407に開口部を形成する。これにより、バリア絶縁膜1407の開口部から第1配線1405を露出させる。バリア絶縁膜1407をエッチバックでは、反応性ドライエッチングを用いることで、バリア絶縁膜1407の開口部の壁面をテーパ面とすることができる。反応性ドライエッチングでは、エッチングガスとしてフルオロカーボンを含むガスを用いることができる。
第1配線1405を含むバリア絶縁膜1407上に0.5nm以下のチタンとアルミニウムをこの順に堆積する。チタンおよびアルミニウムはPVD法やCVD法を用いて形成することができる。さらに、第2イオン伝導層1409bとしてシリコン、酸素、炭素、水素を含むSIOCH系ポリマー膜をプラズマCVDによって形成する。環状有機シロキサンの原料とキャリアガスであるヘリウムを反応室内に流入し、両者の供給が安定化し、反応室の圧力が一定になったところでRF電力の印加を開始する。原料の供給量は10〜200sccm、ヘリウムの供給は原料気化器経由で500sccm、別ラインで反応室に直接500sccm供給する。
第2イオン伝導層1409b上に下部第2電極1410として、ルテニウムとタンタルの合金を10nmの膜厚でコスパッタ法にて形成する。この際、ルテニウムターゲットとタンタルターゲットは同一チャンバー内に存在し、同時にスパッタリングすることで合金膜を堆積する。この際のルテニウムターゲットへの印加パワーを150W、タンタルターゲットへの印加パワーを50Wとすることで、ルテニウムの含有率を75%とする。また、下部第2電極1410の上に上部第2電極1411(例えば、タンタル、膜厚25nm)を形成する。
上部第2電極1411上にハードマスク膜1412(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚30nm)、およびハードマスク膜1413(例えば、酸化シリコン膜、膜厚100nm)をこの順に積層する。ハードマスク膜1412及びハードマスク膜1413は、プラズマCVD法を用いて成膜することができる。ハードマスク膜1412及びハードマスク膜1413は当該技術分野における一般的なプラズマCVD法を用いて形成することができる。
ハードマスク膜1413上に2端子スイッチをパターニングするためのフォトレジスト(図示せず)を形成する。その後、当該フォトレジストをマスクとして、ハードマスク膜1412が表れるまでハードマスク膜1413をドライエッチングする。その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する。
ハードマスク膜1413をマスクとして、ハードマスク膜1412、上部第2電極1411、下部第2電極1410、第2イオン伝導層1409b、第1イオン伝導層1409aを連続的にドライエッチングする。このとき、ハードマスク膜1413は、エッチバック中に完全に除去されることが好ましいが、そのまま残存してもよい。例えば、上部第2電極1411がタンタルの場合には塩素系のRIEで加工することができる。下部第2電極1410がルテニウムとタンタルの合金の場合には塩素、窒素、酸素の混合ガスで加工することが望ましく、例えば塩素:窒素:酸素の比率を、25%:25%:50%とする。
ハードマスク膜1412、上部第2電極1411、下部第2電極1410、第2イオン伝導層1409b、第1イオン伝導層1409a、バリア絶縁膜1407上に保護絶縁膜1415(例えば、窒化シリコン膜、又は炭窒化シリコン膜、20nm)を堆積する。保護絶縁膜1415は、プラズマCVD法によって形成することができる。成膜前には反応室内で減圧化に維持する必要があり、このとき第2イオン伝導層1409b、及び第1イオン伝導層1409aの側面から酸素が脱離し、イオン伝導層のリーク電流が増加するという問題が生じる。それらを抑制するためには、保護絶縁膜1415の成膜温度を250℃以下とすることが好ましい。さらに、成膜前に減圧化で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、SiH4/N2の混合ガスを高密度プラズマによって、基板温度200℃で形成した窒化シリコン膜などを用いることが好ましい。
保護絶縁膜1415上に、層間絶縁膜1416(例えば、酸化シリコン膜)、層間絶縁膜1417(例えば、SiCHO膜、膜厚150nmと、酸化シリコン膜、膜厚150nmの積層)をこの順に堆積する。その後、プラグ1419用の下穴を形成した後、第2配線1418用の配線溝を形成する。銅デュアルダマシン配線プロセスを用いて、当該配線溝及び当該下穴内にバリアメタル1420(例えば、窒化タンタル/タンタル)を介して第2配線1418(例えば、銅)及びプラグ1419(例えば、銅)を同時に形成する。その後、第2配線1418を含む層間絶縁膜1417上にバリア絶縁膜1421(例えば、窒化シリコン膜)を堆積する。
図15は、本発明の第4の実施形態の3端子スイッチング素子を有する半導体装置の構成を示す断面模式図である。半導体基板1501上の多層配線層の内部に3端子スイッチ1514を有する。
(エッチング加工)
図15に記載された3端子スイッチのエッチング加工について説明する。図15に記載された3端子スイッチは、第2の実施形態のエッチング加工の方法と同様の方法でエッチング加工される。
(スイッチング動作)
図15に記載された3端子スイッチの動作について、図12を用いて説明する。図15に記載された3端子スイッチは、第3の実施形態の図12の下部第2電極1204が共通化された、二つの2端子スイッチで構成される。そのため、2端子スイッチ一つずつの動作は第3の実施形態に記載されている動作方法と同様である。一つの2端子スイッチを動作させている間、もう一つの2端子素子の第1配線1201はフローティングとなっている。
(製造方法)
次に、本実施形態に係るスイッチング素子を有する半導体装置の製造方法について図面を用いて説明する。図16A〜図16Lは、本実施形態に係るスイッチング素子を有する半導体装置の製造方法を模式的に示した工程断面図である。
半導体基板1601(例えば、半導体素子が形成された基板)上に層間絶縁膜1602(例えば、酸化シリコン膜、膜厚300nm)を堆積する。その後、層間絶縁膜1602にバリア絶縁膜1603(例えば、窒化シリコン膜、膜厚30nm)を堆積する。その後、バリア絶縁膜1603上に層間絶縁膜1604(例えば、SiCHO膜、膜厚150nmと酸化シリコン膜、膜厚100nmの積層)を堆積する。その後、リソグラフィ法(フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む)を用いて、層間絶縁膜1604及びバリア絶縁膜1603に配線溝を形成する。その後、当該配線溝にバリアメタルA1606a及びバリアメタルB1606b(例えば、窒化タンタル/タンタル、膜厚5nm/5nm)を介して第1配線A1605a及び第1配線B1605b(例えば、銅)を埋め込む。
第1配線A1605a及び第1配線B1605bを含む層間絶縁膜1604上にバリア絶縁膜1607(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚30nm)を形成する。ここで、バリア絶縁膜1607は、プラズマCVD法によって形成することができる。バリア絶縁膜1607の膜厚は、10nm〜50nm程度であることが好ましい。
バリア絶縁膜1607上にハードマスク膜1608(例えば、酸化シリコン膜、膜厚40nm)を形成する。このとき、ハードマスク膜1608は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、バリア絶縁膜1607とは異なる材料であることが好ましく、絶縁膜であっても導電膜であってもよい。ハードマスク膜1608には、例えば、酸化シリコン膜、シリコン窒化膜、窒化チタン、チタン、タンタル、窒化タンタル等を用いることができ、窒化シリコン/酸化シリコン膜の積層体を用いることができる。
ハードマスク膜1608上にフォトレジスト(図示せず)を用いて開口部をパターニングし、フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜1608に開口部パターンを形成する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する。このとき、ドライエッチングは必ずしもバリア絶縁膜1607の上面で停止している必要はなく、バリア絶縁膜1607の内部にまで到達していてもよい。
ハードマスク膜1608をマスクとして、ハードマスク膜1608の開口部から露出するバリア絶縁膜1607をエッチバック(ドライエッチング)することにより、バリア絶縁膜1607に開口部を形成する。これにより、バリア絶縁膜1607の開口部から第1配線A1605a及び第1配線B1605bを露出させる。バリア絶縁膜1607をエッチバックでは、反応性ドライエッチングを用いることで、バリア絶縁膜1607の開口部の壁面をテーパ面とすることができる。反応性ドライエッチングでは、エッチングガスとしてフルオロカーボンを含むガスを用いることができる。
第1配線A1605a及び第1配線B1605bを含むバリア絶縁膜1607上に0.5nm以下のチタンとアルミニウムをこの順に堆積する。チタンおよびアルミニウムはPVD法やCVD法を用いて形成することができる。さらに、第2イオン伝導層1609bとしてシリコン、酸素、炭素、水素を含むSIOCH系ポリマー膜をプラズマCVDによって形成する。環状有機シロキサンの原料とキャリアガスであるヘリウムを反応室内に流入し、両者の供給が安定化し、反応室の圧力が一定になったところでRF電力の印加を開始する。原料の供給量は10〜200sccm、ヘリウムの供給は原料気化器経由で500sccm、別ラインで反応室に直接500sccm供給する。
第2イオン伝導層1609b上に下部第2電極1610として、ルテニウムとタンタルの合金を10nmの膜厚でコスパッタ法にて形成する。この際、ルテニウムターゲットとタンタルターゲットは同一チャンバー内に存在し、同時にスパッタリングすることで合金膜を堆積する。この際のルテニウムターゲットへの印加パワーを150W、タンタルターゲットへの印加パワーを50Wとすることで、ルテニウムの含有率を75%とする。また、下部第2電極1610の上に上部第2電極1611(例えば、タンタル、膜厚25nm)を形成する。
上部第2電極1611上にハードマスク膜1612(例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚30nm)、およびハードマスク膜1613(例えば、酸化シリコン膜、膜厚100nm)をこの順に積層する。ハードマスク膜1612及びハードマスク膜1613は、プラズマCVD法を用いて成膜することができる。ハードマスク膜1612及びハードマスク膜1613は当該技術分野における一般的なプラズマCVD法を用いて形成することができる。
ハードマスク膜1613上に3端子スイッチをパターニングするためのフォトレジスト(図示せず)を形成する。その後、当該フォトレジストをマスクとして、ハードマスク膜1612が表れるまでハードマスク膜1613をドライエッチングする。その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する。
ハードマスク膜1613をマスクとして、ハードマスク膜1612、上部第2電極1611、下部第2電極1610、第2イオン伝導層1609b、第1イオン伝導層1609aを連続的にドライエッチングする。このとき、ハードマスク膜1613は、エッチバック中に完全に除去されることが好ましいが、そのまま残存してもよい。例えば、上部第2電極1611がタンタル、酸化タンタルの場合には塩素系のRIEで加工することができる。下部第2電極1610がルテニウムとタンタルの合金の場合には塩素、窒素、酸素の混合ガスで加工することが望ましく、例えば塩素:窒素:酸素の比率を、25%:25%:50%とする。
ハードマスク膜1612、上部第2電極1611、下部第2電極1610、第2イオン伝導層1609b、第1イオン伝導層1609a、バリア絶縁膜1607上に保護絶縁膜1615(例えば、窒化シリコン膜、又は炭窒化シリコン膜、20nm)を堆積する。保護絶縁膜1615は、プラズマCVD法によって形成することができる。成膜前には反応室内で減圧化に維持する必要があり、このとき第2イオン伝導層1609b、及び第1イオン伝導層1609aの側面から酸素が脱離し、イオン伝導層のリーク電流が増加するという問題が生じる。それらを抑制するためには、保護絶縁膜1615の成膜温度を250℃以下とすることが好ましい。さらに、成膜前に減圧化で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、SiH4/N2の混合ガスを高密度プラズマによって、基板温度200℃で形成した窒化シリコン膜などを用いることが好ましい。
保護絶縁膜1615上に、層間絶縁膜1616(例えば、酸化シリコン膜)、層間絶縁膜1617(例えば、SiCHO膜、膜厚150nmと、酸化シリコン膜、膜厚150nmの積層)をこの順に堆積する。その後、プラグ1619用の下穴を形成した後、第2配線1618用の配線溝を形成する。銅デュアルダマシン配線プロセスを用いて、当該配線溝及び当該下穴内にバリアメタル1620(例えば、窒化タンタル/タンタル)を介して第2配線1618(例えば、銅)及びプラグ1619(例えば、銅)を同時に形成する。その後、第2配線1618を含む層間絶縁膜1617上にバリア絶縁膜1621(例えば、窒化シリコン膜)を堆積する。
(第5の実施形態)
図17は、本発明の第5の実施形態のスイッチング素子の構成を示す断面模式図である。本実施形態のスイッチング素子1は、第1電極3と、第2電極5と、前記第1電極3と前記第2電極5との間に設けられた不揮発抵抗変化層4とを有する不揮発抵抗変化素子2と、前記第2電極5の上に設けられた第3電極6と、を有し、少なくとも前記第3電極6の側面に絶縁物7を有する。
(付記1)
第1電極と、第2電極と、前記第1電極と前記第2電極との間に設けられた不揮発抵抗変化層とを有する不揮発抵抗変化素子と、前記第2電極の上に設けられた第3電極と、を有し、少なくとも前記第3電極の側面に絶縁物を有する、スイッチング素子。
(付記2)
前記第2電極と、前記第3電極と、前記第2電極と前記第3電極との間に設けられた揮発抵抗変化層と、を有する整流素子を有する、付記1記載のスイッチング素子。
(付記3)
前記絶縁物は酸化物である、付記1または2記載のスイッチング素子。
(付記4)
前記不揮発抵抗変化層は、SiC、SiCN、あるいはSiNを有するバリア絶縁膜に形成された開口部を介して前記第1電極に接している、付記1から3の内の1項記載のスイッチング素子。
(付記5)
前記不揮発抵抗変化層は金属イオンを伝導するイオン伝導層を有し、前記第1電極は銅を有し、前記第2電極はルテニウムを有する、付記1から4の内の1項記載のスイッチング素子。
(付記6)
第1電極と、第2電極と、前記第1電極と前記第2電極との間に設けられた不揮発抵抗変化層とを有する不揮発抵抗変化素子と、前記第2電極の上に設けられた第3電極と、を有し、少なくとも前記第3電極の側面に酸化物を有する、スイッチング素子の製造方法において、前記第3電極を酸化作用を有するエッチングガスでドライエッチングする、スイッチング素子の製造方法。
(付記7)
前記第2電極と、前記第3電極と、前記第2電極と前記第3電極との間に設けられた揮発抵抗変化層と、を有する整流素子を有する、付記6記載のスイッチング素子の製造方法。
(付記8)
前記酸化作用を有するエッチングガスは塩素と窒素と酸素とを含む、付記6または7記載のスイッチング素子の製造方法。
(付記9)
前記塩素と窒素と酸素の含有率は、塩素は15から25%、窒素は15%から25%、酸素は50%から70%である、付記8記載のスイッチング素子の製造方法。
(付記10)
半導体基板上の多層銅配線層の内部に2端子不揮発抵抗変化素子と2端子揮発抵抗変化素子とを有する半導体装置であって、
前記多層銅配線層は、銅配線と銅プラグとを有し、
前記2端子不揮発性抵抗変化素子は、第1電極と第2電極と、前記第1電極と前記第2電極との間にイオン伝導層を有し、
前記第1電極を前記銅配線が兼ね、前記銅配線上にバリア絶縁膜を有し、
前記バリア絶縁膜は炭窒化シリコンを有し、
前記バリア絶縁膜は前記第1電極に到達する開口部を有し、
前記開口部に前記イオン伝導層と前記第2電極とを有し、
前記イオン伝導層は、前記第1電極と接する第1イオン伝導層と、前記第2電極と接する第2イオン伝導層とを有し、
前記第1イオン伝導層は酸化チタン、酸化アルミニウム、あるいは酸化チタンと酸化アルミニウムとの積層構成を有し、
前記第2イオン伝導層は、シリコンと酸素と炭素とを有する比誘電率が2.1以上3.0以下のポリマー膜を有し、
前記第2電極は、ルテニウムとタンタル、もしくはルテニウムとチタンの合金を有し、
前記2端子揮発抵抗変化素子は、前記第2電極と第3電極と、前記第2電極と前記第3電極との間に抵抗変化層を有し、
前記開口部に前記抵抗変化層と前記第3電極とを有し、
前記抵抗変化層は、酸化チタン、酸化アルミニウム、酸化タンタル、酸化ニオブ、あるいは酸化チタン、酸化アルミニウム、酸化タンタル、酸化ニオブの積層構成を有し、
前記第3電極はバリアメタルを介して前記銅プラグと接続し、
前記第3電極はタンタルを有し、
少なくとも前記第3電極の側面に絶縁物を有する、半導体装置。
(付記11)
半導体基板上の多層銅配線層の内部に3端子不揮発抵抗変化素子と2端子揮発抵抗変化素子を有する半導体装置であって、
前記多層銅配線層は、銅配線と銅プラグとを有し、
前記3端子不揮発抵抗変化素子は、2つの第1電極と、第2電極と、前記2つの第1電極と前記第2電極との間にイオン伝導層を有し、
前記第1電極を前記銅配線が兼ね、前記銅配線上にバリア絶縁膜を有し、
前記バリア絶縁膜は炭窒化シリコンを有し、
前記バリア絶縁膜は前記2つの第1電極に到達する開口部を有し、
前記開口部に前記イオン伝導層と第2電極とを有し、
前記イオン伝導層は、前記第1電極と接する第1イオン伝導層と、前記第2電極と接する第2イオン伝導層とを有し、
前記第1イオン伝導層は酸化チタン、酸化アルミニウム、あるいは酸化チタンと酸化アルミニウムとの積層構成を有し、
前記第2イオン伝導層は、シリコンと酸素と炭素とを有する比誘電率が2.1以上3.0以下のポリマー膜を有し、
前記第2電極は、ルテニウムとタンタル、もしくはルテニウムとチタンの合金を有し、
前記2端子揮発抵抗変化素子は、前記第2電極と第3電極と、前記第2電極と前記第3電極との間に抵抗変化層を有し、
前記開口部に前記抵抗変化層と前記第3電極とを有し、
前記抵抗変化層は、酸化チタン、酸化アルミニウム、酸化タンタル、酸化ニオブ、あるいは酸化チタン、酸化アルミニウム、酸化タンタル、酸化ニオブの積層構成を有し、
前記第3電極はバリアメタルを介して前記銅プラグと接続し、
前記第3電極はタンタルを有し、
少なくとも前記第3電極の側面に絶縁物を有する、半導体装置。
(付記12)
半導体基板上の多層銅配線層の内部に2端子抵抗変化素子を有する半導体装置において、
前記多層銅配線層は、銅配線と銅プラグとを有し、
前記2端子抵抗変化素子は、第1電極と第2電極と、前記第1電極と前記第2電極との間にイオン伝導層を有し、
前記第1電極を前記銅配線が兼ね、前記銅配線上にバリア絶縁膜を有し、
前記バリア絶縁膜は炭窒化シリコンを有し、
前記バリア絶縁膜は前記第1電極に到達する開口部を有し、
前記開口部に前記イオン伝導層と前記第2電極とを有し、
前記イオン伝導層は、前記第1電極と接する第1イオン伝導層と、前記第2電極と接する第2イオン伝導層とを有し、
前記第1イオン伝導層は酸化チタン、酸化アルミニウム、あるいは酸化チタンと酸化アルミニウムの積層構成を有し、
前記第2イオン伝導層は、シリコンと酸素と炭素を有する比誘電率が2.1以上3.0以下のポリマー膜を有し、
前記第2電極はバリアメタルを介して前記銅プラグと接続し、
前記第2電極はルテニウムとタンタル、もしくはルテニウムとチタンの合金とタンタルとの積層構成を有し、
少なくとも前記第2電極の側面に絶縁物を有する、半導体装置。
(付記13)
半導体基板上の多層銅配線層の内部に3端子抵抗変化素子を有する半導体装置において、
前記多層銅配線層は、銅配線と銅プラグとを有し、
前記3端子抵抗変化素子は、2つの第1電極と、第2電極と、前記2つの第1電極と前記第2電極との間にイオン伝導層を有し、
前記第1電極を前記銅配線が兼ね、前記銅配線上にバリア絶縁膜を有し、
前記バリア絶縁膜は炭窒化シリコンを有し、
前記バリア絶縁膜は前記2つの第1電極に到達する開口部を有し、
前記開口部に前記イオン伝導層と前記第2電極とを有し、
前記イオン伝導層は、前記第1電極と接する第1イオン伝導層と、前記第2電極と接する第2イオン伝導層とを有し、
前記第1イオン伝導層は酸化チタン、酸化アルミニウム、あるいは酸化チタンと酸化アルミニウムとの積層構成を有し、
前記第2イオン伝導層は、シリコンと酸素と炭素とを有する比誘電率が2.1以上3.0以下のポリマー膜を有し、
前記第2電極はバリアメタルを介して前記銅プラグと接続し、
前記第2電極はルテニウムとタンタル、もしくはルテニウムとチタンの合金とタンタルとの積層構成を有し、
少なくとも前記第2電極の側面に絶縁物を有する、半導体装置。
(付記14)
前記絶縁物は酸化物である、付記10〜13の内の1項記載の半導体装置。
(付記15)
半導体基板上の多層銅配線層の内部に不揮発抵抗変化素子と揮発抵抗変化素子とを有する半導体装置の製造方法において、
第1電極を兼ねる銅配線上に、炭窒化シリコンを有するバリア絶縁膜を形成し、
前記バリア絶縁膜に、前記第1電極に到達する開口部を形成し、
前記開口部に、酸化チタン、酸化アルミニウム、あるいは酸化チタンと酸化アルミニウムとの積層構成を有する第1イオン伝導層を形成し、
前記第1イオン伝導層上に、シリコンと酸素と炭素とを有する比誘電率が2.1以上3.0以下のポリマー膜を第2イオン伝導層として形成し、
前記第2イオン伝導層上に、ルテニウムとタンタル、もしくはルテニウムとチタンの合金を有する第2電極を形成し、
前記第2電極上に、酸化チタン、酸化アルミニウム、酸化タンタル、酸化ニオブ、あるいは酸化チタン、酸化アルミニウム、酸化タンタル、酸化ニオブの積層構成を有する抵抗変化層を形成し、
前記抵抗変化層上に、タンタルを有する第3電極を形成し、
前記第3電極上に、窒化シリコンと酸化シリコンとを有するハードマスク膜を形成し、
前記ハードマスク膜上に、フォトレジストパターンを形成し、
前記フォトレジストパターンをマスクとして、四フッ化炭素を有するエッチングガスにより前記ハードマスク膜をドライエッチングしてハードマスクを形成し、
前記ハードマスクをマスクとして、酸化作用を有するエッチングガスにより、前記第3電極、前記抵抗変化層、前記第2電極、前記第2イオン伝導層および前記第1イオン伝導層をドライエッチングする、半導体装置の製造方法。
(付記16)
半導体基板上の多層銅配線層の内部に抵抗変化素子を有する半導体装置の製造方法において、
第1電極を兼ねる銅配線上に、炭窒化シリコンを有するバリア絶縁膜を形成し、
前記バリア絶縁膜に、前記第1電極に到達する開口部を形成し、
前記開口部に、酸化チタン、酸化アルミニウム、あるいは酸化チタンと酸化アルミニウムとの積層構成を有する第1イオン伝導層を形成し、
前記第1イオン伝導層上に、シリコンと酸素と炭素とを有する比誘電率が2.1以上3.0以下のポリマー膜を第2イオン伝導層として形成し、
前記第2イオン伝導層上に、ルテニウムとタンタル、もしくはルテニウムとチタンの合金とタンタルとの積層構成を有する第2電極を形成し、
前記第2電極上に、窒化シリコンと酸化シリコンとを有するハードマスク膜を形成し、
前記ハードマスク膜上に、フォトレジストパターンを形成し、
前記フォトレジストパターンをマスクとして、四フッ化炭素を有するエッチングガスにより前記ハードマスク膜をドライエッチングしてハードマスクを形成し、
前記ハードマスクをマスクとして、酸化作用を有するエッチングガスにより、前記第2電極、前記第2イオン伝導層および前記第1イオン伝導層をドライエッチングする、半導体装置の製造方法。
(付記17)
前記酸化作用を有するエッチングガスは塩素と窒素と酸素とを含む、付記15または16記載の半導体装置の製造方法。
(付記18)
前記塩素と窒素と酸素の含有率は、塩素は15から25%、窒素は15%から25%、酸素は50%から70%である、付記17記載のスイッチング素子の製造方法。
1110、1204、1410、1510、1610 下部第2電極
1112、1411、1511、1611 上部第2電極
112、606、812、911、1012 第3電極
108a、602、809a、909a、1009a、1108a、1202、1409a、1509a、1609a 第1イオン伝導層
108b、603、809b、909b、1009b、1108b、1203、1409b、1509b、1609b 第2イオン伝導層
111、605、811、908、1011 抵抗変化層
607、1205 金属イオン
608、1206 金属架橋
101、801、901、1001、1101、1401、1501、1601 半導体基板
102、104、114、116、802、804、817、818、902、904、916、917、1002、1004、1017、1018、1102、1104、1114、1115、1402、1404、1416、1418、1502、1504、1516、1517、1602、1604、1616、1617 層間絶縁膜
103、107、119、803、807、822、903、907、921、1003、1007、1022、1106、1107、1119、1403、1407、1421、1503、1507、1515、1603、1607、1621 バリア絶縁膜
106、118、806、821、920、1021、1106、1118、1406、1420、1520、1620 バリアメタル
906a、1006a、1506a、1606a バリアメタルA
906b、1006b、1506b、1606b バリアメタルB
105、601、805、1105、1201、1405 第1配線
905a、1005a、1505a、1605a 第1配線A
905b、1005b、1505b、1605b 第1配線B
111、605、811、908、1011 抵抗変化層
116、819、919、1019、1116、1418、1519、1618 第2配線
121、808、813、814、912、1008、1013、1014、1111、1408、1412、1413、1512、1608、1612、1613 ハードマスク膜
113、816、913、1016、1117、1415、1513、1615 保護絶縁膜
117、820、918、1020、1113、1419、1518、1619 プラグ
109、1109 2端子スイッチ
914、1514 3端子スイッチ
122、815、922、1015、1120、1414、1508、1614 酸化領域
1 スイッチング素子
2 不揮発抵抗変化素子
3 第1電極
4 不揮発抵抗変化層
5 第2電極
6 第3電極
7 絶縁物
Claims (2)
- 半導体基板上の多層銅配線層の内部に不揮発抵抗変化素子と揮発抵抗変化素子とを有する半導体装置において、
前記多層銅配線層は、銅配線と銅プラグとを有し、
前記不揮発抵抗変化素子は、第1電極と第2電極と、前記第1電極と前記第2電極との間にイオン伝導層を有し、
前記第1電極を前記銅配線が兼ね、前記銅配線上にバリア絶縁膜を有し、
前記バリア絶縁膜は炭窒化シリコンを有し、
前記バリア絶縁膜は前記第1電極に到達する開口部を有し、
前記開口部に前記イオン伝導層と前記第2電極とを有し、
前記イオン伝導層は、前記第1電極と接する第1イオン伝導層と、前記第2電極と接する第2イオン伝導層とを有し、
前記第1イオン伝導層は酸化チタン、酸化アルミニウム、あるいは酸化チタンと酸化アルミニウムとの積層構成を有し、
前記第2イオン伝導層は、シリコンと酸素と炭素とを有する比誘電率が2.1以上3.0以下のポリマー膜を有し、
前記第2電極は、ルテニウムとタンタル、もしくはルテニウムとチタンの合金を有し、
前記揮発抵抗変化素子は、前記第2電極と第3電極と、前記第2電極と前記第3電極との間に抵抗変化層を有し、
前記開口部に前記抵抗変化層と前記第3電極とを有し、
前記抵抗変化層は、酸化チタン、酸化アルミニウム、酸化タンタル、酸化ニオブ、あるいは酸化チタン、酸化アルミニウム、酸化タンタル、酸化ニオブの積層構成を有し、
前記第3電極はバリアメタルを介して前記銅プラグと接続し、
前記第3電極はタンタルを有し、
少なくとも前記第3電極の側面に絶縁物を有する、半導体装置。 - 半導体基板上の多層銅配線層の内部に不揮発抵抗変化素子と揮発抵抗変化素子とを有する半導体装置の製造方法において、
第1電極を兼ねる銅配線上に、炭窒化シリコンを有するバリア絶縁膜を形成し、
前記バリア絶縁膜に、前記第1電極に到達する開口部を形成し、
前記開口部に、酸化チタン、酸化アルミニウム、あるいは酸化チタンと酸化アルミニウムとの積層構成を有する第1イオン伝導層を形成し、
前記第1イオン伝導層上に、シリコンと酸素と炭素とを有する比誘電率が2.1以上3.0以下のポリマー膜を第2イオン伝導層として形成し、
前記第2イオン伝導層上に、ルテニウムとタンタル、もしくはルテニウムとチタンの合金を有する第2電極を形成し、
前記第2電極上に、酸化チタン、酸化アルミニウム、酸化タンタル、酸化ニオブ、あるいは酸化チタン、酸化アルミニウム、酸化タンタル、酸化ニオブの積層構成を有する抵抗変化層を形成し、
前記抵抗変化層上に、タンタルを有する第3電極を形成し、
前記第3電極上に、窒化シリコンと酸化シリコンとを有するハードマスク膜を形成し、
前記ハードマスク膜上に、フォトレジストパターンを形成し、
前記フォトレジストパターンをマスクとして、四フッ化炭素を有するエッチングガスにより前記ハードマスク膜をドライエッチングしてハードマスクを形成し、
前記ハードマスクをマスクとして、酸化作用を有するエッチングガスにより、前記第3電極、前記抵抗変化層、前記第2電極、前記第2イオン伝導層および前記第1イオン伝導層をドライエッチングする、半導体装置の製造方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013134426 | 2013-06-27 | ||
JP2013134426 | 2013-06-27 | ||
PCT/JP2014/003247 WO2014208050A1 (ja) | 2013-06-27 | 2014-06-17 | スイッチング素子とその製造方法および半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2014208050A1 JPWO2014208050A1 (ja) | 2017-02-23 |
JP6350525B2 true JP6350525B2 (ja) | 2018-07-04 |
Family
ID=52141417
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015523855A Expired - Fee Related JP6350525B2 (ja) | 2013-06-27 | 2014-06-17 | スイッチング素子とその製造方法および半導体装置とその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9893276B2 (ja) |
JP (1) | JP6350525B2 (ja) |
WO (1) | WO2014208050A1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102054819B1 (ko) * | 2013-05-22 | 2019-12-11 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
US9881971B2 (en) | 2014-04-01 | 2018-01-30 | Micron Technology, Inc. | Memory arrays |
TWI569416B (zh) * | 2015-11-26 | 2017-02-01 | 華邦電子股份有限公司 | 電阻式隨機存取記憶體及其製造方法 |
JP6860871B2 (ja) * | 2015-12-07 | 2021-04-21 | ナノブリッジ・セミコンダクター株式会社 | 抵抗変化素子、半導体装置、及び半導体装置の製造方法 |
US9842804B2 (en) | 2016-01-04 | 2017-12-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for reducing dual damascene distortion |
CN110402497A (zh) * | 2017-03-29 | 2019-11-01 | 株式会社半导体能源研究所 | 半导体装置、半导体装置的制造方法 |
CN109037445A (zh) * | 2018-08-01 | 2018-12-18 | 德淮半导体有限公司 | Mim电容器及其制造方法 |
JPWO2020145253A1 (ja) * | 2019-01-08 | 2021-11-18 | ナノブリッジ・セミコンダクター株式会社 | スイッチング素子およびその製造方法 |
US11227994B2 (en) | 2019-06-17 | 2022-01-18 | Hefei Reliance Memory Limited | Non-volatile memory cell, non-volatile memory cell array, and method of manufacturing the same |
US10847720B1 (en) | 2019-06-20 | 2020-11-24 | Globalfoundries Singapore Pte. Ltd. | Non-volatile memory elements with filament confinement |
US11527713B2 (en) | 2020-01-31 | 2022-12-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Top electrode via with low contact resistance |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05217961A (ja) | 1992-02-07 | 1993-08-27 | Nippon Telegr & Teleph Corp <Ntt> | シリコンの精密加工方法 |
WO2000048196A1 (en) | 1999-02-11 | 2000-08-17 | Arizona Board Of Regents | Programmable microelectronic devices and methods of forming and programming same |
JP4701691B2 (ja) | 2004-11-29 | 2011-06-15 | 東京エレクトロン株式会社 | エッチング方法 |
JP2010040728A (ja) | 2008-08-05 | 2010-02-18 | Nec Corp | 半導体装置及びその製造方法 |
US9059028B2 (en) * | 2009-06-25 | 2015-06-16 | Nec Corporation | Semiconductor device and method for manufacturing same |
JP2011066313A (ja) | 2009-09-18 | 2011-03-31 | Toshiba Corp | 不揮発性半導体装置 |
WO2011058947A1 (ja) | 2009-11-11 | 2011-05-19 | 日本電気株式会社 | 抵抗変化素子、半導体装置、および抵抗変化素子の形成方法 |
JP5565570B2 (ja) * | 2010-05-13 | 2014-08-06 | 日本電気株式会社 | スイッチング素子、スイッチング素子の製造方法および半導体装置 |
CN103119716B (zh) | 2010-09-27 | 2016-03-02 | 松下电器产业株式会社 | 存储单元阵列、半导体存储装置、存储单元阵列的制造方法及半导体存储装置的读出方法 |
WO2012043502A1 (ja) | 2010-09-28 | 2012-04-05 | 日本電気株式会社 | 半導体装置 |
-
2014
- 2014-06-17 WO PCT/JP2014/003247 patent/WO2014208050A1/ja active Application Filing
- 2014-06-17 JP JP2015523855A patent/JP6350525B2/ja not_active Expired - Fee Related
- 2014-06-17 US US14/895,017 patent/US9893276B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20160111638A1 (en) | 2016-04-21 |
JPWO2014208050A1 (ja) | 2017-02-23 |
WO2014208050A1 (ja) | 2014-12-31 |
US9893276B2 (en) | 2018-02-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6350525B2 (ja) | スイッチング素子とその製造方法および半導体装置とその製造方法 | |
JP6428860B2 (ja) | スイッチング素子およびスイッチング素子の製造方法 | |
JP5692297B2 (ja) | 半導体装置及びその製造方法 | |
WO2010079816A1 (ja) | 半導体装置及びその製造方法 | |
JP6860871B2 (ja) | 抵抗変化素子、半導体装置、及び半導体装置の製造方法 | |
JP5565570B2 (ja) | スイッチング素子、スイッチング素子の製造方法および半導体装置 | |
JP5799504B2 (ja) | 半導体装置及びその製造方法 | |
JP6665776B2 (ja) | スイッチング素子及びスイッチング素子の製造方法 | |
US9059402B2 (en) | Resistance-variable element and method for manufacturing the same | |
JP5895932B2 (ja) | 抵抗変化素子、それを含む半導体装置およびそれらの製造方法 | |
WO2016203751A1 (ja) | 整流素子、スイッチング素子および整流素子の製造方法 | |
WO2013103122A1 (ja) | スイッチング素子及びその製造方法 | |
JP5493703B2 (ja) | スイッチング素子およびスイッチング素子を用いた半導体装置 | |
JP5807789B2 (ja) | スイッチング素子、半導体装置およびそれぞれの製造方法 | |
US20190181182A1 (en) | Rectifying element and switching element having the rectifying element | |
US20210050517A1 (en) | Semiconductor device | |
WO2016157820A1 (ja) | スイッチング素子、半導体装置、及びスイッチング素子の製造方法 | |
JP2019047003A (ja) | 抵抗変化素子と半導体装置および製造方法 | |
WO2014050198A1 (ja) | スイッチング素子およびスイッチング素子の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170515 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170905 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171027 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20180220 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180328 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20180409 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180508 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180521 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6350525 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |