CN110402497A - 半导体装置、半导体装置的制造方法 - Google Patents

半导体装置、半导体装置的制造方法 Download PDF

Info

Publication number
CN110402497A
CN110402497A CN201880017617.0A CN201880017617A CN110402497A CN 110402497 A CN110402497 A CN 110402497A CN 201880017617 A CN201880017617 A CN 201880017617A CN 110402497 A CN110402497 A CN 110402497A
Authority
CN
China
Prior art keywords
insulator
electric conductor
oxide
transistor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880017617.0A
Other languages
English (en)
Inventor
浅见良信
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute Of Semi Bioenergy
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Institute Of Semi Bioenergy
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute Of Semi Bioenergy filed Critical Institute Of Semi Bioenergy
Publication of CN110402497A publication Critical patent/CN110402497A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H01L29/221—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds including two or more compounds, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供一种能够实现微型化或高集成化的半导体装置及半导体装置的制造方法。该半导体装置包括第一绝缘体、第一绝缘体上的氧化物、氧化物上的第二绝缘体以及第一及第二导电体、第二绝缘体上的第三导电体、第一导电体上的第四导电体、第二导电体上的第五导电体、第一绝缘体以及第一及第二导电体上的第三绝缘体、第二及第三绝缘体及第三导电体上的第四绝缘体、以及第四绝缘体上的第五绝缘体，第一和第二导电体以夹着第二绝缘体彼此相对的方式设置，第二绝缘体沿着设置在第三绝缘体中的开口的内壁、第一和第二导电体彼此相对的侧面及氧化物的顶面设置，使第三导电体的顶面的高度高于第二及第三绝缘体的顶面的高度，第四绝缘体沿着第二及第三绝缘体的顶面以及第三导电体的顶面及侧面设置。

Description

半导体装置、半导体装置的制造方法
技术领域
本发明的一个方式涉及一种半导体装置及半导体装置的制造方法。
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。有时可以说显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、成像装置及电子设备等具有半导体装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种步骤(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。
背景技术
使用半导体薄膜构成晶体管的技术受到注目。该晶体管被广泛地应用于集成电路(IC)、图像显示装置(简单地记载为显示装置)等的电子设备。作为可以应用于晶体管的半导体薄膜，硅类半导体材料被广泛地周知，作为其他材料，氧化物半导体受到注目。
例如，已公开了作为氧化物半导体使用在沟道形成区域中含有氧化锌或In-Ga-Zn类氧化物的晶体管来制造显示装置的技术(参照专利文献1及专利文献2。)。
近年来，公开了使用包含氧化物半导体的晶体管来制造存储装置的集成电路的技术(参照专利文献3。)。此外，除了存储装置之外，运算装置等也可以使用包含氧化物半导体的晶体管制造。
[先行技术文献]
[专利文献]
[专利文献1]日本专利申请公开第2007-123861号公报
[专利文献2]日本专利申请公开第2007-96055号公报
[专利文献3]日本专利申请公开第2011-119674号公报
发明内容
发明所要解决的技术问题
随着电子设备的高性能化、小型化及轻量化，实现了集成电路的高集成化以及晶体管的微型化。由此，制造晶体管的工艺规则也逐年从45nm、32nm缩小到22nm。在这样情况中，作为包含氧化物半导体且具有微型化结构的晶体管被要求按照设计具有良好的电特性的晶体管。
本发明的一个方式的目的之一是提供一种可以实现微型化或高集成化的半导体装置及半导体装置的制造方法。另外，本发明的一个方式的目的之一是提供一种具有良好的电特性的半导体装置及半导体装置的制造方法。另外，本发明的一个方式的目的之一是提供一种关态电流小的半导体装置及半导体装置的制造方法。另外，本发明的一个方式的目的之一是提供一种通态电流大的半导体装置及半导体装置的制造方法。另外，本发明的一个方式的目的之一是提供一种可靠性高的半导体装置及半导体装置的制造方法。另外，本发明的一个方式的目的之一是提供一种功耗得到降低的半导体装置及半导体装置的制造方法。另外，本发明的一个方式的目的之一是提供一种设计自由度高的半导体装置及半导体装置的制造方法。另外，本发明的一个方式的目的之一是提供一种生产率高的半导体装置及半导体装置的制造方法。此外，本发明的一个方式的目的之一是提供一种新颖的半导体装置及半导体装置的制造方法。
注意，这些目的的记载不妨碍其他目的的存在。注意，本发明的一个方式并不需要实现所有上述目的。除上述目的外的目的从说明书、附图、权利要求书等的描述中是显而易见的，并且可以从说明书、附图、权利要求书等的描述中抽出除上述目的外的目的。
解决技术问题的手段
本发明的一个方式是一种半导体装置，包括第一绝缘体、第一绝缘体上的氧化物、氧化物上的第二绝缘体、第一导电体及第二导电体、第二绝缘体上的第三导电体、第一导电体上的第四导电体、第二导电体上的第五导电体、第一绝缘体、第一导电体及第二导电体上的第三绝缘体、第二绝缘体、第三绝缘体及第三导电体上的第四绝缘体以及第四绝缘体上的第五绝缘体，第一导电体与第二导电体以夹着第二绝缘体彼此相对的方式设置，第二绝缘体沿着设置在第三绝缘体中的开口的内壁、第一导电体与第二导电体彼此相对的侧面及氧化物的顶面设置，第三导电体的顶面的高度高于第二绝缘体及第三绝缘体的顶面的高度，第四绝缘体沿着第二绝缘体的顶面、第三绝缘体的顶面、第三导电体的顶面及第三导电体的侧面设置，第四导电体与第五导电体以穿过第三至第五绝缘体且夹着第三导电体彼此相对的方式设置。
另外，在上述方式中，第四绝缘体可以包括沿着第三导电体的侧面沉积形成的第一区域、沿着第三导电体的顶面沉积形成的第二区域、除了第一及第二区域以外的第三区域，以第三区域的成膜面为基准的第一区域的膜厚度为第三区域的膜厚度的两倍以上。
另外，在上述方式中，第四及第五导电体可以与第一区域的至少一部分重叠并以穿过第三区域的方式设置。
另外，在上述方式中，第三导电体与第四导电体的接触于第一导电体的区域彼此相对的距离和第三导电体与第五导电体的接触于第二导电体的区域彼此相对的距离可以大致相等。
另外，在上述方式中，第二绝缘体可以隔着第二氧化物沿着设置在第三绝缘体中的开口的内壁、第一导电体与第二导电体相对的侧面及氧化物的顶面设置。
另外，在上述方式中，第四绝缘体可以隔着第六绝缘体沿着第二绝缘体的顶面、第三绝缘体的顶面、第三导电体的顶面及第三导电体的侧面设置。
另外，在上述方式中，第一及第二氧化物可以包含金属氧化物。
另外，本发明的一个方式是一种半导体装置的制造方法，包括：在氧化物上形成第一导电体、第二导电体及第一绝缘体的步骤、在第一绝缘体及氧化物的顶面上形成第二绝缘体及第三导电体的步骤、将第三导电体、第一绝缘体及第二绝缘体的顶面的高度形成为相同的步骤、对第一绝缘体的顶面进行蚀刻来使第一绝缘体的顶面的高度低于第三导电体的顶面的高度的步骤、沿着第一绝缘体的顶面、第二绝缘体的顶面、第三导电体的顶面及第三导电体的侧面沉积形成第三绝缘体的步骤、在第三绝缘体上形成第四绝缘体的步骤以及对第三绝缘体、第四绝缘体及第一绝缘体进行加工来形成到达第一导电体上的第一开口及到达第二导电体上的第二开口的步骤。
另外，在上述方式中，第一及第二开口可以通过对第三绝缘体中的沿着第三导电体的侧面的区域的至少一部分以及第三绝缘体中的沿着第一绝缘体的顶面的区域的一部分进行加工来形成。
另外，在上述方式中，可以作为第一及第四绝缘体沉积形成氧化硅或氧氮化硅且作为第三绝缘体沉积形成氧化铝、氮化硅或氧化铪。
另外，在上述方式中，第一及第二开口可以通过干蚀刻法形成。
另外，在上述方式中，第一及第二开口可以对第四绝缘体通过使用Ar、O2及C4F6的混合气体的干蚀刻法形成，对第二绝缘体通过使用Ar、H2及C4F8的混合气体的干蚀刻法形成，对第一绝缘体通过使用Ar、O2及C4F6的混合气体的干蚀刻法形成。
发明效果
根据本发明的一个方式可以提供一种可以实现微型化或高集成化的半导体装置及半导体装置的制造方法。另外，根据本发明的一个方式可以提供一种具有良好的电特性的半导体装置及半导体装置的制造方法。另外，根据本发明的一个方式可以提供一种关态电流小的半导体装置及半导体装置的制造方法。另外，根据本发明的一个方式可以提供一种通态电流大的半导体装置及半导体装置的制造方法。另外，根据本发明的一个方式可以提供一种可靠性高的半导体装置及半导体装置的制造方法。另外，根据本发明的一个方式可以提供一种功耗得到降低的半导体装置及半导体装置的制造方法。另外，根据本发明的一个方式可以提供一种设计自由度高的半导体装置及半导体装置的制造方法。另外，根据本发明的一个方式可以提供一种生产率高的半导体装置及半导体装置的制造方法。此外，根据本发明的一个方式可以提供一种新颖的半导体装置及半导体装置的制造方法。
注意，这些效果的记载不妨碍其他效果的存在。注意，本发明的一个方式并不需要实现所有上述效果。除上述效果外的效果从说明书、附图、权利要求书等的描述中是显而易见的，并且可以从说明书、附图、权利要求书等的描述中中抽出除上述效果外的效果。
附图简要说明
[图1]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图2]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图3]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图4]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图5]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图6]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图7]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图8]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图9]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图10]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图11]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图12]根据本发明的一个方式的半导体装置的制造途中的截面放大图。
[图13]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图14]示出根据本发明的一个方式的半导体装置的制造方法的截面放大图。
[图15]示出根据本发明的一个方式的半导体装置的制造方法的截面放大图。
[图16]根据本发明的一个方式的半导体装置的制造途中的截面放大图。
[图17]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图18]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图19]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图20]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图21]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图22]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图23]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图24]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图25]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图26]根据本发明的一个方式的半导体装置的制造途中的截面放大图。
[图27]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图28]示出根据本发明的一个方式的半导体装置的制造方法的截面放大图。
[图29]示出根据本发明的一个方式的半导体装置的制造方法的截面放大图。
[图30]根据本发明的一个方式的半导体装置的制造途中的截面放大图。
[图31]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图32]示出根据本发明的一个方式的存储装置的结构例子的截面图。
[图33]示出根据本发明的一个方式的存储装置的结构例子的方框图。
[图34]示出根据本发明的一个方式的存储装置的结构例子的电路图。
[图35]示出根据本发明的一个方式的存储装置的结构例子的方框图。
[图36]示出根据本发明的一个方式的存储装置的结构例子的方框图及电路图。
[图37]示出根据本发明的一个方式的半导体装置的结构例子的方框图。
[图38]示出根据本发明的一个方式的半导体装置的结构例子的方框图、电路图及半导体装置的工作例子的时序图。
[图39]示出根据本发明的一个方式的半导体装置的结构例子的方框图。
[图40]示出根据本发明的一个方式的半导体装置的结构例子的电路图及半导体装置的工作例子的时序图。
[图41]示出根据本发明的一个方式的半导体装置的方框图。
[图42]示出根据本发明的一个方式的半导体装置的电路图。
[图43]根据本发明的一个方式的半导体晶片的俯视图。
[图44]说明电子构件的制造工序例子的流程图及立体示意图。
[图45]示出根据本发明的一个方式的电子设备的图。
[图46]实施例的半导体装置的截面STEM照片。
实施发明的方式
下面，参照附图对实施方式进行说明。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面所示的实施方式所记载的内容中。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，并不局限于附图中的尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，在实际的制造工序中，有时由于蚀刻等处理而层或抗蚀剂掩模等被非意图性地蚀刻，但是为了便于理解有时省略图示。另外，在附图中，有时在不同的附图之间共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
另外，尤其在俯视图(也称为平面图)或立体图等中，为了便于对发明的理解，有时省略部分构成要素的记载。另外，有时省略部分隐藏线等的记载。
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，有时本说明书等所记载的序数词与用来指定本发明的一个方式的序数词不一致。
在本说明书中，为了方便起见，使用“上”、“下”等表示配置的词句以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书中所说明的词句，根据情况可以适当地换词句。
例如，在本说明书等中，当明确地记载为“X与Y连接”时，在本说明书中公开了X与Y直接连接的情况、X与Y电连接的情况以及X与Y在功能上连接的情况。因此，不局限于附图或文中所示的连接关系等规定的连接关系，附图或文中所示的连接关系以外的连接关系也记载于附图或文中。
在此，X、Y为对象物(例如，装置、元件、电路、布线、电极、端子、节点、导电膜和层等)。
作为X与Y直接连接的情况的一个例子，可以举出在X与Y之间没有连接能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件和负载等)，并且X与Y没有通过能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件和负载等)连接的情况。
作为X和Y电连接的情况的一个例子，可以在X和Y之间连接一个以上的能够电连接X和Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件、负载等)。此外，开关具有控制导通或关闭的功能。换言之，通过使开关处于导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过。或者，开关具有选择并切换电流路径的功能。另外，X和Y电连接的情况包括X与Y直接连接的情况。
作为X和Y在功能上连接的情况的一个例子，可以在X和Y之间连接一个以上的能够在功能上连接X和Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(DA转换电路、AD转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转换器电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振幅或电流量等的电路、运算放大器、差动放大电路、源极跟随电路、缓冲器电路等)、信号产生电路、存储电路、控制电路等)。注意，例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，就可以说X与Y在功能上是连接着的。另外，X与Y在功能上连接的情况包括X与Y直接连接的情况及X与Y电连接的情况。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有沟道形成区域，并且电流能够通过沟道区域流过源极与漏极之间。注意，在本说明书等中，沟道形成区域是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时互相调换。因此，在本说明书等中，有时源极和漏极可以相互调换。
注意，例如，沟道长度是指在晶体管的俯视图中，半导体(或在晶体管处于开启状态时，在半导体中电流流动的部分)与栅电极相互重叠的区域或形成有沟道的区域中的源极(源区域或源电极)与漏极(漏区域或漏电极)之间的距离。另外，在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限定于一个值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如是指半导体(或在晶体管处于开启状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者形成沟道的区域中的源极与漏极相对的部分的长度。另外，在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不限定于一个值。因此，在本说明书中，沟道宽度是形成有沟道的区域中的任一个值、最大值、最小值或平均值。
另外，在本说明书等中，根据晶体管的结构，有时形成沟道的区域中的实际上的沟道宽度(以下，也称为“实效沟道宽度”)和晶体管的俯视图所示的沟道宽度(以下，也称为“外观上的沟道宽度”)不同。例如，在栅电极覆盖半导体的侧面时，有时因为实效的沟道宽度大于外观上的沟道宽度，所以不能忽略其影响。例如，在微型且栅电极覆盖半导体的侧面的晶体管中，有时形成在半导体的侧面上的沟道形成区域的比例增高。在此情况下，实效的沟道宽度大于外观上的沟道宽度。
在上述情况下，有时难以通过实测估计实效沟道宽度。例如，为了根据设计值估计实效沟道宽度，需要一个假设，即已知半导体的形状。因此，当半导体的形状不确定时，难以准确地测量实效沟道宽度。
于是，在本说明书中，有时将外观上的沟道宽度称为“围绕沟道宽度(SCW：Surrounded Channel Width)”。此外，在本说明书中，在简单地表示“沟道宽度”时，有时是指围绕沟道宽度或外观上的沟道宽度。或者，在本说明书中，在简单地表示“沟道宽度”时，有时表示实效的沟道宽度。注意，通过对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、实效沟道宽度、外观上的沟道宽度、围绕沟道宽度等的值。
在本说明书等中，半导体的杂质是指构成半导体的主要成分之外的物质。例如，浓度小于0.1原子％的元素可以说是杂质。有时由于包含杂质，例如造成半导体的DOS(Density of States：态密度)变高，结晶性降低等。当半导体是氧化物半导体时，作为改变半导体的特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及氧化物半导体的主要成分以外的过渡金属等，例如有氢、锂、钠、硅、硼、磷、碳、氮等。在是氧化物半导体的情况下，有时水也作为杂质起作用。另外，在是氧化物半导体时，有时例如由于杂质的混入导致氧缺陷的产生。此外，在半导体是硅时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
在本说明书等中，“氧氮化硅膜”是指在其组成中含氧量多于含氮量的膜。例如，优选的是，所包含的氧的浓度为55原子％以上且65原子％以下，氮的浓度为1原子％以上且20原子％以下，硅的浓度为25原子％以上且35原子％以下，并且氢的浓度为0.1原子％以上且10原子％以下的范围内的膜。“氮氧化硅膜”是指在其组成中含氮量多于含氧量的膜。例如，优选的是，所包含的氮的浓度为55原子％以上且65原子％以下，氧的浓度为1原子％以上且20原子％以下，硅的浓度为25原子％以上且35原子％以下，并且氢的浓度为0.1原子％以上且10原子％以下的范围内的膜。
另外，在本说明书等中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”变换为“绝缘层”。
另外，在本说明书等中，可以将“绝缘体”换称为“绝缘膜”或“绝缘层”。另外，可以将“导电体”换称为“导电膜”或“导电层”。另外，可以将“半导体”换称为“半导体膜”或“半导体层”。
另外，除非特别叙述，本说明书等所示的晶体管为场效应晶体管。此外，除非特别叙述，本说明书等所示的晶体管为n沟道晶体管。由此，除非特别叙述，其阈值电压(也称为“Vth”)大于0V。
另外，在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括-5°以上且5°以下的状态。另外，“大致平行”是指两条直线形成的角度为-30°以上且30°以下的情况。另外，“垂直”是指两条直线的角度为80°以上且100°以下的状态。因此，也包括85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
另外，在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，在将金属氧化物用于晶体管的活性层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，当记载为OS FET或OS晶体管时，可以将换称为包含金属氧化物或氧化物半导体的晶体管。
(实施方式1)
以下，说明包括根据本发明的一个方式的晶体管200的半导体装置的一个例子。
<半导体装置的结构例子1>
图1A、图1B及图1C是根据本发明的一个方式的晶体管200及晶体管200附近的俯视图及截面图。
图1A是包括晶体管200的半导体装置的俯视图。另外，图1B及图1C是该半导体装置的截面图。在此，图1B是沿着图1A所示的点划线A1-A2表示的部位的截面图，也是晶体管200的沟道长度方向的截面图。另外，图1C是沿着图1A所示的点划线A3-A4表示的部位的截面图，也是晶体管200的沟道宽度方向的截面图。在图1A的俯视图中，为了明确起见，省略部分构成要素而图示。
本发明的一个方式的半导体装置包括晶体管200、配置在衬底(未图示。)上的用作层间膜的绝缘体210、绝缘体212、绝缘体226、绝缘体227、绝缘体228及绝缘体229。另外，包括与晶体管200电连接且用作布线的导电体203(导电体203a、导电体203b)及用作插头的导电体252(导电体252a、导电体252b)。注意，本发明的一个方式的半导体装置也可以具有不设置有绝缘体227的结构。
注意，导电体203具有以与设置在绝缘体212中的开口的内壁接触的方式形成有导电体203a且其内侧形成有导电体203b的叠层结构。在此，导电体203的顶面的高度与绝缘体212的顶面的高度优选大致相同。注意，在晶体管200中示出层叠导电体203a及导电体203b的结构，但是本发明的一个方式不局限于此。例如，也可以采用只设置导电体203b的结构。
另外，导电体252以填充设置在绝缘体226、绝缘体227、绝缘体228及绝缘体229中的开口的方式形成。在此，导电体252的顶面的高度与绝缘体229的顶面的高度可以大致相同。注意，在晶体管200中示出导电体252为单层的结构，但是本发明的一个方式不局限于此。例如，导电体252也可以具有两层以上的叠层结构。
[晶体管200]
如图1B所示，晶体管200包括配置在绝缘体212上的绝缘体214、配置在绝缘体214上的绝缘体216、以埋入于绝缘体214及绝缘体216的方式配置的导电体205(导电体205a、导电体205b)、配置在绝缘体216及导电体205上的绝缘体220、配置在绝缘体220上的绝缘体222、配置在绝缘体222上的绝缘体224、配置在绝缘体224上的氧化物230(氧化物230a、氧化物230b及氧化物230c)、配置在氧化物230上的绝缘体250、夹着氧化物230c及绝缘体250配置在氧化物230b上的导电体251(导电体251a、导电体251b)以及配置在绝缘体250上的导电体260。
注意，在晶体管200中示出层叠导电体205a及导电体205b的结构，但是本发明的一个方式不局限于此。例如，也可以采用只设置导电体205b的结构。
另外，在晶体管200中示出层叠氧化物230a、氧化物230b及氧化物230c的三层结构，但是本发明的一个方式不局限于此。例如，也可以采用四层以上的叠层结构。或者，例如可以采用氧化物230a与氧化物230b的两层结构。或者，例如可以采用只有氧化物230b的单层结构。
另外，在晶体管200中示出导电体260为单层的结构，但是本发明的一个方式不局限于此。例如，导电体260也可以具有两层以上的叠层结构。
此外，优选在晶体管200中将被用作氧化物半导体的金属氧化物(以下也称为氧化物半导体)用于氧化物230(氧化物230a、氧化物230b及氧化物230c)。由于使用金属氧化物的晶体管在非导通状态下的泄漏电流(关态电流)非常小，所以可以提供一种功耗低的半导体装置。此外，由于金属氧化物可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管。
另一方面，使用金属氧化物的晶体管有时由于金属氧化物中的杂质及氧缺陷而其电特性容易变动，因此其可靠性变低。另外，包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧缺陷。当氢进入该氧缺陷时，有时产生作为载流子的电子。因此，使用含有氧缺陷的金属氧化物的晶体管容易具有常开启特性。由此，优选尽可能减少金属氧化物中的氧缺陷。
尤其是，当在氧化物230所具有的沟道形成区域与被用作第一栅极绝缘体的绝缘体250的界面存在氧缺陷时，容易发生晶体管200的电特性的变动，因此有时可靠性变低。
于是，与氧化物230接触的绝缘体250优选包含超过化学计量组成的氧(也称为过剩氧)。换言之，在绝缘体250所包含的过剩氧扩散到氧化物230所具有的沟道形成区域时，可以减少该沟道形成区域中的氧缺陷。
并且，晶体管200优选由防止水或氢等杂质进入的具有阻挡性的绝缘体覆盖。具有阻挡性的绝缘体是指使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过。)的绝缘材料的绝缘体。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过。)的绝缘材料。
例如，在具有阻挡性的绝缘体222上设置晶体管200。另外，在晶体管200上设置具有阻挡性的绝缘体228。通过采用绝缘体222、绝缘体228配置在晶体管200的上下的结构，可以将晶体管200由具有阻挡性的绝缘体夹持。通过采用上述结构，可以抑制氢、水等杂质从绝缘体222的下层或/及绝缘体228的上层混入晶体管200。或者，可以抑制含在绝缘体224及绝缘体250中的氧向绝缘体222的下层或/及绝缘体228的上层扩散。由此，可以高效地将含在绝缘体224及绝缘体250中的氧供应到氧化物230所具有的沟道形成区域。
下面，说明包括根据本发明的一个方式的晶体管200的半导体装置的详细结构。
在晶体管200中，导电体260具有第一栅极(也称为顶栅极。)电极的功能。另外，导电体205具有第二栅极(也称为底栅极。)电极的功能。在此情况下，通过独立地控制施加到导电体205的电位及施加到导电体260的电位，可以任意使晶体管200的Vth向正方向漂移或向负方向漂移。例如，通过在对导电体205施加负电位的状态下一边扫描对导电体260施加的电位(Vg)一边进行漏极电流(Id)测量(所谓Vg-Id测量)，与将在导电体205固定为0V的状态下进行Vg-Id测量的情况相比，可以使晶体管200的Vth向正方向漂移。其结果，与将导电体205固定为0V的情况相比，在对导电体205施加负电位的情况下，可以减少施加到导电体260的电位为0V时的漏极电流。另外，如上所述，在本说明书等中，将控制晶体管200的开关工作的栅电极的电位为0V时的漏极电流也称为“Icut”。
另外，如图1A所示，导电体205以与氧化物230及导电体260重叠的方式配置。另外，如图1B所示，导电体205优选以接触于导电体203上的方式设置。另外，如图1C所示，导电体205在氧化物230的与沟道宽度方向交叉的端部的外侧的区域中也以与导电体260重叠的方式配置。就是说，优选在氧化物230的侧面的外侧导电体205和导电体260隔着绝缘体220、绝缘体222及绝缘体224重叠。
通过晶体管200具有上述结构，在对导电体260及导电体205施加电位时，可以由产生在导电体260与导电体205间的电场覆盖氧化物230所具有的沟道形成区域。
在本说明书等中，将由第一栅电极和第二栅电极的电场围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。
导电体205具有以与设置在绝缘体214及绝缘体216中的开口的内壁接触的方式形成导电体205a且其内侧形成有导电体205b的叠层结构。在此，导电体205a及导电体205b的顶面的高度与绝缘体216的顶面的高度优选大致相同。注意，在晶体管200中示出层叠导电体205a及导电体205b的结构，但是本发明的一个方式不局限于此。例如，也可以采用只设置导电体205b的结构。
如图1C所示，与导电体260同样，导电体203在沟道宽度方向上延伸，并且被用作对用作第二栅电极的导电体205施加电位的布线。在此，在被用作第二栅电极的导电体203上层叠地设置埋入设置在绝缘体214及绝缘体216中的开口的导电体205。通过在导电体203上设置导电体205，可以适当地设定被用作第一栅电极的导电体260与导电体203之间的距离。就是说，当在导电体203和导电体260之间设置绝缘体214及绝缘体216等时，可以降低导电体203和导电体260之间的寄生电容，同时可以提高导电体203和导电体260之间的绝缘耐压。
另外，通过降低导电体203和导电体260之间的寄生电容，可以提高晶体管200的开关速度，而可以实现具有与不降低该寄生电容的情况相比更高频率特性的晶体管。此外，通过提高导电体203和导电体260之间的绝缘耐压，可以提高晶体管200的可靠性。因此，绝缘体214及绝缘体216的厚度优选大。此外，导电体203的延伸方向不局限于沟道宽度方向，例如也可以在晶体管200的沟道长度方向上延伸。
在此，作为导电体205a及导电体203a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过。)的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等)中的至少一个的扩散的功能(不容易使上述氧透过。)的导电材料。在本说明书中，抑制杂质或氧的扩散的功能是指抑制上述杂质和上述氧中的至少一个或全部的扩散的功能。
通过使导电体205a及导电体203a具有抑制氧扩散的功能，可以防止因导电体205b及导电体203b氧化而导致导电率的下降。作为具有抑制氧扩散的功能的导电材料，优选使用钽、氮化钽、氮化钛、钌或氧化钌等。因此，导电体205a及导电体203a可以为上述导电材料的单层或叠层。由此，可以抑制氢、水等杂质从绝缘体210的下方经过导电体203及导电体205扩散到晶体管200一侧。
作为导电体205b，优选使用以钨、铜或铝为主要成分的导电材料。在图1中，导电体205b具有单层结构，但是也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层结构。
另外，导电体203b因为被用作布线所以优选使用具有比导电体205b高的导电性的材料。例如，可以使用以铜或铝为主要成分的导电材料。导电体203b也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层结构。
尤其是，作为导电体203b优选使用铜。因为铜的电阻低，适合用于布线等的导电材料。另一方面，铜容易扩散，因此有时铜扩散到氧化物230而导致晶体管200的电特性降低。于是，作为绝缘体214使用铜透过性低的氧化铝或氧化铪等材料。由此，可以抑制铜从导电体203b扩散到氧化物230。
绝缘体210及绝缘体214优选被用作防止水或氢等杂质从该绝缘体的下方进入晶体管200的阻挡膜。因此，绝缘体210及绝缘体214优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过。)的绝缘材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等)中的至少一个的扩散的功能(不容易使上述氧透过。)的绝缘材料。
例如，优选的是，作为绝缘体210使用氧化铝等，作为绝缘体214使用氮化硅等。由此，可以抑制氢、水等杂质扩散到与绝缘体210及绝缘体214相比更上方(晶体管200一侧)。此外，可以抑制包含在绝缘体224等中的氧扩散到与绝缘体210及绝缘体214相比更下方。
另外，如图1B及图1C所示，通过采用在导电体203上层叠导电体205的结构，可以在绝缘体212与绝缘体216之间设置绝缘体214。由此，例如，通过绝缘体214使用氮化硅等，即使在导电体203b使用铜等容易扩散的金属的情况下，也可以抑制该金属扩散到绝缘体214的上方的层。
另外，被用作层间膜的绝缘体212、绝缘体216、绝缘体226、绝缘体227及绝缘体229的介电常数优选低于绝缘体210、绝缘体214及绝缘体228。通过将介电常数低的材料用于层间膜，例如，可以降低产生在层间膜上下的布线间的寄生电容。
例如，作为绝缘体212、绝缘体216、绝缘体226、绝缘体227及绝缘体229可以举出氧化硅、氧氮化硅、氮化氧化硅或氮化硅等。
另外，例如，作为绝缘体210、绝缘体214及绝缘体228可以使用氧化铝、氧化铪、氮化硅等绝缘体的单层或叠层。
优选的是，在能够适用于绝缘体226、绝缘体227、绝缘体228及绝缘体229的上述材料中，绝缘体226、绝缘体227及绝缘体229使用相同材料且绝缘体228使用与该材料不同的材料。例如，优选的是，绝缘体226、绝缘体227及绝缘体229使用氧化硅或氧氮化硅，绝缘体228使用氧化铝、氮化硅或氧化铪。通过采用这样结构，可以在对绝缘体226、绝缘体227、绝缘体228及绝缘体229利用干蚀刻法进行为了形成导电体252的开口处理时，通过利用绝缘体226、绝缘体227及绝缘体229、绝缘体228的蚀刻速率的差异，可以自对准地形成该开口。上述内容在后面另行详细地说明。
另外，在晶体管200中，绝缘体220、绝缘体222及绝缘体224被用作第二栅极绝缘体。
在此，接触于氧化物230的绝缘体224优选使用超过化学计量组成的氧的氧化物绝缘体。换言之，绝缘体224优选形成有过剩氧区域。通过以与氧化物230接触的方式设置上述包含过剩氧的绝缘体，可以减少氧化物230所具有的沟道形成区域中的氧缺陷，从而可以提高晶体管200的可靠性。
作为具有过剩氧区域的绝缘体，具体而言，优选使用由于加热而一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在TDS(Thermal DesorptionSpectroscopy，热脱附谱)分析中换算为氧分子的氧的脱离量为1.0×1014molecules/cm2以上，优选为3.0×1015molecules/cm2以上的氧化物膜。注意，上述TDS分析时的膜的表面温度优选为100℃以上且700℃以下的范围内。
另外，当绝缘体224具有过剩氧区域时，绝缘体222优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过。)。
通过使绝缘体222具有抑制氧的扩散的功能，绝缘体224所包括的过剩氧区域的氧可以高效地供应给氧化物230而不扩散到绝缘体220一侧。另外，可以抑制导电体205与绝缘体224所包括的过剩氧区域的氧起反应。
作为绝缘体222，例如优选使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等所谓的high-k材料的绝缘体的单层或叠层。尤其是，优选使用具有氧化铝及氧化铪等具有抑制杂质及氧等的扩散的功能(不容易使上述氧透过)的绝缘材料。通过使用该材料形成绝缘体222，可以抑制从氧化物230释放氧或者氢等杂质从绝缘体222的下方混入氧化物230。
或者，例如也可以对上述绝缘材料添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
绝缘体220优选具有热稳定性。例如，因为氧化硅及氧氮化硅具有热稳定性，所以通过与high-k材料的绝缘体组合，可以使栅极绝缘体为具有热稳定性的叠层结构。
另外，绝缘体220、绝缘体222及绝缘体224也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以为使用不同材料形成的叠层结构。
另外，在图1所示的晶体管200中，氧化物230包括氧化物230a、氧化物230a上的氧化物230b、氧化物230b上的氧化物230c。
在此，如图1B所示，氧化物230c优选以与设置在绝缘体226中的开口的内壁、导电体251a和导电体251b彼此相对的侧面及氧化物230b的顶面接触的方式设置。如后面所述，氧化物230b具有晶体管200的沟道形成区域的功能。因此，通过将氧化物230c如上述那样设置，晶体管200具有被用作源电极或漏电极的功能的导电体251与氧化物230b直接连接的结构，由此与两者隔着氧化物230c重叠的情况相比，可以得到高通态电流及电场效应迁移率。
在晶体管200中，氧化物230的一部分具有沟道形成区域的功能。氧化物230a、氧化物230b及氧化物230c的三层都可以具有该沟道形成区域，但是氧化物230a及氧化物230b的两层具有该沟道形成区域即可，至少氧化物230b具有该沟道形成区域即可。
在此，当在氧化物230b下设置有氧化物230a时，可以抑制杂质从形成在氧化物230a下的结构物扩散到氧化物230b所具有的沟道形成区域。当在氧化物230b之上设置有氧化物230c时，可以防止杂质从形成在氧化物230c的上方的结构物扩散到氧化物230b所具有的沟道形成区域。
作为氧化物230，优选使用被用作氧化物半导体的金属氧化物(以下，也称为氧化物半导体。)。例如，作为将用于沟道形成区域金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
氧化物230优选具有各金属原子的原子个数比互不相同的氧化物的叠层结构。具体而言，如图1所示，当氧化物230具有氧化物230a、氧化物230b及氧化物230c的三层叠层结构时，用于氧化物230a及氧化物230c的金属氧化物的构成元素中的元素M的原子个数比优选大于用于氧化物230b的金属氧化物的构成元素中的元素M的原子个数比。此外，在用于氧化物230a、氧化物230c的金属氧化物中，相对于In的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子个数比。另外，在用于氧化物230b的金属氧化物中，相对于In的元素M的原子个数比优选大于用于氧化物230a及氧化物230c的金属氧化物中的相对于In的元素M的原子个数比。
如上所述，由于使用金属氧化物的晶体管在非导通状态下的泄漏电流非常小，所以可以提供一种功耗低的半导体装置。此外，由于金属氧化物可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管。
例如，作为氧化物230优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。作为氧化物230，也可以使用In-Ga氧化物、In-Zn氧化物。
导电体251(导电体251a、导电体251b)具有源电极或漏电极的功能。如图1B所示，导电体251a与导电体251b以夹着氧化物230c及绝缘体250相对的方式设置。导电体251例如可以使用氮化钽、钨、氮化钛等的导电体。另外，在图1中，导电体251具有单层结构，但是也可以采用两层以上的叠层结构。
例如，在导电体251具有两层结构时，导电体251的第一层使用钨等的金属，导电体251的第二层使用氮化钛、氮化钽等具有抑制氧的透过的功能的导电体。通过具有该结构，减少从导电体251的第二层的上方向导电体251的第一层混入的氧，从而可以抑制导电体251的第一层的电阻值增加。
另外，虽然图1未示出，但是也可以采用在导电体251上沉积形成氧化铝等具有抑制氧的透过的功能的绝缘体的结构。例如，也可以作为导电体251使用氮化钽、钨、氮化钛等导电体且在导电体251上层叠氧化铝等绝缘体的结构。通过采用该结构，从氧化铝等的绝缘体上向导电体251混入的氧减少，从而可以抑制导电体251的电阻值增加。另外，由于减少向导电体251混入的氧，所以可以对氧化物230供应更多氧。
另外，导电体251(导电体251a、导电体251b)有时与氧化物230b或/及氧化物230c起反应。其结果，虽然图1未图示，但是有时在导电体251与氧化物230b或/及氧化物230c的界面形成n型化而载流子增加的区域。该区域有时导致晶体管200的漏极电流增加。
绝缘体250被用作第一栅极绝缘体。绝缘体250优选以与氧化物230c的顶面接触的方式配置。绝缘体250优选使用通过加热使氧释放的绝缘体形成。例如，绝缘体250在热脱附谱分析(TDS分析)中换算为氧分子的氧的脱离量为1.0×1014molecules/cm2以上，优选为3.0×1015molecules/cm2以上的氧化物膜。注意，上述TDS分析时的膜的表面温度优选为100℃以上且700℃以下的范围内。
通过作为绝缘体250以与氧化物230c的顶面接触的方式设置通过加热释放氧的绝缘体，可以对氧化物230b所具有的沟道形成区域高效地供应氧。与绝缘体224同样，优选绝缘体250中的水或氢等杂质的浓度得到降低。绝缘体250的膜厚度优选为1nm以上且20nm以下。注意，在图1中，绝缘体250具有单层结构，但是也可以采用两层以上的叠层结构。
另外，如图1B所示，绝缘体250的顶面的高度优选与绝缘体226的顶面的高度大致相同。
作为用作第一栅电极的导电体260例如可以使用钨等金属。注意，在图1中，导电体260具有单层结构，但是也可以采用两层以上的叠层结构。
例如，在导电体260具有三层结构的情况下，优选的是，导电体260的第一层使用导电氧化物，导电体260的第二层使用氮化钛，导电体260的第三层使用钨等的金属。作为可用于导电体260的第一层的导电氧化物，例如可以举出可用于氧化物230的金属氧化物。尤其是，优选使用In-Ga-Zn类氧化物中的导电性高且金属的原子个数比为[In]：[Ga]：[Zn]＝4：2：3至4.1及其附近值的In-Ga-Zn类氧化物。通过将这样金属氧化物用于导电体260的第一层，可以减少氧从导电体260的第一层的下方混入导电体260的第二层、第三层，从而可以抑制因氧化导电体260而第二层的电阻值增加。
另外，通过利用溅射法形成可用于导电体260的第一层的上述导电氧化物，可以对绝缘体250添加氧并将氧供应到氧化物230。由此，可以减少氧化物230所具有的沟道形成区域的氧缺陷。
如上所述，作为导电体260的第二层例如可以使用氮化钛等金属。导电体260的第二层也可以对导电体260的第一层添加氮等杂质而提高导电性。另外，作为导电体260的第三层，例如可以使用钨等金属。通过使用钨等低电阻率材料，可以降低导电体260的电阻值。
另外，例如，在导电体260具有两层结构时，也可以采用第一层使用氮化钛等金属氮化物，第二层使用钨等金属的结构。
另外，虽然图1未示出，但是也可以采用在导电体260上沉积形成氧化铝等具有抑制氧的透过的功能的绝缘体的结构。例如，也可以作为导电体260使用钨等金属且在导电体260上层叠氧化铝等绝缘体的结构。通过采用该结构，减少从氧化铝等的绝缘体上向导电体260混入的氧，从而可以抑制导电体260被氧化。另外，由于向导电体260混入的氧的减少，所以可以对氧化物230供应更多氧。
与绝缘体224等同样，被用作层间膜的绝缘体226、绝缘体227、绝缘体228及绝缘体229优选降低膜中的氢、水等的杂质浓度。另外，如上所述，绝缘体226、绝缘体227及绝缘体229与绝缘体228优选使用不同材料。例如，优选的是，绝缘体226、绝缘体227及绝缘体229使用氧化硅或氧氮化硅，绝缘体228使用氧化铝、氮化硅或氧化铪。通过采用这样结构，可以抑制氢、水等的杂质从绝缘体228的上方混入晶体管200。另外，也可以抑制晶体管200内的氧向绝缘体228的上方扩散。
在此，如图1B所示，导电体260的顶面的高度优选高于绝缘体250、氧化物230c及绝缘体226的顶面的高度。另外，绝缘体227及绝缘体228优选以覆盖绝缘体250、氧化物230c、绝缘体226的顶面、导电体260的顶面及导电体260的侧面的方式形成。另外，绝缘体229的膜厚度优选至少厚于绝缘体227及绝缘体228。通过绝缘体227、绝缘体228及绝缘体229采用上述结构，在对绝缘体226、绝缘体227、绝缘体228及绝缘体229利用干蚀刻法进行形成导电体252的开口处理时，可以以不穿过具有第一栅电极的功能的导电体260的方式自对准地形成该开口。上述内容在后面另行详细地说明。
在设置在绝缘体226、绝缘体227、绝缘体228及绝缘体229中的开口形成有具有使被用作源电极或漏电极的导电体251(导电体251a、导电体251b)与上层布线连接的插头的功能的导电体252(导电体252a、导电体252b)。如图1A及图1B所示，导电体252a与导电体252b以夹着具有第一栅电极的功能的导电体260彼此相对的方式设置。
在此，如图1A、图1B所示，在俯视时，导电体252a及导电体252b优选以与绝缘体228隔着绝缘体227重叠于导电体260的侧面的区域的至少一部分重叠的方式设置。通过采用上述结构，可以减小导电体252a与导电体252b之间的间隔，所以可以实现晶体管200的微型化。另外，可以为即使减小导电体252a与导电体252b之间的间隔也可以具有使导电体252a及导电体252b与具有第一栅电极的功能的导电体260分离的结构，所以晶体管200可以提供良好的电特性。另外，如图1B所示，导电体252a、导电体252b及绝缘体229的顶面的高度也可以为相同。
另外，通过具有上述结构，图1所示的半导体装置可以为具有第一栅电极的功能的导电体260与导电体252a中的接触于导电体251a的区域彼此相对的距离大致相等于导电体260与导电体252b中的接触于导电体251b的区域彼此相对的距离的结构。由此，可以以高精度且高成品率制造微型且具有良好电特性的半导体装置。注意，在后面的<半导体装置的制造方法1>中详细说明制造该半导体装置的具体方法。
导电体252优选使用以钨、铜或铝为主要成分的导电材料。另外，导电体252也可以具有叠层结构，例如，也可以采用以与设置在绝缘体226、绝缘体227、绝缘体228及绝缘体229中的开口的内壁、导电体251的顶面接触的方式形成钛、氮化钛等，并其内側设置上述导电材料的结构。
在导电体252采用叠层结构时，与导电体205a等同样，作为与设置在绝缘体226、绝缘体227、绝缘体228及绝缘体229中的开口的内壁及导电体252的顶面接触的导电体，优选使用抑制氢、水等杂质的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌或氧化钌等。另外，可以使用抑制水或氢等杂质的透过的功能的导电材料的单层或叠层。通过使用该导电材料，可以抑制氢、水等杂质从绝缘体229的上层通过导电体252a及导电体252b混入氧化物230。
另外，虽然未图示，但是可以与导电体252a及导电体252b的顶面接触的方式配置被用作布线的导电体。被用作布线的导电体优选使用以钨、铜或铝为主要成分的导电材料。另外，该导电体也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层结构。另外，与导电体203等同样，该导电体可以填埋于绝缘体的开口中。
以上，说明包括根据本发明的一个方式的晶体管200的半导体装置的结构例子。为了实现本发明所要解决的目的之一的制造能够实现微型化的半导体装置，除了该半导体装置所包括的晶体管的微型化(沟道长度、沟道宽度的减小等)以外，例如还需要减小使晶体管的源电极或漏电极与布线连接的插头之间的间隔或者减小使该插头穿过的接触孔的开口径等。包括根据本发明的一个方式的晶体管200的半导体装置具有：即使减小上述插头之间的间隔，该插头也不与晶体管的第一栅电极接触的点、可以以高精度形成该插头的点、以及制造工序的自由度高的点等特征。关于半导体装置的具体制造方法，在后面的<半导体装置的制造方法1>中详细说明，包括根据本发明的一个方式的晶体管200的半导体装置可以以高成品率提供能够实现微型化的半导体装置。
<半导体装置的结构例子2>
下面，对与上述<半导体装置的结构例子1>不同的包括根据本发明的一个方式的晶体管200的半导体装置的一个例子进行说明。
图2A是包括晶体管200的半导体装置的俯视图。另外，图2B及图2C是该半导体装置的截面图。在此，图2B是沿着图2A所示的点划线A1-A2表示的部位的截面图，也是晶体管200的沟道长度方向的截面图。另外，图2C是沿着图2A所示的点划线A3-A4表示的部位的截面图，也是晶体管200的沟道宽度方向的截面图。在图2A的俯视图中，为了明确起见，省略部分的构成要素而图示。
注意，在图2所示的半导体装置中，对具有与构成〈半导体装置的结构例子1〉所示的半导体装置的构成要素相同的功能的构成要素附加相同附图标记。另外，下面说明与在<半导体装置的结构例子1>中说明的半导体装置不同的部分，其他部分可以参照在<半导体装置的结构例子1>中说明的内容。
如图2A所示，在图2所示的半导体装置中，多个晶体管200以夹着氧化物230c_2、绝缘体250_2及导电体260_2在沟道长度方向相邻的方式设置，这一点与在<半导体装置的结构例子1>中所示的半导体装置不同。
如图2B所示，氧化物230c_2、绝缘体250_2及导电体260_2形成于在沟道长度方向上相邻的晶体管200之间的设置在绝缘体226及绝缘体224中的开口内。具体而言，具有以与该开口的内壁接触的方式形成氧化物230c_2，其内側形成绝缘体250_2，并其内側形成导电体260_2的结构。在此，绝缘体226的顶面的高度、氧化物230c_2的顶面的高度、绝缘体250_2的顶面的高度优选大致相同。另外，导电体260_2的顶面的高度优选高于绝缘体226、氧化物230c_2及绝缘体250_2的顶面的高度，并且优选与导电体260的顶面的高度相同。
导电体260具有第一栅电极的功能，另一方面，导电体260_2具有以使在沟道长度方向上相邻的晶体管200彼此分离而不接触的功能。在后面的<半导体装置的制造方法2>中说明，导电体260_2可以使用与具有第一栅电极的功能的导电体260相同的材料且同时形成。由此，在本说明书中，有时将导电体260_2称为“伪栅极”。
绝缘体226、氧化物230c、氧化物230c_2、绝缘体250、绝缘体250_2、导电体260及导电体260_2上设置有绝缘体227，绝缘体227上设置有绝缘体228，绝缘体228上设置有绝缘体229。在此，如图2B所示，绝缘体227及绝缘体228优选以覆盖氧化物230c、氧化物230c_2、绝缘体250、绝缘体250_2及绝缘体226的顶面、导电体260及导电体260_2的顶面以及导电体260及导电体260_2的侧面的方式形成。另外，绝缘体229的膜厚度优选至少厚于绝缘体227及绝缘体228。通过绝缘体227、绝缘体228及绝缘体229采用上述结构，在对绝缘体226、绝缘体227、绝缘体228及绝缘体229利用干蚀刻法进行形成导电体252的开口处理时，可以以不穿过具有第一栅电极的功能的导电体260及伪栅极的导电体260_2的方式自对准地形成该开口。上述内容在后面另行详细地说明。
如图2A及图2B所示，导电体252a与导电体252b以夹着具有第一栅电极的功能的导电体260彼此相对的方式设置。另外，导电体252a以夹着伪栅极的导电体260_2与具有相邻的晶体管的插头的功能的导电体252b_2相对的方式设置。另外，导电体252b以夹着伪栅极的导电体260_2与具有相邻的晶体管的插头的功能的导电体252a_2相对的方式设置。
在此，如图2A、图2B所示，在俯视时，导电体252a及导电体252b优选以与绝缘体228隔着绝缘体227重叠于导电体260的侧面及导电体260_2的侧面的区域的至少一部分重叠的方式设置。通过采用上述结构，可以减小导电体252a与导电体252b之间的间隔，所以可以实现晶体管200的微型化。并且，可以减小在沟道长度方向上相邻的晶体管之间的间隔，所以可以实现包括晶体管200的半导体装置的高集成化。另外，可以为即使减小导电体252a与导电体252b之间的间隔也可以具有使导电体252a及导电体252b与具有第一栅电极的功能的导电体260分离的结构，所以晶体管200可以提供良好的电特性。并且，可以具有使导电体252a(导电体252b)及导电体252b_2(导电体252a_2)与伪栅极的导电体260_2分离的结构，所以在沟道长度方向相邻的晶体管免电短路，包括晶体管200的半导体装置可以提供良好电特性。另外，如图2B所示，导电体252a、导电体252b、导电体252a_2、导电体252b_2及绝缘体229的顶面的高度也可以为相同。
另外，通过具有上述结构，图2所示的半导体装置可以为具有第一栅电极的功能的导电体260与导电体252a中的接触于导电体251a的区域彼此相对的距离大致相等于导电体260与导电体252b中的接触于导电体251b的区域彼此相对的距离的结构。由此，可以以高精度且高成品率制造微型、集成度高且具有良好电特性的半导体装置。制造半导体装置的具体方法在后面的<半导体装置的制造方法2>中详细说明。
以上，对与上述<半导体装置的结构例子1>所示的半导体装置不同的包括根据本发明的一个方式的晶体管200的半导体装置的结构例子进行说明。为了实现本发明所要解决的目的之一的制造能够实现微型化的半导体装置，除了该半导体装置所包括的晶体管的微型化(沟道长度、沟道宽度的减小等)以外，例如还需要减小使晶体管的源电极或漏电极与布线连接的插头之间的间隔或者减小使该插头穿过的接触孔的开口径等。包括根据本发明的一个方式的晶体管200的半导体装置具有：即使减小上述插头之间的间隔，该插头也不与晶体管的第一栅电极接触的点、可以以高精度形成该插头的点、以及制造工序的自由度高的点等特征。
另外，为了实现与上述不同的本发明所要解决的目的之一的制造能够实现高集成化的半导体装置，需要在半导体装置所包括的多个晶体管中尽量减小与相邻的晶体管之间的间隔。包括根据本发明的一个方式的晶体管200的半导体装置具有：在即使减小相邻的晶体管之间的间隔也由伪栅极彼此不接触的点、以高精度地形成该伪栅极及夹着该伪栅极相邻的晶体管的点、制造工序的自由度高的点等特征。关于半导体装置的具体制造方法，在后面的<半导体装置的制造方法2>中详细说明，包括根据本发明的一个方式的晶体管200的半导体装置可以以高成品率提供能够实现微型化或高集成化的半导体装置。
<半导体装置的变形例子>
下面，作为在<半导体装置的结构例子2>中示出的半导体装置的变形例子说明包括根据本发明的一个方式的晶体管200a及晶体管200b的半导体装置。
图31A是包括晶体管200a及晶体管200b的半导体装置的俯视图。另外，图31B是沿着图31A所示的点划线B1-B2的点划线表示的部位的截面图，也是晶体管200a及晶体管200b的沟道长度方向的截面图。在图31A的俯视图中，为了明确起见，省略部分的构成要素而图示。
注意，在图31所示的半导体装置中，对具有与构成〈半导体装置的结构例子2〉所示的半导体装置的构成要素相同的功能的构成要素附加相同附图标记。另外，下面说明与在<半导体装置的结构例子2>中说明的半导体装置不同的部分，其他部分可以参照在<半导体装置的结构例子的2>中说明的内容。
图31所示的半导体装置包括晶体管200a及晶体管200b，这一点与在〈半导体装置的结构例子的2>中示出的包括晶体管200的半导体装置不同。
[晶体管200a、晶体管200b]
如图31B所示，晶体管200a及晶体管200b不是具有分别独立的结构，而是具有作为两者的源电极或漏电极共同使用导电体251c的结构。
例如，在将导电体251a用作晶体管200a的源电极且将导电体251b用作晶体管200b的源电极的情况下，可以将导电体251c用作晶体管200a和晶体管200b的双方的漏电极。同样地，例如，在将导电体251a用作晶体管200a的漏电极且将导电体251b用作晶体管200b的漏电极的情况下，可以将导电体251c用作晶体管200a和晶体管200b双方的源电极。
注意，可以根据施加到导电体251a及导电体251b的电位的大小和施加到导电体251c的电位的大小的相对关系任意改变将导电体251c用作晶体管200a及晶体管200b的源电极还是漏电极。例如，在晶体管200a及晶体管200b为n沟道型(p沟道型)晶体管的情况下，如果施加到导电体251a及导电体251b的电位大于施加到导电体251c的电位，导电体251c就被用作晶体管200a及晶体管200b的源电极(漏电极)，如果施加到导电体251a及导电体251b的电位小于施加到导电体251c的电位，导电体251c就被用作晶体管200a及晶体管200b的漏电极(源电极)。
如上所述，通过采用不同的两个晶体管晶体管200a及晶体管200b共同使用源电极或漏电极的结构，与在采用晶体管200a及晶体管200b分别独立的结构的情况相比，可以减小晶体管200a及晶体管200b的占有面积。另外，通过减小在晶体管200a及晶体管200b的占有面积，可以实现包括晶体管200a及晶体管200b的半导体装置的高集成化。
另外，在图31中，导电体252a及导电体252c具有使晶体管200a的源电极或漏电极(导电体251a或导电体251c)与上层布线(未图示。)连接的插头的功能，导电体252b及导电体252c具有使晶体管200b的源电极或漏电极(导电体251b或导电体251c)与上层布线(未图示。)连接的插头的功能。
例如，在使导电体251c用作晶体管200a及晶体管200b的源电极时，通过使与晶体管200a及晶体管200b的漏电极(导电体251a及导电体251b)电连接的导电体252a和导电体252b在上层电连接(未图示。)，可以将晶体管200a和晶体管200b的漏极电流作为总和的值一次性地检测出。另一方面，例如，在使导电体251c用作晶体管200a及晶体管200b的漏电极时，通过使与晶体管200a及晶体管200b的源电极(导电体251a及导电体251b)电连接的导电体252a和导电体252b在上层电连接(未图示。)，对晶体管200a及晶体管200b的各源电极一次性地供应共公共电位，并且可以将晶体管200a和晶体管200b的漏极电流的总和的值只由导电体252c检测出。通过半导体装置具有上述结构，即使在为了获得大电流增加晶体管的个数地情况下，半导体装置也可以保持高集成度。另外，导电体252a及导电体252b也可以具有在上层不电连接而分别独立地控制的结构。
另外，图31所示的半导体装置具有在沟道长度方向的两个伪栅极(导电体260_2)之间设置有两个晶体管(晶体管200a及晶体管200b)的结构，但是根据本发明的一个方式的半导体装置的变形例子不局限于此。根据本发明的一个方式的半导体装置也可以具有在沟道长度方向的两个伪栅极之间包括三个以上的晶体管的结构。
例如，当将在沟道长度方向的两个伪栅极之间(导电体260_2)存在的多个晶体管用作一个“单元”时，可以说图31所示的半导体装置具有由以多个伪栅极分割的多个“单元”构成的“单元阵列”的功能。在此情况下，构成“单元”的晶体管的个数越多，每一个“单元”的输出电流(即，构成“单元”的多个晶体管的漏极电流的总和的值)越大。
当然，构成“单元”的晶体管的个数越多“单元尺寸”越大，但是如上所述，根据本发明的一个方式的晶体管200(或晶体管200a及晶体管200b)可以实现微型化或高集成化。由此，即使构成“单元”的晶体管的个数增加，也可以抑制“单元尺寸”大幅度地増大，从而可以实现具有“单元”的半导体装置的微型化或高集成化。
如上所述，图31所示的半导体装置可以以高成品率地提供本发明所要解决的目的之一的能够实现微型化或高集成化的半导体装置。
根据本发明的一个方式的半导体装置的一个例子不局限于上面说明的半导体装置(参照图1、图2及图31。)。根据本发明的一个方式的半导体装置可以适当地组合上面说明的各半导体装置的结构而使用。
〈半导体装置的构成要素>
以下，详细地说明包括可以适用于根据本发明的一个方式的晶体管200(或晶体管200a及晶体管200b)的半导体装置(参照图1、图2及图31。)的各构成要素。
〔衬底〕
作为形成晶体管200(或晶体管200a及晶体管200b)的衬底，例如使用绝缘体衬底、半导体衬底或导电体衬底即可。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。另外，作为半导体衬底，例如可以举出由硅或锗等构成的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。此外，可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如SOI(Silicon On Insulator：绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，有包含金属氮化物的衬底、包含金属氧化物的衬底等。再者，还有设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻器、开关元件、发光元件、存储元件等。
另外，也可以作为衬底使用柔性衬底。作为在柔性衬底上设置晶体管的方法，也有在非柔性衬底上形成晶体管之后，剥离晶体管而将该晶体管转置到柔性衬底上的方法。在此情况下，优选在非柔性衬底与晶体管之间设置剥离层。此外，作为衬底，也可以使用包含纤维的薄片、薄膜或箔等。此外，衬底也可以具有伸缩性。此外，衬底可以具有在停止弯曲或拉伸时恢复为原来的形状的性质。或者，也可以具有不恢复为原来的形状的性质。衬底例如包括厚度为5μm以上且700μm以下，优选为10μm以上且500μm以下，更优选为15μm以上且300μm以下的区域。通过将衬底形成为薄，可以实现包括晶体管的半导体装置的轻量化。此外，通过将衬底形成得薄，即便在使用玻璃等的情况下也有时会具有伸缩性或在停止弯曲或拉伸时恢复为原来的形状的性质。因此，可以缓和因掉落等而衬底上的半导体装置受到的冲击等。即，可以提供一种耐久性高的半导体装置。
作为柔性衬底，例如可以使用金属、合金、树脂或玻璃，或者其纤维等。柔性衬底的线性膨胀系数越低，因环境而发生的变形越得到抑制，所以是优选的。作为柔性衬底，例如使用线性膨胀系数为1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料即可。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。尤其是芳族聚酰胺的线性膨胀系数较低，因此适用于柔性衬底。
〔绝缘体〕
作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物、金属氮氧化物等。
在此，通过作为被用作栅极绝缘体的绝缘体使用相对介电常数较高的high-k材料，可以实现晶体管的微型化及高集成化。另一方面，通过将相对介电常数较低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
另外，作为相对介电常数较高的绝缘体，可以举出氧化镓、氧化铪、氧化锆、氧化铝、氮化硅、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
另外，作为相对介电常数较低的绝缘体，可以举出氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
另外，尤其是，氧化硅及氧氮化硅具有热稳定性。因此，例如通过与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸等。例如，通过组合氧化硅及氧氮化硅与相对介电常数较高的绝缘体，可以实现具有热稳定性且相对介电常数高的叠层结构。
通过使用具有抑制氢等杂质及氧的透过的功能的绝缘体围绕使用金属氧化物的晶体管，能够使晶体管的电特性稳定。
作为具有抑制氢等杂质及氧透过的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。具体而言，作为具有抑制氢等杂质及氧的透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
例如，作为绝缘体228、绝缘体222、绝缘体214及绝缘体210使用具有抑制氢等杂质及氧的透过的功能的绝缘体即可。绝缘体228、绝缘体222、绝缘体214及绝缘体210优选包含氧化铝、氮化硅或氧化铪等。
作为绝缘体212、绝缘体216、绝缘体220、绝缘体224、绝缘体226、绝缘体250(及绝缘体250_2)、绝缘体227及绝缘体229，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。具体而言，优选包含氧化硅、氧氮化硅或氮化硅。
例如，当采用在被用作栅极绝缘体的绝缘体224及绝缘体250中采用氧化铝、氧化镓或氧化铪接触于氧化物230的结构时，能够抑制氧化硅或氧氮化硅所含有的硅进入氧化物230。另一方面，例如当采用绝缘体224及绝缘体250(及绝缘体250_2)中的氧化硅或氧氮化硅接触于氧化物230的结构时，有时在氧化铝、氧化镓或氧化铪与氧化硅或氧氮化硅的界面处形成陷阱中心。该陷阱中心有时可以通过俘获电子而使晶体管的Vth向正方向漂移。
另外，绝缘体212、绝缘体216、绝缘体226、绝缘体227及绝缘体229优选包括相对介电常数低的绝缘体。例如，绝缘体212、绝缘体216、绝缘体226、绝缘体227及绝缘体229优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。或者，绝缘体212、绝缘体216、绝缘体226、绝缘体227及绝缘体229优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅与树脂的叠层结构。因为氧化硅及氧氮化硅对热稳定，所以通过与树脂组合，可以实现热稳定且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸等。
〔导电体〕
作为导电体优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、以及钌等的金属元素中的一种以上的材料。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
另外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将金属氧化物用于晶体管的沟道形成区域情况下，作为被用作栅电极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
尤其是，作为被用作栅电极的导电体，优选使用含有包含在形成沟道的金属氧化物中的金属元素及氧的导电材料。此外，也可以使用包含上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。另外，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。另外，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成有沟道的金属氧化物所包含的氢。或者，有时可以俘获从外方的绝缘体等混入的氢。
作为导电体260(及导电体260_2)、导电体203a、导电体203b、导电体205a、导电体205b、导电体251a及导电体251b(以及导电体251c)、导电体252a及导电体252b(以及导电体252a_2、导电体252b_2及导电体252c)优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、以及钌等的金属元素中的一种以上的材料。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
〔氧化物〕
作为氧化物230a、氧化物230b及氧化物230c，优选使用被用作氧化物半导体的金属氧化物(以下，也称为氧化物半导体。)。以下，说明可以适用于根据本发明的一个方式的氧化物230a、氧化物230b及氧化物230c的金属氧化物。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。另外，优选的是，除此之外，还包含铝、镓、钇或锡等。另外，也可以包含硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种。
在此，考虑金属氧化物是包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为铝、镓、钇或锡等。作为其他的可用于元素M的元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。
另外，在本说明书等中，有时将包含氮的金属氧化物称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
[金属氧化物的构成]
以下，对可用于在本发明的一个方式中公开的晶体管的CAC(Cloud-AlignedComposite)-OS的构成进行说明。
在本说明书等中，有时记载CAAC(c-axis aligned crystal)或CAC(Cloud-Aligned Composite)。注意，CAAC是指结晶结构的一个例子，CAC是指功能或材料构成的一个例子。
此外，CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(开启/关闭的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。
CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊而以云状连接的导电性区域。
在CAC-OS或CAC-metal oxide中，有时导电性区域及绝缘性区域以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该结构中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分与具有宽隙的成分互补作用，与具有窄隙的成分联动地在具有宽隙的成分中载流子流过。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域时，在晶体管的开启状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。
就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。
[金属氧化物的结构]
金属氧化物(氧化物半导体)被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体，例如可以举出CAAC-OS(c-axis aligned crystalline oxidesemiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
纳米晶基本上为六角形，但是不局限于正六角形，有时为非正六角形。此外，在畸变中有时具有五角形及七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界(也称为grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
CAAC-OS有具有层状结晶结构(也称为层状结构。)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M，Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M，Zn)层中的元素M的情况下，也可以将该层表示为(In，M，Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In，M)层。
CAAC-OS是结晶性高的金属氧化物。另一方面，在CAAC-OS中不容易观察明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，金属氧化物的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧缺陷等)少的金属氧化物。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，具有CAAC-OS的金属氧化物具有耐热性及高可靠性。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的金属氧化物。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
金属氧化物具有各种结构及各种特性。能够用于本发明的一个方式的金属氧化物也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
[包括金属氧化物的晶体管]
接着，说明将上述金属氧化物用于晶体管的沟道形成区域的情况。
通过将上述金属氧化物用于晶体管的沟道形成区域可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。
另外，优选将载流子密度低的金属氧化物用于晶体管。在要降低金属氧化物膜的载流子密度的情况下，可以降低金属氧化物膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。例如，金属氧化物中的载流子密度可以低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3，且为1×10-9/cm3以上。
另外，因为高纯度本征或实质上高纯度本征的金属氧化物膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
此外，被金属氧化物的陷阱态密度俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，将陷阱态密度高的金属氧化物用于沟道形成区域的晶体管的电特性有时不稳定。
因此，为了使晶体管的电特性稳定，减少金属氧化物中的杂质浓度是有效的。为了降低金属氧化物中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
[杂质]
在此，说明金属氧化物中的各杂质的影响。
在金属氧化物包含第十四族元素之一的硅或碳时，金属氧化物中形成缺陷态。因此，将金属氧化物中或金属氧化物的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，当金属氧化物包含碱金属或碱土金属时，有时在金属氧化物中形成缺陷能级而形成载流子。因此，作为沟道形成区域用包含碱金属或碱土金属的金属氧化物的晶体管容易具有常开启特性。由此，优选降低金属氧化物中的碱金属或碱土金属的浓度。具体而言，将金属氧化物中的利用SIMS分析测得的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当金属氧化物包含氮时，产生作为载流子的电子，并载流子密度增加，而金属氧化物容易被n型化。其结果是，在将包含氮的金属氧化物用于沟道形成区域的晶体管容易具有常开启特性。因此，在该金属氧化物中，优选尽可能地减少氮。例如，利用SIMS测得的金属氧化物中的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此在金属氧化物中有时形成氧缺陷。当氢进入该缺陷时，有时产生作为载流子的电子。另外，有时氢的一部分与键合于金属原子的氧键合而生产载流子的电子。因此，将含有氢的金属氧化物用于沟道形成区域的晶体管容易具有常开启特性。由此，优选尽可能减少金属氧化物中的氢。具体而言，将利用SIMS分析测得的金属氧化物中的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的金属氧化物用于晶体管的沟道形成区域可以使晶体管具有稳定的电特性。
<半导体装置的制造方法1>
以下，使用图3至图16说明在<半导体装置的结构例子1>中示出的包括根据本发明的一个方式的晶体管200的半导体装置的制造方法的一个例子。在图3至图11及图13中，各附图的A是包括晶体管200的半导体装置的俯视图。各附图的B及C是该半导体装置的截面图。在此，各附图的B是沿着各附图的A所示的点划线A1-A2表示的部位的截面图，也是晶体管200的沟道长度方向的截面图。在此，各附图的C是沿着各附图的A所示的点划线A3-A4表示的部位的截面图，也是晶体管200的沟道宽度方向的截面图。注意，在下面说明的半导体装置的制造方法中，可以适用于该半导体装置的各构成要素(衬底、绝缘体、导电体、氧化物等)的具体的材料可以参照在<半导体装置的构成要素>中说明的内容。
首先，准备衬底(未图示。)，在该衬底上沉积形成绝缘体210。绝缘体210可以利用溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、分子束外延(MBE：MolecularBeam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或ALD(Atomic LayerDeposition，原子层沉积)法等沉积形成。
注意，CVD法可以分为利用等离子体的等离子体CVD(PECVD：Plasma EnhancedCVD)法、利用热量的热CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，CVD法可以根据使用的源气体分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。
等离子体CVD法可以以较低的温度得到高品质的膜。另外，因为在热CVD法中不使用等离子体，所以能够减少对被处理物造成的等离子体损伤。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述因暴露于等离子体而造成的损伤，所以能够提高半导体装置的成品率。另外，在热CVD法中，不产生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
另外，ALD法也是能够减少对被处理物造成的等离子体损伤的成膜方法。与热CVD法同样，在利用ALD法的成膜时不产生等离子体损伤，所以能够得到缺陷较少的膜。
不同于使从靶材等释放的粒子沉积的成膜方法，CVD法及ALD法是通过被处理物的表面的反应而形成膜的成膜方法。因此，不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，通过ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以适合用于形成覆盖纵横比高的开口部的表面的膜。但是，ALD法的成膜速度比较慢，所以有时优选与成膜速度快的CVD法等其他成膜方法组合而使用。
CVD法及ALD法可以通过调整源气体的流量比控制获得的膜的组成。例如，在CVD法及ALD法中，可以通过调整源气体的流量比形成任意组成的膜。另外，例如，在CVD法及ALD法中，可以通过一边形成膜一边改变源气体的流量比，来形成其组成连续变化的膜。另外，例如，在一边改变源气体的流量比一边形成膜时，因为不需要像使用多个成膜室进行成膜的情况下需要的传送及调整压力所需的时间，所以可以缩短成膜时间。因此，有时可以提高半导体装置的生产率。
在本实施方式中，作为绝缘体210，利用溅射法沉积形成氧化铝。绝缘体210也可以采用多层结构。例如，可以采用利用溅射法形成氧化铝，然后利用ALD法在该氧化铝上形成氧化铝的结构。或者，例如可以采用利用ALD法形成氧化铝，然后利用溅射法在该氧化铝上沉积形成氧化铝的结构。
接着，在绝缘体210上沉积形成绝缘体212。绝缘体212可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘体212，通过CVD法形成氧化硅。另外，作为绝缘体212除了氧化硅以外，例如还可以使用氧氮化硅。
接着，在绝缘体212中形成到达绝缘体210的开口。在此，开口例如包括槽或狭缝等。有时将形成有开口的区域称为开口部。在形成该开口时，可以使用湿蚀刻法，但是对微型加工来说干蚀刻法是优选的。作为绝缘体210，优选选择在对绝缘体212进行蚀刻以形成开口时用作蚀刻阻挡膜的绝缘体。例如，当作为形成开口的绝缘体212使用氧化硅膜时，作为绝缘体210可以使用氮化硅膜、氧化铝膜、氧化铪膜。
在形成开口后，形成成为导电体203a的导电体。该导电体优选包含具有抑制氧的透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。成为导电体203a的导电体可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。
在本实施方式中，作为成为导电体203a的导电体，利用溅射法沉积形成氮化钽膜或者在氮化钽上层叠氮化钛而成的膜。通过作为导电体203a使用这种金属氮化物，即使作为后面说明的导电体203b使用铜等容易扩散的金属，也可以防止该金属从导电体203a扩散到外部。
接着，在成为导电体203a的导电体上沉积形成成为导电体203b的导电体。该导电体的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。在本实施方式中，作为成为导电体203b的导电体，沉积形成铜等低电阻导电材料。
接着，通过进行CMP(Chemical Mechanical Polishing：化学机械抛光)处理，去除成为导电体203a的导电体及成为导电体203b的导电体的一部分，使绝缘体212露出。其结果是，只在开口部残留成为导电体203a的导电体及成为导电体203b的导电体。由此，可以形成其顶面平坦的包括导电体203a及导电体203b的导电体203(参照图3。)。注意，有时由于该CMP处理而绝缘体212的一部分被去除。
接着，在绝缘体212及导电体203上沉积形成绝缘体214。绝缘体214的成膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等进行。在本实施方式中，作为绝缘体214，通过CVD法沉积形成氮化硅。如此，通过作为绝缘体214使用氮化硅等不容易使铜透过的绝缘体，即使作为导电体203b使用铜等容易扩散的金属，也可以防止该金属扩散到绝缘体214上方的层。
接着，在绝缘体214上沉积形成绝缘体216。绝缘体216的成膜可以利用溅射法、CVD法、MBE法、PLD法、ALD法等进行。在本实施方式中，作为绝缘体216，通过CVD法沉积形成氧化硅。另外，作为绝缘体216除了氧化硅以外，例如还可以使用氧氮化硅。
接着，在绝缘体214及绝缘体216中形成到达导电体203的开口。在形成开口时，可以使用湿蚀刻法，但是对微型加工来说干蚀刻法是优选的。
在形成开口后，沉积形成成为导电体205a的导电体。成为导电体205a的导电体优选包含具有抑制氧的透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。成为导电体205a的导电体的成膜导电体可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。
在本实施方式中，作为将成为导电体205a的导电体，利用溅射法沉积形成氮化钽。
接着，在成为导电体205a的导电体上沉积形成成为导电体205b的导电体。该导电体的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。
在本实施方式中，作为将成为导电体205b的导电体，利用ALD法沉积形成氮化钛，在该氮化钛上利用CVD法沉积形成钨。
接着，通过进行CMP处理，去除成为导电体205a的导电体及成为导电体205b的导电体的一部分，使绝缘体216露出。其结果是，只在开口部残留成为导电体205a的导电体及成为导电体205b的导电体。由此，可以形成其顶面平坦的包括导电体205a及导电体205b的导电体205(参照图3)。注意，有时由于该CMP处理而绝缘体216的一部分被去除。
接着，在绝缘体216及导电体205上沉积形成绝缘体220。绝缘体220的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。在本实施方式中，作为绝缘体220，通过CVD法沉积形成氧化硅。另外，作为绝缘体220除了氧化硅以外，例如还可以使用氧氮化硅。
接着，在绝缘体220上沉积形成绝缘体222。绝缘体222的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。
尤其是，作为绝缘体222，优选利用ALD法沉积形成氧化铪。利用ALD法沉积形成的氧化铪对氧、氢及水具有阻挡性。通过使绝缘体222对氢及水具有阻挡性，设置于晶体管200的外围的结构体所包含的氢及水不扩散到晶体管200的内侧，而可以抑制在氧化物230中生成氧缺陷。
接着，在绝缘体222上沉积形成绝缘体224。绝缘体224的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。在本实施方式中，作为绝缘体224，通过CVD法沉积形成铜等低电阻导电材料。另外，作为绝缘体224除了氧化硅以外，例如还可以使用氧氮化硅。
接着，优选进行第一加热处理。第一加热处理以250℃以上且650℃以下，优选以300℃以上且500℃以下，更优选以320℃以上且450℃以下进行即可。第一加热处理在氮或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。第一热处理也可以在减压状态下进行。或者，也可以以如下方法进行第一加热处理：首先在氮或惰性气体气氛下进行加热处理之后，为了填补脱离了的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下连续进行另一个加热处理。
通过上述加热处理，可以去除绝缘体224所包含的水或氢等杂质。
另外，作为第一加热处理也可以在减压状态下进行包含氧的等离子体处理。包含氧的等离子体处理例如优选采用包括用来产生使用微波的高密度等离子体的电源的装置。或者，也可以包括对衬底一侧施加RF(Radio Frequency：射频)的电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧施加RF可以将由高密度等离子体生成的氧自由基高效地导入绝缘体224中。或者，也可以在使用这种装置进行包含惰性气体的等离子体处理之后，为填补释放的氧而进行包含氧的等离子体处理。另外，有时可以不进行第一加热处理。
另外，该加热处理也可以在沉积形成绝缘体220后以及沉积形成绝缘体222后分别进行。作为该加热处理可以适用上述加热处理的条件，但是沉积形成绝缘体220之后的加热处理优选在包含氮的气氛下进行。
在本实施方式中，作为第一加热处理，在形成绝缘体224之后在氮气氛下以400℃的温度进行1小时的处理。
接着，在绝缘体224上依次沉积形成成为氧化物230a的氧化物230A以及成为氧化物230b的氧化物230B。优选在不暴露于大气环境的情况下连续地沉积形成上述氧化物。通过以不暴露于大气的方式进行成膜，可以防止来自大气环境的杂质或水分附着于氧化物230A及氧化物230B，所以可以保持氧化物230A与氧化物230B的界面附近的清洁。
氧化物230A及氧化物230B的成膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等进行。
例如，在利用溅射法沉积形成氧化物230A以及氧化物230B的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高溅射气体所包含的氧的比率，可以增加在形成的金属氧化物中的过剩氧。另外，在利用溅射法沉积形成上述金属氧化物的情况下，可以使用上述In-M-Zn氧化物靶材。
尤其是，在形成氧化物230A时，有时溅射气体所包含的氧的一部分供应给绝缘体224。此外，成为氧化物230A的氧化膜的溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
此外，在利用溅射法沉积形成氧化物230B的情况下，当在溅射气体所包含的氧的比率设定为1％以上且30％以下、优选为5％以上且20％以下的情况下进行成膜时，形成氧缺乏型金属氧化物。将氧缺乏型金属氧化物用于沟道形成区域晶体管可以具有较高的场效应迁移率。
在本实施方式中，作为氧化物230A利用溅射法使用In：Ga：Zn＝1：3：4[原子个数比]的靶材进行成膜。另外，作为氧化物230B，利用溅射法使用In：Ga：Zn＝4：2：4.1[原子个数比]的靶材进行成膜。上述各氧化物可以根据晶体管200的氧化物230所需的特性适当地选择成膜条件及原子个数比来形成。
接着，也可以进行第二加热处理。作为第二加热处理，可以利用上述第一加热处理条件。通过进行第二加热处理，可以去除氧化物230A以及氧化物230B中的氢或水等杂质。另外，可以将包含在氧化物230A中的过剩氧供应到氧化物230B中。氧化物230B是在后面成为具有晶体管200的沟道形成区域的氧化物230b的氧化物。因此，通过利用第二加热处理对氧化物230B中供应氧而减少氧化物230B中的氧缺陷，可以提供一种具有良好电特性及可靠性的晶体管200。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。
接着，沉积形成成为导电体251a及导电体251b的导电体251A(参照图3。)。导电体251A的成膜可以使用溅射法、CVD法、MBE法、PLD法或ALD法等进行。作为导电体251A，例如可以使用氮化钽、钨、氮化钛等的导电体。或者，例如，也可以采用沉积形成钨且在该钨上沉积形成氮化钛、氮化钽等具有抑制氧的透过的功能的导电体的结构。通过采用该结构，可以抑制钨由从导电体251A的上方混入的氧被氧化而增加电阻值。
或者，作为导电体251A，也可以沉积形成具有导电性的氧化物诸如铟锡氧化物(ITO：Indium Tin Oxide)、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物或者包含氮的铟镓锌氧化物，并且在该氧化物上沉积形成包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟等金属元素中的一种以上的材料或者以包含磷等杂质元素的多晶硅为代表的导电率高的半导体、镍硅化物等硅化物。
该氧化物有时具有吸收氧化物230中的氢并俘获从外方扩散的氢的功能，因此晶体管200的电特性及可靠性得到提高。此外，有时在使用钛代替该氧化物时也可以具有同样的功能。
在本实施方式中，作为导电体251A通过溅射法沉积形成钨。
接着，通过光刻法加工氧化物230A、氧化物230B及导电体251A，在绝缘体224上形成氧化物230a、氧化物230b及导电体251B(参照图4。)。注意，有时通过该加工而绝缘体224的一部分被去除。
在此，以其至少一部分与导电体205重叠的方式形成氧化物230a及氧化物230b。氧化物230a及氧化物230b的侧面优选与绝缘体224的顶面大致垂直。当氧化物230a及氧化物230b的侧面与绝缘体224的顶面大致垂直时，在设置多个晶体管200时可以实现小面积化和高密度化。
注意，在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，通过该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。
例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底与投影透镜之间填满液体(例如，水)进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时，在抗蚀剂上直接进行图案描画，所以不需要上述抗蚀剂曝光用掩模。
作为光刻法中的蚀刻处理，可以使用干蚀刻法、湿蚀刻法。尤其是，干蚀刻法适合于微型加工，所以是优选的。另外，进行上述蚀刻处理之后残留的抗蚀剂掩模可以使用灰化等的干蚀刻处理或湿蚀刻处理去除。另外，可以在进行干蚀刻处理之后进行湿蚀刻处理，或者在进行湿蚀刻处理之后进行干蚀刻处理等来去除。
或者，可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在导电体251A上形成成为硬掩模材料的绝缘体或导电体且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。氧化物230A、氧化物230B及导电体251A的蚀刻可以在去除抗蚀剂掩模后进行，也可以在不去除抗蚀剂掩模的状态下进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。另外，也可以在蚀刻氧化物230A、氧化物230B及导电体251A之后蚀刻硬掩模而去除。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型电极中的一个施加高频功率的结构。另外，也可以对平行平板型电极中的一个电极施加高频功率。此外，也可以对平行平板型电极的各个施加相同频率的高频功率的结构。另外，也可以采用对平行平板型电极的各个施加不同频率的高频功率的结构。另外，可以使用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：Inductively CoupledPlasma)蚀刻装置等。
注意，通过进行上述干蚀刻等的处理，有时起因于蚀刻气体等的杂质附着于或扩散于氧化物230a、氧化物230b及导电体251B等的表面或内部。作为杂质，例如有氟或氯等。
为了去除上述杂质等进行洗涤。作为洗涤方法，有使用洗涤液等的湿式洗涤、使用等离子体的等离子处理或使用热处理的洗涤等，可以适当地组合上述洗涤。
作为湿式洗涤，可以使用用碳酸水或纯水稀释草酸、磷酸或氢氟酸等而成的水溶液进行洗涤处理。或者，可以使用纯水或碳酸水进行超声波洗涤。在本实施方式中，进行使用纯水或碳酸水的超音波洗涤。
接着，也可以进行第三加热处理。作为第三加热处理，可以利用上述加热处理条件。
接着，在绝缘体224及导电体251B上沉积形成绝缘体226A。绝缘体226A的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。在本实施方式中，作为绝缘体226A使用CVD法沉积形成氧化硅。另外，作为绝缘体226A除了氧化硅以外，例如还可以使用氧氮化硅。
接着，通过去除绝缘体226A的一部分，使绝缘体226A的顶面平坦化(参照图5。)。该平坦化可以利用CMP处理、干蚀刻处理等进行。在本实施方式中，通过CMP处理使绝缘体226A的顶面平坦化。注意，在进行成膜之后的绝缘体226A的顶面具有平坦性时，有时可以不进行上述平坦化处理。
接着，通过光刻法加工绝缘体226A及导电体251B，形成到达氧化物230b的顶面的开口231、绝缘体226、导电体251a及导电体251b(参照图6。)。作为光刻法中的抗蚀剂曝光，例如可以隔着掩模利用KrF受激准分子激光、ArF受激准分子激光、EUV光等进行，也可以使用液浸技术进行。另外，也可以不隔着掩模使用利用电子束、离子束在抗蚀剂上直接进行图案描画的方法。由于与使用上述的光的曝光相比，利用电子束、离子束的曝光可以在抗蚀剂上描画更微细的图案，所以适于微型加工。在本实施方式中，利用电子束进行抗蚀剂曝光。
作为光刻法中的蚀刻处理，可以使用干蚀刻法、湿蚀刻法。在本实施方式中，在使用上述电子束的抗蚀曝光及显影之后，利用干蚀刻法进行绝缘体226A及导电体251B的蚀刻。另外，绝缘体226A及导电体251B的蚀刻利用彼此不同的蚀刻气体连续进行。在本实施方式中，首先，对绝缘体226A使用Ar、O2及C4F6的混合气体进行蚀刻，接下来对导电体251B使用CF4、O2及Cl2的混合气体进行蚀刻。注意，通过该蚀刻处理，有时氧化物230b的一部分被去除。
接着，在开口231的内壁及绝缘体226上沉积形成成为氧化物230c的氧化物230C。氧化物230C的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。此外，在通过溅射法沉积形成氧化物230C时，溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。通过以上述条件下沉积形成氧化物230C，在沉积形成氧化物230C时，有时包含在溅射气体中的氧的一部分被供应到氧化物230b。在本实施方式中，作为氧化物230C通过溅射法使用In：Ga：Zn＝4：2：4.1[原子个数比]的靶材进行成膜。
接着，在氧化物230C上沉积形成成为绝缘体250的绝缘体250A(参照图7。)。绝缘体250A的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。在本实施方式中，作为绝缘体250A使用CVD法沉积形成氧化硅。另外，作为绝缘体250A除了氧化硅以外，例如还可以使用氧氮化硅。
接着，在绝缘体250A上沉积形成成为导电体260的导电体260A(参照图8。)。导电体260A的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。在本实施方式中，作为导电体260A，利用ALD法形成氮化钛，然后利用CVD法沉积形成钨。另外，在导电体260A中，钨的膜厚度优选比氮化钛的膜厚度厚。另外，优选的是，氮化钛以隔着绝缘体250A沿着开口231的内壁的方式沉积形成并以用钨填充开口231内的剩余空间的方式沉积形成。通过如此沉积形成导电体260A，之后可以形成具有氮化钛与钨的叠层结构的导电体260。
接着，直到绝缘体226的顶面露出为止对导电体260A、绝缘体250A及氧化物230C的顶面进行抛光，来形成导电体260、绝缘体250及氧化物230c(参照图9。)。该抛光可以使用CMP处理等进行。另外，也可以通过直到绝缘体226的顶面露出为止对导电体260A、绝缘体250A及氧化物230C的顶面进行干蚀刻，形成导电体260、绝缘体250及氧化物230c。在本实施方式中，通过CMP处理形成导电体260、绝缘体250及氧化物230c。通过使用该CMP处理，可以使绝缘体226、绝缘体250、氧化物230c及导电体260的顶面的高度大致相同(参照图9。)。注意，有时通过该CMP处理而绝缘体226的一部分被去除。
接着，对绝缘体226的顶面进行蚀刻(半回蚀)使绝缘体226的顶面的高度低于导电体260的顶面的高度来形成步階(参照图10。)。作为该蚀刻处理，可以使用干蚀刻法、湿蚀刻法。在本实施方式中，通过使用Ar、CHF3及CF4的混合气体的干蚀刻法对绝缘体226进行蚀刻相当于所希望的厚度。通过该蚀刻处理，有时氧化物230c及绝缘体250的顶面的一部分也被去除。另外，该蚀刻处理之后的绝缘体226、氧化物230c及绝缘体250的顶面的高度优选高于导电体251(导电体251a、导电体251b)的顶面的高度。
接着，在绝缘体226的顶面、绝缘体250的顶面、氧化物230c的顶面、导电体260的顶面及导电体260的侧面沉积形成绝缘体227，在绝缘体227上沉积形成绝缘体228，在绝缘体228上沉积形成绝缘体229(参照图11。)。绝缘体227、绝缘体228及绝缘体229的成膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等进行。注意，并不需要设置有绝缘体227。在本实施方式中，作为绝缘体227通过CVD法沉积形成氧化硅，作为绝缘体228通过溅射法沉积形成氧化铝，作为绝缘体229通过CVD法沉积形成氧化硅。注意，绝缘体229优选以其厚度比绝缘体227及绝缘体228厚的方式形成。另外，绝缘体227及/或绝缘体229除了氧化硅以外，例如，可以使用氧氮化硅。另外，如后面说明，作为绝缘体228使用可以具有绝缘体229、绝缘体227及绝缘体226之间的蚀刻的“选择比(后面说明)”的材料即可，除了氧化铝以外，例如也可以使用氮化硅、氧化铪。
在此，图12示出图11B所示的区域234的放大图。如图12所示，绝缘体228包括隔着绝缘体227沿着导电体260的侧面沉积形成的区域233_1、隔着绝缘体227沿着导电体260的顶面沉积形成的区域233_2、区域233_1及区域233_2之外的区域233_3。在半导体装置不设置有绝缘体227时，与导电体260的侧面接触的绝缘体228的区域是区域233_1，与导电体260的顶面接触的绝缘体228的区域是区域233_2，与绝缘体226的顶面接触的绝缘体228的区域是区域233_3。另外，在绝缘体228中，以区域233_3的成膜面为基准的区域233_1的膜厚度t1优选为区域233_3的膜厚度t2的两倍以上(参照图12。)。通过绝缘体228具有上述结构，可以以不与具有第一栅电极的功能的导电体260接触的方式在所希望的部分自对准地形成用来设置具有晶体管200的插头的功能的导电体252(导电体252a、导电体252b)的开口。上述内容在后面另行说明。
接着，通过去除绝缘体229的一部分，使绝缘体229的顶面平坦化(参照图11。)。该平坦化可以利用CMP处理、干蚀刻处理等进行。在本实施方式中，通过CMP处理使绝缘体229的顶面平坦化。注意，在绝缘体229的成膜之后的顶面具有平坦性时，有时可以不进行上述平坦化处理。
接着，通过光刻法加工绝缘体229、绝缘体228、绝缘体227及绝缘体226，形成到达导电体251a的顶面的开口232a、到达导电体251b的顶面的开口232b(参照图13。)。作为光刻法中的抗蚀剂曝光，例如可以隔着掩模利用KrF受激准分子激光、ArF受激准分子激光、EUV光等进行，也可以使用液浸技术进行。另外，也可以不隔着掩模使用利用电子束、离子束在抗蚀剂上直接进行图案描画的方法。由于与使用上述的光的曝光相比，利用电子束、离子束的曝光可以在抗蚀剂上描画更微细的图案，所以适于微型加工。在本实施方式中，利用电子束进行抗蚀剂曝光。
作为光刻法中的蚀刻处理，可以使用干蚀刻法、湿蚀刻法。在本实施方式中，在使用上述电子束的抗蚀剂进行曝光及显影之后，利用干蚀刻法进行绝缘体229、绝缘体228、绝缘体227及绝缘体226的蚀刻。注意，绝缘体229、绝缘体227及绝缘体226、绝缘体228的蚀刻使用分别不同的蚀刻气体进行。在本实施方式中，对绝缘体229、绝缘体227及绝缘体226使用Ar、O2及C4F6的混合气体进行蚀刻，对绝缘体228使用Ar、H2及C4F8的混合气体进行蚀刻。注意，通过该蚀刻处理，有时导电体251(导电体251a、导电体251b)的一部分被去除。
在此，图14及图15示出着眼于图13B所示的区域235示出在形成上述开口232a及开口232b时的晶体管200的加工形状的变化的放大图。
如图12所示，绝缘体228隔着绝缘体227以覆盖具有第一栅电极的功能的导电体260的侧面及顶面的方式设置。因此，如上所述，绝缘体228中的以区域233_3的成膜面为基准的区域233_1的膜厚度(t1)比区域233_3的膜厚度(t2)厚两倍以上。在绝缘体228具有上述那样的膜厚度不同的两个区域(区域233_1、区域233_3)，可以利用该膜厚度的差异以不与具有第一栅电极的功能的导电体260接触的方式在所希望的部分自对准地形成开口232a及开口232b。
例如，考虑通过加工绝缘体228中的区域233_1的至少一部分及区域233_3的一部分来形成开口232a及开口232b的情况。首先，从最上层的绝缘体229开始进行开口处理，从绝缘体229的最顶面到下层的绝缘体228的最顶面的距离在区域233_1上与在区域233_3上不同，在区域233_1上比在区域233_3上短。因此，在绝缘体229中，与区域233_3上相比，先在区域233_1上形成开口(参照图14A。)。但是，需要完全在区域233_3上形成开口，所以需要继续进行绝缘体229的开口处理。
在此，用于绝缘体229及绝缘体228的材料不同。例如，如上所述，在本实施方式中，作为绝缘体229使用氧化硅，作为绝缘体228使用氧化铝。在用于各绝缘体的材料不同时，用来蚀刻各绝缘体的气体也不同。例如，如上所述，在本实施方式中，对绝缘体229的蚀刻使用Ar、O2及C4F6的混合气体，对绝缘体228的蚀刻使用Ar、H2及C4F8的混合气体。因此，根据使用以绝缘体229和绝缘体228中的哪一个为对象的蚀刻气体，可以在两者间获得充分的“选择比”。在此，“选择比”是指两个蚀刻对象物中的两者的蚀刻速率的比，“选择比”越高两者的蚀刻速率越大。换言之，在对绝缘体229及绝缘体228使用以绝缘体229为对象的蚀刻气体(Ar、O2及C4F6的混合气体)进行蚀刻的情况下，相对于绝缘体229的蚀刻速率的绝缘体228的蚀刻速率充分慢，所以可以一边抑制绝缘体228的蚀刻进展一边进行绝缘体229的蚀刻。由此，可以在区域233_1上的绝缘体229的开口处理结束后，也可以一边抑制区域233_1的蚀刻量一边完成区域233_3上的绝缘体229的开口处理(参照图14B。)。注意，蚀刻速率较慢的绝缘体228的蚀刻量也不是零，所以有时通过该蚀刻处理露出的绝缘体228的顶面的一部分被去除。
通过上述步骤绝缘体229的开口处理结束，接下来将蚀刻气体切换为Ar、H2及C4F8的混合气体，进行绝缘体228的开口处理。通过该开口处理，区域233_1和区域233_3中的被蚀刻的区域的膜厚度都为相同的。具体而言，被蚀刻的区域的膜厚度至少为蚀刻区域233_3的膜厚度(t2)。在此，如上所述，以绝缘体228中的区域233_3的成膜面为基准的区域233_1的膜厚度(t1)比区域233_3的膜厚度(t2)厚两倍以上。因此，即使通过进行该开口处理在区域233_3中形成开口，区域233_1的一部分(至少为t1-t2的膜厚度)也残留。换言之，通过进行该开口处理，只在区域233_3中选择性地且自对准地形成开口(参照图15A。)。
注意，在本实施方式中，在以绝缘体229为对象进行蚀刻时与以绝缘体228为对象进行蚀刻时使用不同蚀刻气体，但是本发明的一个方式不局限于此。例如，可以将首先进行开口处理的绝缘体229的蚀刻气体在下面的绝缘体228的开口时继续使用。在此情况下，不需要根据蚀刻对象的绝缘体切换蚀刻气体，所以可以实现蚀刻气体的节省或开口处理时间的缩短等。注意，在此情况下，绝缘体228的蚀刻速率比绝缘体229的蚀刻速率慢，所以形成绝缘体228的开口需要较长时间。因此，在使用上述方法进行绝缘体228的开口处理时，需要预先将区域233_1的膜厚度(t1)与区域233_3的膜厚度(t2)调整为适当的比率。具体而言，通过使图10所示的绝缘体226的半回蚀量与图11所示的绝缘体228的成膜时的膜厚度的组合最优化，可以将t1与t2调整为所希望的比率。
接着，将蚀刻气体再切换为Ar、O2及C4F6的混合气体，进行绝缘体227及绝缘体226的开口处理。如上所述，在本实施方式中，绝缘体227及绝缘体226都使用氧化硅。因此，两者都可以使用相同蚀刻气体(Ar、O2及C4F6的混合气体)一次形成到达导电体251(导电体251a、导电体251b)的顶面的开口(参照图15B。)。
如此，通过利用绝缘体229与绝缘体228的“选择比”的差异、t2薄于t1等而只使区域233_3选择性地被贯通，可以自对准地形成开口232a及开口232b。例如，在图15B中，当具有第一栅电极的功能的导电体260和导电体251a上的开口232a的底面彼此相对的距离设定为d1，导电体260和导电体251b上的开口232b的底面彼此相对的距离设定为d2时，通过使用在本实施方式中说明的制造方法，例如，即使在减小开口232a与开口232b之间的间隔的情况下，也可以以不接触于具有第一栅电极的功能的导电体260且保持上述距离d1、距离d2的方式在所希望的部分形成开口232a及开口232b。
另外，通过使用本实施方式所说明的制造方法，例如，即使以在形成开口232a及开口232b时的抗蚀剂曝光中发生略微的错位的状态进行蚀刻处理，也可以以不接触于具有第一栅电极的功能的导电体260且保持上述距离d1、距离d2的方式形成开口232a及开口232b。
图16示出在发生上述错位的状态下形成开口232a及开口232b时的区域235的放大图。图16A是向目标位置的左側错开时的，图16B是向目标位置的右侧错开时的截面图。可知：只要至少区域233_1的宽度以内的错位，就可以保持上述距离d1、距离d2而形成开口232a及开口232b。
如上所述，为了实现本发明所要解决的目的之一的制造能够实现微型化的半导体装置，除了该半导体装置所包括的晶体管的微型化(沟道长度、沟道宽度的减小等)以外，例如还需要减小使晶体管的源电极或漏电极与布线连接的插头的之间的间隔或者减小使该插头穿过的接触孔的开口径、确立实现上述的制造工序等。在本实施方式中说明的制造方法具有即使减小插头之间的间隔也插头不与晶体管的第一栅电极接触的点、以高精度形成用来设置插头的开口的点、即使在形成该开口时发生稍微的错位，也可以保持晶体管的第一栅电极与插头之间的距离为一定的点，即制造工序的自由度高的点等特征，可以说是具有能够解决上述要求的可能性的制造方法。
另外，在形成开口232a及开口232b之后，在开口232a及开口232b的内壁及绝缘体229上沉积形成成为导电体252(导电体252a、导电体252b)的导电体。
接着，直到绝缘体229的顶面露出为止对成为导电体252的导电体的顶面进行抛光，来在开口232a内形成导电体252a，在开口232b内形成导电体252b。该抛光可以通过CMP处理等进行。另外，可以通过直到绝缘体229的顶面露出为止对成为导电体252的导电体的顶面进行干蚀刻来形成导电体252a及导电体252b。在本实施方式中，通过CMP处理形成导电体252a及导电体252b。通过该CMP处理，可以将绝缘体229、导电体252a及导电体252b的顶面的高度形成为大致相同。另外，有时通过该CMP处理而绝缘体229的一部分被去除。另外，具有第一栅电极的功能的导电体260和导电体252a的接触于导电体251a的区域彼此相对的距离相等于上述d1。同样地，导电体260和导电体252b的接触于导电体251b的区域彼此相对的距离相等于上述d2。
通过上述工序，能够制造包括根据本发明的一个方式的晶体管200的半导体装置(参照图1)。
如上所述，通过使用在本实施方式中说明的包括晶体管200的半导体装置的制造方法，可以制造能够实现微型化的半导体装置。另外，可以以高成品率制造半导体装置。另外，可以制造制造工序的自由度高的半导体装置。
<半导体装置的制造方法2>
以下，使用图17至图30说明在<半导体装置的结构例子2>中示出的包括根据本发明的一个方式的晶体管200的半导体装置的制造方法的一个例子。在图17至图25及图27中，各附图的A是包括晶体管200的半导体装置的俯视图。各附图的B及C是该半导体装置的截面图。在此，各附图的B是沿着各附图的A所示的点划线A1-A2表示的部位的截面图，也是晶体管200的沟道长度方向的截面图。在此，各附图的C是沿着各附图的A所示的点划线A3-A4表示的部位的截面图，也是晶体管200的沟道宽度方向的截面图。注意，在下面说明的半导体装置的制造方法中，可以适用于该半导体装置的各构成要素(衬底、绝缘体、导电体、氧化物等)的具体的材料可以参照在<半导体装置的构成要素>中说明的内容。
首先，准备衬底(未图示。)，在该衬底上沉积形成绝缘体210。绝缘体210可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。
在本实施方式中，作为绝缘体210，利用溅射法沉积形成氧化铝。绝缘体210也可以采用多层结构。例如，可以采用利用溅射法形成氧化铝，然后利用ALD法在该氧化铝上沉积形成另一氧化铝的结构。或者，例如可以采用利用ALD法形成氧化铝，然后利用溅射法在该氧化铝上沉积形成另一氧化铝的结构。
接着，在绝缘体210上沉积形成绝缘体212。绝缘体212可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘体212，通过CVD法沉积形成氧化硅。另外，作为绝缘体212除了氧化硅以外，例如还可以使用氧氮化硅。
接着，在绝缘体212中形成到达绝缘体210的开口。在此，开口例如包括槽或狭缝等。有时将形成有开口的区域称为开口部。在形成该开口时，可以使用湿蚀刻法，但是对微型加工来说干蚀刻法是优选的。作为绝缘体210，优选选择在对绝缘体212进行蚀刻以形成开口时用作蚀刻阻挡膜的绝缘体。例如，当作为形成开口的绝缘体212使用氧化硅膜时，作为绝缘体210可以使用氮化硅膜、氧化铝膜、氧化铪膜。注意，如图17A及图17B所示，在沟道长度方向上以隔有规定间隔的方式设置多个形成在绝缘体212中的开口，这一点与上述<半导体装置的制造方法1>所说明的半导体装置不同。
在形成开口后，沉积形成成为导电体203a的导电体。该导电体优选包含具有抑制氧的透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用该导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。成为导电体203a的导电体可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。
在本实施方式中，作为成为导电体203a的导电体，利用溅射法沉积形成氮化钽膜或者在氮化钽上层叠氮化钛而成的膜。通过作为导电体203a使用这种金属氮化物，即使作为后面说明的导电体203b使用铜等容易扩散的金属，也可以防止该金属从导电体203a扩散到外部。
接着，在成为导电体203a的导电体上沉积形成成为导电体203b的导电体。该导电体的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。在本实施方式中，作为成为导电体203b的导电体，沉积形成铜等低电阻导电材料。
接着，通过进行CMP处理，去除成为导电体203a的导电体及成为导电体203b的导电体的一部分，使绝缘体212露出。其结果是，只在开口部残留成为导电体203a的导电体及成为导电体203b的导电体。由此，可以在沟道长度方向上形成其顶面平坦的包括导电体203a及导电体203b的多个导电体203(参照图17)。注意，有时由于该CMP处理而绝缘体212的一部分被去除。
接着，在绝缘体212及导电体203上沉积形成绝缘体214。绝缘体214的成膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等进行。在本实施方式中，作为绝缘体214，通过CVD法沉积形成氮化硅。如此，通过作为绝缘体214使用氮化硅等不容易使铜透过的绝缘体，即使作为导电体203b使用铜等容易扩散的金属，也可以防止该金属扩散到绝缘体214上方的层。
接着，在绝缘体214上沉积形成绝缘体216。绝缘体216的成膜可以利用溅射法、CVD法、MBE法、PLD法、ALD法等进行。在本实施方式中，作为绝缘体216，通过CVD法沉积形成氧化硅。另外，作为绝缘体216除了氧化硅以外，例如还可以使用氧氮化硅。
接着，在绝缘体214及绝缘体216中形成到达导电体203的开口。在形成开口时，可以使用湿蚀刻法，但是对微型加工来说干蚀刻法是优选的。注意，由于多个导电体203设置在沟道长度方向上，所以多个上述开口也根据导电体203的位置设置在沟道长度方向上。
在形成开口后，沉积形成成为导电体205a的导电体。成为导电体205a的导电体优选包含具有抑制氧的透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用该导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。成为导电体205a的成膜导电体可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。
在本实施方式中，作为将成为导电体205a的导电体，利用溅射法沉积形成氮化钽。
接着，在成为导电体205a的导电体上沉积形成成为导电体205b的导电体。该导电体的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。
在本实施方式中，作为将成为导电体205b的导电体，利用ALD法沉积形成氮化钛，在该氮化钛上利用CVD法沉积形成钨。
接着，通过进行CMP处理，去除成为导电体205a的导电体及成为导电体205b的导电体的一部分，使绝缘体216露出。其结果是，只在开口部残留成为导电体205a的导电体及成为导电体205b的导电体。由此，可以在沟道宽度方向上形成其顶面平坦的包括导电体205a及导电体205b的多个导电体205(参照图17)。注意，有时由于该CMP处理而绝缘体216的一部分被去除。
接着，在绝缘体216及导电体205上沉积形成绝缘体220。绝缘体220的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。在本实施方式中，作为绝缘体220，通过CVD法沉积形成氧化硅。另外，作为绝缘体220除了氧化硅以外，例如还可以使用氧氮化硅。
接着，在绝缘体220上沉积形成绝缘体222。绝缘体222的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。
尤其是，作为绝缘体222，优选利用ALD法沉积形成氧化铪。利用ALD法沉积形成的氧化铪对氧、氢及水具有阻挡性。通过使绝缘体222对氢及水具有阻挡性，设置于晶体管200的外围的结构体所包含的氢及水不扩散到晶体管200的内侧，而可以抑制在氧化物230中生成氧缺陷。
接着，在绝缘体222上沉积形成绝缘体224。绝缘体224的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。在本实施方式中，作为绝缘体224，通过CVD法沉积形成铜等低电阻导电材料。另外，作为绝缘体224除了氧化硅以外，例如还可以使用氧氮化硅。
接着，优选进行第一加热处理。第一加热处理以250℃以上且650℃以下，优选以300℃以上且500℃以下，更优选以320℃以上且450℃以下进行即可。第一加热处理在氮或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。第一热处理也可以在减压状态下进行。或者，第一加热处理可以为：首先在氮或惰性气体气氛下进行之后，为了填补脱离了的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下连续进行的构成。
通过上述加热处理，可以去除绝缘体224所包含的水或氢等杂质。
另外，作为第一加热处理也可以在减压状态下进行包含氧的等离子体处理。包含氧的等离子体处理例如优选采用包括用来产生使用微波的高密度等离子体的电源的装置。或者，也可以包括对衬底一侧施加RF的电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧施加RF可以将由高密度等离子体生成的氧自由基高效地导入绝缘体224中。或者，也可以在使用这种装置进行包含惰性气体的等离子体处理之后，为填补释放的氧而进行包含氧的等离子体处理。另外，有时可以不进行第一加热处理。
另外，该加热处理也可以在沉积形成绝缘体220后以及沉积形成绝缘体222后分别进行。作为该加热处理可以适用上述加热处理的条件，但是沉积形成绝缘体220之后的加热处理优选在包含氮的气氛下进行。
在本实施方式中，作为第一加热处理，在沉积形成绝缘体224之后在氮气氛下以400℃的温度进行1小时的处理。
接着，在绝缘体224上依次沉积形成成为氧化物230a的氧化物230A以及成为氧化物230b的氧化物230B。优选在不暴露于大气环境的情况下连续地沉积形成上述氧化物。通过以不暴露于大气的方式沉积形成，可以防止来自大气环境的杂质或水分附着于氧化物230A及氧化物230B，所以可以保持氧化物230A与氧化物230B的界面附近的清洁。
氧化物230A及氧化物230B的成膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等进行。
例如，在利用溅射法沉积形成氧化物230A以及氧化物230B的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高溅射气体所包含的氧的比率，可以增加在沉积形成的金属氧化物中的过剩氧。另外，在利用溅射法沉积形成上述金属氧化物的情况下，可以使用上述In-M-Zn氧化物靶材。
尤其是，在沉积形成氧化物230A时，有时溅射气体所包含的氧的一部分供应给绝缘体224。此外，成为氧化物230A的氧化膜的溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
此外，在利用溅射法沉积形成氧化物230B的情况下，当在溅射气体所包含的氧的比率设定为1％以上且30％以下、优选为5％以上且20％以下的情况下进行成膜时，形成氧缺乏型金属氧化物。将氧缺乏型金属氧化物用于沟道形成区域晶体管可以具有较高的场效应迁移率。
在本实施方式中，作为氧化物230A利用溅射法使用In：Ga：Zn＝1：3：4[原子个数比]的靶材进行成膜。另外，作为氧化物230B，利用溅射法使用In：Ga：Zn＝4：2：4.1[原子个数比]的靶材进行成膜。另外，作为氧化物230C通过溅射法且使用In：Ga：Zn＝4：2：4.1[原子个数比]的靶材进行成膜。上述各氧化物可以根据晶体管200的氧化物230所需的特性适当地选择成膜条件及原子个数比来沉积形成。
接着，也可以进行第二加热处理。作为第二加热处理，可以利用上述第一加热处理条件。通过进行第二加热处理，可以去除氧化物230A以及氧化物230B中的氢或水等杂质。另外，可以将包含在氧化物230A中的过剩氧供应到氧化物230B中。氧化物230B是在后面成为具有晶体管200的沟道形成区域的氧化物230b的氧化物。因此，通过利用第二加热处理对氧化物230B中供应氧而减少氧化物230B中的氧缺陷，可以提供一种具有良好电特性及可靠性的晶体管200。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。
接着，沉积形成成为导电体251a及导电体251b的导电体251A(参照图17。)。导电体251A的成膜可以使用溅射法、CVD法、MBE法、PLD法或ALD法等进行。作为导电体251A，例如可以使用氮化钽、钨、氮化钛等的导电体。或者，例如，也可以采用沉积形成钨且在该钨上沉积形成氮化钛、氮化钽等具有抑制氧的透过的功能的导电体的结构。通过采用该结构，可以抑制钨由从导电体251A的上方混入的氧被氧化而增加电阻值。
或者，作为导电体251A，也可以沉积形成具有导电性的氧化物诸如铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物或包含氮的铟镓锌氧化物，并且在该氧化物上沉积形成包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟等金属元素中的一种以上的材料或者以包含磷等杂质元素的多晶硅为代表的导电率高的半导体、镍硅化物等硅化物。
该氧化物有时具有吸收氧化物230中的氢并俘获从外方扩散的氢的功能，因此晶体管200的电特性及可靠性得到提高。此外，有时在使用钛代替该氧化物时也可以具有同样的功能。
在本实施方式中，作为导电体251A通过溅射法沉积形成氮化钨。
接着，通过光刻法加工氧化物230A、氧化物230B及导电体251A，在绝缘体224上形成氧化物230a、氧化物230b及导电体251B(参照图18。)。注意，有时通过该加工而绝缘体224的一部分被去除。
在此，以其至少一部分与导电体205重叠的方式形成氧化物230a及氧化物230b。因此，多个氧化物230a及多个氧化物230b根据导电体205的位置在沟道长度方向上形成。氧化物230a及氧化物230b的侧面优选与绝缘体224的顶面大致垂直。当氧化物230a及氧化物230b的侧面与绝缘体224的顶面大致垂直时，在设置多个晶体管200时可以实现小面积化和高密度化。
注意，在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，通过该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。
例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底与投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时，在抗蚀剂上直接进行图案描画，所以不需要上述抗蚀剂曝光用掩模。
作为光刻法中的蚀刻处理，可以使用干蚀刻法、湿蚀刻法。尤其是，干蚀刻法适合于微型加工，所以是优选的。另外，进行上述蚀刻处理之后残留的抗蚀剂掩模可以使用灰化等的干蚀刻处理或湿蚀刻处理去除。另外，可以在进行干蚀刻处理之后进行湿蚀刻处理，或者在进行湿蚀刻处理之后进行干蚀刻处理等来去除。
或者，可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在导电体251A上形成成为硬掩模材料的绝缘体或导电体且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。氧化物230A、氧化物230B及导电体251A的蚀刻可以在去除抗蚀剂掩模后进行，也可以在不去除抗蚀剂掩模的状态下进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。也可以在蚀刻氧化物230A、氧化物230B及导电体251A之后蚀刻硬掩模而去除。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。
作为干蚀刻装置，可以使用具有平行平板型电极的电容耦合型等离子体蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型电极中的一个施加高频电源的结构。另外，也可以对平行平板型电极中的一个电极施加高频电源。此外，也可以对平行平板型电极的各个施加相同频率的高频电源的结构。另外，也可以采用对平行平板型电极的各个施加不同频率的高频电源的结构。另外，可以使用具有高密度等离子体源的干蚀刻装置。具有高密度等离子体源的干蚀刻法装置例如可以使用感应耦合型等离子体蚀刻装置等。
注意，通过进行上述干蚀刻等的处理，有时起因于蚀刻气体等的杂质附着于或扩散于氧化物230及导电体251B等的表面或内部。作为杂质，例如有氟或氯等。
为了去除上述杂质等进行洗涤。作为洗涤方法，有使用洗涤液等的湿式洗涤、使用等离子体的等离子处理或使用热处理的洗涤等，可以适当地组合上述洗涤。
作为湿式洗涤，可以使用用碳酸水或纯水稀释草酸、磷酸或氢氟酸等而成的水溶液进行洗涤处理。或者，可以使用纯水或碳酸水进行超声波洗涤。在本实施方式中，进行使用纯水或碳酸水的超音波洗涤。
接着，也可以进行第三加热处理。作为第三加热处理，可以利用上述加热处理条件。
接着，在绝缘体224及导电体251B上沉积形成绝缘体226A。绝缘体226A的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。在本实施方式中，作为绝缘体226A使用CVD法沉积形成氧化硅。另外，作为绝缘体226A除了氧化硅以外，例如还可以使用氧氮化硅。
接着，通过去除绝缘体226A的一部分，使绝缘体226A的顶面平坦化(参照图19。)。该平坦化可以利用CMP处理、干蚀刻处理等进行。在本实施方式中，通过CMP处理使绝缘体226A的顶面平坦化。注意，在进行成膜之后的绝缘体226A的顶面具有平坦性时，有时可以不进行上述平坦化处理。
接着，通过光刻法加工绝缘体226A及导电体251B，形成到达氧化物230b的顶面的开口241_1、到达绝缘体224的顶面的开口241_2及开口241_3、绝缘体226、导电体251a及导电体251b(参照图20。)。作为光刻法中的抗蚀剂曝光，例如可以隔着掩模利用KrF受激准分子激光、ArF受激准分子激光、EUV光等进行，也可以使用液浸技术进行。另外，也可以不隔着掩模使用利用电子束、离子束在抗蚀剂上直接进行图案描画的方法。由于与使用上述的光的曝光相比，利用电子束、离子束的曝光可以在抗蚀剂上描画更微细的图案，所以适于微型加工。在本实施方式中，利用电子束进行抗蚀剂曝光。
作为光刻法中的蚀刻处理，可以使用干蚀刻法、湿蚀刻法。在本实施方式中，在使用上述电子束的抗蚀曝光及显影之后，利用干蚀刻法进行绝缘体226A及导电体251B的蚀刻。另外，绝缘体226A及导电体251的蚀刻利用彼此不同的蚀刻气体连续进行。
在本实施方式中，首先，对绝缘体226A使用Ar、O2及C4F6的混合气体进行蚀刻。在此，如图20B所示，成为开口241_1的区域中的绝缘体226A的蚀刻膜厚度比成为开口241_2及开口241_3的区域中的绝缘体226A的蚀刻膜厚度薄。因此，与成为开口241_2及开口241_3的区域中的绝缘体226A的去除相比，先结束成为开口241_1的区域中的绝缘体226A的去除。就是说，从成为开口241_1的区域中的绝缘体226A的去除结束后到开口241_2及开口241_3的形成结束之间的成为开口241_1的区域中的导电体251B暴露于绝缘体226A的蚀刻气体(Ar、O2及C4F6的混合气体)。然而，在本实施方式中，作为导电体251B使用氮化钽且作为绝缘体226A使用氧化硅，所以可以对该蚀刻气体在両者之间获得充分选择比(即，相对于绝缘体226A的蚀刻速率的导电体251B的蚀刻速率充分小。)。由此，通过该蚀刻处理，可以去除成为开口241_1、开口241_2及开口241_3的区域中的绝缘体226A而不消失导电体251B。通过该蚀刻处理，形成开口241_2及开口241_3以及绝缘体226。
接着，对成为开口241_1的区域中的导电体251B使用Cl2、CF4的混合气体进行蚀刻。此时，成为开口241_2及开口241_3的区域中的绝缘体224也暴露于该蚀刻气体。然而，在本实施方式中，作为绝缘体224使用氧化硅且作为导电体251B使用氮化钽，所以对该蚀刻气体在绝缘体224与导电体251B之间获得充分选择比(即，相对于导电体251B的蚀刻速率的绝缘体224的蚀刻速率充分小。)。由此，有时通过该蚀刻处理，成为开口241_2及开口241_3的区域中的绝缘体224的一部分被去除，但并不导致消失。通过该蚀刻处理，形成开口241_1、导电体251a及导电体251b。
接着，在开口241_1、开口241_2及开口241_3的内壁及绝缘体226上沉积形成成为氧化物230c的氧化物230C。氧化物230C的成膜可以使用溅射法、CVD法、MBE法、PLD法或ALD法等进行。注意，当通过溅射法沉积形成氧化物230C时，溅射气体所包含的氧的比率为70％以上，优选为80％以上，更优选为100％即可。通过以上述条件下沉积形成氧化物230C，在沉积形成氧化物230C时，有时包含在溅射气体中的氧的一部分被供应到氧化物230b。在本实施方式中，作为氧化物230C通过溅射法使用In：Ga：Zn＝4：2：4.1[原子个数比]的靶材进行成膜。
接着，在氧化物230C上沉积形成成为绝缘体250的绝缘体250A(参照图21。)。绝缘体250A的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。在本实施方式中，作为绝缘体250A使用CVD法沉积形成氧化硅。另外，作为绝缘体250A除了氧化硅以外，例如还可以使用氧氮化硅。
接着，在绝缘体250A上沉积形成成为导电体260的导电体260A(参照图22。)。导电体260A的成膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等进行。在本实施方式中，作为导电体260A，利用ALD法形成氮化钛，利用CVD法沉积形成钨。另外，在导电体260A中，钨的膜厚度优选比氮化钛的膜厚度厚。另外，氮化钛以隔着绝缘体250A沿着开口241_1、开口241_2及开口241_3的内壁的方式沉积形成，并优选以使用钨填充开口241_1、开口241_2及开口241_3内的剩余的空間的方式沉积形成。通过如此沉积形成导电体260A，之后可以形成具有氮化钛与钨的叠层结构的导电体260。
接着，直到绝缘体226的顶面露出为止对导电体260A、绝缘体250A及氧化物230C的顶面进行抛光，来形成导电体260及导电体260_2、绝缘体250及绝缘体250_2以及氧化物230c及氧化物230c_2(参照图23。)。该抛光可以使用CMP处理等进行。另外，也可以通过直到绝缘体226的顶面露出为止对导电体260A、绝缘体250A及氧化物230C的顶面进行干蚀刻，来形成导电体260及导电体260_2、绝缘体250及绝缘体250_2以及氧化物230c及氧化物230c_2。在本实施方式中，通过进行CMP处理，形成导电体260及导电体260_2、绝缘体250及绝缘体250_2以及氧化物230c及氧化物230c_2。通过该CMP处理，可以将绝缘体226、绝缘体250、绝缘体250_2、导电体260、导电体260_2、氧化物230c及氧化物230c_2的顶面的高度大致相同(参照图23。)。注意，通过该CMP处理，有时绝缘体226的一部分被去除。
接着，对绝缘体226的顶面进行蚀刻(半回蚀)使绝缘体226的顶面的高度低于导电体260及导电体260_2的顶面的高度来形成步階(参照图24。)。作为该蚀刻处理，可以使用干蚀刻法、湿蚀刻法。在本实施方式中，通过使用Ar、CHF3及CF4的混合气体的干蚀刻法对绝缘体226进行蚀刻相当于所希望的厚度。通过该蚀刻处理，有时氧化物230c、氧化物230c_2、绝缘体250及绝缘体250_2的顶面的一部分也被去除。另外，该蚀刻处理之后的绝缘体226、氧化物230c、氧化物230c_2、绝缘体250以及绝缘体250_2的顶面的高度优选高于导电体251(导电体251a、导电体251b)的顶面的高度。
接着，在绝缘体226的顶面、绝缘体250的顶面、绝缘体250_2的顶面、氧化物230c的顶面、氧化物230c_2的顶面、导电体260的顶面、导电体260的侧面、导电体260_2的顶面及导电体260_2的侧面沉积形成绝缘体227，在绝缘体227上形成绝缘体228，在绝缘体228上形成绝缘体229(参照图25。)。注意，并不需要设置有绝缘体227。绝缘体227、绝缘体228及绝缘体229的成膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等进行。在本实施方式中，作为绝缘体227通过CVD法沉积形成氧化硅，作为绝缘体228通过溅射法沉积形成氧化铝，作为绝缘体229通过CVD法沉积形成氧化硅。注意，绝缘体229优选以其厚度比绝缘体227及绝缘体228厚的方式沉积形成。另外，作为绝缘体227及/或绝缘体229除了氧化硅以外，例如还可以使用氧氮化硅。另外，在后面说明，作为绝缘体228，使用可以具有绝缘体229、绝缘体227及绝缘体226之间的蚀刻的选择比的材料即可，除了氧化铝以外，例如也可以使用氮化硅、氧化铪。
在此，图26示出图25B所示的区域244的放大图。如图26所示，绝缘体228包括隔着绝缘体227沿着导电体260及导电体260_2的侧面沉积形成的区域243_1、隔着绝缘体227沿着导电体260及导电体260_2的顶面沉积形成的区域243_2、以及区域243_1及区域243_2之外的区域243_3。另外，在绝缘体228中，以区域243_3的成膜面为基准的区域243_1的膜厚度t3优选比区域243_3的膜厚度t4厚两倍以上(参照图26。)。通过绝缘体228具有上述结构，可以以不与具有第一栅电极的功能的导电体260接触的方式在所希望的部分自对准地形成用来设置具有晶体管200的插头的功能的导电体252(导电体252a、导电体252b)的开口。上述内容在后面另行说明。
接着，通过去除绝缘体229的一部分，使绝缘体229的顶面平坦化(参照图25。)。该平坦化可以利用CMP处理、干蚀刻处理等进行。在本实施方式中，通过CMP处理使绝缘体229的顶面平坦化。注意，在绝缘体229的成膜之后的顶面具有平坦性时，有时可以不进行上述平坦化处理。
接着，通过光刻法加工绝缘体229、绝缘体228、绝缘体227及绝缘体226，形成到达导电体251a的顶面的开口242a、到达导电体251b的顶面的开口242b(参照图27。)。作为光刻法中的抗蚀剂曝光，例如可以隔着掩模利用KrF受激准分子激光、ArF受激准分子激光、EUV光等进行，也可以使用液浸技术进行。另外，也可以不隔着掩模使用利用电子束、离子束在抗蚀剂上直接进行图案描画的方法。由于与使用上述的光的曝光相比，利用电子束、离子束的曝光可以在抗蚀剂上描画更微细的图案，所以适于微型加工。在本实施方式中，利用电子束进行抗蚀剂曝光。
作为光刻法中的蚀刻处理，可以使用干蚀刻法、湿蚀刻法。在本实施方式中，在使用上述电子束的抗蚀剂进行曝光及显影之后，利用干蚀刻法进行绝缘体229、绝缘体228、绝缘体227及绝缘体226的蚀刻。注意，绝缘体229、绝缘体227及绝缘体226、绝缘体228的蚀刻使用分别不同的蚀刻气体进行。在本实施方式中，对绝缘体229、绝缘体227及绝缘体226使用Ar、O2及C4F6的混合气体进行蚀刻，对绝缘体228使用Ar、H2及C4F8的混合气体进行蚀刻。注意，通过该蚀刻处理，有时导电体251(导电体251a、导电体251b)的一部分被去除。
在此，图28及图29示出着眼于图27B所示的区域245示出在形成上述开口242a及开口242b时的晶体管200的加工形状的变化的放大图。
如图26所示，绝缘体228隔着绝缘体227以覆盖具有第一栅电极的功能的导电体260及伪栅极的导电体260_2的侧面及顶面的方式设置。因此，如上所述，绝缘体228中的以区域243_3的成膜面为基准的区域243_1的膜厚度(t3)比区域243_3的膜厚度(t4)厚两倍以上。在绝缘体228具有上述那样的膜厚度不同的两个区域(区域243_1、区域243_3)，可以利用该膜厚度的差异以不与具有第一栅电极的功能的导电体260接触的方式在所希望的部分中自对准地形成开口242a及开口242b。
例如，考虑开口242a及开口242b通过加工绝缘体228中的区域243_1的至少一部分及区域243_3的一部分来形成的情况。首先，从最上层的绝缘体229开始进行开口处理，从绝缘体229的最顶面到达下层的绝缘体228的最顶面的距离在区域243_1上与区域243_3上不同，区域243_1上比区域243_3上短。因此，绝缘体229与区域243_3上相比，先在区域243_1上形成开口(参照图28A。)。但是，需要完全在区域243_3上形成开口，所以需要继续进行绝缘体229的开口处理。
在此，用于绝缘体229及绝缘体228的材料不同。例如，如上所述，在本实施方式中，作为绝缘体229使用氧化硅，作为绝缘体228使用氧化铝。在用于各绝缘体的材料不同时，用来蚀刻各绝缘体的气体也不同。例如，如上所述，在本实施方式中，对绝缘体229的蚀刻使用Ar、O2及C4F6的混合气体，对绝缘体228的蚀刻使用Ar、H2及C4F8的混合气体。因此，根据使用以绝缘体229和绝缘体228的哪一个为对象的蚀刻气体，可以在两者间获得充分选择比。换言之，在对绝缘体229及绝缘体228使用以绝缘体229为对象的蚀刻气体(Ar、O2及C4F6的混合气体)进行蚀刻的情况下，相对于绝缘体229的蚀刻速率的绝缘体228的蚀刻速率充分慢，所以可以一边抑制绝缘体228的蚀刻进展一边进行绝缘体229的蚀刻。由此，可以在区域243_1上的绝缘体229的开口处理结束后，也在抑制区域243_1的蚀刻量的同时，完成区域243_3上的绝缘体229的开口处理(参照图28B。)。
通过上述步骤结束绝缘体229的开口处理结束，接下来将蚀刻气体换为Ar、H2及C4F8的混合气体，进行绝缘体228的开口处理。通过该开口处理，区域243_1和区域243_3中的被蚀刻的区域的膜厚度都为相同的。具体而言，被蚀刻的区域的膜厚度至少为蚀刻区域243_3的膜厚度(t4)。在此，如上所述，以绝缘体228中的区域243_3的成膜面为基准的区域243_1的膜厚度(t3)比区域243_3的膜厚度(t4)厚两倍以上。因此，即使通过该开口处理区域243_3形成有开口，区域243_1的一部分(至少为t3-t4的膜厚度)也残留。换言之，通过该开口处理，只在区域243_3的选择性地且自对准地形成开口(参照图29A。)。
接着，将蚀刻气体再切换为Ar、O2及C4F6的混合气体，进行绝缘体227及绝缘体226的开口处理。如上所述，在本实施方式中，绝缘体227及绝缘体226都使用氧化硅。因此，两者都可以使用相同蚀刻气体(Ar、O2及C4F6的混合气体)同时形成到达导电体251(导电体251a、导电体251b)的顶面的开口(参照图29B。)。
如此，通过利用绝缘体229与绝缘体228的选择比的差异、t4薄于t3等而只使区域243_3的选择性地被贯通，可以自对准地形成开口242a及开口242b。例如，在图29B中，当具有第一栅电极的功能的导电体260与导电体251a上的开口242a的底面彼此相对的距离设定为d3，导电体260与导电体251b上的开口242b的底面彼此相对的距离设定为d4，导电体251a上的开口242a的底面的宽度设定为d5，导电体251b上的开口242b的底面的宽度设定为d6时，通过使用在本实施方式中说明的制造方法，例如，即使在减小开口242a与开口242b之间的间隔的情况下，也可以以不接触于具有第一栅电极的功能的导电体260且保持上述距离d3、距离d4、距离d5、距离d6的方式在所希望的部分形成开口242a及开口242b。
另外，通过使用本实施方式所说明的制造方法，例如，即使在以形成开口242a及开口242b时的抗蚀剂曝光中发生略微错位的状态进行蚀刻处理，也可以以不接触于具有第一栅电极的功能的导电体260且保持上述距离d3、距离d4、距离d5、距离d6的方式形成开口242a及开口242b。
例如，图30示出在发生上述的错位的状态下形成开口242a及开口242b时的区域245的放大图。图30A是在目标位置的左側错开时的，图30B是在目标位置的右侧错开时的截面图。可知：只要至少区域243_1的宽度以内的错位，就可以不与具有第一栅极绝缘体的功能的导电体260接触的方式保持上述距离d3、距离d4、距离d5、距离d6而形成开口242a及开口242b。另外，由于可以将距离d5、距离d6保持为一定，所以导电体251a与之后形成在开口242a中的导电体252a接触的面积以及导电体251b与之后形成在开口242b中的导电体252b接触的面积保持为一定，而可以抑制接触电阻的不均匀。
如上所述，为了实现本发明所要解决的目的之一的制造能够实现微型化的半导体装置，除了该半导体装置所包括的晶体管的微型化(沟道长度、沟道宽度的减小等)以外，例如还需要减小使晶体管的源电极或漏电极与布线连接的插头的之间的间隔或者减小使该插头穿过的接触孔的开口径、确立实现上述的制造工序等。在本实施方式中说明的制造方法具有即使减小插头之间的间隔也插头不与晶体管的第一栅电极接触的点、以高精度形成用来设置插头的开口的点、即使在形成该开口时发生稍微的错位，也可以保持晶体管的第一栅电极与插头之间的距离为一定的点，即制造工序的自由度高的点等特征，可以说是具有能够解决上述要求的可能性的制造方法。
另外，为了实现与上述不同的本发明所要解决的目的之一的制造能够实现高集成化的半导体装置，需要在半导体装置所包括的多个晶体管中尽量减小与相邻的晶体管之间的间隔。本实施方式所说明的制造方法具有即使减小相邻的晶体管之间的间隔也由伪栅极互不接触的点、以高精度形成该伪栅极及夹着该伪栅极相邻的晶体管、制造工序的自由度高的点等特征，也可以说是能够解决上述要求的可能性的制造方法。
另外，在形成开口242a及开口242b之后，在开口242a及开口242b的内壁及绝缘体229上沉积形成成为导电体252(导电体252a、导电体252b)的导电体。
接着，直到绝缘体229的顶面露出为止对成为导电体252的导电体的顶面进行抛光，来在开口242a内形成导电体252a，在开口242b内形成导电体252b。该抛光可以通过CMP处理等进行。另外，可以通过直到绝缘体229的顶面露出为止对成为导电体252的导电体的顶面进行干蚀刻来形成导电体252a及导电体252b。在本实施方式中，通过CMP处理形成导电体252a及导电体252b。通过该CMP处理，可以将绝缘体229、导电体252a及导电体252b的顶面的高度形成为大致相同。另外，有时通过该CMP处理而绝缘体229的一部分被去除。另外，具有第一栅电极的功能的导电体260和导电体252a的接触于导电体251a的区域彼此相对的距离相等于上述d3。同样地，导电体260和导电体252b的接触于导电体251b的区域彼此相对的距离相等于上述d4。
通过上述工序，能够制造包括根据本发明的一个方式的晶体管200的半导体装置(参照图2)。
如上所述，通过使用在本实施方式中说明的包括晶体管200的半导体装置的制造方法，可以制造能够实现微型化的半导体装置。另外，可以以高成品率制造半导体装置。另外，可以制造制造工序的自由度高的半导体装置。
如此，根据本发明的一个方式可以提供一种可以实现微型化或高集成化的半导体装置。另外，根据本发明的一个方式可以提供一种具有良好的电特性的半导体装置。另外，根据本发明的一个方式可以提供一种关态电流小的半导体装置。另外，根据本发明的一个方式可以提供一种通态电流大的半导体装置。另外，根据本发明的一个方式可以提供一种可靠性高的半导体装置。另外，根据本发明的一个方式可以提供一种功耗得到降低的半导体装置。另外，根据本发明的一个方式可以提供一种生产率高的半导体装置。
以上，本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而使用。
(实施方式2)
在本实施方式中，参照图32说明根据本发明的一个方式的半导体装置的一个方式。
[存储装置]
图32所示的存储装置包括晶体管300、晶体管200及电容器100。
晶体管200是其沟道形成在包含金属氧化物的半导体层中的晶体管。因为晶体管200的关态电流小，所以通过将该晶体管用于存储装置，可以长期保持存储内容。换言之，由于不需要刷新工作或刷新工作的频度极低，所以可以充分降低存储装置的功耗。
在图32中，第一布线3001与晶体管300的源极电连接，第二布线3002与晶体管300的漏极电连接。另外，第三布线3003与晶体管200的源极和漏极中的一个电连接，第四布线3004与晶体管200的第一栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，第五布线3005与电容器100的另一个电极电连接。另外，第六布线3006与晶体管200的第二栅极电连接。
通过使图32所示的存储装置具有能够保持晶体管300的栅极的电位的特征，可以如下所示进行数据的写入、保持以及读出。
对数据的写入及保持进行说明。首先，将第四布线3004的电位设定为使晶体管200处于导通状态的电位而使晶体管200处于导通状态。由此，第三布线3003的电位施加到与晶体管300的栅极及电容器100的一个电极电连接的节点FG。换言之，对晶体管300的栅极施加规定的电荷(写入)。这里，施加赋予两种不同电位电平的电荷(以下，称为低电平电荷、高电平电荷)中的任一个。然后，通过将第四布线3004的电位设定为使晶体管200成为非导通状态的电位而使晶体管200处于非导通状态，使电荷保持在节点FG(保持)。
在晶体管200的关态电流较小时，节点FG的电荷被长期间保持。
接着，对数据的读出进行说明。当在对第一布线3001施加规定的电位(恒电位)的状态下对第五布线3005施加适当的电位(读出电位)时，第二布线3002具有对应于保持在节点FG中的电荷量的电位。这是因为:在晶体管300为n沟道型晶体管的情况下，对晶体管300的栅极施加高电平电荷时的外观上的阈值电压Vth_H低于对晶体管300的栅极施加低电平电荷时的外观上的阈值电压Vth_L。在此，外观上的阈值电压是指为了使晶体管300成为导通状态所需要的第五布线3005的电位。由此，通过将第五布线3005的电位设定为Vth_H与Vth_L之间的电位V0，可以辨别施加到节点FG的电荷。例如，在写入时节点FG被供应高电平电荷的情况下，若第五布线3005的电位为V0(＞Vth_H)，晶体管300则成为导通状态。另一方面，当节点FG被供应低电平电荷时，即便第五布线3005的电位为V0(＜Vth_L)，晶体管300也保持非导通状态。因此，通过辨别第二布线3002的电位，可以读出节点FG所保持的数据。
<存储装置的结构>
如图32所示，本发明的一个方式的存储装置包括晶体管300、晶体管200及电容器100。晶体管200设置在晶体管300的上方，电容器100设置在晶体管300、晶体管200的上方。
晶体管300设置在衬底311上，并包括导电体316、绝缘体315、由衬底311的一部分构成的半导体区域313以及被用作源区域或漏区域的低电阻区域314a及低电阻区域314b。
晶体管300可以为p沟道型晶体管或n沟道型晶体管。
半导体区域313的沟道形成区域或其附近的区域、被用作源区域或漏区域的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。另外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。可以使用对晶格施加应力，改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。
在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为被用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
另外，通过根据导电体的材料设定功函数，所以通过改变导电体的材料可以调整晶体管的Vth。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和嵌入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
注意，图32所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
以覆盖晶体管300的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
绝缘体322也可以被用作使因设置在其下方的晶体管300等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用CMP法等被平坦化。
作为绝缘体324，优选使用能够防止氢或杂质从衬底311或晶体管300等扩散到设置有晶体管200的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，例如可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管200等具有金属氧化物的半导体元件中，导致该半导体元件的电特性劣化。因此，优选在晶体管300与晶体管200之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等测量。例如，在TDS分析中的膜的表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的每单位面积的量时，绝缘体324中的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
另外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中嵌入与电容器100或晶体管200电连接的导电体328、导电体330等。另外，导电体328及导电体330被用作插头或布线。注意，有时使用同一附图标记表示被用作插头或布线的多个导电体。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，在导电体的一部分被用作布线时，导电体的一部分有时被用作插头。
作为各插头及布线(导电体328及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
也可以在绝缘体326及导电体330上形成布线层。例如，在图32中，依次层叠有绝缘体350、绝缘体352及绝缘体354。另外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356被用作插头或布线。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。
另外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，优选在对氢具有阻挡性的绝缘体350所具有的开口部中形成对氢具有阻挡性的导电体356。通过采用该结构，可以使用阻挡层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。另外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
可以在绝缘体350及导电体356上形成布线层。例如，在图32中，依次层叠有绝缘体360、绝缘体362及绝缘体364。另外，在绝缘体360、绝缘体362及绝缘体364中形成有导电体366。导电体366被用作插头或布线。此外，导电体366可以使用与导电体328及导电体330同样的材料形成。
另外，与绝缘体324同样，绝缘体360例如优选使用对氢具有阻挡性的绝缘体。此外，导电体366优选包含对氢具有阻挡性的导电体。尤其是，优选在对氢具有阻挡性的绝缘体360所具有的开口部中形成对氢具有阻挡性的导电体366。通过采用该结构，可以使用阻挡层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
可以在绝缘体364及导电体366上形成布线层。例如，在图32中，依次层叠有绝缘体370、绝缘体372及绝缘体374。另外，在绝缘体370、绝缘体372及绝缘体374中形成有导电体376。导电体376被用作插头或布线。此外，导电体376可以使用与导电体328及导电体330同样的材料形成。
另外，与绝缘体324同样，绝缘体370例如优选使用对氢具有阻挡性的绝缘体。此外，导电体376优选包含对氢具有阻挡性的导电体。尤其是，优选在对氢具有阻挡性的绝缘体370所具有的开口部中形成对氢具有阻挡性的导电体376。通过采用该结构，可以使用阻挡层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
可以在绝缘体374及导电体376上形成布线层。例如，在图32中，依次层叠有绝缘体380、绝缘体382及绝缘体384。另外，在绝缘体380、绝缘体382及绝缘体384中形成有导电体386。导电体386被用作插头或布线。此外，导电体386可以使用与导电体328及导电体330同样的材料形成。
另外，与绝缘体324同样，绝缘体380例如优选使用对氢具有阻挡性的绝缘体。此外，导电体386优选包含对氢具有阻挡性的导电体。尤其是，优选在对氢具有阻挡性的绝缘体380所具有的开口部中形成对氢具有阻挡性的导电体386。通过采用该结构，可以使用阻挡层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
在绝缘体384上，依次层叠有绝缘体210、绝缘体212、绝缘体214及绝缘体216。作为绝缘体210、绝缘体212、绝缘体214和绝缘体216中的任何一个，优选使用对氧或氢具有阻挡性的物质。
例如，作为绝缘体210及绝缘体214，例如优选使用能够防止氢或杂质从衬底311或设置有晶体管300的区域等扩散到设置有晶体管200的区域中的具有阻挡性的膜。因此，可以使用与绝缘体324同样的材料。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管200等具有金属氧化物的半导体元件中，导致该半导体元件的电特性劣化。因此，优选在晶体管300与晶体管200之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
例如，作为对氢具有阻挡性的膜，绝缘体210及绝缘体214优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管200中。另外，氧化铝可以抑制氧从构成晶体管200的氧化物释放。因此，氧化铝适合用作晶体管200的保护膜。
例如，作为绝缘体212及绝缘体216，可以使用与绝缘体320同样的材料。此外，通过作为该绝缘体使用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体212及绝缘体216，可以使用氧化硅和氧氮化硅等。
另外，在绝缘体210、绝缘体212、绝缘体214及绝缘体216中嵌入有导电体218、构成晶体管200的导电体(导电体205)等。此外，导电体218被用作与电容器100或晶体管300电连接的插头或布线。导电体218可以使用与导电体328及导电体330同样的材料形成。
尤其是，与绝缘体210及绝缘体214接触的区域的导电体218优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
在绝缘体216的上方设置有晶体管200。另外，作为晶体管200，可以使用包括上述实施方式中说明的半导体装置所包括的晶体管。注意，图32所示的晶体管200的结构只是一个例子而不局限于上述结构，可以根据电路结构或驱动方法使用适当的晶体管。
在晶体管200的上方设置绝缘体226、绝缘体227、绝缘体228。
绝缘体228优选使用对氧或氢具有阻挡性的物质。因此，作为绝缘体228可以使用与绝缘体214同样的材料。例如，作为绝缘体228优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管200中。另外，可以抑制氧从构成晶体管200的氧化物释放。因此，适合用作晶体管200的保护膜。
此外，在绝缘体228上设置有绝缘体229。作为绝缘体229可以使用与绝缘体320同样的材料。此外，通过作为该绝缘体使用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体229，可以使用氧化硅及氧氮化硅等。
此外，在绝缘体220、绝缘体222、绝缘体224、绝缘体226、绝缘体227、绝缘体228及绝缘体229中嵌入导电体246及导电体248等。
导电体246及导电体248被用作与电容器100、晶体管200或晶体管300电连接的插头或布线。导电体246及导电体248可以使用与导电体328及导电体330同样的材料形成。
在晶体管200的上方设置有电容器100。电容器100包括导电体110、导电体120及绝缘体130。
此外，也可以在导电体246及导电体248上设置导电体112。导电体112被用作与电容器100、晶体管200或晶体管300电连接的插头或者布线。导电体110被用作电容器100的电极。此外，可以同时形成导电体112及导电体110。
作为导电体112及导电体110可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物(氮化钽、氮化钛、氮化钼、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
在图32中，导电体112及导电体110具有单层结构，但是不局限于此，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体紧密性高的导电体。
此外，在导电体112及导电体110上作为电容器100的介电质设置绝缘体130。绝缘体130例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪等的叠层或单层。
例如，绝缘体130可以使用氧氮化硅等绝缘耐压高的材料。通过采用该结构，可以提高电容器100的绝缘击穿耐性，并可以抑制电容器100的静电破坏。
在绝缘体130上以与导电体110重叠的方式设置导电体120。作为导电体120可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成时，使用低电阻金属材料的Cu(铜)或Al(铝)等即可。
在导电体120及绝缘体130上设置有绝缘体150。绝缘体150可以使用与绝缘体320同样的材料形成。另外，绝缘体150可以被用作覆盖其下方的凹凸形状的平坦化膜。
以上是对应用根据本发明的一个方式的半导体装置的存储装置的结构例子的说明。通过采用本结构，在使用包含金属氧化物的晶体管的半导体装置中，可以抑制电特性变动且可以提高可靠性。另外，可以提供一种包含通态电流大的金属氧化物的晶体管。另外，可以提供一种包含关态电流小的金属氧化物的晶体管。另外，可以提供一种功耗得到减少的半导体装置。
以上，本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而使用。
(实施方式3)
在本实施方式中，参照图33及图34，作为根据本发明的一个方式的使用将金属氧化物用于沟道形成区域的晶体管(以下称为OS晶体管)及电容器的存储装置的一个例子，对NOSRAM进行说明。NOSRAM(注册商标)是“Nonvolatile Oxide Semiconductor RAM”的简称，指具有增益单元型(2T型、3T型)存储单元的RAM。以下有时将NOSRAM这样的采用OS晶体管的存储装置称作OS存储器。
在NOSRAM中，可以使用存储单元中使用OS晶体管的存储装置(以下称为“OS存储器”)。OS存储器是至少包括电容器和控制该电容器的充放电的OS晶体管的存储器。OS晶体管的关态电流极小，因此OS存储器具有优良的保持特性而可以用作非易失性存储器。
《NOSRAM》
图33示出NOSRAM的结构例子。图33所示的NOSRAM1600包括存储单元阵列1610、控制器1640、行驱动器1650、列驱动器1660、输出驱动器1670。另外，NOSRAM1600是以一个存储单元储存多值数据的多值NOSRAM。
存储单元阵列1610包括多个存储单元1611、多个字线WWL、多个字线RWL、多个位线BL及多个源极线SL。字线WWL是写入字线，字线RWL是读出字线。在NOSRAM1600中，以一个存储单元1611储存3位(8值)的数据。
控制器1640控制整个NOSRAM1600，并进行数据WDA[31：0]的写入及数据RDA[31：0]的读出。控制器1640对来自外部的指令信号(例如，芯片使能信号、写入使能信号等)进行处理而生成行驱动器1650、列驱动器1660及输出驱动器1670的控制信号。
行驱动器1650具有选择要访问行的功能。行驱动器1650包括行解码器1651及字线驱动器1652。
列驱动器1660驱动源极线SL及位线BL。列驱动器1660包括列解码器1661、写入驱动器1662以及DAC(数字-模拟转换电路)1663。
DAC1663将3位的数字数据转换为模拟电压。DAC1663将32位的数据WDA[31：0]每隔3位变换成模拟电压。
写入驱动器1662具有：对源极线SL进行预充电的功能；使源极线SL变为电浮动状态的功能；选择源极线SL的功能；对被选择的源极线SL输入由DAC1663生成的写入电压的功能；对位线BL进行预充电的功能；使位线BL变为电浮动状态的功能；等。
输出驱动器1670包括选择器1671、ADC(模拟-数字转换电路)1672、输出缓冲器1673。选择器1671选择要访问的源极线SL并将被选择的源极线SL的电压发送至ADC1672。ADC1672能够将模拟电压转换成3位的数字数据。源极线SL的电压在ADC1672中被转换为3位的数据，输出缓冲器1673保持从ADC1672输出的数据。
<存储单元>
图34A是示出存储单元1611的结构例子的电路图。存储单元1611是2T型增益单元，存储单元1611与字线WWL、字线RWL、位线BL、源极线SL、布线BGL电连接。存储单元1611包括节点SN、OS晶体管MO61、晶体管MP61以及电容器C61。OS晶体管MO61是写入晶体管。晶体管MP61是读出晶体管，例如由p沟道型Si晶体管构成。电容器C61是用来保持节点SN的电压的存储电容器。节点SN是用来保持数据的节点，在此相当于晶体管MP61的栅极。
由于存储单元1611的写入晶体管由OS晶体管MO61构成，所以NOSRAM1600可以长时间地保持数据。
虽然图34A的例子中示出的位线是兼用于进行写入及读出的共用位线，但是也可以如图34B所示地分别设置写入位线WBL和读出位线RBL。
图34C至图34E示出存储单元的其他结构例子。虽然图34C至图34E中示出设置写入用位线和读出用位线的例子，但是也可以如图34A那样设置写入与读出共用的位线。
图34C所示的存储单元1612是存储单元1611的变形例，使用n沟道型晶体管(MN61)代替读出晶体管。晶体管MN61可以为OS晶体管或Si晶体管。
在存储单元1611和存储单元1612中，OS晶体管MO61可以为无底栅极的OS晶体管。
图34D所示的存储单元1613是3T型增益单元并与字线WWL、字线RWL、位线WBL、位线RBL、源极线SL、布线BGL以及布线PCL电连接。存储单元1613包括节点SN、OS晶体管MO62、晶体管MP62、晶体管MP63以及电容器C62。OS晶体管MO62是写入晶体管。晶体管MP62是读出晶体管，晶体管MP63是选择晶体管。
图34E所示的存储单元1614是存储单元1613的变形例，其中使用n沟道型晶体管(MN62、MN63)代替读出晶体管及选择晶体管。晶体管MN62、晶体管MN63可以为OS晶体管或Si晶体管。
设置于存储单元1611至存储单元1614中的OS晶体管可以为不具有底栅极的晶体管或具有底栅极的晶体管。
由于是通过电容器C61的充放电来改写数据，所以理论上对NOSRAM1600的改写次数没有限制，而且可以以低能量进行数据的写入以及读出。另外，由于可以长时间地保持数据，由此可以降低刷新频率。
当将上述实施方式所示的半导体装置用于存储单元1611、存储单元1612、存储单元1613及存储单元1614时，作为OS晶体管MO61、OS晶体管MO62可以使用晶体管200，作为晶体管MP61、晶体管MN62可以使用晶体管300。由此，可以缩小由一个晶体管的俯视时的占有面积，从而可以使根据本实施方式的存储装置进一步高集成化。由此，可以增加根据本实施方式的存储装置的单位面积的存储容量。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式4)
在本实施方式中，参照图35及图36作为根据本发明的一个方式的采用OS晶体管的存储装置的一个例子对DOSRAM进行说明。DOSRAM(注册商标)是“Dynamic Oxide SemiconductorRAM”的简称，是指包括1T(晶体管)1C(容量)型的存储单元的RAM。DOSRAM与NOSRAM同样地都采用OS存储器。
《DOSRAM1400》
DOSRAM1400包括控制器1405、行电路1410、列电路1415、存储单元以及读出放大器阵列1420(以下称为“MC-SA阵列1420”)。
行电路1410包括解码器1411、字线驱动器电路1412、列选择器1413、读出放大器驱动电路1414。列电路1415包括全局读出放大器阵列1416、输入输出电路1417。全局读出放大器阵列1416包括多个全局读出放大器1447。MC-SA阵列1420包括存储单元阵列1422、读出放大器阵列1423、全局位线GBLL、全局位线GBLR。
(MC-SA阵列1420)
MC-SA阵列1420具有存储单元阵列1422层叠于读出放大器阵列1423上的叠层结构。全局位线GBLL、全局位线GBLR层叠于存储单元阵列1422上。在DOSRAM1400中，作为位线结构采用局部位线和全局位线被分层化的分层位线结构。
存储单元阵列1422包括N个(N为2以上的整数)局部存储单元阵列1425<0>至局部存储单元阵列1425<N-1>。图36A示出局部存储单元阵列1425的结构例子。局部存储单元阵列1425包括多个存储单元1445、多个字线WL、多个位线BLL、多个位线BLR。在图36A的例子中，局部存储单元阵列1425的结构为开位线型，但是也可以为折叠位线型。
图36B示出存储单元1445的电路结构例子。存储单元1445包括晶体管MW1、电容器CS1、端子B1、端子B2。晶体管MW1具有控制电容器CS1的充放电的功能。晶体管MW1的栅极电连接于字线，第一端子电连接于位线，第二端子电连接于电容器CS1的第一端子。电容器CS1的第二端子电连接于端子B2。端子B2被输入恒电位(例如，低电源电位)。
晶体管MW1包括底栅极，底栅极电连接于端子B1。因此，可以根据端子B1的电位改变晶体管MW1的Vth。例如，端子B1的电位可以是固定电位(例如，负的恒电位)，也可以根据DOSRAM1400的工作，改变端子B1的电位。
此外，也可以将晶体管MW1的底栅极电连接于晶体管MW1的栅极、源极或者漏极。或者，也可以在晶体管MW1中不设置底栅极。
读出放大器阵列1423包括N个局部读出放大器阵列1426<0>至读出放大器阵列1426<N-1>。局部读出放大器阵列1426包括一个开关阵列1444和多个读出放大器1446。读出放大器1446电连接有位线对。读出放大器1446具有对位线对进行预充电的功能、放大位线对的电位差的功能、保持该电位差的功能。开关阵列1444具有选择位线对，并使选择的位线对和全局位线对之间成为导通状态的功能。
在此，位线对是指被读出放大器同时比较的两个位线。全局位线对是指被全局读出放大器同时比较的两个全局位线。可以将位线对称为一对位线，将全局位线对称为一对全局位线。在此，位线BLL和位线BLR构成一组位线对。全局位线GBLL和全局位线GBLR构成一组全局位线对。以下也表示为位线对(BLL，BLR)、全局位线对(GBLL，GBLR)。
(控制器1405)
控制器1405具有控制DOSRAM1400的全部工作的功能。控制器1405具有：对从外部输入的指令信号进行逻辑运算并决定工作模式的功能；生成行电路1410和列电路1415的控制信号以使决定的工作模式被执行的功能；保持从外部输入的地址信号的功能；以及生成内部地址信号的功能。
(行电路1410)
行电路1410具有驱动MC-SA阵列1420的功能。解码器1411具有对地址信号进行解码的功能。字线驱动器电路1412生成用来选择要访问行的字线WL的选择信号。
列选择器1413、读出放大器驱动电路1414是用于驱动读出放大器阵列1423的电路。列选择器1413具有生成用来选择要访问列的位线的选择信号的功能。通过列选择器1413的选择信号控制各局部读出放大器阵列1426的开关阵列1444。通过读出放大器驱动电路1414的控制信号，多个局部读出放大器阵列1426被独立驱动。
(列电路1415)
列电路1415具有控制数据信号WDA[31：0]的输入的功能以及控制数据信号RDA[31：0]的输出的功能。数据信号WDA[31：0]是写入数据信号，数据信号RDA[31：0]是读出数据信号。
全局读出放大器1447电连接于全局位线对(GBLL，GBLR)。全局读出放大器1447具有放大全局位线对(GBLL，GBLR)之间的电位差的功能以及保持该电位差的功能。对全局位线对(GBLL，GBLR)的数据的写入以及读出由输入输出电路1417执行。
对DOSRAM1400的写入工作的概要进行说明。通过输入输出电路1417，数据被写入全局位线对。全局位线对的数据由全局读出放大器阵列1416保持。通过地址信号所指定的局部读出放大器阵列1426的开关阵列1444，全局位线对的数据被写入对象列的位线对。局部读出放大器阵列1426放大并保持被写入的数据。在被指定的局部存储单元阵列1425中，由行电路1410选择对象行的字线WL，对选择行的存储单元1445写入局部读出放大器阵列1426的保持数据。
对DOSRAM1400的读出工作的概要进行说明。由地址信号指定局部存储单元阵列1425的1行。在被指定的局部存储单元阵列1425中，对象行的字线WL成为选择状态，存储单元1445的数据被写入位线。由局部读出放大器阵列1426将各列的位线对的电位差作为数据检测出并保持。由开关阵列1444将局部读出放大器阵列1426的保持数据中地址信号所指定的列的数据被写入全局位线对。全局读出放大器阵列1416检测出并保持全局位线对的数据。将全局读出放大器阵列1416的保持数据输出到输入输出电路1417。通过上述步骤完成读出工作。
由于是通过电容器CS1的充放电来改写数据，所以理论上对DOSRAM1400的改写次数没有限制，而且可以以低能量进行数据的写入以及读出。另外，存储单元1445的电路结构简单，容易实现大容量化。
晶体管MW1是OS晶体管。因为OS晶体管的关态电流极小，所以可以抑制电容器CS1的电荷泄漏。因此，DOSRAM1400的保持时间比使用Si晶体管的DRAM长很多。由此可以减少刷新频率，而可以降低刷新工作所需要的功耗。因此，通过将DOSRAM1400用作帧存储器，可以降低显示控制器IC及源极驱动器IC的功耗。
由于MC-SA阵列1420是叠层结构，所以可以将位线长度减短为与局部读出放大器阵列1426的长度相同程度。通过减短位线，位线电容减小，由此可以降低存储单元1445的保持电容。另外，通过在局部读出放大器阵列1426设置开关阵列1444，可以减少长位线的个数。通过上述理由，可以降低DOSRAM1400访问时的驱动负载，由此可以降低显示控制器IC及源极驱动器IC的功耗。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式5)
在本实施方式中，作为应用了根据本发明的一个方式的将金属氧化物用作沟道形成区域的晶体管(OS晶体管)的半导体装置的一个例子，对FPGA(现场可编程门阵列)进行说明。在本实施方式的FPGA中，将OS存储器用于配置存储器及寄存器。在此，将上述FPGA称为“OS-FPGA”。
OS存储器是至少包括电容器和控制该电容器的充放电的OS晶体管的存储器。因OS晶体管的关态电流极小而OS存储器具有优良的保持特性，从而可以被用作非易失性存储器。
图37A示出OS-FPGA的结构例子。图37A所示的OS-FPGA3110能够实现进行利用多上下文结构的上下文切换以及根据每个PLE的细粒度电源门控的NOFF(常关闭)运算。OS-FPGA3110包括控制器(Controller)3111、字线驱动器(Word driver)3112、数据驱动器(Data driver)3113和可编程区域(Programmable area)3115。
可编程区域3115包括两个输入输出块(IOB)3117和核心(Core)3119。IOB3117包括多个可编程输入输出电路。核心3119包括多个逻辑阵列块(LAB)3120和多个开关阵列块(SAB)3130。LAB3120包括多个PLE3121。图37B示出使用五个PLE3121构成LAB3120的例子。如图37C所示，SAB3130包括排列为阵列状的多个开关块(SB)3131。LAB3120通过其输入端子及SAB3130与四个方向(上下左右)上的LAB3120连接。
参照图38A至图38C对SB3131进行说明。图38A所示的SB3131被输入data、datab、信号context[1:0]、word[1:0]。data、datab是配置数据，data和datab的逻辑处于互补关系。OS-FPGA3110的上下文数为2，信号context[1:0]是上下文选择信号。信号word[1:0]是字线选择信号，被输入信号word[1:0]的布线都是字线。
SB3131包括PRS(可编程选路开关)3133[0]和PRS3133[1]。PRS3133[0]和PRS3133[1]包括能够储存互补数据的配置存储器(CM)。注意，在不区分PRS3133[0]和PRS3133[1]的情况下，将它们的每一个称为PRS3133。其他构成要素也同样。
图38B示出PRS3133[0]的电路结构例子。PRS3133[0]和PRS3133[1]具有相同的电路结构。在PRS3133[0]与PRS3133[1]之间，被输入的上下文选择信号和字线选择信号不同。信号context[0]、信号word[0]输入到PRS3133[0]，信号context[1]、信号word[1]输入到PRS3133[1]。例如，在SB3131中，当信号context[0]成为“H”时，PRS3133[0]成为活动状态。
PRS3133[0]包括CM3135、Si晶体管M31。Si晶体管M31是由CM3135控制的传输晶体管。CM3135包括存储电路3137和存储电路3137B。存储电路3137和存储电路3137B具有相同的电路结构。存储电路3137包括电容器C31、OS晶体管MO31和OS晶体管MO32。存储电路3137B包括电容器CB31、OS晶体管MOB31和OS晶体管MOB32。
OS晶体管MO31、OS晶体管MO32、OS晶体管MOB31和OS晶体管MOB32包括底栅极，这些底栅极与分别供应固定电位的电源线电连接。
Si晶体管M31的栅极相当于节点N31，OS晶体管MO32的栅极相当于节点N32，OS晶体管MOB32的栅极相当于节点NB32。节点N32和节点NB32是CM3135的电荷保持节点。OS晶体管MO32控制节点N31与信号context[0]用信号线之间的导通状态。OS晶体管MOB32控制节点N31与低电位电源线VSS之间的导通状态。
存储电路3137和存储电路3137B所保持的数据的逻辑处于互补关系。因此，OS晶体管MO32和OS晶体管MOB32中的任一个导通。
参照图38C对PRS3133[0]的工作例子进行说明。PRS3133[0]已写入有配置数据，PRS3133[0]的节点N32为“H”，节点NB32为“L”。
在信号context[0]为“L”的期间，PRS3133[0]处于非活动状态。在该期间，即使PRS3133[0]的输入端子转移为“H”，Si晶体管M31的栅极也维持“L”，PRS3133[0]的输出端子也维持“L”。
在信号context[0]为“H”的期间，PRS3133[0]处于活动状态。当信号context[0]转移为“H”时，根据CM3135所储存的配置数据，Si晶体管M31的栅极转移为“H”。
在PRS3133[0]处于活动状态的期间，当输入端子转移为“H”时，由于存储电路3137的OS晶体管MO32是源极跟随器，所以通过升压(boosting)Si晶体管M31的栅极电位上升。其结果是，存储电路3137的OS晶体管MO32丢失驱动能力，Si晶体管M31的栅极成为浮动状态。
在具有多上下文的功能的PRS3133中，CM3135还被用作多路复用器。
图39示出PLE3121的结构例子。PLE3121包括LUT(查找表)块3123、寄存器块3124、选择器3125和CM3126。LUT块(LUT block)3123根据输入inA至inD选择数据，并将其输出。选择器3125根据CM3126所储存的配置数据选择LUT块3123的输出或寄存器块3124的输出。
PLE3121通过功率开关3127与电位VDD用电源线电连接。功率开关3127的开启还是关闭根据CM3128所储存的配置数据而决定。通过根据各PLE3121设置功率开关3127，可以进行细粒度电源门控。由于细粒度电源门控功能，可以对在切换上下文之后不使用的PLE3121进行电源门控，所以可以有效地降低待机功率。
为了实现NOFF运算，寄存器块3124使用非易失性寄存器构成。PLE3121中的非易失性寄存器是包括OS存储器的触发器(以下，称为“OS-FF”)。
寄存器块3124包括OS-FF3140[1]和OS-FF3140[2]。信号user_res、信号load、信号store输入到OS-FF3140[1]和OS-FF3140[2]。时钟信号CLK1输入到OS-FF3140[1]，时钟信号CLK2输入到OS-FF3140[2]。图40A示出OS-FF3140的结构例子。
OS-FF3140包括FF3141和影子寄存器3142。FF3141包括节点CK、节点R、节点D、节点Q和节点QB。节点CK被输入时钟信号。节点R被输入信号user_res。信号user_res是复位信号。节点D是数据输入节点，节点Q是数据输出节点。节点Q和节点QB的逻辑处于互补关系。
影子寄存器3142被用作FF3141的备份电路。影子寄存器3142根据信号store对节点Q和节点QB的数据进行备份，并且根据信号load将所备份的数据回写到节点Q、节点QB。
影子寄存器3142包括反相器电路3188、反相器电路3189、Si晶体管M37、Si晶体管MB37、存储电路3143以及存储电路3143B。存储电路3143和存储电路3143B具有与PRS3133的存储电路3137相同的电路结构。存储电路3143包括电容器C36、OS晶体管MO35和OS晶体管MO36。存储电路3143B包括电容器CB36、OS晶体管MOB35和OS晶体管MOB36。节点N36和节点NB36分别相当于OS晶体管MO36和OS晶体管MOB36的栅极，并它们都是电荷保持节点。节点N37和节点NB37相当于Si晶体管M37和Si晶体管MB37的栅极。
OS晶体管MO35、OS晶体管MO36、OS晶体管MOB35和OS晶体管MOB36包括底栅极，这些底栅极与分别供应固定电位的电源线电连接。
参照图40B对OS-FF3140的工作方法的例子进行说明。
(备份(Backup))
当“H”的信号store输入到OS-FF3140时，影子寄存器3142对FF3141的数据进行备份。通过被输入节点Q的数据，节点N36成为“L”，通过被写入节点QB的数据，节点NB36成为“H”。然后，进行电源门控，使功率开关3127成为关闭状态。虽然FF3141的节点Q和节点QB的数据被消失，但是即使在停止电源供应的状态下，影子寄存器3142也保持所备份的数据。
(恢复(Recovery))
使功率开关3127开启，对PLE3121供应功率。然后，当“H”的信号load输入到OS-FF3140时，影子寄存器3142将所备份的数据回写到FF3141。因为节点N36为“L”，所以节点N37维持“L”，而因为节点NB36为“H”，所以节点NB37为“H”。因此，节点Q成为“H”，节点QB成为“L”。换言之，OS-FF3140恢复到备份工作时的状态。
通过组合细粒度电源门控与OS-FF3140的备份/恢复工作，可以有效地减少OS-FPGA3110的功耗。
作为可能在存储电路中发生的误差，可以举出因辐射入射而产生的软错误。软错误是如下现象：从构成存储器或封装的材料等释放的α线或从宇宙入射到大气的一次宇宙射线与存在于大气中的原子的原子核产生核反应而产生的二次宇宙射线中性子等照射到晶体管以生成电子空穴对，由此产生保持在存储器中的数据反转等的故障。使用OS晶体管的OS存储器的软错误耐性高。因此，通过安装OS存储器，可以提供可靠性高的OS-FPGA3110。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式6)
在本实施方式中，对包括根据本发明的一个方式的半导体装置如上述存储装置等的CPU的一个例子进行说明。
<CPU的结构>
图41所示的半导体装置5400包括CPU核5401、电源管理单元5421及外围电路5422。电源管理单元5421包括功率控制器(Power Controller)5402及功率开关5403(Power Switch)。外围电路5422包括具有高速缓冲存储器的高速缓存(Cache)5404、总线接口(BUS I/F)5405及调试接口(Debug I/F)5406。CPU核5401包括数据总线5423、控制装置(Control Unit)5407、PC(程序计数器)5408、流水线寄存器(Pipeline Register)5409、流水线寄存器5410、ALU(Arithmetic logic unit：算术逻辑单元)5411及寄存器堆(Register File)5412。经过数据总线5423进行CPU核5401与高速缓存5404等外围电路5422之间的数据的发送和接收。
半导体装置(单元)可以被用于功率控制器5402、控制装置5407等的很多逻辑电路。尤其是，该半导体装置(单元)可以被用于能够使用标准单元构成的所有逻辑电路。其结果，可以提供一种小型半导体装置5400。另外，可以提供一种能够减少功耗的半导体装置5400。此外，可以提供一种能够提高工作速度的半导体装置5400。另外，可以提供一种能够减少电源电压的变动的半导体装置5400。
通过作为半导体装置(单元)使用p沟道型Si晶体管、上述实施方式所记载的在沟道形成区域中包含金属氧化物(优选为包含In、Ga及Zn的氧化物)的晶体管，并且将该半导体装置(单元)用作半导体装置5400，可以提供一种小型的半导体装置5400。另外，可以提供一种能够减少功耗的半导体装置5400。此外，可以提供一种能够提高工作速度的半导体装置5400。尤其是，通过作为Si晶体管只采用p沟道型晶体管，可以降低制造成本。
控制装置5407通过对PC5408、流水线寄存器5409、流水线寄存器5410、ALU5411、寄存器堆5412、高速缓存5404、总线接口5405、调试接口5406及功率控制器5402的工作进行整体控制，能够将被输入的应用软件等程序所包含的指令解码并执行。
ALU5411能够进行四则运算及逻辑运算等各种运算处理。
高速缓存5404能够暂时储存使用次数多的数据。PC5408是能够储存接下来执行的指令的地址的寄存器。另外，虽然在图41中没有进行图示，但是高速缓存5404还设置有控制高速缓冲存储器的工作的高速缓存控制器。
流水线寄存器5409是能够暂时储存指令数据的寄存器。
寄存器堆5412具有包括常用寄存器的多个寄存器，而可以储存从主存储器读出的数据或者由ALU5411的运算处理的结果得出的数据等。
流水线寄存器5410是能够暂时储存用于ALU5411的运算处理的数据或者由ALU5411的运算处理结果得出的数据等的寄存器。
总线接口5405被用作半导体装置5400与位于半导体装置5400外部的各种装置之间的数据的路径。调试接口5406被用作用来将控制调试的指令输入到半导体装置5400的信号的路径。
功率开关5403具有控制对半导体装置5400所包括的功率控制器5402以外的各种电路供应电源电压的功能。上述各种电路分别属于几个电源定域，属于同一电源定域的各种电路被功率开关5403控制是否供应电源电压。另外，功率控制器5402具有控制功率开关5403的工作的功能。
具有上述结构的半导体装置5400能够进行电源门控。对电源门控的工作流程的一个例子进行说明。
首先，CPU核5401将停止供应电源电压的时机设定在功率控制器5402的寄存器中。接着，从CPU核5401对功率控制器5402发送开始进行电源门控的指令。接着，半导体装置5400内的各种寄存器及高速缓存5404开始进行数据的备份。接着，利用功率开关5403停止对半导体装置5400所包括的功率控制器5402以外的各种电路的电源电压供应。接着，通过对功率控制器5402输入中断信号，开始对半导体装置5400所包括的各种电路的电源电压供应。此外，也可以对功率控制器5402设置计数器，不依靠输入中断信号而利用该计数器来决定开始供应电源电压的时机。接着，各种寄存器及高速缓存5404开始进行数据的恢复。接着，再次开始执行控制装置5407中的指令。
在处理器整体或者构成处理器的一个或多个逻辑电路中能够进行这种电源门控。另外，即使在较短的时间内也可以停止供应电力。因此，可以以空间上或时间上微细的粒度减少功耗。
在进行电源门控时，优选在较短的期间中将CPU核5401或外围电路5422所保持的数据备份。由此，可以在较短的期间中进行电源的开启或关闭，从而可以实现低功耗化。
为了在较短的期间中将CPU核5401或外围电路5422所保持的数据备份，触发器电路优选在其电路内进行数据备份(将其称为能够备份的触发器电路)。另外，SRAM单元优选在单元内进行数据备份(将其称为能够备份的SRAM单元)。能够备份的触发器电路和SRAM单元优选包括在沟道形成区域中包含金属氧化物(优选为包含In、Ga及Zn的氧化物)的晶体管。其结果，晶体管具有小关态电流，由此能够备份的触发器电路或SRAM单元可以长期间保持数据而不需要电力供应。另外，当晶体管的开关速度快时，能够备份的触发器电路和SRAM单元有时可以在较短的期间中进行数据备份及恢复。
参照图42对能够备份的触发器电路的例子进行说明。
图42所示的半导体装置5500是能够备份的触发器电路的一个例子。半导体装置5500包括第一存储电路5501、第二存储电路5502、第三存储电路5503以及读出电路5504。电位V1与电位V2的电位差作为电源电压被供应到半导体装置5500。电位V1和电位V2中的一个为高电平，另一个为低电平。下面，以电位V1为低电平而电位V2为高电平的情况为例，对半导体装置5500的结构例子进行说明。
第一存储电路5501具有在半导体装置5500被供应电源电压的期间中被输入包括数据的信号D时保持该数据的功能。而且，在半导体装置5500被供应电源电压的期间，从第一存储电路5501输出包括所保持的数据的信号Q。另一方面，在半导体装置5500没有被供应电源电压的期间中，第一存储电路5501不能保持数据。就是说，可以将第一存储电路5501称为易失性存储电路。
第二存储电路5502具有读取并储存(或备份。)保持在第一存储电路5501中的数据的功能。第三存储电路5503具有读取并储存(或备份。)保持在第二存储电路5502中的数据的功能。读出电路5504具有读取保持在第二存储电路5502或第三存储电路5503中的数据并将其储存(或恢复。)在第一存储电路5501中的功能。
尤其是，第三存储电路5503具有即使在半导体装置5500没有被供应电源电压的期间中也读取并储存(或备份。)保持在第二存储电路5502中的数据的功能。
如图42所示，第二存储电路5502包括晶体管5512及电容器5519。第三存储电路5503包括晶体管5513、晶体管5515以及电容器5520。读出电路5504包括晶体管5510、晶体管5518、晶体管5509以及晶体管5517。
晶体管5512具有将根据保持在第一存储电路5501中的数据的电荷充电到电容器5519并将该电荷从电容器5519放电的功能。晶体管5512优选将根据保持在第一存储电路5501中的数据的电荷高速地充电到电容器5519并将该电荷从电容器5519高速地放电。具体而言，晶体管5512优选在沟道形成区域中包含具有结晶性的硅(优选为多晶硅，更优选为单晶硅)。
晶体管5513的导通状态或非导通状态根据保持在电容器5519中的电荷被选择。晶体管5515具有在晶体管5513处于导通状态时将根据布线5544的电位的电荷充电到电容器5520并将该电荷从电容器5520放电的功能。优选晶体管5515的关态电流极小。具体而言，晶体管5515在沟道形成区域中包含金属氧化物(优选为包含In、Ga及Zn的氧化物)。
以下，具体地说明各元件之间的连接关系。晶体管5512的源极和漏极中的一个与第一存储电路5501连接。晶体管5512的源极和漏极中的另一个与电容器5519的一个电极、晶体管5513的栅极及晶体管5518的栅极连接。电容器5519的另一个电极与布线5542连接。晶体管5513的源极和漏极中的一个与布线5544连接。晶体管5513的源极和漏极中的另一个与晶体管5515的源极和漏极中的一个连接。晶体管5515的源极和漏极中的另一个与电容器5520的一个电极及晶体管5510的栅极连接。电容器5520的另一个电极与布线5543连接。晶体管5510的源极和漏极中的一个与布线5541连接。晶体管5510的源极和漏极中的另一个与晶体管5518的源极和漏极中的一个连接。晶体管5518的源极和漏极中的另一个与晶体管5509的源极和漏极中的一个连接。晶体管5509的源极和漏极中的另一个与晶体管5517的源极和漏极中的一个及第一存储电路5501连接。晶体管5517的源极和漏极中的另一个与布线5540连接。在图42中，晶体管5509的栅极与晶体管5517的栅极连接，但是晶体管5509的栅极不一定必须与晶体管5517的栅极连接。
作为晶体管5515，可以使用上述实施方式所例示的晶体管。因为晶体管5515的关态电流小，所以半导体装置5500可以长期间保持数据而不需要电力供应。因为晶体管5515的开关特性良好，所以半导体装置5500可以高速地进行备份和恢复。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式7)
本实施方式中，参照图43及图44说明根据本发明的一个方式的半导体装置的一个方式。
<半导体晶片、芯片>
图43A示出进行切割处理之前的衬底711的俯视图。作为衬底711，例如可以使用半导体衬底(也称为“半导体晶片”)。在衬底711上设置有多个电路区域712。在电路区域712中，也可以设置根据本发明的一个方式的半导体装置等。
多个电路区域712的每一个都被分离区域713围绕。分离线(也称为“切割线”)714位于与分离区域713重叠的位置上。通过沿着分离线714切割衬底711，可以从衬底711切割出包括电路区域712的芯片715。图43B示出芯片715的放大图。
另外，也可以在分离区域713上设置导电层或半导体层等。通过在分离区域713上设置导电层或半导体层等，可以缓和可能在切割工序中产生的ESD(Erectro-StaticDischarge：静电放电)，而防止起因于切割工序的成品率下降。另外，一般来说，为了冷却衬底、去除刨花、防止带电等，一边将溶解有碳酸气体等以降低了其电阻率的纯水供应到切削部一边进行切割工序。通过在分离区域713上设置导电层或半导体层等，可以减少该纯水的使用量。因此，可以降低半导体装置的生产成本。另外，可以提高半导体装置的生产率。
<电子构件>
参照图44A及图44B对使用芯片715的电子构件的一个例子进行说明。注意，电子构件也被称为半导体封装或IC用封装。电子构件根据端子取出方向及端子的形状等存在多个规格和名称。
在组装工序(后工序)中组合上述实施方式所示的半导体装置与该半导体装置之外的构件，来完成电子构件。
参照图44A所示的流程图对后工序进行说明。在前工序中，在将根据本发明的一个方式的半导体装置等形成在衬底711上之后，进行研磨衬底711的背面(没有形成半导体装置等的面)的“背面研磨工序”(步骤S721)。通过进行研磨来使衬底711变薄，可以实现电子构件的小型化。
接着，进行将衬底711分成多个芯片715的“切割(dicing)工序”(步骤S722)。并且，进行将被切割的芯片715接合于各引线框架上的芯片接合(die bonding)工序(步骤S723)。芯片接合工序中的芯片715与引线框架的接合可以适当地根据产品选择合适的方法，如利用树脂的接合或利用胶带的接合等。另外，也可以在插入物(interposer)衬底上安装芯片715代替引线框架。
接着，进行将引线框架的引线与芯片715上的电极通过金属细线(wire)电连接的“引线键合(wire bonding)工序”(步骤S724)。作为金属细线可以使用银线或金线等。此外，引线键合例如可以使用球键合(ball bonding)或楔键合(wedge bonding)。
进行由环氧树脂等密封被引线键合的芯片715的“密封工序(模塑(molding)工序)”(步骤S725)。通过进行密封工序，使电子构件的内部被树脂填充，可以保护芯片715与引线连接的金属细线免受机械外力的影响，还可以降低因水分或灰尘等而导致的电特性劣化(可靠性的降低)。
接着，进行对引线框架的引线进行电镀处理的“引线电镀工序”(步骤S726)。通过该电镀处理可以防止引线生锈，而在后面安装于印刷电路板时，可以更加确实地进行焊接。接着，进行引线的切断及成型加工的“成型工序”(步骤S727)。
接着，进行对封装表面进行印字处理(marking)的“印字工序”(步骤S728)。并且经过调查外观形状的优劣或工作故障的有无的“检验工序”(步骤S729)完成电子构件。
图44B示出完成的电子构件的立体示意图。在图44B中，作为电子构件的一个例子，示出QFP(Quad Flat Package：四侧引脚扁平封装)的立体示意图。图44B所示的电子构件750包括引线755及芯片715。电子构件750也可以包括多个芯片715。
图44B所示的电子构件750例如安装于印刷电路板752。通过组合多个这样的电子构件750并使其在印刷电路板752上彼此电连接，来完成安装有电子构件的衬底(电路板754)。完成的电路板754用于电子设备等。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
(实施方式8)
<电子设备>
根据本发明的一个方式的半导体装置可以应用于各种电子设备。图45示出使用根据本发明的一个方式的半导体装置的电子设备的具体例子。
图45A是示出汽车的一个例子的外观图。汽车2980包括车体2981、车轮2982、仪表盘2983及灯2984等。另外，汽车2980具有天线、电池等。
图45B所示的信息终端2910包括外壳2911、显示部2912、麦克风2917、扬声器部2914、照相机2913、外部连接部2916及操作开关2915等。显示部2912设置有使用柔性衬底的显示面板及触摸屏。另外，信息终端2910在外壳2911的内侧具有天线、电池等。信息终端2910例如可以被用作智能手机、移动电话机、平板信息终端、平板电脑或电子书阅读器终端等。
图45C所示的笔记本型个人计算机2920包括外壳2921、显示部2922、键盘2923及指向装置2924等。另外，笔记本型个人计算机2920在外壳2921的内侧具有天线、电池等。
图45D所示的摄像机2940包括外壳2941、外壳2942、显示部2943、操作开关2944、镜头2945及连接部2946等。操作开关2944及镜头2945设置在外壳2941中，显示部2943设置在外壳2942中。另外，摄像机2940在外壳2941的内侧具有天线、电池等。并且，外壳2941和外壳2942由连接部2946连接，由连接部2946可以改变外壳2941和外壳2942之间的角度。另外，可以根据外壳2942与外壳2941所形成的角度而改变显示在显示部2943中的图像的方向并切换图像的显示/非显示。
图45E示出手镯型信息终端的一个例子。信息终端2950包括外壳2951及显示部2952等。另外，信息终端2950在外壳2951的内侧具有天线、电池等。显示部2952由具有曲面的外壳2951支撑。因为显示部2952具备使用柔性衬底的显示面板，所以可以提供一种具有柔性、轻量且方便性良好的信息终端2950。
图45F示出手表型信息终端的一个例子。信息终端2960包括外壳2961、显示部2962、腕带2963、表扣2964、操作开关2965、输入输出端子2966等。另外，信息终端2960在外壳2961的内侧具有天线、电池等。信息终端2960可以执行移动电话、电子邮件、文章的阅读及编写、音乐播放、网络通信、电脑游戏等各种应用程序。
显示部2962的显示面弯曲，能够沿着弯曲的显示面进行显示。另外，显示部2962具备触摸传感器，可以用手指或触屏笔等触摸屏幕来进行操作。例如，通过触摸显示于显示部2962的图标2967，可以启动应用程序。操作开关2965除了时刻设定之外，还可以具有电源开关、无线通信的开关、静音模式的设置及取消、省电模式的设置及取消等各种功能。例如，通过利用组装在信息终端2960中的操作系统，也可以设定操作开关2965的功能。
另外，信息终端2960可以执行依据通信标准的近距离无线通信。例如，通过与可无线通信的耳麦通信，可以进行免提通话。另外，信息终端2960具备输入输出端子2966，可以通过连接器直接与其他信息终端进行数据的交换。另外，也可以通过输入输出端子2966进行充电。另外，充电动作也可以利用无线供电进行，而不通过输入输出端子2966进行。
例如，使用本发明的一个方式的半导体装置的存储装置可以在长期间保持上述电子设备的控制数据和控制程序等。通过使用根据本发明的一个方式的半导体装置，可以实现高可靠性的电子设备。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
[实施例]
在本实施例中，制造包括图1所示的晶体管200的半导体装置而进行截面观察。以下，说明进行截面观察的半导体装置的制造方法。
作为绝缘体224使用氧氮化硅膜。在绝缘体224上的氧化物230中，作为成为氧化物230a的氧化物，通过采用溅射法并使用In：Ga：Zn＝1：3：4[原子个数比]的靶材来沉积形成In-Ga-Zn氧化物。接着，作为成为氧化物230b的氧化物，在第一氧化物上通过采用溅射法并使用In：Ga：Zn＝4：2：4.1[原子个数比]的靶材来沉积形成In-Ga-Zn氧化物。另外，连续地沉积形成第一氧化物和第二氧化物。
接着，在第二氧化物上沉积形成成为导电体251的钨膜。
接着，通过光刻法加工氧化物230及导电体251，形成包括氧化物230及导电体251的岛。
接着，作为成为绝缘体226的绝缘体，沉积形成氧氮化硅膜。接下来，进行CMP处理来对成为绝缘体226的绝缘体的顶面进行平坦化。
接着，在导电体251及成为绝缘体226的绝缘体中形成到达氧化物230b的开口，来形成导电体251a、导电体251b。
接着，作为成为氧化物230c的氧化物，通过溅射法使用In：Ga：Zn＝1：3：2[原子个数比]的靶材沉积形成In-Ga-Zn氧化物。
接着，形成成为绝缘体250的氧氮化硅膜。
接着，作为成为导电体260的导电膜，在成为绝缘体250的氧氮化硅膜上沉积形成氮化钛膜，接下来沉积形成钨膜。
接着，通过CMP处理，直到绝缘体226露出为止对成为氧化物230c的氧化膜、成为绝缘体250的绝缘膜、成为导电体260的导电膜进行抛光，在开口中形成氧化物230c、绝缘体250及导电体260。
接着，对绝缘体226的顶面进行蚀刻40nm左右(半回蚀)，使绝缘体226的顶面的高度低于导电体260的顶面的高度来形成步階。作为该蚀刻处理使用Ar、CHF3及CF4的混合气体，使用干蚀刻法。通过该蚀刻处理，氧化物230c及绝缘体250的顶面的一部分也被去除。
接着，沉积形成绝缘体227，在绝缘体227上沉积形成绝缘体228且在绝缘体228上沉积形成绝缘体229。作为绝缘体227沉积形成氧氮化硅膜，作为绝缘体228沉积形成氧化铝膜，作为绝缘体229沉积形成氧氮化硅膜。
接着，在绝缘体229上沉积形成钨膜，在该钨膜上沉积形成氮化硅膜，通过光刻法加工钨膜及氮化硅膜，以钨膜及氮化硅膜的叠层膜为蚀刻掩模对绝缘体229、绝缘体228、绝缘体227及绝缘体226进行蚀刻处理，来形成到达导电体251a的顶面的开口、到达导电体251b的顶面的开口。作为蚀刻处理，使用干蚀刻法。
在本实施例中，对绝缘体229、绝缘体227及绝缘体226使用Ar、O2及C4F6的混合气体进行蚀刻，对绝缘体228使用Ar、H2及C4F8的混合气体进行蚀刻。
接着，在开口的内壁及绝缘体229上沉积形成成为导电体252(导电体252a、导电体252b)的导电体。作为导电体252，沉积形成氮化钛膜，然后沉积形成钨膜。
接着，通过直到绝缘体229的顶面露出为止对成为导电体252的导电体的顶面进行CMP处理，在开口内分别形成导电体252a、导电体252b。
通过上述工序制造半导体装置的样品。
接着，观察所制造的样品的截面。截面观察使用日本日立高新技术公司制造的HD2300扫描透射电子显微镜(STEM：Scaning Transmission Electron Microscope)进行。
图46示出样品的截面照片图像。如图46所示，可确认到：本发明的一个方式的半导体装置的结构即使减小导电体252a与导电体252b之间的间隔也可以为导电体252a及导电体252b与具有第一栅电极的功能的导电体260分离的结构，所以可以实现半导体装置的微型化。
本实施例的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
[符号说明]
100 电容器
110 导电体
112 导电体
120 导电体
130 绝缘体
150 绝缘体
200 晶体管
200a 晶体管
200b 晶体管
203 导电体
203a 导电体
203b 导电体
205 导电体
205a 导电体
205b 导电体
210 绝缘体
212 绝缘体
214 绝缘体
216 绝缘体
218 导电体
220 绝缘体
222 绝缘体
224 绝缘体
226 绝缘体
226A 绝缘体
227 绝缘体
228 绝缘体
229 绝缘体
230 氧化物
230a 氧化物
230b 氧化物
230c 氧化物
230c_2 氧化物
230A 氧化物
230B 氧化物
230C 氧化物
231 开口
232a 开口
232b 开口
233_1 区域
233_2 区域
233_3 区域
234 区域
235 区域
241_1 开口
241_2 开口
241_3 开口
242a 开口
242b 开口
243_1 区域
243_2 区域
243_3 区域
244 区域
245 区域
246 导电体
248 导电体
250 绝缘体
250_2 绝缘体
250A 绝缘体
251 导电体
251a 导电体
251b 导电体
251c 导电体
251A 导电体
251B 导电体
252 导电体
252a 导电体
252a_2 导电体
252b 导电体
252b_2 导电体
252c 导电体
260 导电体
260_2 导电体
260A 导电体
300 晶体管
311 衬底
313 半导体区域
314a 低电阻区域
314b 低电阻区域
315 绝缘体
316 导电体
320 绝缘体
322 绝缘体
324 绝缘体
326 绝缘体
328 导电体
330 导电体
350 绝缘体
352 绝缘体
354 绝缘体
356 导电体
360 绝缘体
362 绝缘体
364 绝缘体
366 导电体
370 绝缘体
372 绝缘体
374 绝缘体
376 导电体
380 绝缘体
382 绝缘体
384 绝缘体
386 导电体
711 衬底
712 电路区域
713 分离区域
714 分离线
715 芯片
750 电子构件
752 印刷电路板
754 电路板
755 引线
1400 DOSRAM
1405 控制器
1410 行电路
1411 解码器
1412 字线驱动器电路
1413 列选择器
1414 读出放大器驱动电路
1415 列电路
1416 全局读出放大器阵列
1417 输入输出电路
1420 MC-SA阵列
1422 存储单元阵列
1423 读出放大器阵列
1425 局部存储单元阵列
1426 局部读出放大器阵列
1444 开关阵列
1445 存储单元
1446 读出放大器
1447 全局读出放大器
1600 NOSRAM
1610 存储单元阵列
1611 存储单元
1612 存储单元
1613 存储单元
1614 存储单元
1640 控制器
1650 行驱动器
1651 行解码器
1652 字线驱动器
1660 列驱动器
1661 列解码器
1662 驱动器
1663 DAC
1670 输出驱动器
1671 选择器
1672 ADC
1673 输出缓冲器
2910 信息终端
2911 外壳
2912 显示部
2913 照相机
2914 扬声器部
2915 操作开关
2916 外部连接部
2917 麦克风
2920 笔记本型个人计算机
2921 外壳
2922 显示部
2923 键盘
2924 指向装置
2940 摄像机
2941 外壳
2942 外壳
2943 显示部
2944 操作开关
2945 镜头
2946 连接部
2950 信息终端
2951 外壳
2952 显示部
2960 信息终端
2961 外壳
2962 显示部
2963 腕带
2964 表扣
2965 操作开关
2966 输入输出端子
2967 图标
2980 汽车
2981 车体
2982 车轮
2983 仪表盘
2984 灯
3001 布线
3002 布线
3003 布线
3004 布线
3005 布线
3006 布线
3110 OS-FPGA
3111 控制器
3112 字线驱动器
3113 数据驱动器
3115 可编程区域
3117 IOB
3119 核心
3120 LAB
3121 PLE
3123 LUT块
3124 寄存器块
3125 选择器
3126 CM
3127 功率开关
3128 CM
3130 SAB
3131 SB
3133 PRS
3135 CM
3137 存储电路
3137B 存储电路
3140 OS-FF
3141 FF
3142 影子寄存器
3143 存储电路
3143B 存储电路
3188 反相器电路
3189 反相器电路
5400 半导体装置
5401 CPU核
5402 功率控制器
5403 功率开关
5404 高速缓存
5405 总线接口
5406 调试接口
5407 控制装置
5408 PC
5409 流水线寄存器
5410 流水线寄存器
5411 ALU
5412 寄存器堆
5421 电源管理单元
5422 外围电路
5423 数据总线
5500 半导体装置
5501 存储电路
5502 存储电路
5503 存储电路
5504 读出电路
5509 晶体管
5510 晶体管
5512 晶体管
5513 晶体管
5515 晶体管
5517 晶体管
5518 晶体管
5519 电容器
5520 电容器
5540 布线
5541 布线
5542 布线
5543 布线
5544 布线

Claims (12)

1.一种半导体装置，包括：
第一绝缘体；
所述第一绝缘体上的氧化物；
所述氧化物上的第二绝缘体、第一导电体及第二导电体；
所述第二绝缘体上的第三导电体；
所述第一导电体上的第四导电体；
所述第二导电体上的第五导电体；
所述第一绝缘体、所述第一导电体及所述第二导电体上的第三绝缘体；
所述第二绝缘体、所述第三绝缘体及所述第三导电体上的第四绝缘体；以及
所述第四绝缘体上的第五绝缘体，
其中，所述第一导电体与所述第二导电体以夹着所述第二绝缘体彼此相对的方式设置，
所述第二绝缘体沿着设置在所述第三绝缘体中的开口的内壁、所述第一导电体与所述第二导电体彼此相对的侧面及所述氧化物的顶面设置，
所述第三导电体的顶面的高度高于所述第二绝缘体及所述第三绝缘体的顶面的高度，
所述第四绝缘体沿着所述第二绝缘体的顶面、所述第三绝缘体的顶面、所述第三导电体的顶面及所述第三导电体的侧面设置，
并且，所述第四导电体与所述第五导电体以穿过所述第三至所述第五绝缘体且夹着所述第三导电体彼此相对的方式设置。
2.根据权利要求1所述的半导体装置，
其中所述第四绝缘体包括沿着所述第三导电体的侧面沉积形成的第一区域、沿着所述第三导电体的顶面沉积形成的第二区域、除了所述第一及所述第二区域以外的第三区域，
并且以所述第三区域的成膜面为基准的所述第一区域的膜厚度可以为所述第三区域的膜厚度的两倍以上。
3.根据权利要求1或2所述的半导体装置，
其中所述第四及所述第五导电体与所述第一区域的至少一部分重叠并以穿过所述第三区域的方式设置。
4.根据权利要求1或2所述的半导体装置，
其中所述第三导电体与所述第四导电体的接触于所述第一导电体的区域相对的距离和所述第三导电体与所述第五导电体的接触于所述第二导电体的区域相对的距离大致相等。
5.根据权利要求1所述的半导体装置，
其中所述第二绝缘体隔着所述第二氧化物沿着设置在所述第三绝缘体中的开口的内壁、所述第一导电体与所述第二导电体相对的侧面及所述氧化物的顶面设置。
6.根据权利要求1所述的半导体装置，
其中所述第四绝缘体以隔着所述第六绝缘体沿着所述第二绝缘体的顶面、所述第三绝缘体的顶面、所述第三导电体的顶面及所述第三导电体的侧面设置。
7.根据权利要求1或2所述的半导体装置，
其中所述第一及所述第二氧化物包含金属氧化物。
8.一种半导体装置的制造方法，包括如下步骤：
在氧化物上形成第一导电体、第二导电体及第一绝缘体的步骤；
在所述第一绝缘体及所述氧化物的顶面上形成第二绝缘体及第三导电体的步骤；
将所述第三导电体、所述第一绝缘体及所述第二绝缘体的顶面的高度形成为相同的步骤；
对所述第一绝缘体的顶面进行蚀刻来使所述第一绝缘体的顶面的高度低于所述第三导电体的顶面的高度的步骤；
沿着所述第一绝缘体的顶面、所述第二绝缘体的顶面、所述第三导电体的顶面及所述第三导电体的侧面沉积形成第三绝缘体的步骤；
在所述第三绝缘体上形成第四绝缘体的步骤；以及
对所述第三绝缘体、所述第四绝缘体及所述第一绝缘体进行加工来形成到达所述第一导电体上的第一开口及到达所述第二导电体上的第二开口的步骤。
9.根据权利要求8所述的半导体装置的制造方法，
其中所述第一及所述第二开口通过对所述第三绝缘体中的沿着所述第三导电体的侧面的区域的至少一部分以及所述第三绝缘体中的沿着所述第一绝缘体的顶面的区域的一部分进行加工来形成。
10.根据权利要求8或9所述的半导体装置的制造方法，
其中作为所述第一及所述第四绝缘体沉积形成氧化硅或氧氮化硅，
并且作为所述第三绝缘体沉积形成氧化铝、氮化硅或氧化铪。
11.根据权利要求8或9所述的半导体装置的制造方法，
其中所述第一及所述第二开口通过干蚀刻法形成。
12.根据权利要求8或9所述的半导体装置的制造方法，
其中所述第一及所述第二开口对所述第四绝缘体通过使用Ar、O2及C4F6的混合气体的干蚀刻法形成，对所述第二绝缘体通过使用Ar、H2及C4F8的混合气体的干蚀刻法形成，对所述第一绝缘体通过使用Ar、O2及C4F6的混合气体的干蚀刻法形成。
CN201880017617.0A 2017-03-29 2018-03-15 半导体装置、半导体装置的制造方法 Pending CN110402497A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017-065704 2017-03-29
JP2017065704 2017-03-29
PCT/IB2018/051726 WO2018178793A1 (ja) 2017-03-29 2018-03-15 半導体装置、半導体装置の作製方法

Publications (1)

Publication Number Publication Date
CN110402497A true CN110402497A (zh) 2019-11-01

Family

ID=63674324

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880017617.0A Pending CN110402497A (zh) 2017-03-29 2018-03-15 半导体装置、半导体装置的制造方法

Country Status (5)

Country Link
US (1) US11276782B2 (zh)
JP (2) JPWO2018178793A1 (zh)
KR (1) KR102608086B1 (zh)
CN (1) CN110402497A (zh)
WO (1) WO2018178793A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116347889A (zh) * 2023-03-14 2023-06-27 北京超弦存储器研究院 存储单元、存储器、存储器的制备方法及电子设备

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210108967A (ko) * 2018-12-28 2021-09-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 디바이스, 상기 메모리 디바이스를 갖는 반도체 장치
US20220157817A1 (en) * 2019-03-29 2022-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR20220006561A (ko) * 2019-05-10 2022-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US20220216341A1 (en) * 2019-05-10 2022-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the semiconductor device
JPWO2021009619A1 (zh) * 2019-07-17 2021-01-21
WO2021009620A1 (ja) * 2019-07-18 2021-01-21 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2021019334A1 (ja) * 2019-07-26 2021-02-04 株式会社半導体エネルギー研究所 半導体装置
JP7292171B2 (ja) * 2019-10-10 2023-06-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11244864B2 (en) * 2020-04-21 2022-02-08 International Business Machines Corporation Reducing parasitic capacitance within semiconductor devices
TW202347622A (zh) * 2022-03-25 2023-12-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349295A (ja) * 1999-06-08 2000-12-15 Nec Corp 電界効果トランジスタ及びその製造方法
JP2001217319A (ja) * 2000-02-04 2001-08-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
CN1667840A (zh) * 2004-03-12 2005-09-14 株式会社半导体能源研究所 薄膜晶体管、半导体器件及其制造方法
WO2009110050A1 (ja) * 2008-02-15 2009-09-11 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
CN102598249A (zh) * 2009-10-30 2012-07-18 株式会社半导体能源研究所 半导体装置
CN104218085A (zh) * 2013-05-31 2014-12-17 三星电子株式会社 半导体器件及其制造方法
JP2016127155A (ja) * 2014-12-29 2016-07-11 株式会社半導体エネルギー研究所 半導体装置および半導体装置の製造方法
US20160218225A1 (en) * 2015-01-26 2016-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20160247902A1 (en) * 2015-02-20 2016-08-25 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide film and sputtering apparatus
US20160254386A1 (en) * 2015-02-27 2016-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20160276487A1 (en) * 2015-03-17 2016-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20160293232A1 (en) * 2015-04-01 2016-10-06 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
US20160300952A1 (en) * 2015-04-13 2016-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US20160322503A1 (en) * 2015-04-28 2016-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5046529B2 (ja) * 2005-02-25 2012-10-10 株式会社半導体エネルギー研究所 半導体装置
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US9893276B2 (en) * 2013-06-27 2018-02-13 Nec Corporation Switching element, switching element manufacturing method, semiconductor device, and semiconductor device manufacturing method
KR102118461B1 (ko) * 2013-11-25 2020-06-09 엘지디스플레이 주식회사 산화물 박막트랜지스터를 포함한 어레이기판 및 그 제조방법
TWI831924B (zh) * 2014-04-25 2024-02-11 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
TWI663733B (zh) * 2014-06-18 2019-06-21 日商半導體能源研究所股份有限公司 電晶體及半導體裝置
US9954112B2 (en) 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9660100B2 (en) 2015-02-06 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6674269B2 (ja) 2015-02-09 2020-04-01 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP6562674B2 (ja) * 2015-03-26 2019-08-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2016207759A (ja) * 2015-04-20 2016-12-08 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TWI693719B (zh) 2015-05-11 2020-05-11 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
EP3608981A4 (en) * 2017-03-21 2020-12-23 Nippon Kayaku Kabushiki Kaisha ORGANIC SEMICONDUCTOR COMPOSITION, ORGANIC SEMICONDUCTOR THIN-FILM AND ORGANIC THIN-FILM TRANSISTOR
DE102018124740A1 (de) * 2018-10-08 2020-04-09 Infineon Technologies Ag Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349295A (ja) * 1999-06-08 2000-12-15 Nec Corp 電界効果トランジスタ及びその製造方法
JP2001217319A (ja) * 2000-02-04 2001-08-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
CN1667840A (zh) * 2004-03-12 2005-09-14 株式会社半导体能源研究所 薄膜晶体管、半导体器件及其制造方法
WO2009110050A1 (ja) * 2008-02-15 2009-09-11 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
CN102598249A (zh) * 2009-10-30 2012-07-18 株式会社半导体能源研究所 半导体装置
CN104218085A (zh) * 2013-05-31 2014-12-17 三星电子株式会社 半导体器件及其制造方法
JP2016127155A (ja) * 2014-12-29 2016-07-11 株式会社半導体エネルギー研究所 半導体装置および半導体装置の製造方法
US20160218225A1 (en) * 2015-01-26 2016-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20160247902A1 (en) * 2015-02-20 2016-08-25 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide film and sputtering apparatus
US20160254386A1 (en) * 2015-02-27 2016-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20160276487A1 (en) * 2015-03-17 2016-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20160293232A1 (en) * 2015-04-01 2016-10-06 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
US20160300952A1 (en) * 2015-04-13 2016-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US20160322503A1 (en) * 2015-04-28 2016-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116347889A (zh) * 2023-03-14 2023-06-27 北京超弦存储器研究院 存储单元、存储器、存储器的制备方法及电子设备
CN116347889B (zh) * 2023-03-14 2024-01-12 北京超弦存储器研究院 存储单元、存储器、存储器的制备方法及电子设备

Also Published As

Publication number Publication date
WO2018178793A1 (ja) 2018-10-04
KR20190129891A (ko) 2019-11-20
US11276782B2 (en) 2022-03-15
KR102608086B1 (ko) 2023-11-29
JPWO2018178793A1 (ja) 2020-02-06
US20210159342A1 (en) 2021-05-27
JP7439215B2 (ja) 2024-02-27
JP2023001234A (ja) 2023-01-04

Similar Documents

Publication Publication Date Title
CN110402497A (zh) 半导体装置、半导体装置的制造方法
JP7441282B2 (ja) 半導体装置
TWI739969B (zh) 半導體裝置以及半導體裝置的製造方法
TWI755475B (zh) 電容器、半導體裝置及半導體裝置的製造方法
KR102398965B1 (ko) 반도체 장치, 전자 부품, 및 전자 기기
TW201735130A (zh) 半導體裝置及其製造方法
TWI723187B (zh) 半導體裝置及半導體裝置的工作方法
KR20150091003A (ko) 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법
TWI741096B (zh) 半導體裝置以及半導體裝置的製造方法
CN110506328A (zh) 半导体装置及半导体装置的制造方法
TW201834244A (zh) 半導體裝置以及半導體裝置的製造方法
TWI705442B (zh) 半導體裝置及電子裝置
CN109791950A (zh) 半导体装置
TWI718241B (zh) 半導體裝置、電子構件及電子裝置
CN110313070A (zh) 半导体装置以及其制造方法
CN110088913A (zh) 半导体装置以及半导体装置的制造方法
CN110506325A (zh) 半导体装置及半导体装置的制造方法
CN110383492A (zh) 半导体装置及半导体装置的制造方法
WO2019053573A1 (ja) 半導体装置、および半導体装置の作製方法
CN110462803A (zh) 半导体装置及半导体装置的制造方法
JP2018098308A (ja) 半導体装置、および半導体装置の作製方法
WO2018224912A1 (ja) 半導体装置、および半導体装置の作製方法
WO2018142239A1 (ja) 半導体装置
TWI839677B (zh) 電容器、半導體裝置及半導體裝置的製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination