KR102608086B1 - 반도체 장치, 반도체 장치의 제작 방법 - Google Patents

반도체 장치, 반도체 장치의 제작 방법 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

미세화 또는 고집적화가 가능한 반도체 장치 및 반도체 장치의 제작을 제공한다. 제 1 절연체와, 제 1 절연체 위의 산화물과, 산화물 위의 제 2 절연체, 및 제 1 도전체 및 제 2 도전체와, 제 2 절연체 위의 제 3 도전체와, 제 1 도전체 위의 제 4 도전체와, 제 2 도전체 위의 제 5 도전체와, 제 1 절연체, 및 제 1 도전체 및 제 2 도전체 위의 제 3 절연체와, 제 2 절연체 및 제 3 절연체, 및 제 3 도전체 위의 제 4 절연체와, 제 4 절연체 위의 제 5 절연체를 가지고, 제 1 도전체 및 제 2 도전체는 제 2 절연체를 끼워 대향되어 제공되고, 제 2 절연체는 제 3 절연체에 제공된 개구의 내벽, 제 1 도전체 및 제 2 도전체의 대향되는 측면, 및 산화물의 상면을 따라 제공되고, 제 3 도전체의 상면의 높이는 제 2 절연체 및 제 3 절연체의 상면의 높이보다 높이고, 제 4 절연체는 제 2 절연체 및 제 3 절연체의 상면, 및 제 3 도전체의 상면 및 측면을 따라 제공된다.

Description

반도체 장치, 반도체 장치의 제작 방법
본 발명의 일 형태는 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는, 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은, 반도체 장치를 가진다고 할 수 있는 경우가 있다.
또한, 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는, 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함) 등의 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서, 산화 아연 또는 In-Ga-Zn계 산화물을 채널 형성 영역에 가지는 트랜지스터를 사용하여, 표시 장치를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 근년, 산화물 반도체를 가지는 트랜지스터를 사용하여, 기억 장치의 집적 회로를 제작하는 기술이 공개되어 있다(특허문헌 3 참조). 또한, 기억 장치뿐만 아니라, 연산 장치 등도 산화물 반도체를 가지는 트랜지스터에 의하여 제작되고 있다.
일본 공개특허공보 특개2007-123861호 일본 공개특허공보 특개2007-96055호 일본 공개특허공보 특개2011-119674호
그런데, 전자 기기의 고성능화, 소형화, 경량화에 따라 집적 회로는 고집적화되고, 트랜지스터의 크기는 미세화되고 있다. 이에 따라서, 트랜지스터 제작의 프로세스 룰도, 45nm, 32nm, 22nm로 해마다 작아지고 있다. 이에 따라, 산화물 반도체를 가지는 트랜지스터도 미세한 구조에 있어서 설계대로 양호한 전기 특성을 가지는 것이 요구되고 있다.
본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치 및 반도체 장치의 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 양호한 전기 특성을 가지는 반도체 장치 및 반도체 장치의 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 오프 전류가 작은 반도체 장치 및 반도체 장치의 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 온 전류가 큰 반도체 장치 및 반도체 장치의 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 신뢰성이 높은 반도체 장치 및 반도체 장치의 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 소비전력이 저감된 반도체 장치 및 반도체 장치의 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 설계 자유도가 높은 반도체 장치 및 반도체 장치의 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 생산성이 높은 반도체 장치 및 반도체 장치의 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 신규 반도체 장치 및 반도체 장치의 제작 방법을 제공하는 것을 과제의 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제의 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는 제 1 절연체와, 제 1 절연체 위의 산화물과, 산화물 위의 제 2 절연체, 제 1 도전체, 및 제 2 도전체와, 제 2 절연체 위의 제 3 도전체와, 제 1 도전체 위의 제 4 도전체와, 제 2 도전체 위의 제 5 도전체와, 제 1 절연체, 제 1 도전체, 및 제 2 도전체 위의 제 3 절연체와, 제 2 절연체, 제 3 절연체, 및 제 3 도전체 위의 제 4 절연체와, 제 4 절연체 위의 제 5 절연체를 가지고, 제 1 도전체와 제 2 도전체는 제 2 절연체를 끼워 대향되어 제공되고, 제 2 절연체는 제 3 절연체에 제공된 개구의 내벽, 제 1 도전체와 제 2 도전체의 대향되는 측면, 및 산화물의 상면을 따라 제공되고, 제 3 도전체의 상면의 높이는 제 2 절연체와 제 3 절연체의 상면의 높이보다 높고, 제 4 절연체는 제 2 절연체의 상면, 제 3 절연체의 상면, 제 3 도전체의 상면, 및 제 3 도전체의 측면을 따라 제공되고, 제 4 도전체와 제 5 도전체는 제 3 절연체 내지 제 5 절연체를 관통하고 제 3 도전체를 끼워 대향되어 제공되는, 반도체 장치이다.
또한, 상기 형태에서, 제 4 절연체는 제 3 도전체의 측면을 따라 성막된 제 1 영역과, 제 3 도전체의 상면을 따라 성막된 제 2 영역과, 제 1 영역 및 제 2 영역을 제외한 제 3 영역을 가지고, 제 3 영역의 성막면을 기준으로 한 제 1 영역의 막 두께는 제 3 영역의 막 두께의 2배 이상이어도 좋다.
또한, 상기 형태에서, 제 4 도전체 및 제 5 도전체는 제 1 영역의 적어도 일부와 중첩되고, 또한 제 3 영역을 관통하여 제공되어도 좋다.
또한, 상기 형태에서, 제 3 도전체와, 제 4 도전체에서 제 1 도전체와 접하는 영역의 대향되는 거리는, 제 3 도전체와, 제 5 도전체에서 제 2 도전체와 접하는 영역의 대향되는 거리와 대략 같아도 좋다.
또한, 상기 형태에서, 제 2 절연체는 제 2 산화물을 개재(介在)하여, 제 3 절연체에 제공된 개구의 내벽, 제 1 도전체와 제 2 도전체의 대향되는 측면, 및 산화물의 상면을 따라 제공되어도 좋다.
또한, 상기 형태에서, 제 4 절연체는 제 6 절연체를 개재하여, 제 2 절연체의 상면, 제 3 절연체의 상면, 제 3 도전체의 상면, 및 제 3 도전체의 측면을 따라 제공되어도 좋다.
또한, 상기 형태에서, 제 1 산화물 및 제 2 산화물은 금속 산화물을 포함하여도 좋다.
또한, 본 발명의 일 형태는 산화물 위에 제 1 도전체, 제 2 도전체, 및 제 1 절연체를 형성하는 공정과, 제 1 절연체와 산화물의 상면에 제 2 절연체와 제 3 도전체를 형성하는 공정과, 제 3 도전체, 제 1 절연체, 및 제 2 절연체의 상면의 높이를 같은 정도로 형성하는 공정과, 제 1 절연체의 상면을 에칭하여 제 1 절연체의 상면의 높이를 제 3 도전체의 상면의 높이보다 낮추는 공정과, 제 1 절연체의 상면, 제 2 절연체의 상면, 제 3 도전체의 상면, 및 제 3 도전체의 측면을 따라 제 3 절연체를 성막하는 공정과, 제 3 절연체 위에 제 4 절연체를 형성하는 공정과, 제 3 절연체, 제 4 절연체, 및 제 1 절연체를 가공하여 제 1 도전체 위에 도달하는 제 1 개구와, 제 2 도전체 위에 도달하는 제 2 개구를 형성하는 공정을 가지는 반도체 장치의 제작 방법이다.
또한, 상기 형태에서, 제 1 개구 및 제 2 개구는 제 3 절연체에서의 제 3 도전체의 측면을 따른 영역의 적어도 일부 및 제 3 절연체에서의 제 1 절연체의 상면을 따른 영역의 일부를 가공하여 형성하여도 좋다.
또한, 상기 형태에서, 제 1 절연체 및 제 4 절연체로서 산화 실리콘 또는 산화질화 실리콘을 성막하고, 제 3 절연체로서 산화 알루미늄, 질화 실리콘, 또는 산화 하프늄을 성막하여도 좋다.
또한, 상기 형태에서, 제 1 개구 및 제 2 개구는 드라이 에칭법에 의하여 형성되어도 좋다.
또한, 상기 형태에서, 제 1 개구 및 제 2 개구는, 제 4 절연체에 대해서는 Ar, O2, 및 C4F6의 혼합 가스를 사용한 드라이 에칭법에 의하여 형성되고, 제 2 절연체에 대해서는 Ar, H2, 및 C4F8의 혼합 가스를 사용한 드라이 에칭법에 의하여 형성되고, 제 1 절연체에 대해서는 Ar, O2, 및 C4F6의 혼합 가스를 사용한 드라이 에칭법에 의하여 형성되어도 좋다.
본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치 및 반도체 장치의 제작 방법을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 반도체 장치 및 반도체 장치의 제작 방법을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 오프 전류가 작은 반도체 장치 및 반도체 장치의 제작 방법을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치 및 반도체 장치의 제작 방법을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신뢰성이 높은 반도체 장치 및 반도체 장치의 제작 방법을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 소비전력이 저감된 반도체 장치 및 반도체 장치의 제작 방법을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 설계 자유도가 높은 반도체 장치 및 반도체 장치의 제작 방법을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치 및 반도체 장치의 제작 방법을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규 반도체 장치 및 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 효과의 모두를 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 5는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 7은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 8은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 9는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 10은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 11은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 12는 본 발명의 일 형태에 따른 반도체 장치의 제작 도중에서의 단면 확대도.
도 13은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 14는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 단면 확대도.
도 15는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 단면 확대도.
도 16은 본 발명의 일 형태에 따른 반도체 장치의 제작 도중에서의 단면 확대도.
도 17은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 18은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 19는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 20은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 21은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 22는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 23은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 24는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 25는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 26은 본 발명의 일 형태에 따른 반도체 장치의 제작 도중에서의 단면 확대도.
도 27은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 28은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 단면 확대도.
도 29는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 단면 확대도.
도 30은 본 발명의 일 형태에 따른 반도체 장치의 제작 도중에서의 단면 확대도.
도 31은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 32는 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 단면도.
도 33은 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 블록도.
도 34는 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 회로도.
도 35는 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 블록도.
도 36은 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 블록도 및 회로도.
도 37은 본 발명의 일 형태에 따른 반도체 장치의 구성예를 도시한 블록도.
도 38은 본 발명의 일 형태에 따른 반도체 장치의 구성예를 도시한 블록도, 회로도, 및 반도체 장치의 동작예를 도시한 타이밍 차트.
도 39는 본 발명의 일 형태에 따른 반도체 장치의 구성예를 도시한 블록도.
도 40은 본 발명의 일 형태에 따른 반도체 장치의 구성예를 도시한 회로도 및 반도체 장치의 동작예를 도시한 타이밍 차트.
도 41은 본 발명의 일 형태에 따른 반도체 장치를 도시한 블록도.
도 42는 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도.
도 43은 본 발명의 일 형태에 따른 반도체 웨이퍼의 상면도.
도 44는 전자 부품의 제작 공정 예를 설명하는 흐름도 및 사시 모식도.
도 45는 본 발명의 일 형태에 따른 전자 기기를 도시한 도면.
도 46은 실시예의 반도체 장치의 단면 STEM 사진.
이하에서, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이, 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면에서는, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 그 스케일에 반드시 한정되지는 않는다. 또한, 도면은 이상적인 예를 모식적으로 도시한 것이며, 도면에 도시된 형상 또는 값 등에 한정되지 않는다. 예를 들어, 실제의 제조 공정에서, 에칭 등의 처리에 의하여 층이나 레지스트 마스크 등이 의도치 않게 감소되는 경우가 있지만, 이해를 용이하게 하기 위하여 생략하여 나타내는 경우가 있다. 또한, 도면에서, 동일 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략하는 경우가 있다. 또한, 같은 기능을 가지는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 특히 상면도('평면도'라고도 함)나 사시도 등에서, 발명의 이해를 용이하게 하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한, 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
또한, 본 명세서 등에서, 제 1, 제 2 등으로 붙여지는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로, 예를 들어 '제 1'을 '제 2' 또는 '제 3' 등으로 적절히 바꾸어 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한, 본 명세서에 있어서, '위', '아래' 등 배치를 나타내는 말은 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용되는 것이다. 또한, 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서, 명세서에서 설명된 말에 한정되지 않고, 상황에 따라 적절히 환언할 수 있다.
예를 들어, 본 명세서 등에서, X와 Y가 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 직접적으로 접속되어 있는 경우와, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우가, 본 명세서 등에 개시되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장으로 기재된 접속 관계에 한정되지 않고, 도면 또는 문장으로 기재된 접속 관계 이외의 것도, 도면 또는 문장으로 기재되는 것으로 한다.
여기서, X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되어 있지 않은 경우이고, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고 X와 Y가 접속되어 있는 경우이다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한, 스위치는 온, 오프가 제어되는 기능을 가진다. 즉 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 가진다. 또한, X와 Y가 전기적으로 접속되어 있는 경우에는, X와 Y가 직접적으로 접속되어 있는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 변화시키는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가, X와 Y 사이에 1개 이상 접속될 수 있다. 또한, 일례로서, X와 Y 사이에 다른 회로를 끼워도, X로부터 출력된 신호가 Y로 전달되는 경우에는, X와 Y는 기능적으로 접속되어 있는 것으로 한다. 또한, X와 Y가 기능적으로 접속되어 있는 경우에는, X와 Y가 직접적으로 접속되어 있는 경우와, X와 Y가 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다.
또한, 본 명세서 등에서, 트랜지스터란 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 가지고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있는 것이다. 또한, 본 명세서 등에서, 채널 형성 영역이란 전류가 주로 흐르는 영역을 말한다.
또한, 소스나 드레인의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 그러므로, 본 명세서 등에서는, 소스나 드레인의 용어는 바꾸어 사용할 수 있는 경우가 있다.
또한, 채널 길이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 하나의 트랜지스터에서, 채널 길이가 모든 영역에서 같은 값을 취하는 것으로는 한정되지 않는다. 즉, 하나의 트랜지스터의 채널 길이는, 하나의 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는, 채널 길이는 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서의 소스와 드레인이 대향되는 부분의 길이를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 폭이 모든 영역에서 같은 값을 취하는 것으로는 한정되지 않는다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는, 채널 폭은 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, '실효적인 채널 폭'이라고도 함)과 트랜지스터의 상면도에서 나타내어지는 채널 폭(이하, '외관상 채널 폭'이라고도 함)이 상이한 경우가 있다. 예를 들어, 게이트 전극이 반도체의 측면을 덮는 경우, 실효적인 채널 폭이 외관상 채널 폭보다 커지고, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 그 경우에는, 외관상 채널 폭보다 실효적인 채널 폭이 더 커진다.
이와 같은 경우, 실효적인 채널 폭을 실측에 의하여 어림잡기 어려워지는 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는, 반도체의 형상이 이미 알려져 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 알 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하는 것은 어렵다.
그러므로, 본 명세서에서는 외관상 채널 폭을 '둘러싸인 채널 폭(SCW: Surrounded Channel Width)'이라고 부르는 경우가 있다. 또한, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 둘러싸인 채널 폭 또는 외관상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭, 둘러싸인 채널 폭 등은 단면 TEM 이미지 등을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한, 본 명세서 등에서 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 이외의 것을 말한다. 예를 들어, 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함됨으로써, 예를 들어 반도체의 DOS(Density of States)가 높아지거나, 결정성이 저하되는 것 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 산화물 반도체의 주성분 이외의 전이 금속 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 물도 불순물로서 기능하는 경우가 있다. 또한, 산화물 반도체의 경우, 예를 들어 불순물의 혼입으로 인하여 산소 결손이 형성되는 경우가 있다. 또한, 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 15족 원소 등이 있다.
또한, 본 명세서 등에서, 산화질화 실리콘막이란 그 조성으로서 질소보다 산소의 함유량이 많은 막을 가리킨다. 예를 들어, 바람직하게는 산소가 55atomic% 이상 65atomic% 이하, 질소가 1atomic% 이상 20atomic% 이하, 실리콘이 25atomic% 이상 35atomic% 이하, 수소가 0.1atomic% 이상 10atomic% 이하의 농도 범위에서 포함되는 막을 가리킨다. 또한, 질화산화 실리콘막이란 그 조성으로서 산소보다 질소의 함유량이 많은 막을 가리킨다. 예를 들어, 바람직하게는 질소가 55atomic% 이상 65atomic% 이하, 산소가 1atomic% 이상 20atomic% 이하, 실리콘이 25atomic% 이상 35atomic% 이하, 수소가 0.1atomic% 이상 10atomic% 이하의 농도 범위에서 포함되는 막을 가리킨다.
또한, 본 명세서 등에서, '막'이라는 용어와 '층'이라는 용어는 서로 바꿀 수 있다. 예를 들어, '도전층'이라는 용어를 '도전막'이라는 용어로 변경할 수 있는 경우가 있다. 또는, 예를 들어, '절연막'이라는 용어를 '절연층'이라는 용어로 변경할 수 있는 경우가 있다.
또한, 본 명세서 등에서, '절연체'라는 용어를 절연막 또는 절연층이라고 환언할 수 있다. 또한, '도전체'라는 용어를 도전막 또는 도전층이라고 환언할 수 있다. 또한, '반도체'라는 용어를 반도체막 또는 반도체층이라고 환언할 수 있다.
또한, 본 명세서 등에 나타내어지는 트랜지스터는, 명시되어 있는 경우를 제외하고, 전계 효과 트랜지스터로 한다. 또한, 본 명세서 등에 나타내어지는 트랜지스터는, 명시되어 있는 경우를 제외하고, n채널형 트랜지스터로 한다. 따라서, 그 문턱 전압('Vth'라고도 함)은, 명시되어 있는 경우를 제외하고, 0V보다 큰 것으로 한다.
또한, 본 명세서 등에서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하인 경우도 포함된다. 또한, '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하인 경우도 포함된다. 또한, '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미에서의 금속의 산화물이다. 금속 산화물은, 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 활성층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, OS FET 또는 OS 트랜지스터라고 기재하는 경우에는, 금속 산화물 또는 산화물 반도체를 가지는 트랜지스터로 환언할 수 있다.
(실시형태 1)
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 일례에 대하여 설명한다.
<반도체 장치의 구성예 1>
도 1의 (A), (B), 및 (C)는, 본 발명의 일 형태에 따른 트랜지스터(200), 및 트랜지스터(200) 주변의 상면도 및 단면도이다.
도 1의 (A)는 트랜지스터(200)를 가지는 반도체 장치의 상면도이다. 또한, 도 1의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 1의 (B)는 도 1의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한, 도 1의 (C)는 도 1의 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 도 1의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
본 발명의 일 형태의 반도체 장치는, 트랜지스터(200)와, 기판(도시하지 않았음) 위에 배치된 층간막으로서 기능하는 절연체(210), 절연체(212), 절연체(226), 절연체(227), 절연체(228), 및 절연체(229)를 가진다. 또한, 트랜지스터(200)와 전기적으로 접속되고, 배선으로서 기능하는 도전체(203)(도전체(203a), 도전체(203b)), 및 플러그로서 기능하는 도전체(252)(도전체(252a), 도전체(252b))를 가진다. 또한, 본 발명의 일 형태의 반도체 장치는 절연체(227)를 가지지 않는 구성이어도 좋다.
또한, 도전체(203)는 절연체(212)에 제공된 개구의 내벽에 접하여 도전체(203a)가 형성되고, 더 내측에 도전체(203b)가 형성된 적층 구조를 가진다. 여기서, 도전체(203)의 상면의 높이와 절연체(212)의 상면의 높이는 같은 정도인 것이 바람직하다. 또한, 트랜지스터(200)에서 도전체(203a) 및 도전체(203b)를 적층하는 구성에 대하여 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도전체(203b)만을 제공하는 구성으로 하여도 좋다.
또한, 도전체(252)는 절연체(226), 절연체(227), 절연체(228), 및 절연체(229)에 제공된 개구를 메우도록 형성되어 있다. 여기서, 도전체(252)의 상면의 높이와 절연체(229)의 상면의 높이는 같은 정도로 할 수 있다. 또한, 트랜지스터(200)에서 도전체(252)가 단층인 구성에 대하여 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도전체(252)는 2층 이상의 적층 구조이어도 좋다.
[트랜지스터(200)]
도 1의 (B)에 도시된 바와 같이, 트랜지스터(200)는 절연체(212) 위에 배치된 절연체(214)와, 절연체(214) 위에 배치된 절연체(216)와, 절연체(214) 및 절연체(216)에 매립되도록 배치된 도전체(205)(도전체(205a), 도전체(205b))와, 절연체(216)와 도전체(205) 위에 배치된 절연체(220)와, 절연체(220) 위에 배치된 절연체(222)와, 절연체(222) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))과, 산화물(230) 위에 배치된 절연체(250)와, 산화물(230c) 및 절연체(250)를 끼우도록 산화물(230b) 위에 배치된 도전체(251)(도전체(251a), 도전체(251b))와, 절연체(250) 위에 배치된 도전체(260)를 가진다.
또한, 트랜지스터(200)에서 도전체(205a) 및 도전체(205b)를 적층하는 구성에 대하여 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도전체(205b)만을 제공하는 구성으로 하여도 좋다.
또한, 트랜지스터(200)에서 산화물(230a), 산화물(230b), 및 산화물(230c)을 3층 적층하는 구성에 대하여 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 4층 이상의 적층 구조이어도 좋다. 또는, 예를 들어 산화물(230a), 산화물(230b)의 2층 구조이어도 좋다. 또는, 예를 들어 산화물(230b)만의 단층 구조이어도 좋다.
또한, 트랜지스터(200)에서 도전체(260)가 단층인 구성에 대하여 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도전체(260)는 2층 이상의 적층 구조이어도 좋다.
또한, 트랜지스터(200)에서 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))은 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 금속 산화물을 사용한 트랜지스터는 비도통 상태에 있어서 누설 전류(오프 전류)가 매우 작기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 또한, 금속 산화물은 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터에 사용할 수 있다.
한편, 금속 산화물을 사용한 트랜지스터는 금속 산화물 내의 불순물 및 산소 결손에 의하여 전기 특성이 변동되기 쉬워, 신뢰성이 악화되는 경우가 있다. 또한, 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 따라서, 산소 결손이 포함되어 있는 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 금속 산화물 내의 산소 결손은 가능한 한 저감되어 있는 것이 바람직하다.
특히, 산화물(230)이 가지는 채널 형성 영역과, 제 1 게이트 절연체로서 기능하는 절연체(250)의 계면에 산소 결손이 존재하면 트랜지스터(200)의 전기 특성의 변동이 생기기 쉽고, 또한 신뢰성이 악화되는 경우가 있다.
그러므로, 산화물(230)과 접하는 절연체(250)가 화학량론적 조성을 만족시키는 산소보다 많은 산소(과잉 산소라고도 함)를 포함하는 것이 바람직하다. 즉, 절연체(250)가 가지는 과잉 산소가 산화물(230)이 가지는 채널 형성 영역으로 확산됨으로써, 상기 채널 형성 영역 내의 산소 결손을 저감할 수 있다.
또한, 트랜지스터(200)는 물 또는 수소 등의 불순물의 혼입을 방지하는 배리어성을 가지는 절연체로 덮여 있는 것이 바람직하다. 배리어성을 가지는 절연체란, 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용한 절연체이다. 또한, 산소(예를 들어, 산소 원자, 산소 분자 등) 중 적어도 하나의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
예를 들어, 트랜지스터(200)를 배리어성을 가지는 절연체(222) 위에 제공한다. 또한, 트랜지스터(200) 위에 배리어성을 가지는 절연체(228)를 제공한다. 절연체(222)와 절연체(228)가 트랜지스터(200)의 위아래에 배치된 구조로 함으로써, 트랜지스터(200)를 배리어성을 가지는 절연체로 끼울 수 있다. 상기 구조에 의하여 수소, 물 등의 불순물이 절연체(222)의 아래층으로부터, 또는/및 절연체(228)의 위층으로부터, 트랜지스터(200)로 혼입되는 것을 억제할 수 있다. 또는, 절연체(224) 및 절연체(250)에 포함되는 산소가 절연체(222)의 아래층, 또는/및 절연체(228)의 위층으로 확산되는 것을 억제할 수 있다. 이로써, 절연체(224) 및 절연체(250)에 포함되는 산소를 산화물(230)이 가지는 채널 형성 영역에 효율적으로 공급할 수 있다.
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 자세한 구성에 대하여 설명한다.
트랜지스터(200)에서, 도전체(260)는 제 1 게이트(톱 게이트라고도 함) 전극으로서의 기능을 가진다. 또한, 도전체(205)는 제 2 게이트(보텀 게이트라고도 함) 전극으로서의 기능을 가진다. 이 경우, 도전체(205)에 인가되는 전위와 도전체(260)에 인가되는 전위를 각각 독립적으로 제어함으로써, 트랜지스터(200)의 Vth를 임의로 플러스 시프트 또는 마이너스 시프트시킬 수 있다. 예를 들어, 도전체(205)에 음의 전위를 인가한 상태에서, 도전체(260)의 인가 전위(Vg)를 스위프하면서 드레인 전류(Id)를 측정(소위 Vg-Id 측정)함으로써, 도전체(205)를 0V로 고정한 상태에서 Vg-Id 측정을 하는 경우보다 트랜지스터(200)의 Vth를 플러스 시프트시킬 수 있다. 그 결과, 도전체(205)를 0V로 고정한 경우보다, 도전체(205)에 음의 전위를 인가한 경우에, 도전체(260)에 인가되는 전위가 0V일 때의 드레인 전류를 더 작게 할 수 있다. 또한, 상술한 바와 같이, 트랜지스터(200)의 스위칭 동작을 제어하는 게이트 전극의 전위가 0V일 때의 드레인 전류를, 본 명세서 등에서는 'Icut'이라고도 한다.
도 1의 (A)에 도시된 바와 같이, 도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치한다. 또한, 도 1의 (B)에 도시된 바와 같이, 도전체(205)는 도전체(203) 위에 접하여 제공되는 것이 바람직하다. 또한, 도 1의 (C)에 도시된 바와 같이, 도전체(205)는 산화물(230)의 채널 폭 방향과 교차되는 단부보다 외측의 영역에서도, 도전체(260)와 중첩되도록 배치하는 것이 바람직하다. 즉, 산화물(230)의 측면의 외측에서, 도전체(205)와 도전체(260)는 절연체(220), 절연체(222), 및 절연체(224)를 개재하여 중첩되어 있는 것이 바람직하다.
트랜지스터(200)가 상기 구성을 가짐으로써, 도전체(260) 및 도전체(205)에 전위가 인가된 경우, 도전체(260)와 도전체(205) 사이에 발생하는 전계에 의하여 산화물(230)이 가지는 채널 형성 영역을 덮을 수 있다.
본 명세서 등에서는 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여 채널 형성 영역을 게이트 전계로 둘러싸는 트랜지스터의 구조를, surrounded channel(S-channel) 구조라고 부른다.
도전체(205)는 절연체(214)와 절연체(216)에 제공된 개구의 내벽에 접하여 도전체(205a)가 형성되고, 더 내측에 도전체(205b)가 형성된 적층 구조를 가진다. 여기서, 도전체(205a)와 도전체(205b)의 상면의 높이와 절연체(216)의 상면의 높이는 같은 정도인 것이 바람직하다. 또한, 트랜지스터(200)에서, 도전체(205a)와 도전체(205b)를 적층하는 구성에 대하여 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도전체(205b)만을 제공하는 구성으로 하여도 좋다.
도전체(203)는 도 1의 (C)에 도시된 바와 같이, 도전체(260)와 마찬가지로 채널 폭 방향으로 연장되어 있고, 제 2 게이트 전극으로서의 기능을 가지는 도전체(205)에 전위를 인가하는 배선으로서 기능한다. 여기서, 제 2 게이트 전극의 배선으로서 기능하는 도전체(203) 위에 적층하여, 절연체(214)와 절연체(216)에 제공된 개구에 매립된 도전체(205)를 제공한다. 도전체(203) 위에 도전체(205)를 제공함으로써, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)와 도전체(203)의 거리를 적절히 설계할 수 있게 된다. 즉, 도전체(203)와 도전체(260) 사이에 절연체(214), 절연체(216) 등이 제공됨으로써, 도전체(203)와 도전체(260) 사이의 기생 용량을 저감시킬 수 있을뿐더러, 도전체(203)와 도전체(260) 사이의 절연 내압을 높일 수 있다.
또한, 도전체(203)와 도전체(260) 사이의 기생 용량을 저감시킴으로써, 트랜지스터(200)의 스위칭 속도가 향상되고, 상기 기생 용량을 저감시키지 않는 경우보다 높은 주파수 특성을 가지는 트랜지스터로 할 수 있다. 또한, 도전체(203)와 도전체(260) 사이의 절연 내압을 높임으로써, 트랜지스터(200)의 신뢰성을 향상시킬 수 있다. 따라서, 절연체(214)와 절연체(216)의 막 두께는 두껍게 하는 것이 바람직하다. 또한, 도전체(203)의 연장 방향은 채널 폭 방향에 한정되지 않고, 예를 들어 트랜지스터(200)의 채널 길이 방향으로 연장되어 있어도 좋다.
여기서, 도전체(205a) 및 도전체(203a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등) 중 적어도 하나의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또한, 본 명세서에 있어서, 불순물 또는 산소의 확산을 억제하는 기능이란 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능으로 한다.
도전체(205a) 및 도전체(203a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(205b) 및 도전체(203b)가 산화되어 도전율이 저하되는 것을 방지할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서, 도전체(205a) 및 도전체(203a)로서는, 상기 도전성 재료를 단층 또는 적층으로 사용하면 좋다. 이로써, 절연체(210)보다 아래 측으로부터 수소, 물 등의 불순물이, 도전체(203) 및 도전체(205)를 통하여 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다.
또한, 도전체(205b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도 1에서는 도전체(205b)를 단층으로 도시하였지만, 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
또한, 도전체(203b)는 배선으로서 기능시키기 위하여, 도전체(205b)보다 도전성이 높은 재료를 사용하는 것이 바람직하다. 예를 들어, 구리 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한, 도전체(203b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
특히, 도전체(203b)에는 구리를 사용하는 것이 바람직하다. 구리는 저항이 작기 때문에, 배선 등에 사용하는 것이 바람직한 도전성 재료이다. 한편, 구리는 확산되기 쉽기 때문에, 산화물(230)로 확산됨으로써 트랜지스터(200)의 전기 특성을 저하시키는 경우가 있다. 그러므로, 절연체(214)에는 구리의 투과성이 낮은 산화 알루미늄 또는 산화 하프늄 등의 재료를 사용하는 것이 바람직하다. 이로써, 도전체(203b)로부터 산화물(230)로 구리가 확산되는 것을 억제할 수 있다.
절연체(210) 및 절연체(214)는 물 또는 수소 등의 불순물이, 상기 절연체보다 아래 측으로부터 트랜지스터(200)로 혼입되는 것을 방지하는 배리어막으로서 기능하는 것이 바람직하다. 따라서, 절연체(210) 및 절연체(214)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등) 중 적어도 하나의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
예를 들어, 절연체(210)로서 산화 알루미늄 등을 사용하고, 절연체(214)로서 질화 실리콘 등을 사용하는 것이 바람직하다. 이로써, 수소, 물 등의 불순물이 절연체(210) 및 절연체(214)보다 위 측(트랜지스터(200) 측)으로 확산되는 것을 억제할 수 있다. 또는, 절연체(224) 등에 포함되는 산소가 절연체(210) 및 절연체(214)보다 아래 측으로 확산되는 것을 억제할 수 있다.
또한, 도전체(203) 위에 도전체(205)를 적층하여 제공하는 구성으로 함으로써, 도 1의 (B) 및 (C)에 도시된 바와 같이, 절연체(212)와 절연체(216) 사이에 절연체(214)를 제공할 수 있다. 그러므로, 예를 들어 도전체(203b)에 구리 등의 확산되기 쉬운 금속을 사용하는 경우에도, 절연체(214)에 질화 실리콘 등을 사용함으로써, 상기 금속이 절연체(214)보다 위의 층으로 확산되는 것을 억제할 수 있다.
또한, 층간막으로서 기능하는 절연체(212), 절연체(216), 절연체(226), 절연체(227), 및 절연체(229)는 절연체(210), 절연체(214), 및 절연체(228)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막에 사용함으로써, 예를 들어 층간막의 위아래에 제공된 배선 사이에 생기는 기생 용량을 저감할 수 있다.
예를 들어, 절연체(212), 절연체(216), 절연체(226), 절연체(227), 및 절연체(229)로서, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 또는 질화 실리콘 등이 있다.
또한, 예를 들어 절연체(210), 절연체(214), 및 절연체(228)로서는 산화 알루미늄, 산화 하프늄, 질화 실리콘 등의 절연체를 단층 또는 적층으로 사용할 수 있다.
절연체(226), 절연체(227), 절연체(228), 및 절연체(229)에 적용할 수 있는 상기 재료 중, 절연체(226), 절연체(227), 및 절연체(229)에 같은 재료를 사용하고, 절연체(228)에 상기 재료와 상이한 재료를 사용하는 것이 바람직하다. 예를 들어, 절연체(226), 절연체(227), 및 절연체(229)에 산화 실리콘 또는 산화질화 실리콘을 사용하고, 절연체(228)에 산화 알루미늄, 질화 실리콘, 또는 산화 하프늄을 사용하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 절연체(226), 절연체(227), 절연체(228), 및 절연체(229)에 대하여, 도전체(252)를 형성하기 위한 개구 처리를 드라이 에칭법으로 수행할 때, 절연체(226), 절연체(227), 및 절연체(229)와 절연체(228)의 에칭 레이트의 차이를 이용함으로써, 상기 개구를 자기 정합(self-aligned)적으로 형성할 수 있게 된다. 이에 대해서는 별도로 자세히 후술한다.
또한, 트랜지스터(200)에서, 절연체(220), 절연체(222), 및 절연체(224)는 제 2 게이트 절연체로서의 기능을 가진다.
여기서, 산화물(230)과 접하는 절연체(224)에는 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연체를 사용하는 것이 바람직하다. 즉, 절연체(224)에는 과잉 산소 영역이 형성되어 있는 것이 바람직하다. 이와 같은 과잉 산소를 포함하는 절연체를 산화물(230)에 접하여 제공함으로써, 산화물(230)이 가지는 채널 형성 영역의 산소 결손을 저감하여, 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
과잉 산소 영역을 가지는 절연체로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 분자로 환산한 산소의 이탈량이 1.0×1014molecules/cm2 이상, 바람직하게는 3.0×1015molecules/cm2 이상인 산화물막이다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하의 범위가 바람직하다.
또한, 절연체(224)가 과잉 산소 영역을 가지는 경우, 절연체(222)는 산소(예를 들어, 산소 원자, 산소 분자 등) 중 적어도 하나의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다.
절연체(222)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(224)가 가지는 과잉 산소 영역의 산소는 절연체(220) 측으로 확산되지 않고, 효율적으로 산화물(230)에 공급될 수 있다. 또한, 도전체(205)가, 절연체(224)가 가지는 과잉 산소 영역의 산소와 반응하는 것을 억제할 수 있다.
절연체(222)에는, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 특히, 산화 알루미늄 및 산화 하프늄 등, 불순물 및 산소 등의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 상기 재료를 사용하여 절연체(222)를 형성함으로써, 산화물(230)로부터의 산소 방출이나, 절연체(222)보다 아래 측으로부터 수소 등의 불순물이 산화물(230)로 혼입되는 것을 억제할 수 있다.
또는, 상술한 절연성 재료에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는, 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한, 절연체(220)는 열적으로 안정적인 것이 바람직하다. 예를 들어, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, high-k 재료의 절연체와 조합함으로써 열적으로 안정적인 적층 구조로 할 수 있다.
또한, 절연체(220), 절연체(222), 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
또한, 도 1에 도시된 트랜지스터(200)에서, 산화물(230)은 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c)을 가진다.
여기서, 산화물(230c)은, 도 1의 (B)에 도시된 바와 같이, 절연체(226)에 제공된 개구의 내벽, 도전체(251a)와 도전체(251b)의 대향되는 측면, 및 산화물(230b)의 상면에 접하여 제공되는 것이 바람직하다. 후술하는 바와 같이, 산화물(230b)은 트랜지스터(200)의 채널 형성 영역으로서의 기능을 가진다. 따라서, 산화물(230c)을 상술한 바와 같이 제공함으로써, 트랜지스터(200)는 소스 전극 또는 드레인 전극으로서의 기능을 가지는 도전체(251)와 산화물(230b)이 직접 접하는 구조가 되고, 양쪽이 산화물(230c)을 개재하여 중첩되는 경우보다 높은 온 전류나 전계 효과 이동도를 얻을 수 있다.
트랜지스터(200)에서, 산화물(230)의 일부는 채널 형성 영역으로서의 기능을 가진다. 상기 채널 형성 영역은 산화물(230a), 산화물(230b), 및 산화물(230c)의 3층 모두가 가져도 좋지만, 산화물(230a) 및 산화물(230b)의 2층이 가져도 좋고, 적어도 산화물(230b)이 가지고 있으면 좋다.
여기서, 산화물(230b) 아래에 산화물(230a)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)이 가지는 채널 형성 영역으로 불순물이 확산되는 것을 억제할 수 있다. 또한, 산화물(230b) 위에 산화물(230c)을 가짐으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터, 산화물(230b)이 가지는 채널 형성 영역으로 불순물이 확산되는 것을 억제할 수 있다.
산화물(230)에는 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 예를 들어, 채널 형성 영역에 사용하는 금속 산화물로서는, 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상의 것을 사용하는 것이 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물(230)은 각 금속 원자의 원자수비가 상이한 산화물의 적층 구조를 가지는 것이 바람직하다. 구체적으로는, 도 1에 도시된 바와 같이, 산화물(230)이 산화물(230a), 산화물(230b), 및 산화물(230c)의 3층 적층 구조를 가지는 경우, 산화물(230a) 및 산화물(230c)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가, 산화물(230b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230a) 및 산화물(230c)에 사용하는 금속 산화물에서, In에 대한 원소 M의 원자수비가, 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230b)에 사용하는 금속 산화물에서, 원소 M에 대한 In의 원자수비가, 산화물(230a) 및 산화물(230c)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다.
상술한 바와 같이, 금속 산화물을 사용한 트랜지스터는 비도통 상태에 있어서 누설 전류가 매우 작기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 또한, 금속 산화물은 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터에 사용할 수 있다.
예를 들어, 산화물(230)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한, 산화물(230)로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
도전체(251)(도전체(251a), 도전체(251b))는, 소스 전극 또는 드레인 전극으로서의 기능을 가진다. 도 1의 (B)에 도시된 바와 같이, 도전체(251a)와 도전체(251b)는 산화물(230c) 및 절연체(250)를 끼워 대향되어 제공된다. 도전체(251)에는, 예를 들어 질화 탄탈럼, 텅스텐, 질화 타이타늄 등의 도전체를 사용할 수 있다. 또한, 도 1에서는 도전체(251)를 단층 구조로서 도시하였지만, 2층 이상의 적층 구조이어도 좋다.
예를 들어, 도전체(251)가 2층 구조인 경우에는, 도전체(251)의 첫 번째 층에 텅스텐 등의 금속을 사용하고, 도전체(251)의 2번째 층에 질화 타이타늄이나 질화 탄탈럼 등 산소의 투과를 억제하는 기능을 가지는 도전체를 사용하여도 좋다. 상기 구성으로 함으로써, 도전체(251)의 2번째 층의 위 측으로부터 도전체(251)의 첫 번째 층으로의 산소의 혼입이 저감되고, 도전체(251)의 첫 번째 층의 전기 저항값이 증가하는 것을 억제할 수 있다.
또한, 도 1에서는 도시하지 않았지만, 도전체(251) 위에 산화 알루미늄 등 산소의 투과를 억제하는 기능을 가지는 절연체를 성막하는 구성으로 하여도 좋다. 예를 들어, 도전체(251)로서 질화 탄탈럼, 텅스텐, 질화 타이타늄 등의 도전체를 사용하고, 도전체(251) 위에 산화 알루미늄 등의 절연체를 적층하는 구조로 하여도 좋다. 상기 구조로 함으로써, 산화 알루미늄 등의 절연체 위로부터 도전체(251)로의 산소의 혼입이 저감되고, 도전체(251)의 전기 저항값이 증가하는 것을 억제할 수 있다. 또한, 도전체(251)로의 산소의 혼입이 저감된 만큼, 산화물(230)에 많은 산소를 공급할 수 있다.
또한, 도전체(251)(도전체(251a), 도전체(251b))는 산화물(230b) 또는/및 산화물(230c)과 반응하는 경우가 있다. 그 결과, 도 1에서는 도시하지 않았지만, 도전체(251)와 산화물(230b) 또는/및 산화물(230c)의 계면에, n형화되고 캐리어가 증가한 영역이 형성되는 경우가 있다. 상기 영역은, 트랜지스터(200)의 드레인 전류를 증가시키는 데 기여하는 경우가 있다.
절연체(250)는 제 1 게이트 절연체로서의 기능을 가진다. 절연체(250)는 산화물(230c)의 상면에 접하여 배치되는 것이 바람직하다. 절연체(250)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 예를 들어, 절연체(250)는 승온 이탈 가스 분광법 분석(TDS 분석)에서, 산소 분자로 환산한 산소의 이탈량이 1.0×1014molecules/cm2 이상, 바람직하게는 3.0×1015molecules/cm2 이상인 산화물막인 것이 바람직하다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하의 범위가 바람직하다.
가열에 의하여 산소가 방출되는 절연체를, 절연체(250)로서 산화물(230c)의 상면에 접하여 제공함으로써, 산화물(230b)이 가지는 채널 형성 영역에 효율적으로 산소를 공급할 수 있다. 또한, 절연체(224)와 마찬가지로, 절연체(250) 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는, 1nm 이상 20nm 이하로 하는 것이 바람직하다. 또한, 도 1에서는 절연체(250)를 단층 구조로서 도시하였지만, 2층 이상의 적층 구조이어도 좋다.
또한, 도 1의 (B)에 도시된 바와 같이, 절연체(250)의 상면의 높이는 절연체(226)의 상면의 높이와 같은 정도인 것이 바람직하다.
제 1 게이트 전극으로서 기능하는 도전체(260)에는, 예를 들어 텅스텐 등의 금속을 사용할 수 있다. 또한, 도 1에서는 도전체(260)를 단층 구조로서 도시하였지만, 2층 이상의 적층 구조이어도 좋다.
예를 들어, 도전체(260)가 3층 구조인 경우에는, 도전체(260)의 첫 번째 층에 도전성 산화물을 사용하고, 도전체(260)의 2번째 층에 질화 타이타늄을, 도전체(260)의 3번째 층에 텅스텐 등의 금속을 사용하는 것이 바람직하다. 도전체(260)의 첫 번째 층에 사용할 수 있는 도전성 산화물로서는, 예를 들어 산화물(230)로서 사용할 수 있는 금속 산화물을 들 수 있다. 특히, In-Ga-Zn계 산화물 중, 도전성이 높은, 금속의 원자수비가 [In]:[Ga]:[Zn]=4:2:3 내지 4.1, 및 그 근방값인 것을 사용하는 것이 바람직하다. 이와 같은 금속 산화물을 도전체(260)의 첫 번째 층에 사용함으로써, 도전체(260)의 첫 번째 층의 아래 측으로부터 도전체(260)의 2번째 층, 3번째 층으로 산소가 혼입되는 것을 저감하고, 산화로 인하여 도전체(260)의 2번째 층의 전기 저항값이 증가하는 것을 억제할 수 있다.
또한, 도전체(260)의 첫 번째 층에 사용할 수 있는 상기 도전성 산화물을 스퍼터링법을 사용하여 성막함으로써, 절연체(250)에 산소를 첨가하고, 산화물(230)에 산소를 공급할 수 있게 된다. 이로써, 산화물(230)이 가지는 채널 형성 영역의 산소 결손을 저감할 수 있다.
도전체(260)의 2번째 층에는 상술한 바와 같이, 예를 들어 질화 타이타늄 등의 금속을 사용할 수 있다. 도전체(260)의 2번째 층으로서, 도전체(260)의 첫 번째 층에 질소 등의 불순물을 첨가하여 도전성을 향상시켜도 좋다. 또한, 도전체(260)의 3번째 층에는, 예를 들어 텅스텐 등의 금속을 사용할 수 있다. 텅스텐 등의 저항률이 낮은 재료를 사용함으로써, 도전체(260)의 전기 저항값을 저감할 수 있다.
또한, 예를 들어 도전체(260)가 2층 구조인 경우에는, 첫 번째 층에 질화 타이타늄 등의 금속 질화물을, 2번째 층에 텅스텐 등의 금속을 적층한 구조로 하여도 좋다.
또한, 도 1에서는 도시하지 않았지만, 도전체(260) 위에 산화 알루미늄 등 산소의 투과를 억제하는 기능을 가지는 절연체를 성막하는 구성으로 하여도 좋다. 예를 들어, 도전체(260)로서 텅스텐 등의 금속을 사용하고, 도전체(260) 위에 산화 알루미늄 등의 절연체를 적층하는 구조로 하여도 좋다. 상기 구조로 함으로써, 산화 알루미늄 등의 절연체 위로부터 도전체(260)로의 산소의 혼입이 저감되어, 도전체(260)가 산화되는 것을 억제할 수 있다. 또한, 도전체(260)로의 산소의 혼입이 저감된 만큼, 산화물(230)에 많은 산소를 공급할 수 있다.
층간막으로서 기능하는 절연체(226), 절연체(227), 절연체(228), 및 절연체(229)는 절연체(224) 등과 마찬가지로, 막 내의 수소나 물 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 또한, 상술한 바와 같이, 절연체(226), 절연체(227), 및 절연체(229)와 절연체(228)에는 상이한 재료를 사용하는 것이 바람직하다. 예를 들어, 절연체(226), 절연체(227), 및 절연체(229)에 산화 실리콘 또는 산화질화 실리콘을 사용하고, 절연체(228)에 산화 알루미늄, 질화 실리콘, 또는 산화 하프늄을 사용하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 수소나 물 등의 불순물이 절연체(228)의 위 측으로부터 트랜지스터(200)로 혼입되는 것을 억제할 수 있다. 또한, 트랜지스터(200) 내의 산소가 절연체(228)의 위 측으로 확산되는 것을 억제할 수 있다.
여기서, 도 1의 (B)에 도시된 바와 같이, 도전체(260)의 상면의 높이는 절연체(250), 산화물(230c), 및 절연체(226)의 상면의 높이보다 높은 것이 바람직하다. 또한, 절연체(227) 및 절연체(228)는 절연체(250), 산화물(230c), 절연체(226)의 상면, 도전체(260)의 상면, 및 도전체(260)의 측면을 덮도록 형성되어 있는 것이 바람직하다. 또한, 절연체(229)는 적어도 절연체(227)의 막 두께 및 절연체(228)의 막 두께보다 두꺼운 막 두께를 가지는 것이 바람직하다. 절연체(227), 절연체(228), 및 절연체(229)가 이와 같은 구성을 가짐으로써, 절연체(226), 절연체(227), 절연체(228), 및 절연체(229)에 대하여 도전체(252)를 형성하기 위한 개구 처리를 드라이 에칭법으로 수행할 때, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)를 관통하지 않도록 상기 개구를 자기 정합적으로 형성할 수 있게 된다. 이에 대해서는 별도로 자세히 후술한다.
절연체(226), 절연체(227), 절연체(228), 및 절연체(229)에 제공된 개구에는 소스 전극 또는 드레인 전극으로서의 기능을 가지는 도전체(251)(도전체(251a), 도전체(251b))와 위층 배선을 접속하는 플러그로서의 기능을 가지는 도전체(252)(도전체(252a), 도전체(252b))가 형성된다. 도 1의 (A) 및 (B)에 도시된 바와 같이, 도전체(252a)와 도전체(252b)는 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)를 끼워 대향되어 제공된다. 여기서, 도 1의 (A), (B)에 도시된 바와 같이, 도전체(252a) 및 도전체(252b)는 상면에서 보아 절연체(228)가 절연체(227)를 개재하여 도전체(260)의 측면과 중첩되는 영역의 적어도 일부와 중첩되도록 제공되는 것이 바람직하다. 상기 구조로 함으로써, 도전체(252a)와 도전체(252b)의 간격을 좁힐 수 있기 때문에, 트랜지스터(200)의 미세화를 도모할 수 있다. 또한, 도전체(252a)와 도전체(252b)의 간격을 좁혀도, 도전체(252a) 및 도전체(252b)가 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)와 격리된 구조로 할 수 있기 때문에, 트랜지스터(200)는 양호한 전기 특성을 제공할 수 있다. 또한, 도전체(252a), 도전체(252b), 및 절연체(229)의 상면의 높이는, 도 1의 (B)에 도시된 바와 같이, 같은 정도로 하여도 좋다.
또한, 도 1에 도시된 반도체 장치는 상술한 바와 같은 구성을 가짐으로써, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)와, 도전체(252a)에서 도전체(251a)와 접하는 영역의 대향되는 거리가, 도전체(260)와, 도전체(252b)에서 도전체(251b)와 접하는 영역의 대향되는 거리와 대략 같은 구조로 할 수 있다. 그러므로, 미세하고 양호한 전기 특성을 가지는 반도체 장치를, 좋은 정밀도로, 높은 수율로 제작할 수 있다. 또한, 상기 반도체 장치를 제작하기 위한 구체적인 방법에 대해서는, 나중에 <반도체 장치의 제작 방법 1>에서 자세히 설명한다.
도전체(252)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전체(252)는 적층 구조로 하여도 좋고, 예를 들어 절연체(226), 절연체(227), 절연체(228), 및 절연체(229)에 제공된 개구의 내벽과, 도전체(251)의 상면에 접하여 타이타늄, 질화 타이타늄 등을 성막하고, 그 내측에 상기 도전성 재료를 제공하는 구성으로 하여도 좋다.
도전체(252)를 적층 구조로 하는 경우, 절연체(226), 절연체(227), 절연체(228), 및 절연체(229)에 제공된 개구의 내벽, 및 도전체(252)의 상면과 접하는 도전체로서는, 도전체(205a) 등과 마찬가지로, 수소나 물 등의 불순물의 투과를 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어, 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한, 물 또는 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전성 재료는, 단층 또는 적층으로 사용하여도 좋다. 상기 도전성 재료를 사용함으로써, 절연체(229)보다 위층으로부터 수소나 물 등의 불순물이 도전체(252a) 및 도전체(252b)를 통하여 산화물(230)로 혼입되는 것을 억제할 수 있다.
또한, 도시하지 않았지만, 도전체(252a) 및 도전체(252b)의 상면에 접하여 배선으로서 기능하는 도전체를 배치하여도 좋다. 배선으로서 기능하는 도전체에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 상기 도전체는 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 또한, 상기 도전체는 도전체(203) 등과 마찬가지로, 절연체에 제공된 개구에 매립되도록 형성하여도 좋다.
이상에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 구성예에 대하여 설명하였다. 본 발명이 해결하려는 과제의 하나인 '미세화가 가능한 반도체 장치의 제작'을 실현하기 위해서는, 상기 반도체 장치가 가지는 트랜지스터의 미세화(채널 길이, 채널 폭의 축소 등)뿐만 아니라, 이 외에도, 예를 들어 트랜지스터의 소스 전극 또는 드레인 전극과 배선을 접속하는 플러그의 간격 축소나, 상기 플러그를 통과시키는 콘택트 홀의 개구 직경 축소 등이 요구된다. 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치는, 상기 플러그의 간격을 짧게 하여도 상기 플러그가 트랜지스터의 제 1 게이트 전극과 접촉하지 않는다는 점, 상기 플러그를 좋은 정밀도로 형성할 수 있다는 점, 제작 공정의 자유도가 높다는 점 등에 특징을 가진다. 반도체 장치의 구체적인 제작 방법에 대해서는, 나중에 <반도체 장치의 제작 방법 1>에서 자세히 설명하지만, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치는 미세화가 가능한 반도체 장치를 높은 수율로 제공할 수 있다.
<반도체 장치의 구성예 2>
이하에서는, <반도체 장치의 구성예 1>에서 나타내어진 반도체 장치와 상이한, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 일례에 대하여 설명한다.
도 2의 (A)는 트랜지스터(200)를 가지는 반도체 장치의 상면도이다. 또한, 도 2의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 2의 (B)는 도 2의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한, 도 2의 (C)는 도 2의 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 도 2의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
또한, 도 2에 도시된 반도체 장치에 있어서, <반도체 장치의 구성예 1>에서 나타내어진 반도체 장치를 구성하는 구조와 같은 기능을 가지는 구조에는 같은 부호를 부기하였다. 또한, 이하에서는 <반도체 장치의 구성예 1>에서 설명한 반도체 장치와 상이한 부분에 대하여 설명하고, 이 외의 부분에 대해서는 <반도체 장치의 구성예 1>에서 설명한 내용을 참작할 수 있는 것으로 한다.
도 2에 도시된 반도체 장치는, 도 2의 (A)에 도시된 바와 같이, 복수의 트랜지스터(200)가 산화물(230c_2), 절연체(250_2), 및 도전체(260_2)를 끼워 채널 길이 방향으로 인접하여 제공되어 있다는 점이 <반도체 장치의 구성예 1>에서 나타내어진 반도체 장치와 상이하다.
산화물(230c_2), 절연체(250_2), 및 도전체(260_2)는 도 2의 (B)에 도시된 바와 같이, 채널 길이 방향으로 인접한 트랜지스터(200) 사이의, 절연체(226)와 절연체(224)에 제공된 개구 내에 형성되어 있다. 구체적으로는, 상기 개구의 내벽에 접하여 산화물(230c_2)이 형성되고, 이의 내측에 절연체(250_2)가 형성되고, 이의 더 내측에 도전체(260_2)가 형성된 구성을 가진다. 여기서, 절연체(226)의 상면의 높이와, 산화물(230c_2)의 상면의 높이와, 절연체(250_2)의 상면의 높이는 같은 정도인 것이 바람직하다. 또한, 도전체(260_2)의 상면의 높이는 절연체(226), 산화물(230c_2), 및 절연체(250_2)의 상면의 높이보다 높은 것이 바람직하고, 또한, 도전체(260)의 상면의 높이와 같은 정도인 것이 바람직하다.
도전체(260)가 제 1 게이트 전극으로서의 기능을 가지는 데 반하여, 도전체(260_2)는 채널 길이 방향으로 인접한 트랜지스터(200)끼리가 접촉되지 않도록 격리하기 위한 기능을 가진다. 또한, 나중에 <반도체 장치의 제작 방법 2>에서 설명하지만, 도전체(260_2)는 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)와 같은 재료를 사용하여 동시에 형성할 수 있다. 그러므로, 본 명세서에서는, 도전체(260_2)를 '더미 게이트'라고 부르는 경우가 있다.
절연체(226), 산화물(230c), 산화물(230c_2), 절연체(250), 절연체(250_2), 도전체(260), 및 도전체(260_2) 위에는 절연체(227)가 제공되고, 절연체(227) 위에는 절연체(228)가 제공되고, 절연체(228) 위에는 절연체(229)가 제공되어 있다. 여기서, 도 2의 (B)에 도시된 바와 같이, 절연체(227) 및 절연체(228)는 산화물(230c), 산화물(230c_2), 절연체(250), 절연체(250_2), 및 절연체(226)의 상면, 도전체(260)와 도전체(260_2)의 상면, 및 도전체(260)와 도전체(260_2)의 측면을 덮도록 형성되어 있는 것이 바람직하다. 또한, 절연체(229)는 적어도 절연체(227)의 막 두께 및 절연체(228)의 막 두께보다 두꺼운 막 두께를 가지는 것이 바람직하다. 절연체(227), 절연체(228), 및 절연체(229)가 이와 같은 구성을 가짐으로써, 절연체(226), 절연체(227), 절연체(228), 및 절연체(229)에 대하여 도전체(252)를 형성하기 위한 개구 처리를 드라이 에칭법으로 수행할 때, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260) 및 더미 게이트인 도전체(260_2)를 관통하지 않도록 상기 개구를 자기 정합적으로 형성할 수 있게 된다. 이에 대해서는 별도로 자세히 후술한다.
도 2의 (A) 및 (B)에 도시된 바와 같이, 도전체(252a)와 도전체(252b)는 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)를 끼워 대향되어 제공된다. 또한, 도전체(252a)는 더미 게이트인 도전체(260_2)를 끼워 인접한 트랜지스터의 플러그로서의 기능을 가지는 도전체(252b_2)와 대향되어 제공된다. 또한, 도전체(252b)는 더미 게이트인 도전체(260_2)를 끼워 인접한 트랜지스터의 플러그로서의 기능을 가지는 도전체(252a_2)와 대향되어 제공된다. 여기서, 도 2의 (A), (B)에 도시된 바와 같이, 도전체(252a) 및 도전체(252b)는 상면에서 보아 절연체(228)가 절연체(227)를 개재하여 도전체(260)의 측면 및 도전체(260_2)의 측면과 중첩되는 영역의 적어도 일부와 중첩되도록 제공되는 것이 바람직하다. 상기 구조로 함으로써, 도전체(252a)와 도전체(252b)의 간격을 좁힐 수 있기 때문에, 트랜지스터(200)의 미세화를 도모할 수 있다. 또한, 채널 길이 방향으로 인접한 트랜지스터 사이의 간격을 좁힐 수 있기 때문에, 트랜지스터(200)를 가지는 반도체 장치의 고집적화를 도모할 수 있다. 또한, 도전체(252a)와 도전체(252b)의 간격을 좁혀도, 도전체(252a) 및 도전체(252b)가 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)와 격리된 구조로 할 수 있기 때문에, 트랜지스터(200)는 양호한 전기 특성을 제공할 수 있다. 또한, 도전체(252a)(도전체(252b)) 및 도전체(252b_2)(도전체(252a_2))가, 더미 게이트인 도전체(260_2)와 격리된 구조로 할 수 있기 때문에, 채널 길이 방향으로 인접한 트랜지스터끼리가 전기적으로 단락되지 않아, 트랜지스터(200)를 가지는 반도체 장치는 양호한 전기 특성을 제공할 수 있다. 또한, 도전체(252a), 도전체(252b), 도전체(252a_2), 도전체(252b_2), 및 절연체(229)의 상면의 높이는, 도 2의 (B)에 도시된 바와 같이, 같은 정도로 하여도 좋다.
또한, 도 2에 도시된 반도체 장치는, 상술한 구성을 가짐으로써, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)와, 도전체(252a)에서 도전체(251a)와 접하는 영역의 대향되는 거리가, 도전체(260)와, 도전체(252b)에서 도전체(251b)와 접하는 영역의 대향되는 거리와 대략 같은 구조로 할 수 있다. 그러므로, 미세하고 집적도가 높고, 또한 양호한 전기 특성을 가지는 반도체 장치를, 좋은 정밀도로, 높은 수율로 제작할 수 있다. 또한, 상기 반도체 장치를 제작하기 위한 구체적인 방법에 대해서는, 나중에 <반도체 장치의 제작 방법 2>에서 자세히 설명한다.
이상에서는, <반도체 장치의 구성예 1>에서 나타내어진 반도체 장치와 상이한, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 구성예에 대하여 설명하였다. 본 발명이 해결하려는 과제의 하나인 '미세화가 가능한 반도체 장치의 제작'을 실현하기 위해서는, 상기 반도체 장치가 가지는 트랜지스터의 미세화(채널 길이, 채널 폭의 축소 등)뿐만 아니라, 이 외에도, 예를 들어 트랜지스터의 소스 전극 또는 드레인 전극과 배선을 접속하는 플러그의 간격 축소나, 상기 플러그를 통과시키는 콘택트 홀의 개구 직경 축소 등이 요구된다. 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치는, 상기 플러그의 간격을 짧게 하여도 상기 플러그가 트랜지스터의 제 1 게이트 전극과 접촉하지 않는다는 점, 상기 플러그를 좋은 정밀도로 형성할 수 있다는 점, 제작 공정의 자유도가 높다는 점 등에 특징을 가진다.
또한, 상기와 다른, 본 발명이 해결하려는 과제의 하나인 '고집적화가 가능한 반도체 장치의 제작'을 실현하기 위해서는, 반도체 장치가 가지는 복수의 트랜지스터에 있어서, 인접한 트랜지스터끼리의 간격을 가능한 한 좁히는 것이 요구된다. 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치는, 인접한 트랜지스터끼리의 간격을 좁혀도 더미 게이트에 의하여 서로 접촉하지 않는다는 점, 상기 더미 게이트 및 상기 더미 게이트를 끼워 인접한 트랜지스터를 좋은 정밀도로 형성할 수 있다는 점, 제작 공정의 자유도가 높다는 점 등에 특징을 가진다. 반도체 장치의 구체적인 제작 방법에 대해서는, 나중에 <반도체 장치의 제작 방법 2>에서 자세히 설명하지만, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치는, 미세화 또는 고집적화가 가능한 반도체 장치를 높은 수율로 제공할 수 있다.
<반도체 장치의 변형예>
이하에서는, <반도체 장치의 구성예 2>에서 나타내어진 반도체 장치의 변형예로서, 본 발명의 일 형태에 따른 트랜지스터(200a) 및 트랜지스터(200b)를 가지는 반도체 장치에 대하여 설명한다.
도 31의 (A)는 트랜지스터(200a) 및 트랜지스터(200b)를 가지는 반도체 장치의 상면도이다. 또한, 도 31의 (B)는 도 31의 (A)에 B1-B2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200a) 및 트랜지스터(200b)의 채널 길이 방향의 단면도이기도 하다. 도 31의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
또한, 도 31에 도시된 반도체 장치에 있어서, <반도체 장치의 구성예 2>에서 나타내어진 반도체 장치를 구성하는 구조와 같은 기능을 가지는 구조에는 같은 부호를 부기하였다. 또한, 이하에서는, <반도체 장치의 구성예 2>에서 설명한 반도체 장치와 상이한 부분에 대하여 설명하고, 이 외의 부분에 대해서는, <반도체 장치의 구성예 2>에서 설명한 내용을 참작할 수 있는 것으로 한다.
도 31에 도시된 반도체 장치는, 트랜지스터(200a) 및 트랜지스터(200b)를 가진다는 점이 <반도체 장치의 구성예 2>에서 나타내어진 트랜지스터(200)를 가지는 반도체 장치와 상이하다.
[트랜지스터(200a), 트랜지스터(200b)]
도 31의 (B)에 도시된 바와 같이, 트랜지스터(200a) 및 트랜지스터(200b)는 각각이 독립된 구성을 가지는 것이 아니라, 도전체(251c)를 서로의 소스 전극 및 드레인 전극 중 어느 것으로서 공유하는 구성을 가진다.
예를 들어, 도전체(251a)를 트랜지스터(200a)의 소스 전극으로서, 도전체(251b)를 트랜지스터(200b)의 소스 전극으로서 기능시키는 경우에는 도전체(251c)를 트랜지스터(200a)와 트랜지스터(200b)의 양쪽의 드레인 전극으로서 기능시킬 수 있다. 마찬가지로, 예를 들어 도전체(251a)를 트랜지스터(200a)의 드레인 전극으로서, 도전체(251b)를 트랜지스터(200b)의 드레인 전극으로서 기능시키는 경우에는, 도전체(251c)를 트랜지스터(200a)와 트랜지스터(200b)의 양쪽의 소스 전극으로서 기능시킬 수 있다.
또한, 도전체(251c)를 트랜지스터(200a) 및 트랜지스터(200b)의 소스 전극과 드레인 전극 중 어느 쪽으로서 기능시키는지는, 도전체(251a) 및 도전체(251b)에 인가하는 전위의 크기와 도전체(251c)에 인가하는 전위의 크기의 상대 관게에 따라 임의로 변경할 수 있다. 예를 들어, 트랜지스터(200a) 및 트랜지스터(200b)가 n채널형(p채널형)의 트랜지스터인 경우, 도전체(251a) 및 도전체(251b)에 인가하는 전위가 도전체(251c)에 인가하는 전위보다 더 크면 도전체(251c)는 트랜지스터(200a) 및 트랜지스터(200b)의 소스 전극(드레인 전극)으로서 기능하고, 도전체(251a) 및 도전체(251b)에 인가하는 전위가 도전체(251c)에 인가하는 전위보다 더 작으면 도전체(251c)는 트랜지스터(200a) 및 트랜지스터(200b)의 드레인 전극(소스 전극)으로서 기능한다.
상술한 바와 같이, 상이한 2개의 트랜지스터인 트랜지스터(200a)와 트랜지스터(200b)의 소스 전극 또는 드레인 전극을 서로 공유하는 구성으로 함으로써, 트랜지스터(200a)와 트랜지스터(200b)를 각각 독립된 구성으로 하는 경우보다, 트랜지스터(200a) 및 트랜지스터(200b)의 점유 면적을 축소시킬 수 있다. 또한, 트랜지스터(200a) 및 트랜지스터(200b)의 점유 면적이 축소함으로써, 트랜지스터(200a) 및 트랜지스터(200b)를 가지는 반도체 장치의 고집적화를 도모할 수 있다.
또한, 도 31에서, 도전체(252a) 및 도전체(252c)는 트랜지스터(200a)의 소스 전극 또는 드레인 전극(도전체(251a) 또는 도전체(251c))와 위층 배선(도시하지 않았음)을 접속하는 플러그로서의 기능을 가지고, 도전체(252b) 및 도전체(252c)는 트랜지스터(200b)의 소스 전극 또는 드레인 전극(도전체(251b) 또는 도전체(251c))과 위층 배선(도시하지 않았음)을 접속하는 플러그로서의 기능을 가진다.
예를 들어, 도전체(251c)를 트랜지스터(200a) 및 트랜지스터(200b)의 소스 전극으로서 기능시키는 경우, 트랜지스터(200a) 및 트랜지스터(200b)의 드레인 전극(도전체(251a) 및 도전체(251b))과 전기적으로 접속하는 도전체(252a) 및 도전체(252b)를, 예를 들어 위층에서 전기적으로 접속함으로써(도시하지 않았음), 트랜지스터(200a)와 트랜지스터(200b)의 드레인 전류를, 합계 값으로 일괄적으로 검출할 수 있다. 한편, 예를 들어 도전체(251c)를 트랜지스터(200a) 및 트랜지스터(200b)의 드레인 전극으로서 기능시키는 경우, 트랜지스터(200a) 및 트랜지스터(200b)의 소스 전극(도전체(251a) 및 도전체(251b))과 전기적으로 접속하는 도전체(252a) 및 도전체(252b)를, 예를 들어 위층에서 전기적으로 접속함으로써(도시하지 않았음), 트랜지스터(200a)와 트랜지스터(200b)의 각각의 소스 전극에 일괄적으로 공통 전위를 공급할 수 있고, 또한, 트랜지스터(200a)와 트랜지스터(200b)의 드레인 전류의 합계 값을, 도전체(252c) 1개만으로 검출할 수 있다. 반도체 장치가 상술한 바와 같은 구성을 가짐으로써, 큰 전류를 얻기 위하여 트랜지스터의 개수를 늘린 경우에도, 반도체 장치는 높은 집적도를 유지할 수 있다. 또한, 도전체(252a) 및 도전체(252b)는 위층에서 전기적으로 접속되지 않고, 각각이 독립적으로 제어되는 구성으로 하여도 좋다.
또한, 도 31에 도시된 반도체 장치는 채널 길이 방향에 있어서 2개의 더미 게이트(도전체(260_2)) 사이에 2개의 트랜지스터(트랜지스터(200a) 및 트랜지스터(200b))를 가지는 구성이 되어 있지만, 본 발명의 일 형태에 따른 반도체 장치의 변형예는 이에 한정되는 것이 아니다. 본 발명의 일 형태에 따른 반도체 장치는 채널 길이 방향에 있어서 2개의 더미 게이트 사이에 3개 이상의 트랜지스터를 가지는 구성이어도 좋다.
예를 들어, 채널 길이 방향에 있어서 2개의 더미 게이트 사이(도전체(260_2))에 존재하는 복수의 트랜지스터를 하나의 '셀'로서 기능시키는 경우, 도 31에 도시된 반도체 장치는 복수의 더미 게이트로 구분된 복수의 '셀'에 의하여 구성된 '셀 어레이'로서의 기능을 가지고 있다고 할 수 있다. 이 경우, '셀'을 구성하는 트랜지스터의 개수가 많을수록, '셀' 1개당 출력 전류(즉, '셀'을 구성하는 복수의 트랜지스터의 드레인 전류의 합계 값)를 크게 할 수 있다.
당연히, '셀'을 구성하는 트랜지스터의 개수가 많아질수록 '셀 크기'는 커지지만, 상술한 바와 같이 본 발명의 일 형태에 따른 트랜지스터(200)(또는, 트랜지스터(200a) 및 트랜지스터(200b))는 미세화 또는 고집적화가 가능하다. 그러므로, '셀'을 구성하는 트랜지스터의 개수가 많아져도, '셀 크기'의 큰 폭의 증대를 억제할 수 있어, '셀'을 가지는 반도체 장치의 미세화 또는 고집적화를 실현할 수 있다.
상술한 바와 같이, 도 31에 도시된 반도체 장치는 본 발명이 해결하려는 과제의 하나인 미세화 또는 고집적화가 가능한 반도체 장치를 높은 수율로 제공할 수 있다.
본 발명의 일 형태에 따른 반도체 장치의 일례는 위에서 설명된 반도체 장치(도 1, 도 2, 및 도 31 참조)에 한정되지 않는다. 본 발명의 일 형태에 따른 반도체 장치에는 위에서 설명한 각 반도체 장치의 구성을 적절히 조합하여 사용할 수 있다.
<반도체 장치의 구성 요소>
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)(또는, 트랜지스터(200a) 및 트랜지스터(200b))를 가지는 반도체 장치(도 1, 도 2, 및 도 31 참조)에 적용할 수 있는 각 구성 요소에 대하여 자세히 설명한다.
[기판]
트랜지스터(200)(또는, 트랜지스터(200a) 및 트랜지스터(200b))를 형성하는 기판으로서는, 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는, 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판으로서는, 예를 들어 실리콘, 저마늄 등의 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한, 상술한 반도체 기판 내부에 절연체 영역을 가지는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 가지는 기판, 금속의 산화물을 가지는 기판 등이 있다. 또한, 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
또한, 기판으로서 가요성 기판을 사용하여도 좋다. 또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판으로 전치(轉置)하는 방법도 있다. 그 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 제공하는 것이 좋다. 또한, 기판으로서, 섬유를 짠 시트, 필름, 또는 박(箔) 등을 사용하여도 좋다. 또한, 기판이 신축성을 가져도 좋다. 또한, 기판은 구부리거나 당기는 것을 중지하였을 때, 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판은, 예를 들어 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하의 두께가 되는 영역을 가진다. 기판을 얇게 하면 트랜지스터를 가지는 반도체 장치를 경량화할 수 있다. 또한, 기판을 얇게 함으로써, 유리 등을 사용한 경우에도 신축성을 가지는 경우나, 구부리거나 당기는 것을 중지하였을 때, 원래의 형상으로 되돌아가는 성질을 가지는 경우가 있다. 그러므로, 낙하 등으로 인하여 기판 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판으로서는, 예를 들어 금속, 합금, 수지, 또는 유리, 또는 이들의 섬유 등을 사용할 수 있다. 가요성 기판인 기판은 선팽창률이 낮을수록 환경으로 인한 변형이 억제되어 바람직하다. 가요성 기판인 기판으로서는, 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히, 아라미드는 선팽창률이 낮기 때문에, 가요성 기판인 기판으로서 적합하다.
[절연체]
절연체로서는, 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
여기서, 게이트 절연체로서 기능하는 절연체에는 게이트 절연체로서 기능하는 절연체에 비유전율이 높은 high-k 재료를 사용함으로써, 트랜지스터의 미세화 및 고집적화가 가능하게 된다. 한편, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 따라서, 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
또한, 비유전율이 높은 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 산화 알루미늄, 질화 실리콘, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등이 있다.
또한, 비유전율이 낮은 절연체로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘, 또는 수지 등이 있다.
또한, 특히, 산화 실리콘 및 산화질화 실리콘은, 열적으로 안정적이다. 그러므로, 예를 들어 수지와 조합함으로써, 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다. 또한, 예를 들어 산화 실리콘 및 산화질화 실리콘은, 비유전율이 높은 절연체와 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
또한, 금속 산화물을 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를, 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
예를 들어, 절연체(228), 절연체(222), 절연체(214), 및 절연체(210)로서, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하면 좋다. 또한, 절연체(228), 절연체(222), 절연체(214), 및 절연체(210)는 산화 알루미늄, 질화 실리콘, 또는 산화 하프늄 등을 가지는 것이 바람직하다.
예를 들어, 절연체(212), 절연체(216), 절연체(220), 절연체(224), 절연체(226), 절연체(250)(및 절연체(250_2)), 절연체(227), 및 절연체(229)로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를, 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 가지는 것이 바람직하다.
예를 들어, 게이트 절연체로서 기능하는 절연체(224) 및 절연체(250)에서, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄을 산화물(230)과 접하는 구조로 함으로써, 산화 실리콘 또는 산화질화 실리콘에 포함되는 실리콘이 산화물(230)로 혼입되는 것을 억제할 수 있다. 한편, 절연체(224) 및 절연체(250)(그리고 절연체(250_2))에서, 산화 실리콘 또는 산화질화 실리콘을 산화물(230)과 접하는 구조로 함으로써, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄과, 산화 실리콘 또는 산화질화 실리콘의 계면에 트랩 센터가 형성되는 경우가 있다. 상기 트랩 센터는, 전자를 포획함으로써 트랜지스터의 Vth를 플러스 방향으로 변동시킬 수 있는 경우가 있다.
절연체(212), 절연체(216), 절연체(226), 절연체(227), 및 절연체(229)는 비유전율이 낮은 절연체를 가지는 것이 바람직하다. 예를 들어, 절연체(212), 절연체(216), 절연체(226), 절연체(227), 및 절연체(229)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등을 가지는 것이 바람직하다. 또는, 절연체(212), 절연체(216), 절연체(226), 절연체(227), 및 절연체(229)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘과, 수지의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, 수지와 조합함으로써 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다.
[도전체]
도전체로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
또한, 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한, 트랜지스터의 채널 형성 영역에 금속 산화물을 사용하는 경우에 있어서, 게이트 전극으로서 기능하는 도전체에는 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우에는, 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트 전극으로서 기능하는 도전체로서, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 상술한 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한, 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외방의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
도전체(260)(및 도전체(260_2)), 도전체(203a), 도전체(203b), 도전체(205a), 도전체(205b), 도전체(251a) 및 도전체(251b)(그리고 도전체(251c)), 및 도전체(252a) 및 도전체(252b)(및 도전체(252a_2) 및 도전체(252b_2), 그리고 도전체(252c))로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
[산화물]
산화물(230a), 산화물(230b), 및 산화물(230c)로서, 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 이하에서는, 본 발명의 일 형태에 따른 산화물(230a), 산화물(230b), 및 산화물(230c)에 적용할 수 있는 금속 산화물에 대하여 설명한다.
금속 산화물은, 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여, 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되어 있는 것이 바람직하다. 또한, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류가 포함되어 있어도 좋다.
여기서는, 금속 산화물이 인듐, 원소 M, 및 아연을 가지는 In-M-Zn 산화물인 경우를 생각한다. 또한, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서, 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한, 본 명세서 등에서, 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한, 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구성]
이하에서는, 본 발명의 일 형태에 개시되는 트랜지스터에 사용할 수 있는 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
또한, 본 명세서 등에서, CAAC(c-axis aligned crystal) 및 CAC(Cloud-Aligned Composite)라고 기재하는 경우가 있다. 또한, CAAC는 결정 구조의 일례를 나타내고, CAC는 기능 또는 재료의 구성의 일례를 나타낸다.
CAC-OS 또는 CAC-metal oxide는 재료의 일부에서는 도전성의 기능을, 재료의 일부에서는 절연성의 기능을 가지고, 재료의 전체에서는 반도체로서의 기능을 가진다. 또한, CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 정공)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭시키는 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에 있어서, 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
또한, CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한, 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한, 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한, 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide에 있어서, 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어, CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭을 가지는 성분과, 도전성 영역에 기인하는 내로 갭을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 내로 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한, 내로 갭을 가지는 성분이 와이드 갭을 가지는 성분에 상보적으로 작용하고, 내로 갭을 가지는 성분에 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 그러므로, 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉, 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
[금속 산화물의 구조]
금속 산화물(산화물 반도체)은 단결정 산화물 반도체와, 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는, c축 배향성을 가지고, 또한 a-b면 방향에서 복수의 나노 결정이 연결되고, 왜곡을 가지는 결정 구조가 되어 있다. 또한, 왜곡이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과, 다른 격자 배열이 정렬된 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형상에 한정되지 않고, 비정육각형상인 경우가 있다. 또한, 왜곡에서 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한, CAAC-OS에 있어서, 왜곡 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉, 격자 배열의 왜곡에 의하여, 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 왜곡을 허용할 수 있기 때문이다.
또한, CAAC-OS는 인듐 및 산소를 가지는 층(이하, In층)과, 원소 M, 아연, 및 산소를 가지는 층(이하, (M,Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한, 인듐과 원소 M은 서로 치환할 수 있고, (M,Zn)층의 원소 M이 인듐과 치환된 경우, (In,M,Zn)층이라고 나타낼 수도 있다. 또한, In층의 인듐이 원소 M과 치환된 경우, (In,M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한, 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 금속 산화물이라고도 할 수 있다. 따라서, CAAC-OS를 가지는 금속 산화물은 물리적 성질이 안정된다. 그러므로, CAAC-OS를 가지는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
a-like OS는, nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 금속 산화물이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
금속 산화물은 다양한 구조를 취하며, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 금속 산화물은, 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[금속 산화물을 가지는 트랜지스터]
이어서, 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하는 경우에 대하여 설명한다.
또한, 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한, 트랜지스터에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 금속 산화물막의 캐리어 밀도를 낮추기 위해서는 금속 산화물막 내의 불순물 농도를 낮추어, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어, 금속 산화물은 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상으로 하면 좋다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 금속 산화물의 트랩 준위에 포획된 전하는, 소실될 때까지 필요한 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로, 트랩 준위 밀도가 높은 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는, 전기 특성이 불안정하게 되는 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 금속 산화물 내의 불순물 농도를 저감하는 것이 유효하다. 또한, 금속 산화물 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서, 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
금속 산화물에 14족 원소의 하나인 실리콘이나 탄소가 포함되면, 금속 산화물에 결함 준위가 형성된다. 그러므로, 금속 산화물에서의 실리콘이나 탄소의 농도와, 금속 산화물과의 계면 근방에서의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 금속 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면 금속 산화물에 결함 준위를 형성하고 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되어 있는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 금속 산화물에 질소가 포함되면, 캐리어인 전자가 생성됨으로써 캐리어 밀도가 증가하여 금속 산화물이 n형화되기 쉽다. 이 결과, 질소가 포함되어 있는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 금속 산화물에서, 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, 금속 산화물 내의 질소 농도는, SIMS에 있어서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 금속 산화물에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 금속 산화물에 산소 결손을 형성하는 경우가 있다. 상기 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합되어, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 금속 산화물에서 SIMS에 의하여 얻어지는 수소 농도를 1Х1020atoms/cm3 미만, 바람직하게는 1Х1019atoms/cm3 미만, 더 바람직하게는 5Х1018atoms/cm3 미만, 더욱 바람직하게는 1Х1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
<반도체 장치의 제작 방법 1>
이하에서는, <반도체 장치의 구성예 1>에서 나타내어진, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 제작 방법에 대하여, 그 일례를 도 3 내지 도 16을 사용하여 설명한다. 또한, 도 3 내지 도 11, 및 도 13에서, 각 도면의 (A)는 트랜지스터(200)를 가지는 반도체 장치의 상면도이다. 또한, 각 도면의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 각 도면의 (B)는, 각 도면의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한, 각 도면의 (C)는 각 도면의 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한, 이하에서 설명하는 반도체 장치의 제작 방법에 있어서, 상기 반도체 장치에 적용할 수 있는 각 구성 요소(기판, 절연체, 도전체, 산화물 등)의 구체적인 재료에 대해서는, <반도체 장치의 구성 요소>에서 설명한 내용을 참작할 수 있는 것으로 한다.
우선, 기판(도시하지 않았음)을 준비하고, 상기 기판 위에 절연체(210)를 성막한다. 절연체(210)의 성막은 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 또는 ALD(Atomic Layer Deposition)법 등을 사용하여 수행할 수 있다.
또한, CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한, 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 나눌 수 있다.
플라스마 CVD법은 비교적 저온에서 고품질의 막을 얻을 수 있다. 또한, 열 CVD법은 플라스마를 사용하지 않기 때문에, 피처리물에 대한 플라스마 대미지를 작게 할 수 있는 성막 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은, 플라스마로부터 전하를 받음으로써 차지 업하는 경우가 있다. 이때, 축적된 전하에 의하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 또한, 열 CVD법에서는 성막 중의 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
또한, ALD법도 피처리물에 대한 플라스마 대미지를 작게 할 수 있는 성막 방법이다. ALD법도 열 CVD법과 마찬가지로, 성막 중의 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과 달리, 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 가지는 성막 방법이다. 특히, ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 가지기 때문에, 아스펙트비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만, ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 의하여, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 및 ALD법에서는, 원료 가스의 유량비에 의하여 임의의 조성의 막을 성막할 수 있다. 또한, 예를 들어 CVD법 및 ALD법에서는, 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우와 달리, 반송이나 압력 조정에 걸리는 시간이 불필요한 만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서, 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
본 실시형태에서는, 절연체(210)로서 스퍼터링법에 의하여 산화 알루미늄을 성막한다. 또한, 절연체(210)는 다층 구조로 하여도 좋다. 예를 들어, 스퍼터링법에 의하여 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 ALD법에 의하여 산화 알루미늄을 성막하는 구조로 하여도 좋다. 또는, ALD법에 의하여 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 스퍼터링법에 의하여 산화 알루미늄을 성막하는 구조로 하여도 좋다.
다음으로, 절연체(210) 위에 절연체(212)를 성막한다. 절연체(212)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(212)로서 CVD법에 의하여 산화 실리콘을 성막한다. 또한, 절연체(212)로서는, 산화 실리콘 이외에, 예를 들어 산화질화 실리콘을 사용하여도 좋다.
다음으로, 절연체(212)에, 절연체(210)에 도달하는 개구를 형성한다. 여기서, 개구란, 예를 들어 홈이나 슬릿 등도 포함된다. 또한, 개구가 형성된 영역을 가리키고 개구부로 하는 경우가 있다. 개구의 형성에는 웨트 에칭법을 사용하여도 좋지만, 드라이 에칭법을 사용하는 것이 미세 가공에는 더 바람직하다. 또한, 절연체(210)는 절연체(212)를 에칭하고 개구를 형성할 때의 에칭 스토퍼막으로서 기능하는 절연체를 선택하는 것이 바람직하다. 예를 들어, 개구를 형성하는 절연체(212)에 산화 실리콘막을 사용한 경우에는, 절연체(210)에는 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막을 사용하는 것이 좋다.
개구의 형성 후에 도전체(203a)가 되는 도전체를 성막한다. 상기 도전체는, 산소의 투과를 억제하는 기능을 가지는 도전체를 포함하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 사용할 수 있다. 또는, 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금과의 적층막으로 할 수 있다. 도전체(203a)가 되는 도전체의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
본 실시형태에서는, 도전체(203a)가 되는 도전체로서 스퍼터링법에 의하여 질화 탄탈럼을, 또는 질화 탄탈럼 위에 질화 타이타늄을 적층한 막을 성막한다. 도전체(203a)로서 이와 같은 금속 질화물을 사용함으로써, 후술하는 도전체(203b)에 구리 등 확산되기 쉬운 금속을 사용하여도, 상기 금속이 도전체(203a)로부터 외부로 확산되는 것을 방지할 수 있다.
다음으로, 도전체(203a)가 되는 도전체 위에 도전체(203b)가 되는 도전체를 성막한다. 상기 도전체의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 도전체(203b)가 되는 도전체로서, 구리 등의 저저항 도전성 재료를 성막한다.
다음으로, CMP(Chemical Mechanical Polishing: 화학 기계 연마) 처리를 수행함으로써, 도전체(203a)가 되는 도전체 및 도전체(203b)가 되는 도전체의 일부를 제거하여, 절연체(212)를 노출시킨다. 그 결과, 개구부에만, 도전체(203a)가 되는 도전체 및 도전체(203b)가 되는 도전체가 잔존한다. 이로써, 상면이 평탄한, 도전체(203a) 및 도전체(203b)를 포함하는 도전체(203)를 형성할 수 있다(도 3 참조). 또한, 상기 CMP 처리에 의하여 절연체(212)의 일부가 제거되는 경우가 있다.
다음으로, 절연체(212) 및 도전체(203) 위에 절연체(214)를 성막한다. 절연체(214)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(214)로서 CVD법에 의하여 질화 실리콘을 성막한다. 이와 같이, 절연체(214)로서 질화 실리콘 등 구리가 투과하기 어려운 절연체를 사용함으로써, 도전체(203b)에 구리 등 확산되기 쉬운 금속을 사용하여도, 상기 금속이 절연체(214)보다 위의 층으로 확산되는 것을 방지할 수 있다.
다음으로, 절연체(214) 위에 절연체(216)를 성막한다. 절연체(216)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(216)로서 CVD법에 의하여 산화 실리콘을 성막한다. 또한, 절연체(216)로서는, 산화 실리콘 이외에, 예를 들어 산화질화 실리콘을 사용하여도 좋다.
다음으로, 절연체(214) 및 절연체(216)에, 도전체(203)에 도달하는 개구를 형성한다. 개구의 형성에는 웨트 에칭법을 사용하여도 좋지만, 드라이 에칭법을 사용하는 것이 미세 가공에는 더 바람직하다.
개구의 형성 후에 도전체(205a)가 되는 도전체를 성막한다. 도전체(205a)가 되는 도전체는 산소의 투과를 억제하는 기능을 가지는 도전성 재료를 포함하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 사용할 수 있다. 또는, 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금과의 적층막으로 할 수 있다. 도전체(205a)가 되는 도전체의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
본 실시형태에서는, 도전체(205a)가 되는 도전체로서 스퍼터링법에 의하여 질화 탄탈럼을 성막한다.
다음으로, 도전체(205a)가 되는 도전체 위에 도전체(205b)가 되는 도전체를 성막한다. 상기 도전체의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
본 실시형태에서는, 도전체(205b)가 되는 도전체로서 ALD법에 의하여 질화 타이타늄을 성막하고, 상기 질화 타이타늄 위에 CVD법에 의하여 텅스텐을 성막한다.
다음으로, CMP 처리를 수행함으로써, 도전체(205a)가 되는 도전체 및 도전체(205b)가 되는 도전체의 일부를 제거하여, 절연체(216)를 노출시킨다. 그 결과, 개구부에만 도전체(205a)가 되는 도전체 및 도전체(205b)가 되는 도전체가 잔존한다. 이로써, 상면이 평탄한, 도전체(205a) 및 도전체(205b)를 포함하는 도전체(205)를 형성할 수 있다(도 3 참조). 또한, 상기 CMP 처리에 의하여, 절연체(216)의 일부가 제거되는 경우가 있다.
다음으로, 절연체(216) 및 도전체(205) 위에 절연체(220)를 성막한다. 절연체(220)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(220)로서 CVD법에 의하여 산화 실리콘을 성막한다. 또한, 절연체(220)로서는, 산화 실리콘 이외에, 예를 들어 산화질화 실리콘을 사용하여도 좋다.
다음으로, 절연체(220) 위에 절연체(222)를 성막한다. 절연체(222)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
특히, 절연체(222)로서 ALD법에 의하여 산화 하프늄을 성막하는 것이 바람직하다. ALD법에 의하여 성막된 산화 하프늄은, 산소, 수소, 및 물에 대한 배리어성을 가진다. 절연체(222)가 수소 및 물에 대한 배리어성을 가짐으로써, 트랜지스터(200)의 주변에 제공된 구조체에 포함되는 수소 및 물은 트랜지스터(200)의 내측으로 확산되지 않고, 산화물(230) 내의 산소 결손의 생성을 억제할 수 있다.
다음으로, 절연체(222) 위에 절연체(224)를 성막한다. 절연체(224)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(224)로서 CVD법에 의하여 산화 실리콘을 성막한다. 또한, 절연체(224)로서는, 산화 실리콘 이외에, 예를 들어 산화질화 실리콘을 사용하여도 좋다.
이어서, 제 1 가열 처리를 수행하는 것이 바람직하다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 수행하는 것이 좋다. 제 1 가열 처리는 질소 또는 불활성 가스 분위기 혹은 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 제 1 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 제 1 가열 처리는 우선 질소 또는 불활성 가스 분위기에서 수행한 후, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서, 연속적으로 수행하는 구성으로 하여도 좋다.
상기 가열 처리에 의하여, 절연체(224)에 포함되는 수소나 물 등의 불순물의 제거 등을 할 수 있다.
또는, 제 1 가열 처리로서, 감압 상태에서 산소를 포함하는 플라스마 처리를 수행하여도 좋다. 산소를 포함하는 플라스마 처리에는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 가지는 장치를 사용하는 것이 바람직하다. 또는, 기판 측에 RF(Radio Frequency)를 인가하는 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있고, 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 생성된 산소 라디칼을 절연체(224) 내에 효율적으로 도입할 수 있다. 또는, 이 장치를 사용하여 불활성 가스를 포함하는 플라스마 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산소를 포함하는 플라스마 처리를 수행하여도 좋다. 또한, 제 1 가열 처리는 수행하지 않아도 되는 경우가 있다.
또한, 가열 처리는, 절연체(220) 성막 후 및 절연체(222)의 성막 후에 각각 수행할 수도 있다. 상기 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있지만, 절연체(220) 성막 후의 가열 처리는 질소를 포함하는 분위기 중에서 수행하는 것이 바람직하다.
본 실시형태에서는, 제 1 가열 처리로서, 절연체(224) 성막 후에 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다.
다음으로, 절연체(224) 위에 산화물(230a)이 되는 산화물(230A)과, 산화물(230b)이 되는 산화물(230B)을 순차적으로 성막한다. 또한, 상기 산화물은 대기 환경에 노출시키지 않고 연속적으로 성막하는 것이 바람직하다. 대기 개방하지 않고 성막함으로써, 산화물(230A) 및 산화물(230B) 위에 대기 환경으로부터의 불순물 또는 수분이 부착되는 것을 방지할 수 있고, 산화물(230A)과 산화물(230B)의 계면 근방을 청정하게 유지할 수 있다.
산화물(230A) 및 산화물(230B)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
예를 들어, 산화물(230A) 및 산화물(230B)을 스퍼터링법에 의하여 성막하는 경우에는, 스퍼터링 가스로서 산소, 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스에 포함되는 산소의 비율을 높임으로써, 성막되는 산화물 내의 과잉 산소를 증가시킬 수 있다. 또한, 상기 산화물을 스퍼터링법에 의하여 성막하는 경우에는, 상술한 In-M-Zn 산화물의 타깃을 사용할 수 있다.
특히, 산화물(230A)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 절연체(224)에 공급되는 경우가 있다. 또한, 산화물(230A)의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
또한, 산화물(230B)을 스퍼터링법으로 성막하는 경우, 스퍼터링 가스에 포함되는 산소의 비율을 1% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하로 하여 성막하면, 산소 결핍형 금속 산화물이 형성된다. 산소 결핍형 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있다.
본 실시형태에서는, 산화물(230A)로서, 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 성막한다. 또한, 산화물(230B)로서, 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 성막한다. 또한, 각 산화물은 성막 조건 및 원자수비를 적절히 선택함으로써, 트랜지스터(200)의 산화물(230)에 요구되는 특성에 맞추어 성막하는 것이 좋다.
다음으로, 제 2 가열 처리를 수행하여도 좋다. 제 2 가열 처리에는 상술한 제 1 가열 처리 조건을 사용할 수 있다. 제 2 가열 처리에 의하여 산화물(230A) 및 산화물(230B) 내의 수소나 물 등의 불순물의 제거 등을 할 수 있다. 또한, 산화물(230A) 내에 포함되는 과잉 산소를 산화물(230B) 내에 공급할 수 있다. 산화물(230B)은, 나중에 트랜지스터(200)의 채널 형성 영역을 가지는 산화물(230b)이 되는 산화물이다. 그러므로, 제 2 가열 처리에 의하여 산화물(230B) 내에 산소를 공급하여 산화물(230B) 내의 산소 결손을 저감시킴으로써, 양호한 전기 특성과 신뢰성을 가지는 트랜지스터(200)를 제공할 수 있다. 본 실시형태에서는, 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한 후에, 연속적으로 산소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다.
다음으로, 도전체(251a) 및 도전체(251b)가 되는 도전체(251A)를 성막한다(도 3 참조). 도전체(251A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 도전체(251A)로서, 예를 들어 질화 탄탈럼, 텅스텐, 질화 타이타늄 등의 도전체를 사용할 수 있다. 또는, 예를 들어 텅스텐을 성막하고, 상기 텅스텐 위에 질화 타이타늄이나 질화 탄탈럼 등 산소의 투과를 억제하는 기능을 가지는 도전체를 성막하는 구성으로 하여도 좋다. 상기 구성으로 함으로써, 도전체(251A)의 위 측으로부터 혼입된 산소에 의하여 텅스텐이 산화되어, 전기 저항값이 증가하는 것을 억제할 수 있다.
또는, 도전체(251A)로서, 도전성을 가지는 산화물, 예를 들어 인듐 주석 산화물(ITO: Indium Tin Oxide), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물, 또는 질소를 포함하는 인듐 갈륨 아연 산화물을 성막하고, 상기 산화물 위에 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐 등에서 선택된 금속 원소를 1종류 이상 포함하는 재료, 또는 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 니켈 실리사이드 등의 실리사이드를 성막하는 구성으로 하여도 좋다.
상기 산화물은, 산화물(230) 내의 수소를 흡수하고 외방으로부터 확산되는 수소를 포획하는 기능을 가지는 경우가 있고, 트랜지스터(200)의 전기 특성 및 신뢰성이 향상되는 경우가 있다. 또는, 상기 산화물 대신에 타이타늄을 사용하여도, 같은 기능을 가지는 경우가 있다.
본 실시형태에서는, 도전체(251A)로서 스퍼터링법에 의하여 텅스텐을 성막한다.
다음으로, 산화물(230A), 산화물(230B), 및 도전체(251A)를 리소그래피법에 의하여 가공하여, 절연체(224) 위에 산화물(230a), 산화물(230b), 및 도전체(251B)를 형성한다(도 4 참조). 또한, 상기 가공에 의하여, 절연체(224)의 일부가 제거되는 경우가 있다.
여기서, 산화물(230a) 및 산화물(230b)은 적어도 일부가 도전체(205)와 중첩되도록 형성한다. 또한, 산화물(230a) 및 산화물(230b)의 측면은, 절연체(224)의 상면에 대하여 실질적으로 수직인 것이 바람직하다. 산화물(230a) 및 산화물(230b)의 측면이 절연체(224)의 상면에 대하여 실질적으로 수직임으로써, 복수의 트랜지스터(200)를 제공할 때, 소면적화, 고밀도화가 가능하게 된다.
또한, 리소그래피법에서는, 우선 마스크를 통하여 레지스트를 노광한다. 다음으로, 노광된 영역을 현상액을 사용하여 제거 또는 잔존시켜 레지스트 마스크를 형성한다. 다음으로, 상기 레지스트 마스크를 통하여 에칭 처리함으로써, 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다.
레지스트 마스크는, 예를 들어 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet)광 등을 사용하여, 레지스트를 노광함으로써 형성하면 좋다. 또한, 기판과 투영 렌즈 사이에 액체(예를 들어 물)를 채워 노광하는, 액침 기술을 사용하여도 좋다. 또한, 상술한 광 대신에 전자 빔이나 이온 빔을 사용하여도 좋다. 또한, 전자 빔이나 이온 빔을 사용하는 경우에는, 레지스트 위에 직접 패턴 묘화를 하기 때문에, 상술한 레지스트 노광용 마스크는 불필요하다.
리소그래피법에서의 에칭 처리로서는, 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 특히, 드라이 에칭법은 미세 가공에 적합하여 바람직하다. 또한, 상기 에칭 처리 후에 잔존한 레지스트 마스크는 애싱 등의 드라이 에칭 처리 또는 웨트 에칭 처리로 제거할 수 있다. 또는 드라이 에칭 처리 후에 웨트 에칭 처리를 수행하거나, 또는 웨트 에칭 처리 후에 드라이 에칭 처리를 수행하는 것 등에 의하여 제거할 수 있다.
또한, 레지스트 마스크 대신에 절연체나 도전체로 이루어지는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 도전체(251A) 위에 하드 마스크 재료가 되는 절연체나 도전체를 형성하고, 그 위에 레지스트 마스크를 형성하고, 하드 마스크 재료를 에칭함으로써 원하는 형상의 하드 마스크를 형성할 수 있다. 산화물(230A), 산화물(230B), 및 도전체(251A)의 에칭은, 레지스트 마스크를 제거한 후에 수행하여도 좋고, 레지스트 마스크를 잔존시킨 채 수행하여도 좋다. 후자의 경우, 에칭 중에 레지스트 마스크가 소실되는 경우가 있다. 산화물(230A), 산화물(230B), 및 도전체(251A)의 에칭 후에 하드 마스크를 에칭에 의하여 제거하여도 좋다. 한편, 하드 마스크의 재료가 후공정에 영향을 주지 않거나, 또는 후공정에서 이용할 수 있는 경우에는, 하드 마스크를 반드시 제거할 필요는 없다.
드라이 에칭 장치로서는, 평행 평판형 전극을 가지는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 가지는 용량 결합형 플라스마 에칭 장치는, 평행 평판형 전극의 한쪽 전극에 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극의 한쪽 전극에 복수의 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 같은 주파수의 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 고밀도 플라스마원을 가지는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 가지는 드라이 에칭 장치에는, 예를 들어 유도 결합형 플라스마(ICP: Inductively Coupled Plasma) 에칭 장치 등을 사용할 수 있다.
또한, 상기 드라이 에칭 등의 처리를 수행함으로써, 에칭 가스 등에 기인한 불순물이 산화물(230a), 산화물(230b), 및 도전체(251B) 등의 표면 또는 내부에 부착 또는 확산되는 경우가 있다. 불순물로서는, 예를 들어 플루오린 또는 염소 등이 있다.
상기 불순물 등을 제거하기 위하여 세정을 수행한다. 세정 방법으로서는 세정액 등을 사용한 웨트 세정, 플라스마를 사용한 플라스마 처리, 또는 열처리에 의한 세정 등이 있고, 상기 세정을 적절히 조합하여 수행하여도 좋다.
웨트 세정으로서는 옥살산, 인산, 또는 플루오린화 수소산 등을 탄산수 또는 순수로 희석한 수용액을 사용하여 세정 처리를 수행하여도 좋다. 또는, 순수 또는 탄산수를 사용한 초음파 세정을 수행하여도 좋다. 본 실시형태에서는, 순수 또는 탄산수를 사용한 초음파 세정을 수행한다.
이어서, 제 3 가열 처리를 수행하여도 좋다. 제 3 가열 처리에는 상술한 가열 처리의 조건을 사용할 수 있다.
다음으로, 절연체(224) 및 도전체(251B) 위에 절연체(226A)를 성막한다. 절연체(226A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(226A)로서 CVD법에 의하여 산화 실리콘을 성막한다. 또한, 절연체(226A)로서는, 산화 실리콘 이외에, 예를 들어 산화질화 실리콘을 사용하여도 좋다.
다음으로, 절연체(226A)의 일부를 제거함으로써, 절연체(226A)의 상면을 평탄화한다(도 5 참조). 상기 평탄화는 CMP 처리나 드라이 에칭 처리 등으로 수행할 수 있다. 본 실시형태에서는, CMP 처리에 의하여 절연체(226A)의 상면을 평탄화한다. 또한, 절연체(226A)의 성막 후의 상면이 평탄성을 가지는 경우에는, 상기 평탄화 처리를 수행하지 않아도 되는 경우가 있다.
다음으로, 절연체(226A) 및 도전체(251B)를 리소그래피법에 의하여 가공하여, 산화물(230b)의 상면에 도달하는 개구(231), 절연체(226), 도전체(251a), 및 도전체(251b)를 형성한다(도 6 참조). 리소그래피법에서의 레지스트 노광은 마스크를 통하여, 예를 들어 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV광 등을 사용하여 수행하여도 좋고, 액침 기술을 사용하여 수행하여도 좋다. 또한, 마스크를 통하지 않고, 전자 빔이나 이온 빔으로 레지스트 위에 직접 패턴 묘화를 하는 방법을 사용하여도 좋다. 전자 빔이나 이온 빔을 사용하는 노광은 상기 광을 사용하는 노광보다 미세한 패턴을 레지스트 위에 묘화할 수 있기 때문에, 미세 가공에 적합하다. 본 실시형태에서는, 전자 빔을 사용하여 레지스트 노광을 수행한다.
리소그래피법에서의 에칭 처리로서는, 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 본 실시형태에서는, 상술한 전자 빔에 의한 레지스트 노광 및 현상 후에, 드라이 에칭법을 사용하여 절연체(226A) 및 도전체(251B)의 에칭을 수행한다. 또한, 절연체(226A)와 도전체(251B)의 에칭은 각각 상이한 에칭 가스를 사용하여, 연속적으로 수행한다. 본 실시형태에서는, 우선 절연체(226A)에 대하여 Ar, O2, 및 C4F6의 혼합 가스를 사용하여 에칭을 수행하고, 이어서 도전체(251B)에 대하여 CF4, O2, 및 Cl2의 혼합 가스를 사용하여 에칭을 수행한다. 또한, 상기 에칭 처리에 의하여 산화물(230b)의 일부가 제거되는 경우가 있다.
다음으로, 개구(231)의 내벽 및 절연체(226) 위에 산화물(230c)이 되는 산화물(230C)을 성막한다. 산화물(230C)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 또한, 산화물(230C)을 스퍼터링법으로 성막하는 경우, 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다. 산화물(230C)을 상기 조건으로 성막함으로써, 산화물(230C)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 산화물(230b)에 공급되는 경우가 있다. 본 실시형태에서는, 산화물(230C)로서 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 성막한다.
다음으로, 산화물(230C) 위에 절연체(250)가 되는 절연체(250A)를 성막한다(도 7 참조). 절연체(250A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(250A)로서 CVD법에 의하여 산화 실리콘을 성막한다. 또한, 절연체(250A)로서는, 산화 실리콘 이외에, 예를 들어 산화질화 실리콘을 사용하여도 좋다.
다음으로, 절연체(250A) 위에 도전체(260)가 되는 도전체(260A)를 성막한다(도 8 참조). 도전체(260A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 도전체(260A)로서, ALD법에 의하여 질화 타이타늄을 성막한 후, CVD법에 의하여 텅스텐을 더 성막한다. 또한, 도전체(260A)에서는, 질화 타이타늄의 막 두께보다 텅스텐의 막 두께가 더 두꺼운 것이 바람직하다. 또한, 질화 타이타늄은 절연체(250A)를 개재하여 개구(231)의 내벽을 따라 성막하고, 개구(231) 내의 나머지 공간을 텅스텐으로 메우도록 성막하는 것이 바람직하다. 이와 같이 도전체(260A)를 성막함으로써, 나중에 질화 타이타늄과 텅스텐의 적층 구조를 가지는 도전체(260)를 형성할 수 있다.
다음으로, 절연체(226)의 상면이 노출될 때까지 도전체(260A), 절연체(250A), 및 산화물(230C)의 상면을 연마하여, 도전체(260), 절연체(250), 및 산화물(230c)을 형성한다(도 9 참조). 상기 연마는 CMP 처리 등에 의하여 수행할 수 있다. 또한, 절연체(226)의 상면이 노출될 때까지 도전체(260A), 절연체(250A), 및 산화물(230C)의 상면을 드라이 에칭함으로써, 도전체(260), 절연체(250), 및 산화물(230c)을 형성하여도 좋다. 본 실시형태에서는, CMP 처리에 의하여 도전체(260), 절연체(250), 및 산화물(230c)의 형성을 수행한다. 상기 CMP 처리에 의하여, 절연체(226), 절연체(250), 산화물(230c), 및 도전체(260)의 상면의 높이를 같은 정도로 형성할 수 있다(도 9 참조). 또한, 상기 CMP 처리에 의하여, 절연체(226)의 일부가 제거되는 경우가 있다.
다음으로, 절연체(226)의 상면을 에칭(하프 에치백)하고, 절연체(226)의 상면의 높이를 도전체(260)의 상면의 높이보다 낮춤으로써 단차를 형성한다(도 10 참조). 상기 에칭 처리로서는 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 본 실시형태에서는, Ar, CHF3, 및 CF4의 혼합 가스를 사용한 드라이 에칭법에 의하여, 절연체(226)의 상면을 원하는 막 두께만큼 에칭한다. 상기 에칭 처리에 의하여, 산화물(230c) 및 절연체(250)의 상면의 일부도 제거되는 경우가 있다. 또한, 상기 에칭 처리 후의 절연체(226), 산화물(230c), 및 절연체(250)의 상면의 높이는 도전체(251)(도전체(251a), 도전체(251b))의 상면의 높이보다 높은 것이 바람직하다.
다음으로, 절연체(226)의 상면, 절연체(250)의 상면, 산화물(230c)의 상면, 도전체(260)의 상면, 및 도전체(260)의 측면에 절연체(227)를, 절연체(227) 위에 절연체(228)를, 절연체(228) 위에 절연체(229)를 각각 성막한다(도 11 참조). 절연체(227), 절연체(228), 및 절연체(229)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 또한, 절연체(227)를 반드시 가지지 않아도 된다. 본 실시형태에서는, 절연체(227)로서 CVD법에 의하여 산화 실리콘을 성막하고, 절연체(228)로서 스퍼터링법에 의하여 산화 알루미늄을 성막하고, 절연체(229)로서 CVD법에 의하여 산화 실리콘을 성막한다. 또한, 절연체(229)는 절연체(227) 및 절연체(228)보다 두껍게 성막하는 것이 바람직하다. 또한, 절연체(227) 및/또는 절연체(229)에는 산화 실리콘 이외로, 예를 들어 산화질화 실리콘을 사용하여도 좋다. 또한, 절연체(228)에 대해서는, 나중에 설명하는 바와 같이, 절연체(229), 절연체(227), 및 절연체(226)와의 사이에서 에칭 '선택비(후술함)'가 얻어지는 재료이면 좋고, 산화 알루미늄 이외로는, 예를 들어 질화 실리콘, 산화 하프늄을 사용하여도 좋다.
여기서, 도 11의 (B)에 도시된 영역(234)의 확대도를 도 12에 도시하였다. 도 12에 도시된 바와 같이, 절연체(228)는 절연체(227)를 개재하여 도전체(260)의 측면을 따라 성막된 영역(233_1)과, 절연체(227)를 개재하여 도전체(260)의 상면을 따라 성막된 영역(233_2)과, 영역(233_1) 및 영역(233_2)을 제외한 영역(233_3)을 가진다. 반도체 장치가 절연체(227)를 가지지 않는 경우, 도전체(260)의 측면과 접하는 절연체(228)의 영역이 영역(233_1)이고, 도전체(260)의 상면과 접하는 절연체(228)의 영역이 영역(233_2)이고, 절연체(226)의 상면과 접하는 절연체(228)의 영역이 영역(233_3)이다. 또한, 절연체(228)에서, 영역(233_3)의 성막면을 기준으로 한 영역(233_1)의 막 두께(t1)는 영역(233_3)의 막 두께(t2)의 2배 이상인 것이 바람직하다(도 12 참조). 절연체(228)가 상기와 같은 구성을 가짐으로써, 트랜지스터(200)의 플러그로서의 기능을 가지는 도전체(252)(도전체(252a), 도전체(252b))를 제공하기 위한 개구를, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)와 접촉시키지 않고, 자기 정합적으로 원하는 위치에 형성할 수 있게 된다. 이에 대해서는, 별도로 후술한다.
다음으로, 절연체(229)의 일부를 제거함으로써, 절연체(229)의 상면을 평탄화한다(도 11 참조). 상기 평탄화는 CMP 처리나 드라이 에칭 처리 등으로 수행할 수 있다. 본 실시형태에서는, CMP 처리에 의하여 절연체(229)의 상면을 평탄화한다. 또한, 절연체(229)의 성막 후의 상면이 평탄성을 가지는 경우에는, 상기 평탄화 처리를 수행하지 않아도 되는 경우가 있다.
다음으로, 절연체(229), 절연체(228), 절연체(227), 및 절연체(226)를 리소그래피법에 의하여 가공하여, 도전체(251a)의 상면에 도달하는 개구(232a)와, 도전체(251b)의 상면에 도달하는 개구(232b)를 형성한다(도 13 참조). 리소그래피법에서의 레지스트 노광은 마스크를 통하여, 예를 들어 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV광 등을 사용하여 수행하여도 좋고, 액침 기술을 사용하여 수행하여도 좋다. 또한, 마스크를 통하지 않고, 전자 빔이나 이온 빔으로 레지스트 위에 직접 패턴 묘화를 하는 방법을 사용하여도 좋다. 전자 빔이나 이온 빔을 사용하는 노광은 상기 광을 사용하는 노광보다 미세한 패턴을 레지스트 위에 묘화할 수 있기 때문에, 미세 가공에 적합하다. 본 실시형태에서는, 전자 빔을 사용하여 레지스트 노광을 수행한다.
리소그래피법에서의 에칭 처리로서는, 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 본 실시형태에서는, 상술한 전자 빔에 의한 레지스트 노광 및 현상 후에, 드라이 에칭법을 사용하여 절연체(229), 절연체(228), 절연체(227), 및 절연체(226)의 에칭을 수행한다. 또한, 절연체(229), 절연체(227), 및 절연체(226)와, 절연체(228)의 에칭은, 각각 상이한 에칭 가스를 사용하여 수행한다. 본 실시형태에서는, 절연체(229), 절연체(227), 및 절연체(226)에 대해서는 Ar, O2, 및 C4F6의 혼합 가스를 사용하여 에칭을 수행하고, 절연체(228)에 대해서는 Ar, H2, 및 C4F8의 혼합 가스를 사용하여 에칭을 수행한다. 또한, 상기 에칭 처리에 의하여, 도전체(251)(도전체(251a), 도전체(251b))의 일부가 제거되는 경우가 있다.
여기서, 도 13의 (B)에 도시된 영역(235)에 착안하여, 상술한 개구(232a) 및 개구(232b)의 형성 시에서의 트랜지스터(200)의 가공 형상의 변천을 도시한 확대도를 도 14 및 도 15에 도시하였다.
도 12에서 도시된 바와 같이, 절연체(228)는 절연체(227)를 개재하여 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)의 측면 및 상면을 덮도록 제공되어 있다. 그러므로, 상술한 바와 같이, 절연체(228)에서의 영역(233_3)의 성막면을 기준으로 한 영역(233_1)의 막 두께(t1)는, 영역(233_3)의 막 두께(t2)보다 2배 이상 두껍다. 절연체(228)가 이와 같은 막 두께가 상이한 2개의 영역(영역(233_1), 영역(233_3))을 가짐으로써, 상기 막 두께의 차이를 이용하여, 개구(232a) 및 개구(232b)를 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)와 접촉시키지 않고 자기 정합적으로 원하는 위치에 형성할 수 있다.
예를 들어, 개구(232a) 및 개구(232b)를 절연체(228)에서의 영역(233_1)의 적어도 일부 및 영역(233_3)의 일부를 가공하여 형성하는 경우를 생각한다. 우선, 가장 위층인 절연체(229)로부터 개구 처리가 시작되지만, 절연체(229)의 가장 상면으로부터 아래층의 절연체(228)의 가장 상면에 도달할 때까지의 거리가, 영역(233_1) 위와 영역(233_3) 위에서 상이하고, 영역(233_1) 위가 영역(233_3) 위보다 더 짧다. 그러므로, 절연체(229)에서는 영역(233_1) 위에, 영역(233_3) 위보다 앞서 개구가 형성된다(도 14의 (A) 참조). 그러나, 영역(233_3) 위에 대해서도 개구를 완전히 형성해야 하기 때문에, 절연체(229)의 개구 처리를 계속할 필요가 있다.
여기서, 절연체(229)와 절연체(228)는 사용되는 재료가 상이하다. 예를 들어, 상술한 바와 같이, 본 실시형태에서는, 절연체(229)로서 산화 실리콘을 사용하고, 절연체(228)로서 산화 알루미늄을 사용한다. 각각의 절연체에 사용되는 재료가 상이하기 때문에, 각각의 절연체를 에칭하기 위하여 사용되는 가스도 상이하다. 예를 들어, 상술한 바와 같이, 본 실시형태에서는 절연체(229)의 에칭에 대해서는 Ar, O2, 및 C4F6의 혼합 가스를 사용하고, 절연체(228)의 에칭에 대해서는 Ar, H2, 및 C4F8의 혼합 가스를 사용한다. 그러므로, 절연체(229)와 절연체(228) 중 어느 쪽을 대상으로 한 에칭 가스를 사용하는지에 따라, 양쪽 사이에서 충분한 '선택비'를 얻을 수 있다. 여기서, '선택비'란, 2개의 에칭 대상물에서의 양쪽 에칭 레이트의 비율을 가리키고, '선택비'가 높을수록 양쪽 에칭 레이트의 차이가 큰 것을 의미한다. 즉, 절연체(229) 및 절연체(228)에 대하여, 절연체(229)를 대상으로 한 에칭 가스(Ar, O2, 및 C4F6의 혼합 가스)를 사용하여 에칭을 하는 경우에는, 절연체(229)의 에칭 레이트에 대하여 절연체(228)의 에칭 레이트가 충분히 느려지기 때문에, 절연체(228)의 에칭의 진행을 억제하면서 절연체(229)의 에칭을 진행시킬 수 있다. 그러므로, 영역(233_1) 위에서의 절연체(229)의 개구 처리 종료 후에도, 영역(233_1)의 에칭량을 억제하면서, 영역(233_3) 위에서의 절연체(229)의 개구 처리를 완료시킬 수 있다(도 14의 (B) 참조). 또한, 에칭 레이트가 느린 절연체(228)에 대해서도, 에칭량이 0이 아니기 때문에, 상기 에칭 처리에 의하여 노출된 절연체(228)의 상면의 일부가 제거되는 경우가 있다.
상술한 바와 같이 절연체(229)의 개구 처리가 종료되면, 다음으로, 에칭 가스를 Ar, H2, 및 C4F8의 혼합 가스로 바꾸고, 절연체(228)의 개구 처리를 수행한다. 상기 개구 처리에 의하여, 영역(233_1) 및 영역(233_3)의 양쪽이 같은 막 두께만큼 에칭된다. 구체적으로는, 적어도 영역(233_3)의 막 두께(t2)만큼 에칭된다. 여기서, 상술한 바와 같이, 절연체(228)에서의 영역(233_3)의 성막면을 기준으로 한 영역(233_1)의 막 두께(t1)는, 영역(233_3)의 막 두께(t2)보다 2배 이상 두껍다. 그러므로, 상기 개구 처리에 의하여 영역(233_3)에 개구가 형성되어도, 영역(233_1)에 대해서는 일부(적어도, t1-t2의 막 두께만큼)가 잔존한다. 즉, 상기 개구 처리에 의하여 영역(233_3)에만 선택적으로, 또한 자기 정합적으로 개구가 형성된다(도 15의 (A) 참조).
또한, 본 실시형태에서는, 절연체(229)를 대상으로 에칭하는 경우와 절연체(228)를 대상으로 에칭하는 경우에서, 사용하는 에칭 가스를 바꾸었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 처음 개구 처리를 하는 절연체(229)의 에칭 가스를, 다음의 절연체(228)의 개구 형성 시에 계속 사용하여도 좋다. 이 경우, 에칭 대상이 되는 절연체에 따라 에칭 가스를 바꿀 필요가 없기 때문에, 에칭 가스 종류의 절약이나, 개구 처리 시간의 단축을 도모할 수 있다. 다만, 이 경우, 절연체(229)의 에칭 레이트에 비하여 절연체(228)의 에칭 레이트가 느려지기 때문에, 절연체(228)의 개구 형성에 시간이 걸린다. 그러므로, 이 방법을 사용하여 절연체(228)의 개구 처리를 수행하는 경우, 영역(233_1)의 막 두께(t1)와 영역(233_3)의 막 두께(t2)를 미리 적당한 비율로 조절해 둘 필요가 있다. 구체적으로는, 도 10에 도시된 절연체(226)의 하프 에치백량과, 도 11에 도시된 절연체(228)의 성막 시의 막 두께의 조합을 최적화함으로써, 막 두께(t1)와 막 두께(t2)를 원하는 비율로 조절할 수 있다.
다음으로, 에칭 가스를 Ar, O2, 및 C4F6의 혼합 가스로 다시 바꾸고, 절연체(227) 및 절연체(226)의 개구 처리를 수행한다. 상술한 바와 같이, 본 실시형태에서는, 절연체(227) 및 절연체(226)에는 모두 산화 실리콘을 사용하고 있다. 그러므로, 양쪽에 공통되는 에칭 가스(Ar, O2, 및 C4F6의 혼합 가스)를 사용하여, 도전체(251)(도전체(251a), 도전체(251b))의 상면에 도달하는 개구를 일괄적으로 형성할 수 있다(도 15의 (B) 참조).
상술한 바와 같이, 절연체(229)와 절연체(228)의 '선택비'의 차이나, 막 두께(t1)보다 막 두께(t2)가 얇다는 것 등을 이용하여 영역(233_3)만을 선택적으로 관통시킴으로써, 자기 정합적으로 개구(232a) 및 개구(232b)를 형성할 수 있다. 예를 들어, 도 15의 (B)에서, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)와, 도전체(251a) 위에서의 개구(232a) 저면의 대향되는 거리를 d1로, 도전체(260)와, 도전체(251b) 위에서의 개구(232b) 저면의 대향되는 거리를 d2로 하면, 본 실시형태에서 설명한 제작 방법을 사용함으로써, 예를 들어 개구(232a)와 개구(232b)의 간격을 짧게 한 경우에도, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)에 접촉시키지 않고, 상기 거리(d1), 거리(d2)를 유지한 채, 원하는 위치에 개구(232a) 및 개구(232b)를 형성할 수 있다.
또한, 본 실시형태에서 설명한 제작 방법을 사용함으로써, 예를 들어 개구(232a) 및 개구(232b) 형성 시의 레지스트 노광으로 인하여 근소한 위치 어긋남이 생기고, 그대로 에칭 처리를 진행하더라도, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)에 접촉시키지 않고, 상술한 거리(d1), 거리(d2)를 유지한 채 개구(232a) 및 개구(232b)를 형성할 수 있다.
도 16에, 상술한 위치 어긋남이 생긴 상태에서 개구(232a) 및 개구(232b)를 형성한 경우의 영역(235)의 확대도를 도시하였다. 도 16의 (A)는 목표보다 왼쪽에 위치 어긋남이 생긴 경우, 도 16의 (B)는 목표보다 오른쪽에 위치 어긋남이 생긴 경우의 단면도이다. 적어도 영역(233_1)의 폭 이내의 위치 어긋남이면, 상술한 거리(d1), 거리(d2)를 유지한 채, 개구(232a) 및 개구(232b)를 형성할 수 있다는 것을 알 수 있다.
상술한 바와 같이, 본 발명이 해결하려는 과제의 하나인 '미세화가 가능한 반도체 장치의 제작'을 실현하기 위해서는, 상기 반도체 장치가 가지는 트랜지스터의 미세화(채널 길이, 채널 폭의 축소 등)뿐만 아니라, 트랜지스터의 소스 전극 또는 드레인 전극과 배선을 접속하는 플러그의 간격 축소나, 플러그를 통과시키는 콘택트 홀의 개구 직경 축소, 및 이들을 실현하는 제작 공정의 확립 등이 요구된다. 본 실시형태에서 설명한 제작 방법은, 플러그의 간격을 짧게 하여도 플러그가 트랜지스터의 제 1 게이트 전극과 접촉되지 않는다는 점, 플러그를 제공하기 위한 개구를 좋은 정밀도로 형성할 수 있다는 점, 상기 개구 형성 시에 약간의 위치 어긋남이 생겨도 트랜지스터의 제 1 게이트 전극과 플러그의 거리를 일정하게 유지할 수 있다는 점, 즉 제작 공정의 자유도가 높다는 점 등에 특징이 있고, 상기 요구를 해결할 수 있는 가능성을 가지는 제작 방법이라고 할 수 있다.
또한, 개구(232a) 및 개구(232b)의 형성 후에는, 개구(232a) 및 개구(232b)의 내벽, 및 절연체(229) 위에 도전체(252)(도전체(252a), 도전체(252b))가 되는 도전체를 성막한다.
다음으로, 절연체(229)의 상면이 노출될 때까지 도전체(252)가 되는 도전체의 상면을 연마하여, 개구(232a) 내에 도전체(252a)를, 개구(232b) 내에 도전체(252b)를 각각 형성한다. 상기 연마는 CMP 처리 등에 의하여 수행할 수 있다. 또한, 절연체(229)의 상면이 노출될 때까지 도전체(252)가 되는 도전체의 상면을 드라이 에칭함으로써, 도전체(252a) 및 도전체(252b)를 형성하여도 좋다. 본 실시형태에서는, CMP 처리에 의하여 도전체(252a) 및 도전체(252b)의 형성을 수행한다. 상기 CMP 처리에 의하여, 절연체(229), 도전체(252a), 및 도전체(252b)의 상면의 높이를 같은 정도로 형성할 수 있다. 또한, 상기 CMP 처리에 의하여, 절연체(229)의 일부가 제거되는 경우가 있다. 또한, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)와, 도전체(252a)에서 도전체(251a)와 접하는 영역의 대향되는 거리는 상술한 d1과 같다. 마찬가지로, 도전체(260)와, 도전체(252b)에서 도전체(251b)와 접하는 영역의 대향되는 거리는 상술한 d2와 같다.
이상에 의하여, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치를 제작할 수 있다(도 1 참조).
상술한 바와 같이, 본 실시형태에서 설명한 트랜지스터(200)를 가지는 반도체 장치의 제작 방법을 사용함으로써, 미세화가 가능한 반도체 장치를 제작할 수 있다. 또한, 높은 수율로 반도체 장치를 제작할 수 있다. 또한, 제작 공정의 자유도가 높은 반도체 장치를 제작할 수 있다.
<반도체 장치의 제작 방법 2>
이하에서는, <반도체 장치의 구성예 2>에서 나타내어진, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 제작 방법에 대하여, 그 일례를 도 17 내지 도 30을 사용하여 설명한다. 또한, 도 17 내지 도 25, 및 도 27에서, 각 도면의 (A)는 트랜지스터(200)를 가지는 반도체 장치의 상면도이다. 또한, 각 도면의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 각 도면의 (B)는, 각 도면의 (A)에 A1-A2의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한, 각 도면의 (C)는 각 도면의 (A)에 A3-A4의 일점쇄선으로 나타내어진 부분의 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한, 이하에서 설명하는 반도체 장치의 제작 방법에 있어서, 상기 반도체 장치에 적용할 수 있는 각 구성 요소(기판, 절연체, 도전체, 산화물 등)의 구체적인 재료에 대해서는, <반도체 장치의 구성 요소>에서 설명한 내용을 참작할 수 있는 것으로 한다.
우선, 기판(도시하지 않았음)을 준비하고, 상기 기판 위에 절연체(210)를 성막한다. 절연체(210)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
본 실시형태에서는, 절연체(210)로서 스퍼터링법에 의하여 산화 알루미늄을 성막한다. 또한, 절연체(210)는 다층 구조로 하여도 좋다. 예를 들어, 스퍼터링법에 의하여 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 ALD법에 의하여 산화 알루미늄을 성막하는 구조로 하여도 좋다. 또는, ALD법에 의하여 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 스퍼터링법에 의하여 산화 알루미늄을 성막하는 구조로 하여도 좋다.
다음으로, 절연체(210) 위에 절연체(212)를 성막한다. 절연체(212)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(212)로서 CVD법에 의하여 산화 실리콘을 성막한다. 또한, 절연체(212)로서는, 산화 실리콘 이외에, 예를 들어 산화질화 실리콘을 사용하여도 좋다.
다음으로, 절연체(212)에, 절연체(210)에 도달하는 개구를 형성한다. 여기서, 개구란, 예를 들어 홈이나 슬릿 등도 포함된다. 또한, 개구가 형성된 영역을 가리키고 개구부로 하는 경우가 있다. 개구의 형성에는 웨트 에칭법을 사용하여도 좋지만, 드라이 에칭법을 사용하는 것이 미세 가공에는 더 바람직하다. 또한, 절연체(210)는 절연체(212)를 에칭하고 개구를 형성할 때의 에칭 스토퍼막으로서 기능하는 절연체를 선택하는 것이 바람직하다. 예를 들어, 개구를 형성하는 절연체(212)에 산화 실리콘막을 사용한 경우에는, 절연체(210)에는 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막을 사용하는 것이 좋다. 또한, 도 17의 (A) 및 (B)에 도시된 바와 같이, 절연체(212)에 형성되는 개구는, 채널 길이 방향에 있어서, 일정한 간격을 두고 복수 제공된다는 점이, 앞서 <반도체 장치의 제작 방법 1>에서 설명한 반도체 장치와 상이하다.
개구의 형성 후에 도전체(203a)가 되는 도전체를 성막한다. 상기 도전체는, 산소의 투과를 억제하는 기능을 가지는 도전체를 포함하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 사용할 수 있다. 또는, 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금과의 적층막으로 할 수 있다. 도전체(203a)가 되는 도전체의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
본 실시형태에서는, 도전체(203a)가 되는 도전체로서 스퍼터링법에 의하여 질화 탄탈럼을, 또는 질화 탄탈럼 위에 질화 타이타늄을 적층한 막을 성막한다. 도전체(203a)로서 이와 같은 금속 질화물을 사용함으로써, 후술하는 도전체(203b)에 구리 등 확산되기 쉬운 금속을 사용하여도, 상기 금속이 도전체(203a)로부터 외부로 확산되는 것을 방지할 수 있다.
다음으로, 도전체(203a)가 되는 도전체 위에 도전체(203b)가 되는 도전체를 성막한다. 상기 도전체의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 도전체(203b)가 되는 도전체로서, 구리 등의 저저항 도전성 재료를 성막한다.
다음으로, CMP 처리를 수행함으로써, 도전체(203a)가 되는 도전체 및 도전체(203b)가 되는 도전체의 일부를 제거하여, 절연체(212)를 노출시킨다. 그 결과, 개구부에만, 도전체(203a)가 되는 도전체 및 도전체(203b)가 되는 도전체가 잔존한다. 이로써, 상면이 평탄한 도전체(203a) 및 도전체(203b)를 포함하는 도전체(203)를, 채널 길이 방향으로 복수 형성할 수 있다(도 17 참조). 또한, 상기 CMP 처리에 의하여 절연체(212)의 일부가 제거되는 경우가 있다.
다음으로, 절연체(212) 및 도전체(203) 위에 절연체(214)를 성막한다. 절연체(214)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(214)로서 CVD법에 의하여 질화 실리콘을 성막한다. 이와 같이, 절연체(214)로서 질화 실리콘 등 구리가 투과하기 어려운 절연체를 사용함으로써, 도전체(203b)에 구리 등 확산되기 쉬운 금속을 사용하여도, 상기 금속이 절연체(214)보다 위의 층으로 확산되는 것을 방지할 수 있다.
다음으로, 절연체(214) 위에 절연체(216)를 성막한다. 절연체(216)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(216)로서 CVD법에 의하여 산화 실리콘을 성막한다. 또한, 절연체(216)로서는, 산화 실리콘 이외에, 예를 들어 산화질화 실리콘을 사용하여도 좋다.
다음으로, 절연체(214) 및 절연체(216)에, 도전체(203)에 도달하는 개구를 형성한다. 개구의 형성에는 웨트 에칭법을 사용하여도 좋지만, 드라이 에칭법을 사용하는 것이 미세 가공에는 더 바람직하다. 또한, 도전체(203)가 채널 길이 방향으로 복수 제공되어 있기 때문에, 상기 개구에 대해서도, 도전체(203)의 위치에 맞추어 채널 길이 방향으로 복수 제공한다.
개구의 형성 후에 도전체(205a)가 되는 도전체를 성막한다. 도전체(205a)가 되는 도전체는 산소의 투과를 억제하는 기능을 가지는 도전성 재료를 포함하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 사용할 수 있다. 또는, 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금과의 적층막으로 할 수 있다. 도전체(205a)가 되는 도전체의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
본 실시형태에서는, 도전체(205a)가 되는 도전체로서 스퍼터링법에 의하여 질화 탄탈럼을 성막한다.
다음으로, 도전체(205a)가 되는 도전체 위에 도전체(205b)가 되는 도전체를 성막한다. 상기 도전체의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
본 실시형태에서는, 도전체(205b)가 되는 도전체로서 ALD법에 의하여 질화 타이타늄을 성막하고, 상기 질화 타이타늄 위에 CVD법에 의하여 텅스텐을 성막한다.
다음으로, CMP 처리를 수행함으로써, 도전체(205a)가 되는 도전체 및 도전체(205b)가 되는 도전체의 일부를 제거하여, 절연체(216)를 노출시킨다. 그 결과, 개구부에만 도전체(205a)가 되는 도전체 및 도전체(205b)가 되는 도전체가 잔존한다. 이로써, 상면이 평탄한 도전체(205a) 및 도전체(205b)를 포함하는 도전체(205)를, 채널 길이 방향으로 복수 형성할 수 있다(도 17 참조). 또한, 상기 CMP 처리에 의하여, 절연체(216)의 일부가 제거되는 경우가 있다.
다음으로, 절연체(216) 및 도전체(205) 위에 절연체(220)를 성막한다. 절연체(220)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(220)로서 CVD법에 의하여 산화 실리콘을 성막한다. 또한, 절연체(220)로서는, 산화 실리콘 이외에, 예를 들어 산화질화 실리콘을 사용하여도 좋다.
다음으로, 절연체(220) 위에 절연체(222)를 성막한다. 절연체(222)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
특히, 절연체(222)로서 ALD법에 의하여 산화 하프늄을 성막하는 것이 바람직하다. ALD법에 의하여 성막된 산화 하프늄은, 산소, 수소, 및 물에 대한 배리어성을 가진다. 절연체(222)가 수소 및 물에 대한 배리어성을 가짐으로써, 트랜지스터(200)의 주변에 제공된 구조체에 포함되는 수소 및 물은 트랜지스터(200)의 내측으로 확산되지 않고, 산화물(230) 내의 산소 결손의 생성을 억제할 수 있다.
다음으로, 절연체(222) 위에 절연체(224)를 성막한다. 절연체(224)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(224)로서 CVD법에 의하여 산화 실리콘을 성막한다. 또한, 절연체(224)로서는, 산화 실리콘 이외에, 예를 들어 산화질화 실리콘을 사용하여도 좋다.
이어서, 제 1 가열 처리를 수행하는 것이 바람직하다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 수행하는 것이 좋다. 제 1 가열 처리는 질소 또는 불활성 가스 분위기 혹은 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 제 1 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 제 1 가열 처리는 우선 질소 또는 불활성 가스 분위기에서 수행한 후, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서, 연속적으로 수행하는 구성으로 하여도 좋다.
상기 가열 처리에 의하여, 절연체(224)에 포함되는 수소나 물 등의 불순물의 제거 등을 할 수 있다.
또는, 제 1 가열 처리로서, 감압 상태에서 산소를 포함하는 플라스마 처리를 수행하여도 좋다. 산소를 포함하는 플라스마 처리에는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 가지는 장치를 사용하는 것이 바람직하다. 또는, 기판 측에 RF를 인가하는 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있고, 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 생성된 산소 라디칼을 절연체(224) 내에 효율적으로 도입할 수 있다. 또는, 이 장치를 사용하여 불활성 가스를 포함하는 플라스마 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산소를 포함하는 플라스마 처리를 수행하여도 좋다. 또한, 제 1 가열 처리는 수행하지 않아도 되는 경우가 있다.
또한, 가열 처리는, 절연체(220) 성막 후 및 절연체(222)의 성막 후에 각각 수행할 수도 있다. 상기 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있지만, 절연체(220) 성막 후의 가열 처리는 질소를 포함하는 분위기 중에서 수행하는 것이 바람직하다.
본 실시형태에서는, 제 1 가열 처리로서, 절연체(224) 성막 후에 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다.
다음으로, 절연체(224) 위에 산화물(230a)이 되는 산화물(230A)과, 산화물(230b)이 되는 산화물(230B)을 순차적으로 성막한다. 또한, 상기 산화물은 대기 환경에 노출시키지 않고 연속적으로 성막하는 것이 바람직하다. 대기 개방하지 않고 성막함으로써, 산화물(230A) 및 산화물(230B) 위에 대기 환경으로부터의 불순물 또는 수분이 부착되는 것을 방지할 수 있고, 산화물(230A)과 산화물(230B)의 계면 근방을 청정하게 유지할 수 있다.
산화물(230A) 및 산화물(230B)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
예를 들어, 산화물(230A) 및 산화물(230B)을 스퍼터링법에 의하여 성막하는 경우에는, 스퍼터링 가스로서 산소, 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스에 포함되는 산소의 비율을 높임으로써, 성막되는 산화물 내의 과잉 산소를 증가시킬 수 있다. 또한, 상기 산화물을 스퍼터링법에 의하여 성막하는 경우에는, 상술한 In-M-Zn 산화물의 타깃을 사용할 수 있다.
특히, 산화물(230A)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 절연체(224)에 공급되는 경우가 있다. 또한, 산화물(230A)의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
또한, 산화물(230B)을 스퍼터링법으로 성막하는 경우, 스퍼터링 가스에 포함되는 산소의 비율을 1% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하로 하여 성막하면, 산소 결핍형 금속 산화물이 형성된다. 산소 결핍형 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있다.
본 실시형태에서는, 산화물(230A)로서, 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 성막한다. 또한, 산화물(230B)로서, 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 성막한다. 또한, 산화물(230C)로서, 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 성막한다. 또한, 각 산화물은 성막 조건 및 원자수비를 적절히 선택함으로써, 트랜지스터(200)의 산화물(230)에 요구되는 특성에 맞추어 성막하는 것이 좋다.
다음으로, 제 2 가열 처리를 수행하여도 좋다. 제 2 가열 처리에는 상술한 제 1 가열 처리 조건을 사용할 수 있다. 제 2 가열 처리에 의하여 산화물(230A) 및 산화물(230B) 내의 수소나 물 등의 불순물의 제거 등을 할 수 있다. 또한, 산화물(230A) 내에 포함되는 과잉 산소를 산화물(230B) 내에 공급할 수 있다. 산화물(230B)은, 나중에 트랜지스터(200)의 채널 형성 영역을 가지는 산화물(230b)이 되는 산화물이다. 그러므로, 제 2 가열 처리에 의하여 산화물(230B) 내에 산소를 공급하여 산화물(230B) 내의 산소 결손을 저감시킴으로써, 양호한 전기 특성과 신뢰성을 가지는 트랜지스터(200)를 제공할 수 있다. 본 실시형태에서는, 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한 후에, 연속적으로 산소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다.
다음으로, 도전체(251a) 및 도전체(251b)가 되는 도전체(251A)를 성막한다(도 17 참조). 도전체(251A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 도전체(251A)로서, 예를 들어 질화 탄탈럼, 텅스텐, 질화 타이타늄 등의 도전체를 사용할 수 있다. 또는, 예를 들어 텅스텐을 성막하고, 상기 텅스텐 위에 질화 타이타늄이나 질화 탄탈럼 등 산소의 투과를 억제하는 기능을 가지는 도전체를 성막하는 구성으로 하여도 좋다. 상기 구성으로 함으로써, 도전체(251A)의 위 측으로부터 혼입된 산소에 의하여 텅스텐이 산화되어, 전기 저항값이 증가하는 것을 억제할 수 있다.
또는, 도전체(251A)로서, 도전성을 가지는 산화물, 예를 들어 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물, 또는 질소를 포함하는 인듐 갈륨 아연 산화물을 성막하고, 상기 산화물 위에 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐 등에서 선택된 금속 원소를 1종류 이상 포함하는 재료, 또는 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 니켈 실리사이드 등의 실리사이드를 성막하는 구성으로 하여도 좋다.
상기 산화물은, 산화물(230) 내의 수소를 흡수하고 외방으로부터 확산되는 수소를 포획하는 기능을 가지는 경우가 있고, 트랜지스터(200)의 전기 특성 및 신뢰성이 향상되는 경우가 있다. 또는, 상기 산화물 대신에 타이타늄을 사용하여도, 같은 기능을 가지는 경우가 있다.
본 실시형태에서는, 도전체(251A)로서 스퍼터링법에 의하여 질화 탄탈럼을 성막한다.
다음으로, 산화물(230A), 산화물(230B), 및 도전체(251A)를 리소그래피법에 의하여 가공하여, 절연체(224) 위에 산화물(230a), 산화물(230b), 및 도전체(251B)를 형성한다(도 18 참조). 또한, 상기 가공에 의하여, 절연체(224)의 일부가 제거되는 경우가 있다.
여기서, 산화물(230a) 및 산화물(230b)은 적어도 일부가 도전체(205)와 중첩되도록 형성한다. 그러므로, 산화물(230a) 및 산화물(230b)은 도전체(205)의 위치에 맞추어 채널 길이 방향으로 복수 형성한다. 또한, 산화물(230a) 및 산화물(230b)의 측면은, 절연체(224)의 상면에 대하여 실질적으로 수직인 것이 바람직하다. 산화물(230a) 및 산화물(230b)의 측면이 절연체(224)의 상면에 대하여 실질적으로 수직임으로써, 복수의 트랜지스터(200)를 제공할 때, 소면적화, 고밀도화가 가능하게 된다.
또한, 리소그래피법에서는, 우선 마스크를 통하여 레지스트를 노광한다. 다음으로, 노광된 영역을 현상액을 사용하여 제거 또는 잔존시켜 레지스트 마스크를 형성한다. 다음으로, 상기 레지스트 마스크를 통하여 에칭 처리함으로써, 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다.
레지스트 마스크는, 예를 들어 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV광 등을 사용하여, 레지스트를 노광함으로써 형성하면 좋다. 또한, 기판과 투영 렌즈 사이에 액체(예를 들어 물)를 채워 노광하는, 액침 기술을 사용하여도 좋다. 또한, 상술한 광 대신에 전자 빔이나 이온 빔을 사용하여도 좋다. 또한, 전자 빔이나 이온 빔을 사용하는 경우에는, 레지스트 위에 직접 패턴 묘화를 하기 때문에, 상술한 레지스트 노광용 마스크는 불필요하다.
리소그래피법에서의 에칭 처리로서는, 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 특히, 드라이 에칭법은 미세 가공에 적합하여 바람직하다. 또한, 상기 에칭 처리 후에 잔존한 레지스트 마스크는 애싱 등의 드라이 에칭 처리 또는 웨트 에칭 처리로 제거할 수 있다. 또는 드라이 에칭 처리 후에 웨트 에칭 처리를 수행하거나, 또는 웨트 에칭 처리 후에 드라이 에칭 처리를 수행하는 것 등에 의하여 제거할 수 있다.
또한, 레지스트 마스크 대신에 절연체나 도전체로 이루어지는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 도전체(251A) 위에 하드 마스크 재료가 되는 절연체나 도전체를 형성하고, 그 위에 레지스트 마스크를 형성하고, 하드 마스크 재료를 에칭함으로써 원하는 형상의 하드 마스크를 형성할 수 있다. 산화물(230A), 산화물(230B), 및 도전체(251A)의 에칭은, 레지스트 마스크를 제거한 후에 수행하여도 좋고, 레지스트 마스크를 잔존시킨 채 수행하여도 좋다. 후자의 경우, 에칭 중에 레지스트 마스크가 소실되는 경우가 있다. 산화물(230A), 산화물(230B), 및 도전체(251A)의 에칭 후에 하드 마스크를 에칭에 의하여 제거하여도 좋다. 한편, 하드 마스크의 재료가 후공정에 영향을 주지 않거나, 또는 후공정에서 이용할 수 있는 경우에는, 하드 마스크를 반드시 제거할 필요는 없다.
드라이 에칭 장치로서는, 평행 평판형 전극을 가지는 용량 결합형 플라스마 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 가지는 용량 결합형 플라스마 에칭 장치는, 평행 평판형 전극의 한쪽 전극에 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극의 한쪽 전극에 복수의 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 같은 주파수의 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 고밀도 플라스마원을 가지는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 가지는 드라이 에칭 장치에는, 예를 들어 유도 결합형 플라스마 에칭 장치 등을 사용할 수 있다.
또한, 상기 드라이 에칭 등의 처리를 수행함으로써, 에칭 가스 등에 기인한 불순물이, 산화물(230) 및 도전체(251B) 등의 표면 또는 내부에 부착 또는 확산되는 경우가 있다. 불순물로서는, 예를 들어 플루오린 또는 염소 등이 있다.
상기 불순물 등을 제거하기 위하여 세정을 수행한다. 세정 방법으로서는 세정액 등을 사용한 웨트 세정, 플라스마를 사용한 플라스마 처리, 또는 열처리에 의한 세정 등이 있고, 상기 세정을 적절히 조합하여 수행하여도 좋다.
웨트 세정으로서는 옥살산, 인산, 또는 플루오린화 수소산 등을 탄산수 또는 순수로 희석한 수용액을 사용하여 세정 처리를 수행하여도 좋다. 또는, 순수 또는 탄산수를 사용한 초음파 세정을 수행하여도 좋다. 본 실시형태에서는, 순수 또는 탄산수를 사용한 초음파 세정을 수행한다.
이어서, 제 3 가열 처리를 수행하여도 좋다. 제 3 가열 처리에는 상술한 가열 처리의 조건을 사용할 수 있다.
다음으로, 절연체(224) 및 도전체(251B) 위에 절연체(226A)를 성막한다. 절연체(226A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(226A)로서 CVD법에 의하여 산화 실리콘을 성막한다. 또한, 절연체(226A)로서는, 산화 실리콘 이외에, 예를 들어 산화질화 실리콘을 사용하여도 좋다.
다음으로, 절연체(226A)의 일부를 제거함으로써, 절연체(226A)의 상면을 평탄화한다(도 19 참조). 상기 평탄화는 CMP 처리나 드라이 에칭 처리 등으로 수행할 수 있다. 본 실시형태에서는, CMP 처리에 의하여 절연체(226A)의 상면을 평탄화한다. 또한, 절연체(226A)의 성막 후의 상면이 평탄성을 가지는 경우에는, 상기 평탄화 처리를 수행하지 않아도 되는 경우가 있다.
다음으로, 절연체(226A) 및 도전체(251B)를 리소그래피법에 의하여 가공하여, 산화물(230b)의 상면에 도달하는 개구(241_1), 절연체(224)의 상면에 도달하는 개구(241_2) 및 개구(241_3), 절연체(226), 도전체(251a), 및 도전체(251b)를 형성한다(도 20 참조). 리소그래피법에서의 레지스트 노광은 마스크를 통하여, 예를 들어 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV광 등을 사용하여 수행하여도 좋고, 액침 기술을 사용하여 수행하여도 좋다. 또한, 마스크를 통하지 않고, 전자 빔이나 이온 빔으로 레지스트 위에 직접 패턴 묘화를 하는 방법을 사용하여도 좋다. 전자 빔이나 이온 빔을 사용하는 노광은 상기 광을 사용하는 노광보다 미세한 패턴을 레지스트 위에 묘화할 수 있기 때문에, 미세 가공에 적합하다. 본 실시형태에서는, 전자 빔을 사용하여 레지스트 노광을 수행한다.
리소그래피법에서의 에칭 처리로서는, 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 본 실시형태에서는, 상술한 전자 빔에 의한 레지스트 노광 및 현상 후에, 드라이 에칭법을 사용하여 절연체(226A) 및 도전체(251B)의 에칭을 수행한다. 또한, 절연체(226A)와 도전체(251)의 에칭은 각각 상이한 에칭 가스를 사용하여 연속적으로 수행한다.
본 실시형태에서는, 우선 절연체(226A)에 대하여, Ar, O2, 및 C4F6의 혼합 가스를 사용하여 에칭을 수행한다. 여기서, 도 20의 (B)에 도시된 바와 같이, 개구(241_1)가 되는 영역에서의 절연체(226A)의 에칭 막 두께는, 개구(241_2) 및 개구(241_3)가 되는 영역에서의 절연체(226A)의 에칭 막 두께보다 얇다. 그러므로, 개구(241_1)가 되는 영역에서의 절연체(226A)의 제거가, 개구(241_2) 및 개구(241_3)가 되는 영역에서의 절연체(226A)의 제거보다 먼저 종료된다. 즉, 개구(241_1)가 되는 영역에서의 절연체(226A)의 제거 종료 후부터 개구(241_2) 및 개구(241_3)의 형성이 종료될 때까지, 개구(241_1)가 되는 영역에서의 도전체(251B)가 절연체(226A)의 에칭 가스(Ar, O2, 및 C4F6의 혼합 가스)에 노출된다. 그러나, 본 실시형태에서는, 도전체(251B)에 질화 탄탈럼을 사용하고, 절연체(226A)에 산화 실리콘을 사용하고 있기 때문에, 상기 에칭 가스에 대하여, 양쪽 사이에서 충분히 선택비가 얻어진다(즉, 절연체(226A)의 에칭 레이트에 대하여 도전체(251B)의 에칭 레이트가 충분히 작다). 그러므로, 상기 에칭 처리에 의하여, 개구(241_1), 개구(241_2), 및 개구(241_3)가 되는 영역에서의 절연체(226A)의 제거를, 도전체(251B)를 소실시키지 않고 수행할 수 있다. 상기 에칭 처리에 의하여, 개구(241_2) 및 개구(241_3), 및 절연체(226)가 형성된다.
이어서, 개구(241_1)가 되는 영역에서의 도전체(251B)에 대하여, Cl2, CF4의 혼합 가스를 사용하여 에칭을 수행한다. 이때, 개구(241_2) 및 개구(241_3)가 되는 영역에서의 절연체(224)도 상기 에칭 가스에 노출된다. 그러나, 본 실시형태에서는, 절연체(224)에 산화 실리콘을 사용하고, 도전체(251B)에 질화 탄탈럼을 사용하고 있기 때문에, 상기 에칭 가스에 대하여 절연체(224)와 도전체(251B) 사이에서 충분히 선택비가 얻어진다(즉, 도전체(251B)의 에칭 레이트에 대하여 절연체(224)의 에칭 레이트가 충분히 작다). 그러므로, 상기 에칭 처리에 의하여, 개구(241_2) 및 개구(241_3)가 되는 영역에서의 절연체(224)의 일부가 제거되는 경우가 있지만, 소실까지는 이르지 않는다. 상기 에칭 처리에 의하여, 개구(241_1), 도전체(251a), 및 도전체(251b)가 형성된다.
다음으로, 개구(241_1), 개구(241_2), 및 개구(241_3)의 내벽 및 절연체(226) 위에, 산화물(230c)이 되는 산화물(230C)을 성막한다. 산화물(230C)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 또한, 산화물(230C)을 스퍼터링법으로 성막하는 경우, 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다. 산화물(230C)을 상기 조건으로 성막함으로써, 산화물(230C)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 산화물(230b)에 공급되는 경우가 있다. 본 실시형태에서는, 산화물(230C)로서 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 성막한다.
다음으로, 산화물(230C) 위에 절연체(250)가 되는 절연체(250A)를 성막한다(도 21 참조). 절연체(250A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(250A)로서 CVD법에 의하여 산화 실리콘을 성막한다. 또한, 절연체(250A)로서는, 산화 실리콘 이외에, 예를 들어 산화질화 실리콘을 사용하여도 좋다.
다음으로, 절연체(250A) 위에 도전체(260)가 되는 도전체(260A)를 성막한다(도 22 참조). 도전체(260A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 도전체(260A)로서, ALD법에 의하여 질화 타이타늄을 성막한 후, CVD법에 의하여 텅스텐을 더 성막한다. 또한, 도전체(260A)에서는, 질화 타이타늄의 막 두께보다 텅스텐의 막 두께가 더 두꺼운 것이 바람직하다. 또한, 질화 타이타늄은 절연체(250A)를 개재하여 개구(241_1), 개구(241_2), 및 개구(241_3)의 내벽을 따라 성막하고, 개구(241_1), 개구(241_2), 및 개구(241_3) 내의 나머지 공간을 텅스텐으로 메우도록 성막하는 것이 바람직하다. 이와 같이 도전체(260A)를 성막함으로써, 나중에 질화 타이타늄과 텅스텐의 적층 구조를 가지는 도전체(260)를 형성할 수 있다.
다음으로, 절연체(226)의 상면이 노출될 때까지 도전체(260A), 절연체(250A), 및 산화물(230C)의 상면을 연마하여, 도전체(260) 및 도전체(260_2), 절연체(250) 및 절연체(250_2), 및 산화물(230c) 및 산화물(230c_2)을 형성한다(도 23 참조). 상기 연마는 CMP 처리 등에 의하여 수행할 수 있다. 또한, 절연체(226)의 상면이 노출될 때까지 도전체(260A), 절연체(250A), 및 산화물(230C)의 상면을 드라이 에칭함으로써, 도전체(260) 및 도전체(260_2), 절연체(250) 및 절연체(250_2), 및 산화물(230c) 및 산화물(230c_2)을 형성하여도 좋다. 본 실시형태에서는, CMP 처리에 의하여 도전체(260) 및 도전체(260_2), 절연체(250) 및 절연체(250_2), 및 산화물(230c) 및 산화물(230c_2)의 형성을 수행한다. 상기 CMP 처리에 의하여, 절연체(226), 절연체(250), 절연체(250_2), 도전체(260), 도전체(260_2), 산화물(230c), 및 산화물(230c_2)의 상면의 높이를 같은 정도로 형성할 수 있다(도 23 참조). 또한, 상기 CMP 처리에 의하여, 절연체(226)의 일부가 제거되는 경우가 있다.
다음으로, 절연체(226)의 상면을 에칭(하프 에치백)하고, 절연체(226)의 상면의 높이를 도전체(260) 및 도전체(260_2)의 상면의 높이보다 낮춤으로써 단차를 형성한다(도 24 참조). 상기 에칭 처리로서는 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 본 실시형태에서는, Ar, CHF3, 및 CF4의 혼합 가스를 사용한 드라이 에칭법에 의하여, 절연체(226)의 상면을 원하는 막 두께만큼 에칭한다. 상기 에칭 처리에 의하여, 산화물(230c), 산화물(230c_2), 절연체(250), 및 절연체(250_2)의 상면의 일부도 제거되는 경우가 있다. 또한, 상기 에칭 처리 후의 절연체(226), 산화물(230c), 산화물(230c_2), 절연체(250), 및 절연체(250_2)의 상면의 높이는 도전체(251)(도전체(251a), 도전체(251b))의 상면의 높이보다 높은 것이 바람직하다.
다음으로, 절연체(226)의 상면, 절연체(250)의 상면, 절연체(250_2)의 상면, 산화물(230c)의 상면, 산화물(230c_2)의 상면, 도전체(260)의 상면, 도전체(260)의 측면, 도전체(260_2)의 상면, 및 도전체(260_2)의 측면에 절연체(227)를, 절연체(227) 위에 절연체(228)를, 절연체(228) 위에 절연체(229)를 각각 성막한다(도 25 참조). 또한, 절연체(227)를 반드시 가지지 않아도 된다. 절연체(227), 절연체(228), 및 절연체(229)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(227)로서 CVD법에 의하여 산화 실리콘을 성막하고, 절연체(228)로서 스퍼터링법에 의하여 산화 알루미늄을 성막하고, 절연체(229)로서 CVD법에 의하여 산화 실리콘을 성막한다. 또한, 절연체(229)는 절연체(227) 및 절연체(228)보다 두껍게 성막하는 것이 바람직하다. 또한, 절연체(227) 및/또는 절연체(229)에 대해서는 산화 실리콘 이외로, 예를 들어 산화질화 실리콘을 사용하여도 좋다. 또한, 절연체(228)에 대해서는, 나중에 설명하는 바와 같이, 절연체(229), 절연체(227), 및 절연체(226)와의 사이에서 에칭 선택비가 얻어지는 재료이면 좋고, 산화 알루미늄 이외로는, 예를 들어 질화 실리콘, 산화 하프늄을 사용하여도 좋다.
여기서, 도 25의 (B)에 도시된 영역(244)의 확대도를 도 26에 도시하였다. 도 26에 도시된 바와 같이, 절연체(228)는 절연체(227)를 개재하여 도전체(260) 및 도전체(260_2)의 측면을 따라 성막된 영역(243_1)과, 절연체(227)를 개재하여 도전체(260) 및 도전체(260_2)의 상면을 따라 성막된 영역(243_2)과, 영역(243_1) 및 영역(243_2)을 제외한 영역(243_3)을 가진다. 또한, 절연체(228)에서, 영역(243_3)의 성막면을 기준으로 한 영역(243_1)의 막 두께(t3)는 영역(243_3)의 막 두께(t4)의 2배 이상인 것이 바람직하다(도 26 참조). 절연체(228)가 상기와 같은 구성을 가짐으로써, 트랜지스터(200)의 플러그로서의 기능을 가지는 도전체(252)(도전체(252a), 도전체(252b))를 제공하기 위한 개구를, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)와 접촉시키지 않고, 자기 정합적으로 원하는 위치에 형성할 수 있게 된다. 이에 대해서는, 별도로 후술한다.
다음으로, 절연체(229)의 일부를 제거함으로써, 절연체(229)의 상면을 평탄화한다(도 25 참조). 상기 평탄화는 CMP 처리나 드라이 에칭 처리 등으로 수행할 수 있다. 본 실시형태에서는, CMP 처리에 의하여 절연체(229)의 상면을 평탄화한다. 또한, 절연체(229)의 성막 후의 상면이 평탄성을 가지는 경우에는, 상기 평탄화 처리를 수행하지 않아도 되는 경우가 있다.
다음으로, 절연체(229), 절연체(228), 절연체(227), 및 절연체(226)를 리소그래피법에 의하여 가공하여, 도전체(251a)의 상면에 도달하는 개구(242a)와, 도전체(251b)의 상면에 도달하는 개구(242b)를 형성한다(도 27 참조). 리소그래피법에서의 레지스트 노광은 마스크를 통하여, 예를 들어 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV광 등을 사용하여 수행하여도 좋고, 액침 기술을 사용하여 수행하여도 좋다. 또한, 마스크를 통하지 않고, 전자 빔이나 이온 빔으로 레지스트 위에 직접 패턴 묘화를 하는 방법을 사용하여도 좋다. 전자 빔이나 이온 빔을 사용하는 노광은 상기 광을 사용하는 노광보다 미세한 패턴을 레지스트 위에 묘화할 수 있기 때문에, 미세 가공에 적합하다. 본 실시형태에서는, 전자 빔을 사용하여 레지스트 노광을 수행한다.
리소그래피법에서의 에칭 처리로서는, 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 본 실시형태에서는, 상술한 전자 빔에 의한 레지스트 노광 및 현상 후에, 드라이 에칭법을 사용하여 절연체(229), 절연체(228), 절연체(227), 및 절연체(226)의 에칭을 수행한다. 또한, 절연체(229), 절연체(227), 및 절연체(226)와, 절연체(228)의 에칭은, 각각 상이한 에칭 가스를 사용하여 수행한다. 본 실시형태에서는, 절연체(229), 절연체(227), 및 절연체(226)에 대해서는 Ar, O2, 및 C4F6의 혼합 가스를 사용하여 에칭을 수행하고, 절연체(228)에 대해서는 Ar, H2, 및 C4F8의 혼합 가스를 사용하여 에칭을 수행한다. 또한, 상기 에칭 처리에 의하여, 도전체(251)(도전체(251a), 도전체(251b))의 일부가 제거되는 경우가 있다.
여기서, 도 27의 (B)에 도시된 영역(245)에 착안하여, 상술한 개구(242a) 및 개구(242b)의 형성 시에서의 트랜지스터(200)의 가공 형상의 변천을 도시한 확대도를 도 28 및 도 29에 도시하였다.
도 26에서 도시된 바와 같이, 절연체(228)는 절연체(227)를 개재하여 제 1 게이트 전극으로서의 기능을 가지는 도전체(260), 및 더미 게이트인 도전체(260_2)의 측면 및 상면을 덮도록 제공되어 있다. 그러므로, 상술한 바와 같이, 절연체(228)에서의 영역(243_3)의 성막면을 기준으로 한 영역(243_1)의 막 두께(t3)는, 영역(243_3)의 막 두께(t4)보다 2배 이상 두껍다. 절연체(228)가, 이와 같은 막 두께가 상이한 2개의 영역(영역(243_1), 영역(243_3))을 가짐으로써, 상기 막 두께의 차이를 이용하여, 개구(242a) 및 개구(242b)를 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)와 접촉시키지 않고 자기 정합적으로 원하는 위치에 형성할 수 있다.
예를 들어, 개구(242a) 및 개구(242b)를 절연체(228)에서의 영역(243_1)의 적어도 일부 및 영역(243_3)의 일부를 가공하여 형성하는 경우를 생각한다. 우선, 가장 위층인 절연체(229)로부터 개구 처리가 시작되지만, 절연체(229)의 가장 상면으로부터 아래층의 절연체(228)의 가장 상면에 도달할 때까지의 거리가, 영역(243_1) 위와 영역(243_3) 위에서 상이하고, 영역(243_1) 위가 영역(243_3) 위보다 더 짧다. 그러므로, 절연체(229)에서는 영역(243_1) 위에, 영역(243_3) 위보다 앞서 개구가 형성된다(도 28의 (A) 참조). 그러나, 영역(243_3) 위에 대해서도 개구를 완전히 형성해야 하기 때문에, 절연체(229)의 개구 처리를 계속할 필요가 있다.
여기서, 절연체(229)와 절연체(228)는 사용되는 재료가 상이하다. 예를 들어, 상술한 바와 같이, 본 실시형태에서는, 절연체(229)로서 산화 실리콘을 사용하고, 절연체(228)로서 산화 알루미늄을 사용한다. 각각의 절연체에 사용되는 재료가 상이하기 때문에, 각각의 절연체를 에칭하기 위하여 사용되는 가스도 상이하다. 예를 들어, 상술한 바와 같이, 본 실시형태에서는 절연체(229)의 에칭에 대해서는 Ar, O2, 및 C4F6의 혼합 가스를 사용하고, 절연체(228)의 에칭에 대해서는 Ar, H2, 및 C4F8의 혼합 가스를 사용한다. 그러므로, 절연체(229)와 절연체(228) 중 어느 쪽을 대상으로 한 에칭 가스를 사용하는지에 따라, 양쪽 사이에서 충분한 선택비를 얻을 수 있다. 즉, 절연체(229) 및 절연체(228)에 대하여, 절연체(229)를 대상으로 한 에칭 가스(Ar, O2, 및 C4F6의 혼합 가스)를 사용하여 에칭을 하는 경우에는, 절연체(229)의 에칭 레이트에 대하여 절연체(228)의 에칭 레이트가 충분히 느려지기 때문에, 절연체(228)의 에칭의 진행을 억제하면서 절연체(229)의 에칭을 진행시킬 수 있다. 그러므로, 영역(243_1) 위에서의 절연체(229)의 개구 처리 종료 후에도, 영역(243_1)의 에칭량을 억제하면서, 영역(243_3) 위에서의 절연체(229)의 개구 처리를 완료시킬 수 있다(도 28의 (B) 참조).
상술한 바와 같이 절연체(229)의 개구 처리가 종료되면, 다음으로, 에칭 가스를 Ar, H2, 및 C4F8의 혼합 가스로 바꾸고, 절연체(228)의 개구 처리를 수행한다. 상기 개구 처리에 의하여, 영역(243_1) 및 영역(243_3)의 양쪽이 같은 막 두께만큼 에칭된다. 구체적으로는, 적어도 영역(243_3)의 막 두께(t4)만큼 에칭된다. 여기서, 상술한 바와 같이, 절연체(228)에서의 영역(243_3)의 성막면을 기준으로 한 영역(243_1)의 막 두께(t3)는, 영역(243_3)의 막 두께(t4)보다 2배 이상 두껍다. 그러므로, 상기 개구 처리에 의하여 영역(243_3)에 개구가 형성되어도, 영역(243_1)에 대해서는 일부(적어도, t3-t4의 막 두께만큼)가 잔존한다. 즉, 상기 개구 처리에 의하여, 영역(243_3)에만 선택적으로, 또한 자기 정합적으로 개구가 형성된다(도 29의 (A) 참조).
다음으로, 에칭 가스를 Ar, O2, 및 C4F6의 혼합 가스로 다시 바꾸고, 절연체(227) 및 절연체(226)의 개구 처리를 수행한다. 상술한 바와 같이, 본 실시형태에서는, 절연체(227) 및 절연체(226)에는 모두 산화 실리콘을 사용하고 있다. 그러므로, 양쪽에 공통되는 에칭 가스(Ar, O2, 및 C4F6의 혼합 가스)를 사용하여, 도전체(251)(도전체(251a), 도전체(251b))의 상면에 도달하는 개구를 일괄적으로 형성할 수 있다(도 29의 (B) 참조).
상술한 바와 같이, 절연체(229)와 절연체(228)의 선택비의 차이나, 막 두께(t3)보다 막 두께(t4)가 얇다는 것 등을 이용하여 영역(243_3)만을 선택적으로 관통시킴으로써, 자기 정합적으로 개구(242a) 및 개구(242b)를 형성할 수 있다. 예를 들어, 도 29의 (B)에서, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)와, 도전체(251a) 위에서의 개구(242a) 저면의 대향되는 거리를 d3으로, 도전체(260)와, 도전체(251b) 위에서의 개구(242b) 저면의 대향되는 거리를 d4로, 도전체(251a) 위에서의 개구(242a) 저면의 폭을 d5로, 도전체(251b) 위에서의 개구(242b) 저면의 폭을 d6으로 하면, 본 실시형태에서 설명한 제작 방법을 사용함으로써, 예를 들어 개구(242a)와 개구(242b)의 간격을 짧게 한 경우에도, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)에 접촉시키지 않고, 상기 거리(d3), 거리(d4), 거리(d5), 거리(d6)를 유지한 채, 원하는 위치에 개구(242a) 및 개구(242b)를 형성할 수 있다.
또한, 본 실시형태에서 설명한 제작 방법을 사용함으로써, 예를 들어 개구(242a) 및 개구(242b) 형성 시의 레지스트 노광으로 인하여 근소한 위치 어긋남이 생기고, 그대로 에칭 처리를 진행하더라도, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)에 접촉시키지 않고, 상술한 거리(d3), 거리(d4), 거리(d5), 거리(d6)를 유지한 채 개구(242a) 및 개구(242b)를 형성할 수 있다.
예를 들어, 도 30에 상술한 위치 어긋남이 생긴 상태에서 개구(242a) 및 개구(242b)를 형성한 경우의 영역(245)의 확대도를 도시하였다. 도 30의 (A)는 목표보다 왼쪽에 위치 어긋남이 생긴 경우, 도 30의 (B)는 목표보다 오른쪽에 위치 어긋남이 생긴 경우의 단면도이다. 적어도 영역(243_1)의 폭 이내의 위치 어긋남이면, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)에 접촉시키지 않고, 상술한 거리(d3), 거리(d4), 거리(d5), 거리(d6)를 유지한 채 개구(242a) 및 개구(242b)를 형성할 수 있다는 것을 알 수 있다. 또한, 거리(d5), 거리(d6)를 일정하게 유지할 수 있기 때문에, 도전체(251a)와 나중에 개구(242a)에 형성되는 도전체(252a)의 접촉 면적, 및 도전체(251b)와, 나중에 개구(242b)에 형성되는 도전체(252b)의 접촉 면적이 일정하게 유지되어, 이의 접촉 저항의 편차를 저감할 수 있다.
상술한 바와 같이, 본 발명이 해결하려는 과제의 하나인 '미세화가 가능한 반도체 장치의 제작'을 실현하기 위해서는, 상기 반도체 장치가 가지는 트랜지스터의 미세화(채널 길이, 채널 폭의 축소 등)뿐만 아니라, 트랜지스터의 소스 전극 또는 드레인 전극과 배선을 접속하는 플러그의 간격 축소나, 플러그를 통과시키는 콘택트 홀의 개구 직경 축소, 및 이들을 실현하는 제작 공정의 확립 등이 요구된다. 본 실시형태에서 설명한 제작 방법은, 플러그의 간격을 짧게 하여도 플러그가 트랜지스터의 제 1 게이트 전극과 접촉되지 않는다는 점, 플러그를 제공하기 위한 개구를 좋은 정밀도로 형성할 수 있다는 점, 상기 개구 형성 시에 약간의 위치 어긋남이 생겨도 트랜지스터의 제 1 게이트 전극과 플러그의 거리를 일정하게 유지할 수 있다는 점, 즉 제작 공정의 자유도가 높다는 점 등에 특징이 있고, 상기 요구를 해결할 수 있는 가능성을 가지는 제작 방법이라고 할 수 있다.
또한, 상기와 다른, 본 발명이 해결하려는 과제의 하나인 '고집적화가 가능한 반도체 장치의 제작'을 실현하기 위해서는, 반도체 장치가 가지는 복수의 트랜지스터에 있어서, 인접한 트랜지스터끼리의 간격을 가능한 한 좁히는 것이 요구된다. 본 실시형태에서 설명한 제작 방법은, 인접한 트랜지스터끼리의 간격을 좁혀도 더미 게이트에 의하여 서로 접촉되지 않는다는 점, 상기 더미 게이트 및 상기 더미 게이트를 끼워 인접한 트랜지스터를 좋은 정밀도로 형성할 수 있다는 점, 제작 공정의 자유도가 높다는 점 등에 특징이 있고, 상기 요구를 해결할 수 있는 가능성을 가지는 제작 방법이라고 할 수 있다.
또한, 개구(242a) 및 개구(242b)의 형성 후에는, 개구(242a) 및 개구(242b)의 내벽, 및 절연체(229) 위에 도전체(252)(도전체(252a), 도전체(252b))가 되는 도전체를 성막한다.
다음으로, 절연체(229)의 상면이 노출될 때까지 도전체(252)가 되는 도전체의 상면을 연마하여, 개구(242a) 내에 도전체(252a)를, 개구(242b) 내에 도전체(252b)를 각각 형성한다. 상기 연마는 CMP 처리 등에 의하여 수행할 수 있다. 또한, 절연체(229)의 상면이 노출될 때까지 도전체(252)가 되는 도전체의 상면을 드라이 에칭함으로써, 도전체(252a) 및 도전체(252b)를 형성하여도 좋다. 본 실시형태에서는, CMP 처리에 의하여 도전체(252a) 및 도전체(252b)의 형성을 수행한다. 상기 CMP 처리에 의하여, 절연체(229), 도전체(252a), 및 도전체(252b)의 상면의 높이를 같은 정도로 형성할 수 있다. 또한, 상기 CMP 처리에 의하여, 절연체(229)의 일부가 제거되는 경우가 있다. 또한, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)와, 도전체(252a)에서 도전체(251a)와 접하는 영역의 대향되는 거리는 상술한 d3과 같다. 마찬가지로, 도전체(260)와, 도전체(252b)에서 도전체(251b)와 접하는 영역의 대향되는 거리는 상술한 d4와 같다.
이상에 의하여, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치를 제작할 수 있다(도 2 참조).
상술한 바와 같이, 본 실시형태에서 설명한 트랜지스터(200)를 가지는 반도체 장치의 제작 방법을 사용함으로써, 미세화가 가능한 반도체 장치를 제작할 수 있다. 또한, 높은 수율로 반도체 장치를 제작할 수 있다. 또한, 제작 공정의 자유도가 높은 반도체 장치를 제작할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 오프 전류가 작은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 소비전력이 저감된 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치를 제공할 수 있다.
이상에서, 본 실시형태에 나타내어진 구성, 방법 등은 다른 실시형태에 나타내어지는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 일 형태를, 도 32를 사용하여 설명한다.
[기억 장치]
도 32에 도시된 기억 장치는 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 가진다.
트랜지스터(200)는 금속 산화물을 가지는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)는 오프 전류가 작기 때문에, 이를 기억 장치에 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도가 매우 적기 때문에, 기억 장치의 소비전력을 충분히 저감할 수 있다.
도 32에서, 제 1 배선(3001)은 트랜지스터(300)의 소스와 전기적으로 접속되고, 제 2 배선(3002)은 트랜지스터(300)의 드레인과 전기적으로 접속되어 있다. 또한, 제 3 배선(3003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 4 배선(3004)은 트랜지스터(200)의 제 1 게이트와 전기적으로 접속되어 있다. 그리고, 트랜지스터(300)의 게이트 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(3005)은 용량 소자(100)의 전극의 다른 쪽과 전기적으로 접속되어 있다. 또한, 제 6 배선(3006)은 트랜지스터(200)의 제 2 게이트와 전기적으로 접속되어 있다.
도 32에 도시된 기억 장치는 트랜지스터(300)의 게이트의 전위를 유지할 수 있다는 특성을 가짐으로써, 이하에 나타내어진 바와 같이, 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선(3004)의 전위를 트랜지스터(200)가 도통 상태가 되는 전위로 하여, 트랜지스터(200)를 도통 상태로 한다. 이로써, 제 3 배선(3003)의 전위가 트랜지스터(300)의 게이트 및 용량 소자(100)의 전극의 한쪽과 전기적으로 접속되는 노드(FG)에 공급된다. 즉, 트랜지스터(300)의 게이트에는 소정의 전하가 공급된다(기록). 여기서는, 상이한 2개의 전위 레벨을 제공하는 전하(이하, Low 레벨 전하, High 레벨 전하라고 함) 중 어느 한쪽이 공급되는 것으로 한다. 그 후, 제 4 배선(3004)의 전위를 트랜지스터(200)가 비도통 상태가 되는 전위로 하여 트랜지스터(200)를 비도통 상태로 함으로써, 노드(FG)에 전하가 유지된다(유지).
트랜지스터(200)의 오프 전류가 작은 경우, 노드(FG)의 전하는 장기간에 걸쳐 유지된다.
다음으로, 정보의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정(定)전위)를 공급한 상태에서, 제 5 배선(3005)에 적절한 전위(판독 전위)를 공급하면, 제 2 배선(3002)은 노드(FG)에 유지된 전하량에 따른 전위를 취한다. 이는, 트랜지스터(300)를 n채널형으로 하면, 트랜지스터(300)의 게이트에 High 레벨 전하가 공급되는 경우의 외관상 문턱 전압 Vth_H는 트랜지스터(300)의 게이트에 Low 레벨 전하가 공급되는 경우의 외관상 문턱 전압 Vth_L보다 낮아지기 때문이다. 여기서, 외관상 문턱 전압이란, 트랜지스터(300)를 도통 상태로 하기 위하여 필요한 제 5 배선(3005)의 전위를 말하는 것으로 한다. 따라서, 제 5 배선(3005)의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 함으로써, 노드(FG)에 공급된 전하를 판별할 수 있다. 예를 들어, 기록에 있어서 노드(FG)에 High 레벨 전하가 공급된 경우에는 제 5 배선(3005)의 전위가 V0(>Vth_H)이 되면 트랜지스터(300)는 도통 상태가 된다. 한편, 노드(FG)에 Low 레벨 전하가 공급된 경우에는, 제 5 배선(3005)의 전위가 V0(<Vth_L)이 되어도 트랜지스터(300)는 비도통 상태를 유지한다. 그러므로, 제 2 배선(3002)의 전위를 판별함으로써, 노드(FG)에 유지되어 있는 정보를 판독할 수 있다.
<기억 장치의 구조>
본 발명의 일 형태의 기억 장치는, 도 32에 도시된 바와 같이 트랜지스터(300), 트랜지스터(200), 용량 소자(100)를 가진다. 트랜지스터(200)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(100)는 트랜지스터(300) 및 트랜지스터(200)의 위쪽에 제공되어 있다.
트랜지스터(300)는 기판(311) 위에 제공되고, 도전체(316), 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다.
트랜지스터(300)는 p채널형 또는 n채널형 중 어느 것이어도 좋다.
반도체 영역(313)의 채널이 형성되는 영역, 그 근방의 영역, 소스 영역 또는 드레인 영역이 되는 저저항 영역(314a) 및 저저항 영역(314b) 등에서 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는, Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소) 등을 가지는 재료로 형성하여도 좋다. 결정 격자에 응력을 가하여, 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는 GaAs와 GaAlAs 등을 사용함으로써, 트랜지스터(300)를 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
저저항 영역(314a) 및 저저항 영역(314b)은 반도체 영역(313)에 적용되는 반도체 재료에 더하여, 비소, 인 등 n형 도전성을 부여하는 원소 또는 붕소 등 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)에는 비소, 인 등 n형 도전성을 부여하는 원소, 또는 붕소 등 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다.
또한, 도전체의 재료에 따라 일함수가 정해지기 때문에, 도전체의 재료를 변경함으로써 트랜지스터의 Vth를 조정할 수 있다. 구체적으로는, 도전체에 질화 타이타늄이나 질화 탄탈럼 등의 재료를 사용하는 것이 바람직하다. 또한, 도전성과 매립성을 양립하기 위하여 도전체에 텅스텐이나 알루미늄 등의 금속 재료를 적층으로 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 내열성의 관점에서 바람직하다.
또한, 도 32에 도시된 트랜지스터(300)는 일례이며, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
트랜지스터(300)를 덮어 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공되어 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)로서, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 좋다.
절연체(322)는 그 아래쪽에 제공되는 트랜지스터(300) 등에 의하여 생기는 단차를 평탄화하는 평탄화막으로서의 기능을 가져도 좋다. 예를 들어, 절연체(322)의 상면은 평탄성을 높이기 위하여 CMP 처리 등에 의하여 평탄화되어도 좋다.
또한, 절연체(324)에는 기판(311) 또는 트랜지스터(300) 등으로부터 트랜지스터(200)가 제공되는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막의 일례로서, 예를 들어 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(200) 등의 금속 산화물을 가지는 반도체 소자로 수소가 확산됨으로써, 상기 반도체 소자의 전기 특성이 열화되는 경우가 있다. 따라서, 트랜지스터(200)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막으로 한다.
수소의 이탈량은, 예를 들어 승온 이탈 가스 분석법(TDS) 등을 사용하여 분석할 수 있다. 예를 들어, 절연체(324)의 수소의 이탈량은 TDS 분석에 있어서 막의 표면 온도가 50℃ 내지 500℃의 범위에서 수소 원자로 환산한 이탈량이 절연체(324)의 면적당으로 환산하여, 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이면 좋다.
또한, 절연체(326)는 절연체(324)보다 유전율이 낮은 것이 바람직하다. 예를 들어, 절연체(326)의 비유전율은 4 미만이 바람직하고, 3 미만이 더 바람직하다. 또한, 예를 들어 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한, 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(100) 또는 트랜지스터(200)와 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한, 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서의 기능을 가진다. 또한, 플러그 또는 배선으로서의 기능을 가지는 도전체에는 복수의 구조를 통틀어 동일한 부호를 부여하는 경우가 있다. 또한, 본 명세서 등에서, 배선과, 배선과 전기적으로 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
각 플러그 및 배선(도전체(328) 및 도전체(330) 등)의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를, 단층 또는 적층으로 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 32에서, 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공되어 있다. 또한, 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 플러그 또는 배선으로서 기능한다. 또한 도전체(356)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(350)에는 절연체(324)와 마찬가지로, 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 도전체(356)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(350)가 가지는 개구부에, 수소에 대한 배리어성을 가지는 도전체(356)를 형성하는 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(200)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 억제할 수 있다.
또한, 수소에 대한 배리어성을 가지는 도전체로서는, 예를 들어 질화 탄탈럼 등을 사용하는 것이 좋다. 또한, 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선으로서의 도전성을 유지한 채, 트랜지스터(300)로부터의 수소의 확산을 억제할 수 있다. 이 경우, 수소에 대한 배리어성을 가지는 질화 탄탈럼층이 수소에 대한 배리어성을 가지는 절연체(350)와 접하는 구조인 것이 바람직하다.
절연체(350) 및 도전체(356) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 32에서, 절연체(360), 절연체(362), 및 절연체(364)가 순차적으로 적층되어 제공되어 있다. 또한, 절연체(360), 절연체(362), 및 절연체(364)에는 도전체(366)가 형성되어 있다. 도전체(366)는 플러그 또는 배선으로서 기능한다. 또한 도전체(366)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(360)에는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 도전체(366)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(360)가 가지는 개구부에, 수소에 대한 배리어성을 가지는 도전체(366)를 형성하는 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(200)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 억제할 수 있다.
절연체(364) 및 도전체(366) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 32에서 절연체(370), 절연체(372), 및 절연체(374)가 순차적으로 적층되어 제공되어 있다. 또한, 절연체(370), 절연체(372), 및 절연체(374)에는 도전체(376)가 형성되어 있다. 도전체(376)는 플러그 또는 배선으로서 기능한다. 또한 도전체(376)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(370)에는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 도전체(376)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(370)가 가지는 개구부에, 수소에 대한 배리어성을 가지는 도전체(376)를 형성하는 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(200)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 억제할 수 있다.
절연체(374) 및 도전체(376) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 32에서, 절연체(380), 절연체(382), 및 절연체(384)가 순차적으로 적층되어 제공되어 있다. 또한, 절연체(380), 절연체(382), 및 절연체(384)에는 도전체(386)가 형성되어 있다. 도전체(386)는 플러그 또는 배선으로서 기능한다. 또한 도전체(386)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(380)에는, 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 도전체(386)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(380)가 가지는 개구부에, 수소에 대한 배리어성을 가지는 도전체(386)를 형성하는 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(200)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 억제할 수 있다.
절연체(384) 위에는 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)가 순차적으로 적층되어 제공되어 있다. 절연체(210), 절연체(212), 절연체(214), 및 절연체(216) 중 어느 것에는 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다.
예를 들어 절연체(210) 및 절연체(214)에는, 예를 들어 기판(311) 또는 트랜지스터(300)를 제공하는 영역 등으로부터 트랜지스터(200)를 제공하는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다. 따라서, 절연체(324)와 같은 재료를 사용할 수 있다.
수소에 대한 배리어성을 가지는 막의 일례로서, CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(200) 등의 금속 산화물을 가지는 반도체 소자로 수소가 확산됨으로써, 상기 반도체 소자의 전기 특성이 열화되는 경우가 있다. 따라서, 트랜지스터(200)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막으로 한다.
또한, 수소에 대한 배리어성을 가지는 막으로서, 예를 들어 절연체(210) 및 절연체(214)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소, 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에 있어서, 수소, 수분 등의 불순물의 트랜지스터(200)로의 혼입을 방지할 수 있다. 또한, 트랜지스터(200)를 구성하는 산화물로부터의 산소 방출을 억제할 수 있다. 그러므로, 트랜지스터(200)에 대한 보호막으로서 사용하기에 적합하다.
또한, 예를 들어 절연체(212) 및 절연체(216)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한, 상기 절연체에 유전율이 비교적 낮은 재료를 사용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어, 절연체(212) 및 절연체(216)로서, 산화 실리콘이나 산화질화 실리콘 등을 사용할 수 있다.
또한, 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)에는, 도전체(218) 및 트랜지스터(200)를 구성하는 도전체(도전체(205)) 등이 매립되어 있다. 또한, 도전체(218)는 용량 소자(100) 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(218)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
특히, 절연체(210) 및 절연체(214)와 접하는 영역의 도전체(218)는 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(200)는 산소, 수소, 및 물에 대한 배리어성을 가지는 층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 억제할 수 있다.
절연체(216)의 위쪽에는 트랜지스터(200)가 제공되어 있다. 또한, 트랜지스터(200)의 구조는, 앞의 실시형태에서 설명한 반도체 장치가 가지는 트랜지스터를 사용하면 좋다. 또한, 도 32에 도시된 트랜지스터(200)는 일례이며, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
트랜지스터(200)의 위쪽에는 절연체(226), 절연체(227), 및 절연체(228)를 제공한다.
절연체(228)는 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다. 따라서, 절연체(228)에는 절연체(214)와 같은 재료를 사용할 수 있다. 예를 들어, 절연체(228)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소, 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에 있어서, 수소, 수분 등의 불순물의 트랜지스터(200)로의 혼입을 방지할 수 있다. 또한, 트랜지스터(200)를 구성하는 산화물로부터의 산소 방출을 억제할 수 있다. 그러므로, 트랜지스터(200)에 대한 보호막으로서 사용하기에 적합하다.
또한, 절연체(228) 위에는 절연체(229)가 제공되어 있다. 절연체(229)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한, 상기 절연체에 유전율이 비교적 낮은 재료를 사용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어, 절연체(229)로서 산화 실리콘이나 산화질화 실리콘 등을 사용할 수 있다.
또한, 절연체(220), 절연체(222), 절연체(224), 절연체(226), 절연체(227), 절연체(228), 및 절연체(229)에는 도전체(246) 및 도전체(248) 등이 매립되어 있다.
도전체(246) 및 도전체(248)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(246) 및 도전체(248)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
트랜지스터(200)의 위쪽에는 용량 소자(100)가 제공되어 있다. 용량 소자(100)는 도전체(110), 도전체(120), 및 절연체(130)를 가진다.
또한, 도전체(246) 및 도전체(248) 위에 도전체(112)를 제공하여도 좋다. 도전체(112)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(110)는 용량 소자(100)의 전극으로서의 기능을 가진다. 또한, 도전체(112) 및 도전체(110)는 동시에 형성할 수 있다.
도전체(112) 및 도전체(110)에는, 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐에서 선택된 원소를 포함하는 금속, 또는 상술한 원소를 성분으로 하는 금속 질화물(질화 탄탈럼, 질화 타이타늄, 질화몰리브데넘, 질화 텅스텐) 등을 사용할 수 있다. 또는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다.
도 32에서는, 도전체(112) 및 도전체(110)가 단층 구조인 구성을 나타내었지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조이어도 좋다. 예를 들어, 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에 배리어성을 가지는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
또한, 도전체(112) 및 도전체(110) 위에 용량 소자(100)의 유전체로서 절연체(130)를 제공한다. 절연체(130)는, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄 등을 사용하면 좋고, 적층 또는 단층으로 제공할 수 있다.
예를 들어, 절연체(130)에는 산화질화 실리콘 등의 절연 내압이 높은 재료를 사용하는 것이 좋다. 상기 구성에 의하여, 용량 소자(100)의 절연 파괴 내성이 향상되고, 용량 소자(100)의 정전 파괴를 억제할 수 있다.
절연체(130) 위에 도전체(110)와 중첩되도록 도전체(120)를 제공한다. 또한, 도전체(120)는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또한, 도전체 등의 다른 구조와 동시에 형성하는 경우에는, 저저항 금속 재료인 Cu(구리)나 Al(알루미늄) 등을 사용하면 좋다.
도전체(120) 및 절연체(130) 위에는 절연체(150)가 제공되어 있다. 절연체(150)는 절연체(320)와 같은 재료를 사용하여 제공할 수 있다. 또한, 절연체(150)는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다.
이상이, 본 발명의 일 형태에 따른 반도체 장치를 적용한 기억 장치의 구성예에 대한 설명이다. 본 구성을 사용함으로써, 금속 산화물을 가지는 트랜지스터를 사용한 반도체 장치에서, 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다. 또는, 온 전류가 큰 금속 산화물을 가지는 트랜지스터를 제공할 수 있다. 또는, 오프 전류가 작은 금속 산화물을 가지는 트랜지스터를 제공할 수 있다. 또는, 소비전력이 저감된 반도체 장치를 제공할 수 있다.
이상에서, 본 실시형태에 나타내어지는 구성, 방법 등은 다른 실시형태에 나타내어지는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 도 33 및 도 34를 사용하여 본 발명의 일 형태에 따른 금속 산화물을 채널 형성 영역에 사용한 트랜지스터(이하, OS 트랜지스터라고 부름), 및 용량 소자가 적용되어 있는 기억 장치의 일례로서, NOSRAM에 대하여 설명한다. NOSRAM(등록 상표)이란 'Nonvolatile Oxide Semiconductor RAM'의 약칭이며, 게인 셀형(2T형, 3T형)의 메모리 셀을 가지는 RAM을 가리킨다. 또한, 이하에서, NOSRAM과 같이 OS 트랜지스터를 사용한 메모리 장치를 OS 메모리라고 부르는 경우가 있다.
NOSRAM에서는, 메모리 셀에 OS 트랜지스터가 사용되는 메모리 장치(이하, 'OS 메모리'라고 부름)가 적용되어 있다. OS 메모리는 적어도 용량 소자와, 용량 소자의 충방전을 제어하는 OS 트랜지스터를 가지는 메모리이다. OS 트랜지스터는 오프 전류가 매우 작은 트랜지스터이기 때문에, OS 메모리는 우수한 유지 특성을 가지고, 비휘발성 메모리로서 기능시킬 수 있다.
<<NOSRAM>>
도 33에 NOSRAM의 구성예를 도시하였다. 도 33에 도시된 NOSRAM(1600)은 메모리 셀 어레이(1610), 컨트롤러(1640), 행 드라이버(1650), 열 드라이버(1660), 출력 드라이버(1670)를 가진다. 또한, NOSRAM(1600)은 1개의 메모리 셀로 멀티 레벨 데이터를 기억하는 멀티 레벨 NOSRAM이다.
메모리 셀 어레이(1610)는 복수의 메모리 셀(1611), 복수의 워드선(WWL), 복수의 워드선(RWL), 복수의 비트선(BL), 복수의 소스선(SL)을 가진다. 워드선(WWL)은 기록 워드선이고, 워드선(RWL)은 판독 워드선이다. NOSRAM(1600)에서는 1개의 메모리 셀(1611)로 3비트(8레벨)의 데이터를 기억한다.
컨트롤러(1640)는, NOSRAM(1600) 전체를 통괄적으로 제어하고, 데이터(WDA[31:0])의 기록, 데이터(RDA[31:0])의 판독을 수행한다. 컨트롤러(1640)는 외부로부터의 명령 신호(예를 들어, 칩 인에이블 신호, 기록 인에이블 신호 등)를 처리하여, 행 드라이버(1650), 열 드라이버(1660), 및 출력 드라이버(1670)의 제어 신호를 생성한다.
행 드라이버(1650)는 액세스할 행을 선택하는 기능을 가진다. 행 드라이버(1650)는 행 디코더(1651) 및 워드선 드라이버(1652)를 가진다.
열 드라이버(1660)는 소스선(SL) 및 비트선(BL)을 구동한다. 열 드라이버(1660)는 열 디코더(1661), 기록 드라이버(1662), DAC(디지털-아날로그 변환 회로)(1663)를 가진다.
DAC(1663)는 3비트의 디지털 데이터를 아날로그 전압으로 변환한다. DAC(1663)는 32비트의 데이터(WDA[31:0])를 3비트마다 아날로그 전압으로 변환한다.
기록 드라이버(1662)는 소스선(SL)을 프리차지하는 기능, 소스선(SL)을 전기적으로 플로팅 상태로 하는 기능, 소스선(SL)을 선택하는 기능, 선택된 소스선(SL)에 DAC(1663)에서 생성한 기록 전압을 입력하는 기능, 비트선(BL)을 프리차지하는 기능, 비트선(BL)을 전기적으로 플로팅 상태로 하는 기능 등을 가진다.
출력 드라이버(1670)는 실렉터(1671), ADC(아날로그-디지털 변환 회로)(1672), 출력 버퍼(1673)를 가진다. 실렉터(1671)는 액세스할 소스선(SL)을 선택하고, 선택된 소스선(SL)의 전압을 ADC(1672)로 송신한다. ADC(1672)는 아날로그 전압을 3비트의 디지털 데이터로 변환하는 기능을 가진다. 소스선(SL)의 전압은 ADC(1672)에서 3비트의 데이터로 변환되고, 출력 버퍼(1673)는 ADC(1672)로부터 출력되는 데이터를 유지한다.
<메모리 셀>
도 34의 (A)는 메모리 셀(1611)의 구성예를 나타낸 회로도이다. 메모리 셀(1611)은 2T형의 게인 셀이고, 메모리 셀(1611)은 워드선(WWL), 워드선(RWL), 비트선(BL), 소스선(SL), 배선(BGL)에 전기적으로 접속되어 있다. 메모리 셀(1611)은 노드(SN), OS 트랜지스터(MO61), 트랜지스터(MP61), 용량 소자(C61)를 가진다. OS 트랜지스터(MO61)는 기록 트랜지스터이다. 트랜지스터(MP61)는 판독 트랜지스터이고, 예를 들어 p채널형 Si 트랜지스터로 구성된다. 용량 소자(C61)는 노드(SN)의 전압을 유지하기 위한 유지 용량이다. 노드(SN)는 데이터의 유지 노드이고, 여기서는 트랜지스터(MP61)의 게이트에 상당한다.
메모리 셀(1611)의 기록 트랜지스터가 OS 트랜지스터(MO61)로 구성되어 있기 때문에, NOSRAM(1600)은 데이터를 장시간 유지할 수 있다.
도 34의 (A)의 예에서는, 비트선은 기록과 판독에서 공통되는 비트선이지만, 도 34의 (B)에 도시된 바와 같이, 기록 비트선(WBL)과 판독 비트선(RBL)을 제공하여도 좋다.
도 34의 (C) 내지 (E)에 메모리 셀의 다른 구성예를 도시하였다. 도 34의 (C) 내지 (E)에는 기록용 비트선과 판독용 비트선을 제공한 예를 도시하였지만, 도 34의 (A)와 같이 기록과 판독에서 공유되는 비트선을 제공하여도 좋다.
도 34의 (C)에 도시된 메모리 셀(1612)은 메모리 셀(1611)의 변형예이고, 판독 트랜지스터를 n채널형 트랜지스터(MN61)로 변경한 것이다. 트랜지스터(MN61)는 OS 트랜지스터이어도 좋고, Si 트랜지스터이어도 좋다.
메모리 셀(1611), 메모리 셀(1612)에서, OS 트랜지스터(MO61)는 보텀 게이트가 없는 OS 트랜지스터이어도 좋다.
도 34의 (D)에 도시된 메모리 셀(1613)은 3T형 게인 셀이고, 워드선(WWL), 워드선(RWL), 비트선(WBL), 비트선(RBL), 소스선(SL), 배선(BGL), 배선(PCL)에 전기적으로 접속되어 있다. 메모리 셀(1613)은 노드(SN), OS 트랜지스터(MO62), 트랜지스터(MP62), 트랜지스터(MP63), 용량 소자(C62)를 가진다. OS 트랜지스터(MO62)는 기록 트랜지스터이다. 트랜지스터(MP62)는 판독 트랜지스터이고, 트랜지스터(MP63)는 선택 트랜지스터이다.
도 34의 (E)에 도시된 메모리 셀(1614)은 메모리 셀(1613)의 변형예이고, 판독 트랜지스터 및 선택 트랜지스터를 n채널형 트랜지스터(MN62, MN63)로 변경한 것이다. 트랜지스터(MN62), 트랜지스터(MN63)는 OS 트랜지스터이어도 좋고, Si 트랜지스터이어도 좋다.
메모리 셀(1611) 내지 메모리 셀(1614)에 제공되는 OS 트랜지스터는, 보텀 게이트가 없는 트랜지스터이어도 좋고, 보텀 게이트가 있는 트랜지스터이어도 좋다.
용량 소자(C61)의 충방전에 의하여 데이터를 재기록하기 때문에, 원리적으로 NOSRAM(1600)은 재기록 횟수에 제약이 없고, 또한 낮은 에너지로 데이터의 기록 및 판독을 할 수 있다. 또한, 데이터를 장시간 유지할 수 있기 때문에, 리프레시 빈도를 저감할 수 있다.
상기 실시형태에 나타내어진 반도체 장치를 메모리 셀(1611), 메모리 셀(1612), 메모리 셀(1613), 메모리 셀(1614)에 사용하는 경우, OS 트랜지스터(MO61), OS 트랜지스터(MO62)로서 트랜지스터(200)를 사용하고, 트랜지스터(MP61), 트랜지스터(MN62)로서 트랜지스터(300)를 사용할 수 있다. 이로써, 트랜지스터의 상면에서 보았을 때의 점유 면적을 저감할 수 있기 때문에, 본 실시형태에 따른 기억 장치를 더욱 고집적화시킬 수 있다. 따라서, 본 실시형태에 따른 기억 장치의 단위 면적당 기억 용량을 증가시킬 수 있다.
본 실시형태에 나타내어지는 구성은 다른 실시형태에 나타내어지는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 도 35 및 도 36을 사용하여 본 발명의 일 형태에 따른, OS 트랜지스터가 적용되어 있는 기억 장치의 일례로서, DOSRAM에 대하여 설명한다. DOSRAM(등록 상표)이란, 'Dynamic Oxide Semiconductor RAM'의 약칭이며, 1T(트랜지스터) 1C(용량)형의 메모리 셀을 가지는 RAM을 가리킨다. DOSRAM에도 NOSRAM과 마찬가지로 OS 메모리가 적용되어 있다.
<<DOSRAM(1400)>>
DOSRAM(1400)은 컨트롤러(1405), 행 회로(1410), 열 회로(1415), 메모리 셀, 및 감지 증폭기 어레이(1420)(이하, 'MC-SA 어레이(1420)'라고 부름)를 가진다.
행 회로(1410)는 디코더(1411), 워드선 드라이버 회로(1412), 열 실렉터(1413), 감지 증폭기 드라이버 회로(1414)를 가진다. 열 회로(1415)는 글로벌 감지 증폭기 어레이(1416), 입출력 회로(1417)를 가진다. 글로벌 감지 증폭기 어레이(1416)는 복수의 글로벌 감지 증폭기(1447)를 가진다. MC-SA 어레이(1420)는 메모리 셀 어레이(1422), 감지 증폭기 어레이(1423), 글로벌 비트선(GBLL), 글로벌 비트선(GBLR)을 가진다.
(MC-SA 어레이(1420))
MC-SA 어레이(1420)는 메모리 셀 어레이(1422)를 감지 증폭기 어레이(1423) 위에 적층한 적층 구조를 가진다. 글로벌 비트선(GBLL), 글로벌 비트선(GBLR)은 메모리 셀 어레이(1422) 위에 적층되어 있다. DOSRAM(1400)에서는 비트선의 구조에 로컬 비트선과 글로벌 비트선으로 계층화된 계층 비트선 구조가 채용되어 있다.
메모리 셀 어레이(1422)는, N개(N은 2 이상의 정수(整數))의 로컬 메모리 셀 어레이(1425<0>) 내지 로컬 메모리 셀 어레이(1425<N-1>)를 가진다. 도 36의 (A)에 로컬 메모리 셀 어레이(1425)의 구성예를 도시하였다. 로컬 메모리 셀 어레이(1425)는 복수의 메모리 셀(1445), 복수의 워드선(WL), 복수의 비트선(BLL), 복수의 비트선(BLR)을 가진다. 도 36의 (A)의 예에서는 로컬 메모리 셀 어레이(1425)의 구조는 오픈 비트선형이지만, 폴디드 비트선형이어도 좋다.
도 36의 (B)에 메모리 셀(1445)의 회로 구성예를 도시하였다. 메모리 셀(1445)은 트랜지스터(MW1), 용량 소자(CS1), 단자(B1), 단자(B2)를 가진다. 트랜지스터(MW1)는 용량 소자(CS1)의 충방전을 제어하는 기능을 가진다. 트랜지스터(MW1)의 게이트는 워드선에 전기적으로 접속되고, 제 1 단자는 비트선에 전기적으로 접속되고, 제 2 단자는 용량 소자(CS1)의 제 1 단자에 전기적으로 접속되어 있다. 용량 소자(CS1)의 제 2 단자는 단자(B2)에 전기적으로 접속되어 있다. 단자(B2)에는 정전위(예를 들어, 저전원 전위)가 입력된다.
트랜지스터(MW1)는 보텀 게이트를 구비하고, 보텀 게이트는 단자(B1)에 전기적으로 접속되어 있다. 그러므로, 단자(B1)의 전위에 의하여 트랜지스터(MW1)의 Vth를 변경할 수 있다. 예를 들어, 단자(B1)의 전위는 고정 전위(예를 들어, 음의 정전위)이어도 좋고, DOSRAM(1400)의 동작에 따라 단자(B1)의 전위를 변화시켜도 좋다.
트랜지스터(MW1)의 보텀 게이트를 트랜지스터(MW1)의 게이트, 소스, 또는 드레인에 전기적으로 접속하여도 좋다. 또는, 트랜지스터(MW1)에 보텀 게이트를 제공하지 않아도 된다.
감지 증폭기 어레이(1423)는 N개의 로컬 감지 증폭기 어레이(1426<0>) 내지 감지 증폭기 어레이(1426<N-1>)를 가진다. 로컬 감지 증폭기 어레이(1426)는 1개의 스위치 어레이(1444), 복수의 감지 증폭기(1446)를 가진다. 감지 증폭기(1446)에는 비트선쌍이 전기적으로 접속되어 있다. 감지 증폭기(1446)는 비트선쌍을 프리차지하는 기능, 비트선쌍의 전위차를 증폭하는 기능, 이 전위차를 유지하는 기능을 가진다. 스위치 어레이(1444)는 비트선쌍을 선택하고, 선택한 비트선쌍과 글로벌 비트선쌍 사이를 도통 상태로 하는 기능을 가진다.
여기서, 비트선쌍이란, 감지 증폭기에 의하여 동시에 비교되는 2개의 비트선을 말한다. 글로벌 비트선쌍이란, 글로벌 감지 증폭기에 의하여 동시에 비교되는 2개의 글로벌 비트선을 말한다. 비트선쌍을 한 쌍의 비트선이라고 부를 수 있고, 글로벌 비트선쌍을 한 쌍의 글로벌 비트선이라고 부를 수 있다. 여기서는, 비트선(BLL)과 비트선(BLR)이 한 쌍의 비트선쌍을 이룬다. 글로벌 비트선(GBLL)과 글로벌 비트선(GBLR)이 한 쌍의 글로벌 비트선쌍을 이룬다. 이하, 비트선쌍(BLL, BLR), 글로벌 비트선쌍(GBLL, GBLR)으로도 나타낸다.
(컨트롤러(1405))
컨트롤러(1405)는 DOSRAM(1400)의 동작 전반을 제어하는 기능을 가진다. 컨트롤러(1405)는, 외부로부터 입력되는 명령 신호를 논리 연산하여 동작 모드를 결정하는 기능, 결정한 동작 모드가 실행되도록 행 회로(1410), 열 회로(1415)의 제어 신호를 생성하는 기능, 외부로부터 입력되는 어드레스 신호를 유지하는 기능, 내부 어드레스 신호를 생성하는 기능을 가진다.
(행 회로(1410))
행 회로(1410)는 MC-SA 어레이(1420)를 구동하는 기능을 가진다. 디코더(1411)는 어드레스 신호를 디코드하는 기능을 가진다. 워드선 드라이버 회로(1412)는 액세스 대상 행의 워드선(WL)을 선택하는 선택 신호를 생성한다.
열 실렉터(1413), 감지 증폭기 드라이버 회로(1414)는 감지 증폭기 어레이(1423)를 구동하기 위한 회로이다. 열 실렉터(1413)는 액세스 대상 열의 비트선을 선택하기 위한 선택 신호를 생성하는 기능을 가진다. 열 실렉터(1413)의 선택 신호에 의하여, 각 로컬 감지 증폭기 어레이(1426)의 스위치 어레이(1444)가 제어된다. 감지 증폭기 드라이버 회로(1414)의 제어 신호에 의하여, 복수의 로컬 감지 증폭기 어레이(1426)는 독립적으로 구동된다.
(열 회로(1415))
열 회로(1415)는 데이터 신호(WDA[31:0])의 입력을 제어하는 기능, 데이터 신호(RDA[31:0])의 출력을 제어하는 기능을 가진다. 데이터 신호(WDA[31:0])는 기록 데이터 신호이고, 데이터 신호(RDA[31:0])는 판독 데이터 신호이다.
글로벌 감지 증폭기(1447)는 글로벌 비트선쌍(GBLL, GBLR)에 전기적으로 접속되어 있다. 글로벌 감지 증폭기(1447)는 글로벌 비트선쌍(GBLL, GBLR) 사이의 전위차를 증폭하는 기능, 이 전위차를 유지하는 기능을 가진다. 글로벌 비트선쌍(GBLL, GBLR)으로의 데이터의 기록 및 판독은 입출력 회로(1417)에 의하여 수행된다.
DOSRAM(1400)의 기록 동작의 개요를 설명한다. 입출력 회로(1417)에 의하여, 데이터가 글로벌 비트선쌍에 기록된다. 글로벌 비트선쌍의 데이터는 글로벌 감지 증폭기 어레이(1416)에 의하여 유지된다. 어드레스가 지정하는 로컬 감지 증폭기 어레이(1426)의 스위치 어레이(1444)에 의하여 글로벌 비트선쌍의 데이터가 대상 열의 비트선쌍에 기록된다. 로컬 감지 증폭기 어레이(1426)는 기록된 데이터를 증폭하고 유지한다. 지정된 로컬 메모리 셀 어레이(1425)에서 행 회로(1410)에 의하여 대상 행의 워드선(WL)이 선택되고, 선택 행의 메모리 셀(1445)에 로컬 감지 증폭기 어레이(1426)의 유지 데이터가 기록된다.
DOSRAM(1400)의 판독 동작의 개요를 설명한다. 어드레스 신호에 의하여 로컬 메모리 셀 어레이(1425)의 1행이 지정된다. 지정된 로컬 메모리 셀 어레이(1425)에서, 대상 행의 워드선(WL)이 선택 상태가 되고, 메모리 셀(1445)의 데이터가 비트선에 기록된다. 로컬 감지 증폭기 어레이(1426)에 의하여, 각 열의 비트선쌍의 전위차가 데이터로서 검출되고, 또한 유지된다. 스위치 어레이(1444)에 의하여, 로컬 감지 증폭기 어레이(1426)의 유지 데이터 중, 어드레스로 지정되는 열의 데이터가 글로벌 비트선쌍에 기록된다. 글로벌 감지 증폭기 어레이(1416)는 글로벌 비트선쌍의 데이터를 검출하고 유지한다. 글로벌 감지 증폭기 어레이(1416)의 유지 데이터는 입출력 회로(1417)에 출력된다. 이상으로, 판독 동작이 완료된다.
용량 소자(CS1)의 충방전에 의하여 데이터를 재기록하기 때문에, 원리적으로 DOSRAM(1400)은 재기록 횟수에 제약이 없고, 또한 낮은 에너지로 데이터의 기록 및 판독을 할 수 있다. 또한, 메모리 셀(1445)의 회로 구성이 단순하기 때문에 대용량화가 용이하다.
트랜지스터(MW1)는 OS 트랜지스터이다. OS 트랜지스터는 오프 전류가 매우 작기 때문에, 용량 소자(CS1)로부터 전하가 누설되는 것을 억제할 수 있다. 따라서, DOSRAM(1400)의 유지 시간은 Si 트랜지스터를 사용한 DRAM에 비하여 매우 길다. 따라서, 리프레시의 빈도를 저감할 수 있기 때문에, 리프레시 동작에 필요한 전력을 삭감할 수 있다. 그러므로, DOSRAM(1400)을 프레임 메모리로서 사용함으로써, 표시 컨트롤러 IC 및 소스 드라이버 IC의 소비전력을 삭감할 수 있다.
MC-SA 어레이(1420)가 적층 구조임으로써, 로컬 감지 증폭기 어레이(1426)의 길이와 같은 정도의 길이로 비트선을 짧게 할 수 있다. 비트선을 짧게 함으로써, 비트선 용량이 작아지므로 메모리 셀(1445)의 유지 용량을 저감할 수 있다. 또한, 로컬 감지 증폭기 어레이(1426)에 스위치 어레이(1444)를 제공함으로써, 긴 비트선의 개수를 줄일 수 있다. 이상의 이유로, DOSRAM(1400)의 액세스 시에 구동하는 부하가 저감되기 때문에, 표시 컨트롤러 IC, 및 소스 드라이버 IC의 소비 에너지를 저감할 수 있다.
본 실시형태에 나타내어지는 구성은 다른 실시형태에 나타내어지는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태에 따른, 금속 산화물을 채널 형성 영역에 사용한 트랜지스터(OS 트랜지스터)가 적용되어 있는 반도체 장치의 일례로서, FPGA(field programmable gate array)에 대하여 설명한다. 본 실시형태의 FPGA는 컨피규레이션 메모리 및 레지스터에 OS 메모리가 적용되어 있다. 여기서는, 이와 같은 FPGA를 'OS-FPGA'라고 부른다.
OS 메모리는 적어도 용량 소자와, 용량 소자의 충방전을 제어하는 OS 트랜지스터를 가지는 메모리이다. OS 트랜지스터는 오프 전류가 매우 작은 트랜지스터이기 때문에, OS 메모리는 우수한 유지 특성을 가지고, 비휘발성 메모리로서 기능시킬 수 있다.
도 37의 (A)에 OS-FPGA의 구성예를 도시하였다. 도 37의 (A)에 도시된 OS-FPGA(3110)는 멀티 컨텍스트 구조에 의한 컨텍스트 전환과 PLE마다의 세립도 파워 게이팅을 실행하는 NOFF(노멀리 오프) 컴퓨팅이 가능하다. OS-FPGA(3110)는 컨트롤러(Controller)(3111), 워드 드라이버(Word driver)(3112), 데이터 드라이버(Data driver)(3113), 프로그래머블 에어리어(Programmable area)(3115)를 가진다.
프로그래머블 에어리어(3115)는 2개의 입출력 블록(IOB)(3117), 코어(Core)(3119)를 가진다. IOB(3117)는 복수의 프로그래머블 입출력 회로를 가진다. 코어(3119)는 복수의 로직 어레이 블록(LAB)(3120), 복수의 스위치 어레이 블록(SAB)(3130)을 가진다. LAB(3120)는 복수의 PLE(3121)를 가진다. 도 37의 (B)에는 LAB(3120)를 5개의 PLE(3121)로 구성하는 예를 도시하였다. 도 37의 (C)에 도시된 바와 같이, SAB(3130)는 어레이상으로 배열된 복수의 스위치 블록(SB)(3131)을 가진다. LAB(3120)는 이 자체의 입력 단자와, SAB(3130)를 통하여 4(상하좌우) 방향의 LAB(3120)에 접속된다.
도 38의 (A) 내지 (C)를 참조하여, SB(3131)에 대하여 설명한다. 도 38의 (A)에 도시된 SB(3131)에는 data, datab, 신호(context[1:0]), 신호(word[1:0])가 입력된다. data, datab는 컨피규레이션 데이터이고, data와 datab는 논리가 상보적인 관계에 있다. OS-FPGA(3110)의 컨텍스트 수는 2이고, 신호(context[1:0])는 컨텍스트 선택 신호이다. 신호(word[1:0])는 워드선 선택 신호이고, 신호(word[1:0])가 입력되는 배선이 각각 워드선이다.
SB(3131)는 PRS(프로그래머블 루팅 스위치)(3133[0]), PRS(3133[1])를 가진다. PRS(3133[0]), PRS(3133[1])는 상보 데이터를 저장할 수 있는 컨피규레이션 메모리(CM)를 가진다. 또한, PRS(3133[0])와 PRS(3133[1])를 구별하지 않는 경우, PRS(3133)라고 부른다. 다른 요소에 대해서도 마찬가지이다.
도 38의 (B)에 PRS(3133[0])의 회로 구성예를 도시하였다. PRS(3133[0])와 PRS(3133[1])는 같은 회로 구성을 가진다. PRS(3133[0])와 PRS(3133[1])는 입력되는 컨텍스트 선택 신호, 워드선 선택 신호가 상이하다. 신호(context[0]), 신호(word[0])는 PRS(3133[0])에 입력되고, 신호(context[1]), 신호(word[1])는 PRS(3133[1])에 입력된다. 예를 들어, SB(3131)에서 신호(context[0])가 "H"가 됨으로써, PRS(3133[0])가 액티브가 된다.
PRS(3133[0])는 CM(3135), Si 트랜지스터(M31)를 가진다. Si 트랜지스터(M31)는 CM(3135)에 의하여 제어되는 패스 트랜지스터이다. CM(3135)은 메모리 회로(3137), 메모리 회로(3137B)를 가진다. 메모리 회로(3137), 메모리 회로(3137B)는 같은 회로 구성이다. 메모리 회로(3137)는 용량 소자(C31), OS 트랜지스터(MO31), OS 트랜지스터(MO32)를 가진다. 메모리 회로(3137B)는 용량 소자(CB31), OS 트랜지스터(MOB31), OS 트랜지스터(MOB32)를 가진다.
OS 트랜지스터(MO31), OS 트랜지스터(MO32), OS 트랜지스터(MOB31), 및 OS 트랜지스터(MOB32)는 보텀 게이트를 가지고, 이들 보텀 게이트는 각각 고정 전위를 공급하는 전원선에 전기적으로 접속되어 있다.
Si 트랜지스터(M31)의 게이트가 노드(N31)이고, OS 트랜지스터(MO32)의 게이트가 노드(N32)이고, OS 트랜지스터(MOB32)의 게이트가 노드(NB32)이다. 노드(N32), 노드(NB32)는 CM(3135)의 전하 유지 노드이다. OS 트랜지스터(MO32)는 노드(N31)와 신호(context[0])용 신호선 사이의 도통 상태를 제어한다. OS 트랜지스터(MOB32)는 노드(N31)와 저전위 전원선(VSS) 사이의 도통 상태를 제어한다.
메모리 회로(3137), 메모리 회로(3137B)가 유지하는 데이터의 논리는 상보적인 관계에 있다. 따라서, OS 트랜지스터(MO32) 및 OS 트랜지스터(MOB32) 중 어느 한쪽이 도통된다.
도 38의 (C)를 참조하여, PRS(3133[0])의 동작예를 설명한다. PRS(3133[0])에 컨피규레이션 데이터가 이미 기록되어 있으며, PRS(3133[0])의 노드(N32)는 "H"이고, 노드(NB32)는 "L"이다.
신호(context[0])가 "L"인 동안은 PRS(3133[0])는 비액티브이다. 이 기간에 PRS(3133[0])의 입력 단자가 "H"로 전이되어도, Si 트랜지스터(M31)의 게이트는 "L"이 유지되고, PRS(3133[0])의 출력 단자도 "L"이 유지된다.
신호(context[0])가 "H"인 동안은 PRS(3133[0])는 액티브이다. 신호(context[0])가 "H"로 전이되면, CM(3135)이 기억하는 컨피규레이션 데이터에 의하여 Si 트랜지스터(M31)의 게이트는 "H"로 전이된다.
PRS(3133[0])가 액티브인 기간에 입력 단자가 "H"로 전이되면, 메모리 회로(3137)의 OS 트랜지스터(MO32)가 소스 폴로어이기 때문에, 부스팅(boosting)에 의하여 Si 트랜지스터(M31)의 게이트 전위는 상승한다. 그 결과, 메모리 회로(3137)의 OS 트랜지스터(MO32)는 구동 능력을 잃고, Si 트랜지스터(M31)의 게이트는 플로팅 상태가 된다.
멀티 컨텍스트 기능을 구비하는 PRS(3133)에 있어서, CM(3135)은 멀티플렉서의 기능을 겸비한다.
도 39에 PLE(3121)의 구성예를 도시하였다. PLE(3121)는 LUT(룩업 테이블) 블록(3123), 레지스터 블록(3124), 실렉터(3125), CM(3126)을 가진다. LUT 블록(LUT block)(3123)은 입력(inA) 내지 입력(inD)에 따라 데이터를 선택하고 출력하는 구성이다. 실렉터(3125)는 CM(3126)이 저장하는 컨피규레이션 데이터에 따라, LUT 블록(3123)의 출력 또는 레지스터 블록(3124)의 출력을 선택한다.
PLE(3121)는 파워 스위치(3127)를 통하여 전위 VDD용 전원선에 전기적으로 접속되어 있다. 파워 스위치(3127)의 온 오프는, CM(3128)이 저장하는 컨피규레이션 데이터에 따라 설정된다. 각 PLE(3121)에 파워 스위치(3127)를 제공함으로써, 세립도 파워 게이팅이 가능하다. 세립도 파워 게이팅 기능에 의하여 컨텍스트의 전환 후에 사용되지 않는 PLE(3121)를 파워 게이팅할 수 있기 때문에, 대기 전력을 효과적으로 저감할 수 있다.
NOFF 컴퓨팅을 실현하기 위하여, 레지스터 블록(3124)은 비휘발성 레지스터로 구성된다. PLE(3121) 내의 비휘발성 레지스터는 OS 메모리를 구비하는 플립플롭(이하 'OS-FF'라고 부름)이다.
레지스터 블록(3124)은 OS-FF(3140[1]), OS-FF(3140[2])를 가진다. 신호(user_res), 신호(load), 신호(store)가 OS-FF(3140[1]), OS-FF(3140[2])에 입력된다. 클록 신호(CLK1)는 OS-FF(3140[1])에 입력되고, 클록 신호(CLK2)는 OS-FF(3140[2])에 입력된다. 도 40의 (A)에 OS-FF(3140)의 구성예를 도시하였다.
OS-FF(3140)는 FF(3141), 섀도 레지스터(3142)를 가진다. FF(3141)는 노드(CK), 노드(R), 노드(D), 노드(Q), 및 노드(QB)를 가진다. 노드(CK)에는 클록 신호가 입력된다. 노드(R)에는 신호(user_res)가 입력된다. 신호(user_res)는 리셋 신호이다. 노드(D)는 데이터 입력 노드이고, 노드(Q)는 데이터 출력 노드이다. 노드(Q)와 노드(QB)는, 논리가 상보 관계에 있다.
섀도 레지스터(3142)는 FF(3141)의 백업 회로로서 기능한다. 섀도 레지스터(3142)는 신호(store)에 따라 노드(Q), 노드(QB)의 데이터를 각각 백업하고, 또한 신호(load)에 따라 백업된 데이터를 노드(Q), 노드(QB)에 다시 기록한다.
섀도 레지스터(3142)는 인버터 회로(3188), 인버터 회로(3189), Si 트랜지스터(M37), Si 트랜지스터(MB37), 메모리 회로(3143), 메모리 회로(3143B)를 가진다. 메모리 회로(3143), 메모리 회로(3143B)는, PRS(3133)의 메모리 회로(3137)와 같은 회로 구성이다. 메모리 회로(3143)는 용량 소자(C36), OS 트랜지스터(MO35), OS 트랜지스터(MO36)를 가진다. 메모리 회로(3143B)는, 용량 소자(CB36), OS 트랜지스터(MOB35), OS 트랜지스터(MOB36)를 가진다. 노드(N36), 노드(NB36)는, OS 트랜지스터(MO36), OS 트랜지스터(MOB36)의 게이트이고, 각각 전하 유지 노드이다. 노드(N37), 노드(NB37)는, Si 트랜지스터(M37), Si 트랜지스터(MB37)의 게이트이다.
OS 트랜지스터(MO35), OS 트랜지스터(MO36), OS 트랜지스터(MOB35), 및 OS 트랜지스터(MOB36)는 보텀 게이트를 가지고, 이들 보텀 게이트는, 각각 고정 전위를 공급하는 전원선에 전기적으로 접속되어 있다.
도 40의 (B)를 참조하여, OS-FF(3140)의 동작 방법예를 설명한다.
(백업(Backup))
"H"의 신호(store)가 OS-FF(3140)에 입력되면, 섀도 레지스터(3142)는 FF(3141)의 데이터를 백업한다. 노드(N36)는 노드(Q)의 데이터가 기록됨으로써 "L"이 되고, 노드(NB36)는 노드(QB)의 데이터가 기록됨으로써 "H"가 된다. 그 후, 파워 게이팅이 실행되고, 파워 스위치(3127)를 오프로 한다. FF(3141)의 노드(Q), 노드(QB)의 데이터는 소실되지만, 전원이 오프이어도 섀도 레지스터(3142)는 백업한 데이터를 유지한다.
(리커버리(Recovery))
파워 스위치(3127)를 온으로 하여, PLE(3121)에 전원을 공급한다. 그 후, "H"의 신호(load)가 OS-FF(3140)에 입력되면, 섀도 레지스터(3142)는 백업되어 있는 데이터를 FF(3141)에 다시 기록한다. 노드(N36)는 "L"이기 때문에 노드(N37)는 "L"이 유지되고, 노드(NB36)는 "H"이기 때문에 노드(NB37)는 "H"가 된다. 따라서, 노드(Q)는 "H"가 되고, 노드(QB)는 "L"이 된다. 즉, OS-FF(3140)는 백업 동작 시의 상태로 복귀한다.
세립도 파워 게이팅과 OS-FF(3140)의 백업/리커버리 동작을 조합함으로써, OS-FPGA(3110)의 소비전력을 효과적으로 저감할 수 있다.
메모리 회로에 있어서 발생될 수 있는 오류로서, 방사선의 입사로 인한 소프트 오류를 들 수 있다. 소프트 오류는, 메모리나 패키지를 구성하는 재료 등으로부터 방출되는 α선이나, 우주로부터 대기로 입사한 일차 우주선이 대기 중에 존재하는 원자의 원자핵과 핵반응을 일으킴으로써 발생하는 이차 우주선 중성자 등이 트랜지스터에 조사되어 전자 정공쌍이 생성됨으로써, 메모리에 유지된 데이터가 반전하는 등의 오작동이 생기는 현상이다. OS 트랜지스터를 사용한 OS 메모리는 소프트 오류 내성이 높다. 그러므로, OS 메모리를 탑재함으로써, 신뢰성이 높은 OS-FPGA(3110)를 제공할 수 있다.
본 실시형태에 나타내어지는 구성은 다른 실시형태에 나타내어지는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 상술한 기억 장치 등, 본 발명의 일 형태에 따른 반도체 장치를 포함하는 CPU의 일례에 대하여 설명한다.
<CPU의 구성>
도 41에 도시된 반도체 장치(5400)는, CPU 코어(5401), 파워 매니지먼트 유닛(5421), 및 주변 회로(5422)를 가진다. 파워 매니지먼트 유닛(5421)은 파워 컨트롤러(Power Controller)(5402) 및 파워 스위치(Power Switch)(5403)를 가진다. 주변 회로(5422)는 캐시 메모리를 가지는 캐시(Cache)(5404), 버스 인터페이스(BUS I/F)(5405), 및 디버그 인터페이스(Debug I/F)(5406)를 가진다. CPU 코어(5401)는, 데이터 버스(5423), 제어 장치(Control Unit)(5407), PC(프로그램 카운터)(5408), 파이프 라인 레지스터(Pipeline Register)(5409), 파이프 라인 레지스터(5410), ALU(Arithmetic logic unit)(5411), 및 레지스터 파일(Register File)(5412)을 가진다. CPU 코어(5401)와 캐시(5404) 등의 주변 회로(5422)는 데이터 버스(5423)를 통하여 데이터를 주고받을 수 있다.
반도체 장치(셀)는 파워 컨트롤러(5402), 제어 장치(5407)를 비롯하여, 많은 논리 회로에 적용할 수 있다. 특히, 표준셀을 사용하여 구성할 수 있는 모든 논리 회로에 적용할 수 있다. 그 결과, 소형의 반도체 장치(5400)를 제공할 수 있다. 또한, 소비전력을 저감할 수 있는 반도체 장치(5400)를 제공할 수 있다. 또한, 동작 속도를 향상할 수 있는 반도체 장치(5400)를 제공할 수 있다. 또한, 전원 전압의 변동을 저감할 수 있는 반도체 장치(5400)를 제공할 수 있다.
반도체 장치(셀)에 p채널형 Si 트랜지스터와, 앞의 실시형태에서 기재된 금속 산화물(바람직하게는, In, Ga, 및 Zn을 포함하는 산화물)을 채널 형성 영역에 포함하는 트랜지스터를 사용하고, 상기 반도체 장치(셀)를 반도체 장치(5400)에 적용함으로써, 소형의 반도체 장치(5400)를 제공할 수 있다. 또한, 소비전력을 저감할 수 있는 반도체 장치(5400)를 제공할 수 있다. 또한, 동작 속도를 향상할 수 있는 반도체 장치(5400)를 제공할 수 있다. 특히, Si 트랜지스터를 p채널형만으로 함으로써, 제조 비용을 낮게 억제할 수 있다.
제어 장치(5407)는, PC(5408), 파이프 라인 레지스터(5409), 파이프 라인 레지스터(5410), ALU(5411), 레지스터 파일(5412), 캐시(5404), 버스 인터페이스(5405), 디버그 인터페이스(5406), 및 파워 컨트롤러(5402)의 동작을 통괄적으로 제어함으로써, 입력된 애플리케이션 등의 프로그램에 포함되는 명령을 디코드하고, 실행하는 기능을 가진다.
ALU(5411)는, 사칙 연산, 논리 연산 등의 각종 연산 처리를 수행하는 기능을 가진다.
캐시(5404)는 사용 빈도가 높은 데이터를 일시적으로 기억해 두는 기능을 가진다. PC(5408)는, 다음으로 실행되는 명령의 어드레스를 기억하는 기능을 가지는 레지스터이다. 또한, 도 41에서는 도시하지 않았지만, 캐시(5404)에는 캐시 메모리의 동작을 제어하는 캐시 컨트롤러가 제공되어 있다.
파이프 라인 레지스터(5409)는 명령 데이터를 일시적으로 기억하는 기능을 가지는 레지스터이다.
레지스터 파일(5412)은 범용 레지스터를 포함하는 복수의 레지스터를 가지고, 메인 메모리로부터 판독된 데이터, 또는 ALU(5411)의 연산 처리의 결과 얻어진 데이터 등을 기억할 수 있다.
파이프 라인 레지스터(5410)는 ALU(5411)의 연산 처리에 이용하는 데이터, 또는 ALU(5411)의 연산 처리의 결과 얻어진 데이터 등을 일시적으로 기억하는 기능을 가지는 레지스터이다.
버스 인터페이스(5405)는 반도체 장치(5400)와 반도체 장치(5400)의 외부에 있는 각종 장치 사이에 있는 데이터의 경로로서의 기능을 가진다. 디버그 인터페이스(5406)는 디버그의 제어를 하기 위한 명령을 반도체 장치(5400)에 입력하기 위한 신호의 경로로서의 기능을 가진다.
파워 스위치(5403)는 반도체 장치(5400)가 가지는 파워 컨트롤러(5402) 이외의 각종 회로로의 전원 전압의 공급을 제어하는 기능을 가진다. 상기 각종 회로는 여러 개의 파워 도메인에 각각 속하고, 동일한 파워 도메인에 속하는 각종 회로는 파워 스위치(5403)에 의하여 전원 전압의 공급의 유무가 제어된다. 또한, 파워 컨트롤러(5402)는 파워 스위치(5403)의 동작을 제어하는 기능을 가진다.
상기 구성을 가지는 반도체 장치(5400)는, 파워 게이팅을 할 수 있다. 파워 게이팅의 동작의 흐름에 대하여 일례를 들어 설명한다.
우선, CPU 코어(5401)가 전원 전압의 공급을 정지하는 타이밍을 파워 컨트롤러(5402)의 레지스터에 설정한다. 다음으로, CPU 코어(5401)로부터 파워 컨트롤러(5402)로, 파워 게이팅을 시작하라는 취지의 명령을 보낸다. 다음으로, 반도체 장치(5400) 내에 포함되는 각종 레지스터와 캐시(5404)가 데이터의 저장을 시작한다. 다음으로, 반도체 장치(5400)가 가지는 파워 컨트롤러(5402) 이외의 각종 회로로의 전원 전압의 공급이 파워 스위치(5403)에 의하여 정지된다. 다음으로, 인터럽트 신호가 파워 컨트롤러(5402)에 입력됨으로써, 반도체 장치(5400)가 가지는 각종 회로로의 전원 전압의 공급이 시작된다. 또한, 파워 컨트롤러(5402)에 카운터를 제공해 두고, 전원 전압의 공급이 시작되는 타이밍을 인터럽트 신호의 입력에 의존하지 않고, 상기 카운터를 사용하여 결정하도록 하여도 좋다. 다음으로, 각종 레지스터와 캐시(5404)가 데이터의 복귀를 시작한다. 다음으로, 제어 장치(5407)에서의 명령의 실행이 재개된다.
이와 같은 파워 게이팅은, 프로세서 전체, 또는 프로세서를 구성하는 하나, 또는 복수의 논리 회로에 있어서 수행할 수 있다. 또한, 짧은 시간으로도 전원의 공급을 정지할 수 있다. 그러므로, 공간적으로, 또는 시간적으로 미세한 입도로 소비전력의 삭감을 수행할 수 있다.
파워 게이팅을 하는 경우, CPU 코어(5401)나 주변 회로(5422)가 유지하는 정보를 단기간에 저장할 수 있는 것이 바람직하다. 이와 같이 함으로써, 단기간에 전원의 온, 오프가 가능하게 되고, 절전의 효과가 커진다.
CPU 코어(5401)나 주변 회로(5422)가 유지하는 정보를 단기간에 저장하기 위해서는, 플립플롭 회로가 그 회로 내에서 데이터를 저장할 수 있는 것이 바람직하다(백업 가능한 플립플롭 회로라고 부름). 또한, SRAM 셀이 셀 내에서 데이터를 저장할 수 있는 것이 바람직하다(백업 가능한 SRAM 셀이라고 부름). 백업 가능한 플립플롭 회로나 SRAM 셀은 금속 산화물(바람직하게는, In, Ga, 및 Zn은 포함하는 산화물)을 채널 형성 영역에 포함하는 트랜지스터를 가지는 것이 바람직하다. 그 결과, 트랜지스터가 낮은 오프 전류를 가짐으로써, 백업 가능한 플립플롭 회로나 SRAM 셀은 전원 공급없이 정보를 장기간 유지할 수 있다. 또한, 트랜지스터가 고속 스위칭 속도를 가짐으로써, 백업 가능한 플립플롭 회로나 SRAM 셀은 단기간의 데이터 저장 및 복귀가 가능하게 되는 경우가 있다.
백업 가능한 플립플롭 회로의 예에 대하여, 도 42를 사용하여 설명한다.
도 42에 도시된 반도체 장치(5500)는 백업 가능한 플립플롭 회로의 일례이다. 반도체 장치(5500)는 제 1 기억 회로(5501)와, 제 2 기억 회로(5502)와, 제 3 기억 회로(5503)와, 판독 회로(5504)를 가진다. 반도체 장치(5500)에는 전위(V1)와 전위(V2)의 전위차가 전원 전압으로서 공급된다. 전위(V1)와 전위(V2)는 한쪽이 하이 레벨이고, 다른 쪽이 로 레벨이다. 이하, 전위(V1)가 로 레벨이고, 전위(V2)가 하이 레벨인 경우를 예로 들어, 반도체 장치(5500)의 구성예에 대하여 설명하는 것으로 한다.
제 1 기억 회로(5501)는 반도체 장치(5500)에 전원 전압이 공급되는 기간에서 데이터를 포함하는 신호(D)가 입력되면, 상기 데이터를 유지하는 기능을 가진다. 그리고, 반도체 장치(5500)에 전원 전압이 공급되는 기간에서 제 1 기억 회로(5501)로부터는, 유지되어 있는 데이터를 포함하는 신호(Q)가 출력된다. 한편, 제 1 기억 회로(5501)는 반도체 장치(5500)에 전원 전압이 공급되지 않는 기간에서는 데이터를 유지할 수 없다. 즉, 제 1 기억 회로(5501)는 휘발성 기억 회로라고 부를 수 있다.
제 2 기억 회로(5502)는 제 1 기억 회로(5501)에 유지되어 있는 데이터를 판독하고 기억하는(또는 저장하는) 기능을 가진다. 제 3 기억 회로(5503)는 제 2 기억 회로(5502)에 유지되어 있는 데이터를 판독하고 기억하는(또는 저장하는) 기능을 가진다. 판독 회로(5504)는 제 2 기억 회로(5502) 또는 제 3 기억 회로(5503)에 유지된 데이터를 판독하고 제 1 기억 회로(5501)에 기억하는(또는 복귀하는) 기능을 가진다.
특히, 제 3 기억 회로(5503)는 반도체 장치(5500)에 전원 전압이 공급되지 않는 기간에서도, 제 2 기억 회로(5502)에 유지되어 있는 데이터를 판독하고 기억하는(또는 저장하는) 기능을 가진다.
도 42에 도시된 바와 같이, 제 2 기억 회로(5502)는 트랜지스터(5512)와 용량 소자(5519)를 가진다. 제 3 기억 회로(5503)는 트랜지스터(5513)와, 트랜지스터(5515)와, 용량 소자(5520)를 가진다. 판독 회로(5504)는 트랜지스터(5510)와, 트랜지스터(5518)와, 트랜지스터(5509)와, 트랜지스터(5517)를 가진다.
트랜지스터(5512)는 제 1 기억 회로(5501)에 유지되어 있는 데이터에 대응하는 전하를, 용량 소자(5519)에 충방전하는 기능을 가진다. 트랜지스터(5512)는 제 1 기억 회로(5501)에 유지되어 있는 데이터에 대응하는 전하를 용량 소자(5519)에 대하여 고속으로 충방전할 수 있는 것이 바람직하다. 구체적으로는, 트랜지스터(5512)가 결정성을 가지는 실리콘(바람직하게는, 다결정 실리콘, 더 바람직하게는, 단결정 실리콘)을 채널 형성 영역에 포함하는 것이 바람직하다.
트랜지스터(5513)는 용량 소자(5519)에 유지되어 있는 전하에 따라 도통 상태 또는 비도통 상태가 선택된다. 트랜지스터(5515)는 트랜지스터(5513)가 도통 상태일 때 배선(5544)의 전위에 대응하는 전하를 용량 소자(5520)에 충방전하는 기능을 가진다. 트랜지스터(5515)는, 오프 전류가 현저히 작은 것이 바람직하다. 구체적으로는, 트랜지스터(5515)가 금속 산화물(바람직하게는, In, Ga, 및 Zn을 포함하는 산화물)을 채널 형성 영역에 포함하는 것이 바람직하다.
각 소자의 접속 관계를 구체적으로 설명하면, 트랜지스터(5512)의 소스 및 드레인 중 한쪽은 제 1 기억 회로(5501)에 접속되어 있다. 트랜지스터(5512)의 소스 및 드레인 중 다른 쪽은 용량 소자(5519)의 한쪽의 전극, 트랜지스터(5513)의 게이트, 및 트랜지스터(5518)의 게이트에 접속되어 있다. 용량 소자(5519)의 다른 쪽의 전극은 배선(5542)에 접속되어 있다. 트랜지스터(5513)의 소스 및 드레인 중 한쪽은 배선(5544)에 접속되어 있다. 트랜지스터(5513)의 소스 및 드레인 중 다른 쪽은 트랜지스터(5515)의 소스 및 드레인 중 한쪽에 접속되어 있다. 트랜지스터(5515)의 소스 및 드레인 중 다른 쪽은 용량 소자(5520)의 한쪽의 전극 및 트랜지스터(5510)의 게이트에 접속되어 있다. 용량 소자(5520)의 다른 쪽의 전극은 배선(5543)에 접속되어 있다. 트랜지스터(5510)의 소스 및 드레인 중 한쪽은 배선(5541)에 접속되어 있다. 트랜지스터(5510)의 소스 및 드레인 중 다른 쪽은 트랜지스터(5518)의 소스 및 드레인 중 한쪽에 접속되어 있다. 트랜지스터(5518)의 소스 및 드레인 중 다른 쪽은 트랜지스터(5509)의 소스 및 드레인 중 한쪽에 접속되어 있다. 트랜지스터(5509)의 소스 및 드레인 중 다른 쪽은 트랜지스터(5517)의 소스 및 드레인 중 한쪽 및 제 1 기억 회로(5501)에 접속되어 있다. 트랜지스터(5517)의 소스 및 드레인 중 다른 쪽은 배선(5540)에 접속되어 있다. 또한, 도 42에서는, 트랜지스터(5509)의 게이트는 트랜지스터(5517)의 게이트와 접속되어 있지만, 트랜지스터(5509)의 게이트는 트랜지스터(5517)의 게이트와 반드시 접속되어 있지 않아도 된다.
트랜지스터(5515)에, 앞의 실시형태에서 예시한 트랜지스터를 적용할 수 있다. 트랜지스터(5515)의 오프 전류가 작기 때문에, 반도체 장치(5500)는 전원 공급없이 정보를 장기간 유지할 수 있다. 트랜지스터(5515)의 스위칭 특성이 양호하기 때문에, 반도체 장치(5500)는 고속의 백업과 리커버리를 수행할 수 있다.
본 실시형태에 나타내어지는 구성은 다른 실시형태에 나타내어지는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 일 형태를 도 43 및 도 44를 사용하여 설명한다.
<반도체 웨이퍼, 칩>
도 43의 (A)는, 다이싱 처리가 수행되기 전의 기판(711)의 상면도를 도시한 것이다. 기판(711)으로서는, 예를 들어 반도체 기판('반도체 웨이퍼'라고도 함)을 사용할 수 있다. 기판(711) 위에는 복수의 회로 영역(712)이 제공되어 있다. 회로 영역(712)에는 본 발명의 일 형태에 따른 반도체 장치 등을 제공할 수 있다.
복수의 회로 영역(712)은, 각각이 분리 영역(713)에 둘러싸인다. 분리 영역(713)과 중첩되는 위치에 분리선('다이싱라인'이라고도 함)(714)이 설정된다. 분리선(714)을 따라 기판(711)을 절단함으로써, 회로 영역(712)을 포함하는 칩(715)을 기판(711)으로부터 잘라낼 수 있다. 도 43의 (B)에 칩(715)의 확대도를 도시하였다.
또한, 분리 영역(713)에 도전층, 반도체층 등을 제공하여도 좋다. 분리 영역(713)에 도전층, 반도체층 등을 제공함으로써, 다이싱 공정 시에 생길 수 있는 ESD(Erectro-Static Discharge: 정전기 방전)를 완화시켜, 다이싱 공정에 기인하는 수율의 저하를 방지할 수 있다. 또한, 일반적으로 다이싱 공정은, 기판의 냉각, 절삭 먼지의 제거, 대전 방지 등을 목적으로 하여, 탄산 가스 등을 용해시켜 비저항을 낮춘 순수를 절삭부에 공급하면서 수행한다. 분리 영역(713)에 도전층, 반도체층 등을 제공함으로써, 상기 순수의 사용량을 삭감할 수 있다. 따라서, 반도체 장치의 생산 비용을 저감할 수 있다. 또한, 반도체 장치의 생산성을 높일 수 있다.
<전자 부품>
칩(715)을 사용한 전자 부품의 일례에 대하여, 도 44의 (A) 및 (B)를 사용하여 설명한다. 또한, 전자 부품은 반도체 패키지 또는 IC용 패키지라고도 한다. 전자 부품은 단자 추출 방향, 단자의 형상 등에 따라, 복수의 규격, 명칭 등이 존재한다.
전자 부품은, 조립 공정(후공정)에서, 상기 실시형태에서 나타내어진 반도체 장치와 상기 반도체 장치 이외의 부품이 조합되어 완성된다.
도 44의 (A)에 도시된 흐름도를 사용하여, 후공정에 대하여 설명한다. 전(前)공정에서, 기판(711)에 본 발명의 일 형태에 따른 반도체 장치 등을 형성한 후, 기판(711)의 뒷면(반도체 장치 등이 형성되지 않은 면)을 연삭하는 '뒷면 연삭 공정'을 수행한다(단계(S721)). 연삭에 의하여 기판(711)을 얇게 함으로써, 전자 부품의 소형화를 도모할 수 있다.
다음으로, 기판(711)을 복수의 칩(715)으로 분리하는 '다이싱 공정'을 수행한다(단계(S722)). 그리고, 분리한 칩(715)을 각 리드 프레임 위에 접합하는 '다이 본딩 공정'을 수행한다(단계(S723)). 다이 본딩 공정에서의 칩(715)과 리드 프레임의 접합은, 수지에 의한 접합 또는 테이프에 의한 접합 등, 적합한 방법을 제품에 따라 적절히 선택한다. 또한, 리드 프레임 대신에 인터포저 기판 위에 칩(715)을 접합하여도 좋다.
다음으로, 리드 프레임의 리드와 칩(715) 위의 전극을 금속의 세선(와이어)으로 전기적으로 접속하는 '와이어본딩 공정'을 수행한다(단계(S724)). 금속의 세선에는 은선, 금선 등을 사용할 수 있다. 또한, 와이어본딩에는, 예를 들어 볼 본딩 또는 웨지 본딩을 사용할 수 있다.
와이어본딩된 칩(715)은, 에폭시 수지 등으로 밀봉되는 '밀봉 공정(몰드 공정)'이 실시된다(단계(S725)). 밀봉 공정을 수행함으로써, 전자 부품의 내부가 수지로 충전되고, 칩(715)과 리드를 접속하는 와이어를 기계적인 외력으로부터 보호할 수 있고, 또한, 수분, 먼지 등으로 인한 전기 특성의 열화(신뢰성의 저하)를 저감시킬 수 있다.
다음으로, 리드 프레임의 리드를 도금 처리하는 '리드 도금 공정'을 수행한다(단계(S726)). 도금 처리에 의하여 리드의 녹을 방지하고, 나중에 인쇄 기판에 실장할 때의 납땜을 보다 확실하게 수행할 수 있다. 다음으로, 리드를 절단 및 성형 가공하는 '성형 가공 공정'을 수행한다(단계(S727)).
다음으로, 패키지의 표면에 인자 처리(마킹)를 실시하는 '마킹 공정'을 수행한다(단계(S728)). 그리고, 외관 형상이 좋을지 여부, 동작 불량의 유무 등을 조사하는 '검사 공정'(단계(S729))을 거쳐, 전자 부품이 완성된다.
또한, 완성된 전자 부품의 사시 모식도를 도 44의 (B)에 도시하였다. 도 44의 (B)에서는, 전자 부품의 일례로서 QFP(Quad Flat Package)의 사시 모식도를 도시하였다. 도 44의 (B)에 도시된 전자 부품(750)은 리드(755) 및 칩(715)을 가진다. 전자 부품(750)은 칩(715)을 복수 가져도 좋다.
도 44의 (B)에 도시된 전자 부품(750)은, 예를 들어 인쇄 기판(752)에 실장된다. 이와 같은 전자 부품(750)이 복수 조합되고 각각이 인쇄 기판(752) 위에서 전기적으로 접속됨으로써, 전자 부품이 실장된 기판(실장 기판(754))이 완성된다. 완성된 실장 기판(754)은 전자 기기 등에 사용된다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
<전자 기기>
본 발명의 일 형태에 따른 반도체 장치는 다양한 전자 기기에 사용할 수 있다. 도 45에, 본 발명의 일 형태에 따른 반도체 장치를 사용한 전자 기기의 구체적인 예를 도시하였다.
도 45의 (A)는 자동차의 일례를 도시한 외관도이다. 자동차(2980)는 차체(2981), 차륜(2982), 대시보드(2983), 및 라이트(2984) 등을 가진다. 또한, 자동차(2980)는 안테나, 배터리 등을 구비한다.
도 45의 (B)에 도시된 정보 단말(2910)은 하우징(2911), 표시부(2912), 마이크로폰(2917), 스피커부(2914), 카메라(2913), 외부 접속부(2916), 및 조작 스위치(2915) 등을 가진다. 표시부(2912)에는 가요성 기판이 사용된 표시 패널 및 터치 스크린을 구비한다. 또한, 정보 단말(2910)은 하우징(2911)의 내측에 안테나, 배터리 등을 구비한다. 정보 단말(2910)은, 예를 들어 스마트폰, 휴대 전화, 태블릿형 정보 단말, 태블릿형 퍼스널 컴퓨터, 전자 서적 단말 등으로서 사용할 수 있다.
도 45의 (C)에 도시된 노트북형 퍼스널 컴퓨터(2920)는 하우징(2921), 표시부(2922), 키보드(2923), 및 포인팅 디바이스(2924) 등을 가진다. 또한, 노트북형 퍼스널 컴퓨터(2920)는 하우징(2921)의 내측에 안테나, 배터리 등을 구비한다.
도 45의 (D)에 도시된 비디오 카메라(2940)는 하우징(2941), 하우징(2942), 표시부(2943), 조작 스위치(2944), 렌즈(2945), 및 접속부(2946) 등을 가진다. 조작 스위치(2944) 및 렌즈(2945)는 하우징(2941)에 제공되어 있고, 표시부(2943)는 하우징(2942)에 제공되어 있다. 또한, 비디오 카메라(2940)는 하우징(2941)의 내측에 안테나, 배터리 등을 구비한다. 그리고, 하우징(2941)과 하우징(2942)은 접속부(2946)에 의하여 접속되어 있고, 하우징(2941)과 하우징(2942) 사이의 각도는 접속부(2946)에 의하여 변경할 수 있는 구조가 되어 있다. 하우징(2941)에 대한 하우징(2942)의 각도에 따라, 표시부(2943)에 표시되는 화상의 방향의 변경이나, 화상의 표시/비표시의 전환을 수행할 수 있다.
도 45의 (E)에 팔찌형 정보 단말의 일례를 도시하였다. 정보 단말(2950)은 하우징(2951) 및 표시부(2952) 등을 가진다. 또한, 정보 단말(2950)은 하우징(2951)의 내측에 안테나, 배터리 등을 구비한다. 표시부(2952)는 곡면을 가지는 하우징(2951)에 지지되어 있다. 표시부(2952)에는 가요성 기판을 사용한 표시 패널을 구비하기 때문에, 플렉시블하며, 가볍고 사용 편의성이 좋은 정보 단말(2950)을 제공할 수 있다.
도 45의 (F)에 손목시계형의 정보 단말의 일례를 도시하였다. 정보 단말(2960)은 하우징(2961), 표시부(2962), 밴드(2963), 버클(2964), 조작 스위치(2965), 입출력 단자(2966) 등을 구비한다. 또한, 정보 단말(2960)은 하우징(2961)의 내측에 안테나, 배터리 등을 구비한다. 정보 단말(2960)은 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다.
표시부(2962)의 표시면은 만곡되어 있고, 만곡된 표시면을 따라 표시를 수행할 수 있다. 또한, 표시부(2962)는 터치 센서를 구비하고, 손가락이나 스타일러스 등으로 화면을 터치함으로써 조작할 수 있다. 예를 들어, 표시부(2962)에 표시된 아이콘(2967)을 터치함으로써 애플리케이션을 기동할 수 있다. 조작 스위치(2965)는 시각 설정 외에, 전원의 온, 오프 동작, 무선 통신의 온, 오프 동작, 매너 모드의 실행 및 해제, 절전 모드의 실행 및 해제 등, 다양한 기능을 가지게 할 수 있다. 예를 들어, 정보 단말(2960)에 제공된 응용 체계에 의하여 조작 스위치(2965)의 기능을 설정할 수도 있다.
또한, 정보 단말(2960)은 통신 규격된 근거리 무선 통신을 실행할 수 있다. 예를 들어, 무선 통신 가능한 헤드세트와 상호 통신함으로써 핸즈프리로 통화할 수도 있다. 또한, 정보 단말(2960)은 입출력 단자(2966)를 구비하고, 다른 정보 단말과 커넥터를 통하여 직접 데이터를 주고받을 수 있다. 또한, 입출력 단자(2966)를 통하여 충전을 수행할 수도 있다. 또한, 충전 동작은 입출력 단자(2966)를 통하지 않고 무선 급전에 의하여 수행하여도 좋다.
예를 들어, 본 발명의 일 형태의 반도체 장치를 사용한 기억 장치는 상술한 전자 기기의 제어 정보나, 제어 프로그램 등을 장기간 유지할 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 사용함으로써, 신뢰성이 높은 전자 기기를 실현할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시예)
본 실시예에서는, 도 1에 도시된 트랜지스터(200)를 가지는 반도체 장치를 제작하여, 단면 관찰을 수행하였다. 이하에서 단면 관찰을 수행한 반도체 장치의 제작 방법을 설명한다.
절연체(224)로서 산화질화 실리콘막을 사용하였다. 절연체(224) 위의 산화물(230)에서는, 산화물(230a)이 되는 산화물로서 In-Ga-Zn 산화물을 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 성막하였다. 이어서, 제 1 산화물 위에, 산화물(230b)이 되는 산화물로서 In-Ga-Zn 산화물을 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 성막하였다. 또한, 제 1 산화물과 제 2 산화물은 연속적으로 성막하였다.
다음으로, 제 2 산화물 위에 도전체(251)가 되는 텅스텐막을 성막하였다.
다음으로, 리소그래피법에 의하여 산화물(230)과 도전체(251)를 가공하여, 산화물(230)과 도전체(251)를 가지는 섬을 형성하였다.
다음으로, 절연체(226)가 되는 절연체로서 산화질화 실리콘막을 성막하였다. 다음으로, CMP 처리를 수행함으로써, 절연체(226)가 되는 절연체의 상면을 평탄화하였다.
다음으로, 도전체(251) 및 절연체(226)가 되는 절연체에, 산화물(230b)에 도달하는 개구를 형성하여, 도전체(251a), 도전체(251b)를 형성하였다.
다음으로, 산화물(230c)이 되는 산화물로서 In-Ga-Zn 산화물을 스퍼터링법에 의하여 In:Ga:Zn=1:3:2[원자수비]의 타깃을 사용하여 성막하였다.
다음으로, 절연체(250)가 되는 산화질화 실리콘막을 성막하였다.
다음으로, 절연체(250)가 되는 산화질화 실리콘막 위에 도전체(260)가 되는 도전막으로서 질화 타이타늄막을 성막하고, 이어서 텅스텐막을 성막하였다.
다음으로, CMP 처리에 의하여, 산화물(230c)이 되는 산화막, 절연체(250)가 되는 절연막, 도전체(260)가 되는 도전막을 절연체(226)가 노출될 때까지 연마함으로써, 개구에 산화물(230c), 절연체(250), 및 도전체(260)를 형성하였다.
다음으로, 절연체(226)의 상면을 대략 40nm 정도 에칭(하프 에치백)하여, 절연체(226)의 상면의 높이를 도전체(260)의 상면의 높이보다 낮춤으로써 단차를 형성하였다. 상기 에칭 처리로서는 Ar, CHF3, 및 CF4의 혼합 가스를 사용하고, 드라이 에칭법을 사용하였다. 상기 에칭 처리에 의하여, 산화물(230c) 및 절연체(250)의 상면의 일부도 제거되었다.
다음으로, 절연체(227)를 성막하고, 절연체(227) 위에 절연체(228)를, 절연체(228) 위에 절연체(229)를, 각각 성막하였다. 절연체(227)로서는 산화질화 실리콘막을, 절연체(228)로서는 산화 알루미늄막을, 절연체(229)로서는 산화질화 실리콘막을 각각 성막하였다.
다음으로, 절연체(229) 위에 텅스텐막을 성막하고, 상기 텅스텐막 위에 질화 실리콘막을 성막하고, 리소그래피법에 의하여 텅스텐막 및 질화 실리콘막을 가공하고, 텅스텐막과 질화 실리콘막의 적층막을 에칭 마스크로 하여 절연체(229), 절연체(228), 절연체(227), 및 절연체(226)를 에칭 처리하여, 도전체(251a)의 상면에 도달하는 개구와 도전체(251b)의 상면에 도달하는 개구를 형성하였다. 에칭 처리로서는 드라이 에칭법을 사용하였다.
본 실시예에서는, 절연체(229), 절연체(227), 및 절연체(226)에 대해서는 Ar, O2, 및 C4F6의 혼합 가스를 사용하여 에칭하고, 절연체(228)에 대해서는 Ar, H2, 및 C4F8의 혼합 가스를 사용하여 에칭하였다.
다음으로, 개구의 내벽 및 절연체(229) 위에 도전체(252)(도전체(252a), 도전체(252b))가 되는 도전체를 성막하였다. 도전체(252)의 성막으로서는 질화 타이타늄막을 성막하고, 이어서 텅스텐막을 성막하였다.
다음으로, 절연체(229)의 상면이 노출될 때까지 도전체(252)가 되는 도전체의 상면을 CMP 처리함으로써, 개구 내에 도전체(252a)와 도전체(252b)를 각각 형성하였다.
이상에 의하여, 반도체 장치의 시료를 제작하였다.
다음으로, 제작된 시료의 단면 관찰을 수행하였다. 단면 관찰은 Hitachi High-Technologies Corporation이 제조한 HD2300 주사 투과형 전자 현미경(STEM: Scaning Transmission Electron Microscope)을 사용하여 수행하였다.
도 46에 시료의 단면 사진 이미지를 나타내었다. 도 46에 나타내어진 바와 같이, 본 발명의 일 형태인 반도체 장치의 구조는, 도전체(252a)와 도전체(252b)의 간격을 좁혀도, 도전체(252a) 및 도전체(252b)가 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)와 격리된 구조로 할 수 있기 때문에, 반도체 장치의 미세화를 도모할 수 있다는 것이 확인되었다.
본 실시예는, 적어도 그 일부를 본 명세서 중에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
100: 용량 소자
110: 도전체
112: 도전체
120: 도전체
130: 절연체
150: 절연체
200: 트랜지스터
200a: 트랜지스터
200b: 트랜지스터
203: 도전체
203a: 도전체
203b: 도전체
205: 도전체
205a: 도전체
205b: 도전체
210: 절연체
212: 절연체
214: 절연체
216: 절연체
218: 도전체
220: 절연체
222: 절연체
224: 절연체
226: 절연체
226A: 절연체
227: 절연체
228: 절연체
229: 절연체
230: 산화물
230a: 산화물
230b: 산화물
230c: 산화물
230c_2: 산화물
230A: 산화물
230B: 산화물
230C: 산화물
231: 개구
232a: 개구
232b: 개구
233_1: 영역
233_2: 영역
233_3: 영역
234: 영역
235: 영역
241_1: 개구
241_2: 개구
241_3: 개구
242a: 개구
242b: 개구
243_1: 영역
243_2: 영역
243_3: 영역
244: 영역
245: 영역
246: 도전체
248: 도전체
250: 절연체
250_2: 절연체
250A: 절연체
251: 도전체
251a: 도전체
251b: 도전체
251c: 도전체
251A: 도전체
251B: 도전체
252: 도전체
252a: 도전체
252a_2: 도전체
252b: 도전체
252b_2: 도전체
252c: 도전체
260: 도전체
260_2: 도전체
260A: 도전체
300: 트랜지스터
311: 기판
313: 반도체 영역
314a: 저저항 영역
314b: 저저항 영역
315: 절연체
316: 도전체
320: 절연체
322: 절연체
324: 절연체
326: 절연체
328: 도전체
330: 도전체
350: 절연체
352: 절연체
354: 절연체
356: 도전체
360: 절연체
362: 절연체
364: 절연체
366: 도전체
370: 절연체
372: 절연체
374: 절연체
376: 도전체
380: 절연체
382: 절연체
384: 절연체
386: 도전체
711: 기판
712: 회로 영역
713: 분리 영역
714: 분리선
715: 칩
750: 전자 부품
752: 인쇄 기판
754: 실장 기판
755: 리드
1400: DOSRAM
1405: 컨트롤러
1410: 행 회로
1411: 디코더
1412: 워드선 드라이버 회로
1413: 열 실렉터
1414: 감지 증폭기 드라이버 회로
1415: 열 회로
1416: 글로벌 감지 증폭기 어레이
1417: 입출력 회로
1420: MC-SA 어레이
1422: 메모리 셀 어레이
1423: 감지 증폭기 어레이
1425: 로컬 메모리 셀 어레이
1426: 로컬 감지 증폭기 어레이
1444: 스위치 어레이
1445: 메모리 셀
1446: 감지 증폭기
1447: 글로벌 감지 증폭기
1600: NOSRAM
1610: 메모리 셀 어레이
1611: 메모리 셀
1612: 메모리 셀
1613: 메모리 셀
1614: 메모리 셀
1640: 컨트롤러
1650: 행 드라이버
1651: 행 디코더
1652: 워드선 드라이버
1660: 열 드라이버
1661: 열 디코더
1662: 드라이버
1663: DAC
1670: 출력 드라이버
1671: 실렉터
1672: ADC
1673: 출력 버퍼
2910: 정보 단말
2911: 하우징
2912: 표시부
2913: 카메라
2914: 스피커부
2915: 조작 스위치
2916: 외부 접속부
2917: 마이크로폰
2920: 노트북형 퍼스널 컴퓨터
2921: 하우징
2922: 표시부
2923: 키보드
2924: 포인팅 디바이스
2940: 비디오 카메라
2941: 하우징
2942: 하우징
2943: 표시부
2944: 조작 스위치
2945: 렌즈
2946: 접속부
2950: 정보 단말
2951: 하우징
2952: 표시부
2960: 정보 단말
2961: 하우징
2962: 표시부
2963: 밴드
2964: 버클
2965: 조작 스위치
2966: 입출력 단자
2967: 아이콘
2980: 자동차
2981: 차체
2982: 차륜
2983: 대시보드
2984: 라이트
3001: 배선
3002: 배선
3003: 배선
3004: 배선
3005: 배선
3006: 배선
3110: OS-FPGA
3111: 컨트롤러
3112: 워드 드라이버
3113: 데이터 드라이버
3115: 프로그래머블 에어리어
3117: IOB
3119: 코어
3120: LAB
3121: PLE
3123: LUT 블록
3124: 레지스터 블록
3125: 실렉터
3126: CM
3127: 파워 스위치
3128: CM
3130: SAB
3131: SB
3133: PRS
3135: CM
3137: 메모리 회로
3137B: 메모리 회로
3140: OS-FF
3141: FF
3142: 섀도 레지스터
3143: 메모리 회로
3143B: 메모리 회로
3188: 인버터 회로
3189: 인버터 회로
5400: 반도체 장치
5401: CPU 코어
5402: 파워 컨트롤러
5403: 파워 스위치
5404: 캐시
5405: 버스 인터페이스
5406: 디버그 인터페이스
5407: 제어 장치
5408: PC
5409: 파이프 라인 레지스터
5410: 파이프 라인 레지스터
5411: ALU
5412: 레지스터 파일
5421: 파워 매니지먼트 유닛
5422: 주변 회로
5423: 데이터 버스
5500: 반도체 장치
5501: 기억 회로
5502: 기억 회로
5503: 기억 회로
5504: 판독 회로
5509: 트랜지스터
5510: 트랜지스터
5512: 트랜지스터
5513: 트랜지스터
5515: 트랜지스터
5517: 트랜지스터
5518: 트랜지스터
5519: 용량 소자
5520: 용량 소자
5540: 배선
5541: 배선
5542: 배선
5543: 배선
5544: 배선

Claims (12)

  1. 반도체 장치로서,
    제 1 절연체와,
    상기 제 1 절연체 위의 산화물과,
    상기 산화물 위의 제 2 절연체, 제 1 도전체, 및 제 2 도전체와,
    상기 제 2 절연체 위의 제 3 도전체와,
    상기 제 1 도전체 위의 제 4 도전체와,
    상기 제 2 도전체 위의 제 5 도전체와,
    상기 제 1 절연체, 상기 제 1 도전체, 및 상기 제 2 도전체 위의 제 3 절연체와,
    상기 제 2 절연체, 상기 제 3 절연체, 및 상기 제 3 도전체 위의 제 4 절연체와,
    상기 제 4 절연체 위의 제 5 절연체를 가지고,
    상기 제 1 도전체와 상기 제 2 도전체는 상기 제 2 절연체를 끼워 대향되어 제공되고,
    상기 제 2 절연체는 상기 제 3 절연체에 제공된 개구의 내벽, 상기 제 1 도전체와 상기 제 2 도전체의 대향되는 측면, 및 상기 산화물의 상면을 따라 제공되고,
    상기 제 3 도전체의 상면의 높이는 상기 제 2 절연체와 상기 제 3 절연체의 상면의 높이보다 높고,
    상기 제 4 절연체는 상기 제 2 절연체의 상면, 상기 제 3 절연체의 상면, 상기 제 3 도전체의 상면, 및 상기 제 3 도전체의 측면을 따라 제공되고,
    상기 제 4 도전체와 상기 제 5 도전체는 상기 제 3 절연체 내지 상기 제 5 절연체를 관통하고 상기 제 3 도전체를 끼워 대향되어 제공되고,
    상기 제 4 도전체와 상기 제 5 도전체는 상기 제 4 절연체를 끼워 상기 제 3 도전체와 중첩되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 4 절연체는 상기 제 3 도전체의 측면을 따라 성막된 제 1 영역과, 상기 제 3 도전체의 상면을 따라 성막된 제 2 영역과, 상기 제 1 영역 및 상기 제 2 영역을 제외한 제 3 영역을 가지고,
    상기 제 3 영역의 성막면을 기준으로 한 상기 제 1 영역의 막 두께는 상기 제 3 영역의 막 두께의 2배 이상인, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 4 도전체 및 상기 제 5 도전체는 상기 제 1 영역의 적어도 일부와 중첩되고, 또한 상기 제 3 영역을 관통하여 제공되는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 도전체와, 상기 제 4 도전체에서 상기 제 1 도전체와 접하는 영역의 대향되는 거리는, 상기 제 3 도전체와, 상기 제 5 도전체에서 상기 제 2 도전체와 접하는 영역의 대향되는 거리와 같은, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 절연체는 제 2 산화물을 개재(介在)하여 상기 제 3 절연체에 제공된 개구의 내벽, 상기 제 1 도전체와 상기 제 2 도전체의 대향되는 측면, 및 상기 산화물의 상면을 따라 제공되는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 4 절연체는 제 6 절연체를 개재하여 상기 제 2 절연체의 상면, 상기 제 3 절연체의 상면, 상기 제 3 도전체의 상면, 및 상기 제 3 도전체의 측면을 따라 제공되는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 산화물은 금속 산화물을 포함하는, 반도체 장치.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
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