JP2000349295A

JP2000349295A - 電界効果トランジスタ及びその製造方法

Info

Publication number: JP2000349295A
Application number: JP11160423A
Authority: JP
Inventors: Risho Ko; 俐昭黄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-06-08
Filing date: 1999-06-08
Publication date: 2000-12-15
Anticipated expiration: 2019-06-08
Also published as: JP3458766B2

Abstract

(57)【要約】【課題】従来のＳＯＩ基板に形成される電界効果トラン
ジスタは，そのチャネル形成領域が通常のイオン注入法
により形成されると，不純物濃度分布がチャネル形成領
域の深さ方向の概略中央部で不純物濃度のピークを有
し，かつ，分布がなだらかになるため，動作中において
埋込絶縁膜と半導体層との界面で電位が低くなり，正孔
が集められて基板浮遊効果の原因となっていた。【解決手段】チャネル形成領域表面の反転層のキャリア
濃度を不純物濃度が超える深さＸ１よりも浅い位置に不
純物濃度のピーク値を持つようにチャネル形成領域に不
純物を導入することにより、動作中においてチャネル形
成領域表面と埋込絶縁膜／半導体層界面との電位差を小
さくし、埋込絶縁膜／半導体層界面に正孔が集められる
現象を防ぎ、基板浮遊効果を防ぐ。又、短チャネル効果
も防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果トランジ
スタ及びその製造方法に関し、特に、絶縁体上のシリコ
ン半導体層（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏ
ｒ、以下ＳＯＩと略称する）にチャネルが形成されてト
ランジスタ動作を行う電界効果トランジスタにおいて、
基板浮遊効果を抑制する電界効果トランジスタ及びその
製造方法に関するものである。

【０００２】

【従来の技術】通常の半導体基板を用いる第１導電型の
電界効果トランジスタでは、余剰な第２導電型キャリア
は半導体基板に排出されるので、第２導電型キャリアが
チャネル近傍に残留することは無い。その例として、前
記第１導電型をｎ型としたｎチャネル電界効果トランジ
スタの場合を、図１４（ａ）に示す。

【０００３】図中１０３はｐ型シリコン基板、１０６は
ｎ⁺型のソース領域、１０７はｎ⁺型のドレイン領域、１
０４はゲート酸化膜、１０５はゲート電極、１０８はチ
ャネル形成領域である。この場合、第１導電型キャリア
は電子で図中ではｅの記号で示し、第２導電型キャリア
は正孔で図中ではｈの記号で示している。トランジスタ
動作中にドレイン領域１０７近傍でキャリアが原子に衝
突することにより余剰な正孔ｈが発生（衝突電離）して
も、正孔ｈはｐ型シリコン基板１０３の下の方に流れて
いくので、チャネル近傍には残らない。なお、ここでチ
ャネル形成領域１０８とは、しきい値電圧よりも高い電
圧をゲート電極に加えた場合に、ｐ型シリコン基板１０
３表面においてチャネルが形成される位置及びチャネル
が形成される位置の下部に位置する不純物濃度の低い半
導体領域を指す。

【０００４】ところが、ＳＯＩ構造のシリコン半導体層
にチャネルが形成される電界効果トランジスタ（以下、
ＳＯＩ−ＭＯＳＦＥＴと略称する）では、余剰な第２導
電型キャリアが、シリコン半導体層の下に絶縁体が在る
ために有効に排除されないという問題がある。その現象
を、ｎチャネルＳＯＩ−ＭＯＳＦＥＴの場合を例として
図１４（ｂ）に示す。

【０００５】１１１はＳＯＩ構造を支持する支持基板、
１１２、１１３はＳＯＩ構造を構成するそれぞれ埋込酸
化膜、シリコン半導体層である。この場合、余剰な正孔
ｈは、絶縁体である埋込酸化膜１１２に邪魔されて支持
基板１１１に流れ込めない。このため、チャネル近傍に
余剰な正孔が蓄積し、しきい値電圧（トランジスタがオ
フ状態からオン状態に遷移するゲート電圧の値）等、素
子の特性が変動してしまう。

【０００６】この問題は基板浮遊効果、または寄生バイ
ポーラ効果等と呼ばれる。余剰となる第２導電型キャリ
アは、ｎ型電界効果トランジスタでは正孔、ｐ型電界効
果トランジスタでは電子である。

【０００７】余剰な第２導電型キャリアが発生するの
は、次の四つの原因のうち、いずれかが起こった場合で
ある。これらの原因について、ｎ型電界効果トランジス
タを例に説明する。

【０００８】（第１の原因）チャネルの電子がドレイン
端で加速され、衝突電離を起こして正孔を発生させるこ
とである。

【０００９】（第２の原因）ゲート電圧の変化に伴う電
位分布の変化により、余剰キャリアが発生することであ
る。詳しくは以下の通りである。一般に、完全空乏化型
ＳＯＩ−ＭＯＳＦＥＴ（少なくともしきい値電圧以上で
シリコン半導体層のうち、ソース／ドレイン領域に挟ま
れた部分が完全に空乏層となるＳＯＩ−ＭＯＳＦＥＴ）
では、ゲート電圧が低い場合には、シリコン半導体層の
電位が下がり、シリコン半導体層中の正孔濃度は高い値
において平衡状態になる。一方、ゲート電圧が高い場合
には、シリコン半導体層の電位が高くなり、シリコン半
導体層中の正孔濃度が低い状態で平衡状態になる。ここ
で、回路動作中にゲート電圧が一旦低くなり（ソース電
位が高くなった結果、相対的にゲート対ソース電圧が低
くなる場合を含む）、正孔濃度が高い状態で平衡に達し
たのち、ゲート対ソース電圧を高電圧に変化させると、
シリコン半導体層中における正孔の平衡濃度は高い値か
ら低い値へ変化することになる。このとき、低ゲート電
圧時に平衡を実現していた高濃度な正孔は、速やかには
排除されず、高ゲート電圧時の平衡濃度に対しては過剰
となる正孔が、シリコン半導体層中に残留する。また、
部分空乏化型ＳＯＩ−ＭＯＳＦＥＴ（しきい値電圧以上
でもシリコン半導体層が完全に空乏層とならないＳＯＩ
−ＭＯＳＦＥＴ）では、低ゲート電圧時には空乏層が狭
いためにシリコン半導体層中の正孔量が多い状態で平衡
が実現し、高ゲート電圧時には、空乏層が広がってシリ
コン半導体層中の正孔量が少ない状態で平衡が実現する
ので、完全空乏化型ＳＯＩ−ＭＯＳＦＥＴと同様に、ゲ
ート対ソース電圧を低電圧から高電圧に変化させた場合
に、余剰キャリアが発生する。

【００１０】（第３の原因）ソース電圧またはドレイン
電圧の変化に伴う電位分布の変化により、余剰キャリア
が発生することである。これは、ドレイン電圧、ソース
電圧が変化し、シリコン半導体層中の電位分布が変わる
と、それに伴いを平衡状態における正孔濃度、または平
衡状態における正孔の総量が変化することにより、第２
の原因による場合と類似の効果が発生することである。

【００１１】（第４の原因）アルファ線等の高エネルギ
ー粒子によって、電子・正孔対が発生し、電子はドレイ
ンに吸収されるのに対して、正孔はシリコン半導体層に
残留してしまうことである。

【００１２】また、上の過程とは逆の順序で発生する基
板浮遊効果も存在する。これは、通常の第１導電型の電
界効果トランジスタでは、第２導電型キャリアが基板か
ら供給されるのに対して、ＳＯＩ−ＭＯＳＦＥＴでは埋
込絶縁層があるために、第２導電型キャリアが基板から
供給されず、第２導電型のキャリアが不足して、特性が
変動するという問題である。これは、上記第２の原因、
第３の原因により第２導電型キャリアが余剰となること
と、表裏をなす問題である。これは、上記第２の原因、
第３の原因によって余剰なキャリアが発生する時とは逆
の順序で、バイアス電圧を変化させた場合に発生する。
これは余剰なキャリアではなく、キャリアの不足が原
因となる基板浮遊効果と言える。なお、ｐ型電界効果ト
ランジスタの場合は、上の説明においてキャリア及び導
電型の極性、電位の大小関係がすべて逆になった型で、
同様に基板浮遊効果が発生する。

【００１３】基板浮遊効果を抑制するためには、シリコ
ン半導体層中で縦方向の電位差を小さくすることが有効
である。これは、例えば、土屋らにより、アイ・イー・
イー・イー、トランザクションオブエレクトロン
デバイシズ４５巻１１１６頁から１１２１頁（Ｔ．
Ｔｓｕｃｈｉｙａ他、ＩＥＥＥＴｒａｎｓ．Ｅｌｅ
ｃｔｒｏｎＤｅｖｉｃｅｓ特に図面４）、黄らによ
り電子情報通信学会英文論文誌、Ｅ８０・Ｃ巻８９３頁
から８９８頁（Ｒ．Ｋｏｈ他、ＩＥＩＣＥＴｒａｎ
ｓ．Ｅｌｅｃｔｒｏｎ．特に図面７及び８）に記載
されている。

【００１４】これらにおける主たる原理は、縦方向の電
位差を小さく、余剰キャリアのソースへの流入に対する
電位障壁を小さくすることである。これは、チャネル領
域中の電位差が大きくなることにより、局所的に電位障
壁の大きい部分（ｎ型電界効果トランジスタでは電位の
低い部分）が発生することを防ぐ。また、第１導電型Ｓ
ＯＩ−ＭＯＳＦＥＴにおいて、シリコン半導体層中の縦
方向の電位差を小さくすることは、ゲート対ソース電圧
が低い場合における第２導電型キャリアの平衡濃度、あ
るいは平衡状態での第２導電型キャリアの量を減らすこ
ととなり、バイアス電圧（ゲート、ソース、ドレイン電
圧等）の変動に伴って発生する基板浮遊効果も抑制す
る。ゲート対ソース電圧が低い場合における第２導電型
キャリアの平衡濃度、あるいは平衡状態での第２導電型
キャリアの量を減らす効果は、キャリアの不足が原因と
なる基板浮遊効果も抑制する。

【００１５】また、黄らの文献において縦方向の電位差
を小さくするための具体的な手段は、図１５（ａ）のよ
うな電界効果トランジスタの断面構造において、シリコ
ン半導体層内の縦方向の不純物分布において、図１５
（ｂ）に示すように表面の一部の領域の不純物濃度を高
濃度とすることである。

【００１６】

【発明が解決しようとする課題】図１４（ｂ）に示した
ＳＯＩ構造のシリコン半導体層の表面から埋込酸化膜界
面までの縦方向（図中Ａ−Ａ’方向）における不純物分
布を描くと、図１６（ｂ）のようになる。通常のイオン
注入によって、厚い半導体基板に不純物を導入すると、
図１６（ａ）のように表面からある一定の深さ（Ｒｐ）
で濃度が最大となり、また不純物濃度が最大となる付近
では不純物分布はなだらかになる。ＳＯＩ−ＭＯＳＦＥ
Ｔの特性は、シリコン半導体層が薄いほど優れることが
知られているが、シリコン半導体層膜厚を５０ｎｍ程度
まで薄くすると、不純物濃度がなだらかに変化する部分
が、シリコン半導体層の全体に達するので、図１６
（ｂ）のような分布となり、図１５（ｂ）のような不純
物分布を得ることはできない。

【００１７】本発明の主な目的は、ＳＯＩ構造の電界効
果トランジスタにおいて、基板浮遊効果を抑制すること
のできる不純物濃度分布を有するチャネル形成領域とそ
の製造方法を提供することにある。

【００１８】

【課題を解決するための手段】本発明による第１の形態
の電界効果トランジスタは、少なくとも底面を絶縁体に
より覆われた素子形成用の半導体層と、前記半導体層表
面に形成されたゲート絶縁膜を介してその上に設けられ
たゲート電極と、前記ゲート電極の両側の前記半導体層
内に形成された第１導電型のソース領域及びドレイン領
域とからなっており、前記ゲート電極下の前記半導体層
に含まれる第２導電型不純物濃度が最大値となる深さ
が、前記ゲート電極にしきい値電圧以上の電圧が印加さ
れた場合の前記半導体層表面近傍の反転層の最大深さよ
りも前記半導体層表面側に位置し、かつ、前記第２導電
型不純物濃度が前記反転層の最大深さから前記半導体層
と前記絶縁体との界面に向かって単調に減少しているこ
とを特徴とする。又、前記第１導電型がｎ型であるとき
は、前記反転層の最大深さは、前記ソース領域及び前記
ドレイン領域とが接地され、前記ゲート電極に電源電圧
と同じ電圧が印加されたときに、前記ゲート電極中央下
の前記反転層のキャリア濃度が、前記第２導電型不純物
濃度と等しくなる深さとする。又、前記第１導電型がｐ
型であるときは、前記反転層の最大深さは、前記ソース
領域及び前記ドレイン領域とに電源電圧が印加され、前
記ゲート電極が接地されたときに、前記ゲート電極中央
下の前記反転層のキャリア濃度が、前記第２導電型不純
物濃度と等しくなる深さとする、というものである。

【００１９】本発明による第２の形態の電界効果トラン
ジスタは、少なくとも底面を絶縁体により覆われた素子
形成用の半導体層と、前記半導体層表面に形成されたゲ
ート絶縁膜を介してその上に設けられたゲート電極と、
前記ゲート電極の両側の前記半導体層内に形成された第
１導電型のソース領域及びドレイン領域とからなってお
り、前記ゲート電極下の前記半導体層に含まれる第２導
電型不純物濃度が最大値となる深さが、前記半導体層表
面から１０ｎｍ以内に位置し、かつ、前記第２導電型不
純物濃度が前記半導体層表面から１０ｎｍの深さから前
記半導体層と前記絶縁体との界面に向かって単調に減少
しており、更に具体的には、前記第２導電型不純物濃度
が前記半導体層表面から前記半導体層と前記絶縁体との
界面に向かって単調に減少している、というものであ
る。

【００２０】上記の第１、２の形態の電界効果トランジ
スタは、更に、前記半導体層が、膜厚４０〜２５０ｎｍ
の膜厚の半導体層であり、前記第２導電型不純物濃度の
最大値が、５×１０¹⁷ａｔｏｍｓ／ｃｍ³〜１×１０¹⁹
ａｔｏｍｓ／ｃｍ³であり、前記第２導電型不純物濃度
の前記半導体層と前記絶縁体との界面における値が、前
記最大値よりも低く、かつ、２×１０¹⁸ａｔｏｍｓ／ｃ
ｍ³以下であり、更に、好ましくは、前記第２導電型不
純物濃度の最大値が、１×１０¹⁸ａｔｏｍｓ／ｃｍ³〜
５×１０¹⁸ａｔｏｍｓ／ｃｍ³で、前記第２導電型不純
物濃度の前記半導体層と前記絶縁体との界面における値
が、１×１０¹⁷ａｔｏｍｓ／ｃｍ³〜５×１０¹⁷ａｔｏ
ｍｓ／ｃｍ³であり、前記半導体層が、シリコン、ゲル
マニウム、砒化ガリウム、シリコン・ゲルマニウム混
晶、シリコンカーバイド、ガリウムリンのいずれか、或
いは、それらの組み合わせからなる、というものであ
る。

【００２１】次に、本発明による電界効果トランジスタ
の第１の製造方法は、絶縁体上に少なくとも半導体層を
含む基板を用意し、前記半導体層に第２導電型不純物を
導入し、少なくともゲート電極形成領域の下に位置する
前記半導体層に対してその上方からエッチング処理を施
して、前記ゲート電極形成領域下の半導体層中の前記第
２導電型不純物濃度がその表面から前記半導体層と前記
絶縁体との界面に向かって単調に減少する不純物分布と
し、前記エッチング処理を施された前記半導体層の表面
にゲート絶縁膜を成長させ、前記ゲート絶縁膜の上にゲ
ート電極を形成し、前記ゲート電極をマスクとして前記
半導体層に第１導電型のソース領域及びドレイン領域を
形成することを特徴とし、具体的な第１の形態として、
前記半導体層に第２導電型不純物を導入する工程が、前
記半導体層の上に成長させたダミー絶縁膜を通して前記
半導体層に前記第２導電型不純物をイオン注入して、そ
の不純物濃度のピークが前記ダミー絶縁膜中に位置させ
ることにより行われ、前記エッチング処理を施す工程
が、前記ダミー絶縁膜を除去することにより行われ、具
体的な第２の形態として、前記半導体層に第２導電型不
純物を導入する工程が、前記半導体層に前記第２導電型
不純物をイオン注入して、その不純物濃度のピークが前
記半導体層中に位置させることにより行われ、前記エッ
チング処理を施す工程が、前記半導体層のうち、前記不
純物濃度がピークとなる位置を含む領域を除去すること
により行われる。

【００２２】次に、本発明による電界効果トランジスタ
の第２の製造方法は、絶縁体上に半導体層が設けられた
基板を用意し、前記半導体層に前記半導体層よりも高濃
度の不純物を含む不純物ドープト半導体層を成長させ、
前記不純物ドープト半導体層の表面にゲート絶縁膜を成
長させ、前記ゲート絶縁膜の上にゲート電極を形成し、
前記ゲート電極をマスクとして前記不純物ドープト半導
体層及び前記半導体層に前記不純物と逆導電型の不純物
を導入して前記不純物と逆導電型のソース領域及びドレ
イン領域を形成することを特徴とし、具体的には、前記
不純物ドープト半導体層が、膜厚が５ｎｍ以下であり、
又、前記不純物ドープト半導体層を、不純物を導入しな
がら行う気相エピタキシャル法により、或いは、不純物
を含んだアモルファスシリコンを堆積後固相エピタキシ
ャル法により単結晶化させることにより得る、というも
のである。

【００２３】最後に、本発明による電界効果トランジス
タの第３の製造方法は、支持基板とその上の絶縁体上に
半導体層が設けられた基板を用意し、前記半導体層の上
にダミーゲートを形成し、前記ダミーゲートをマスクと
して前記半導体層に第１導電型の不純物を導入後熱処理
して前記半導体層に第１導電型のソース領域及びドレイ
ン領域を形成し、前記ダミーゲートを含む前記半導体層
全面に層間絶縁膜を前記ダミーゲートよりも高い位置ま
で成長させ、前記層間絶縁膜を前記ダミーゲートの表面
が露出するまで研磨し、前記ダミーゲートを選択的に少
なくとも一部除去して前記層間絶縁膜にゲート電極形成
用開口部を設け、前記ゲート電極形成用開口部下の前記
半導体層に第２導電型の不純物をイオン注入し、前記ゲ
ート電極形成用開口部の底部に露出した材料を所定の厚
さだけ除去して、前記半導体層中の前記第２導電型不純
物濃度をその表面から前記半導体層と前記絶縁体との界
面に向かって単調に減少する不純物分布とし、前記ゲー
ト電極形成用開口部において露出した前記半導体層表面
にゲート絶縁膜を成長させ、前記ゲート絶縁膜を覆って
ゲート電極を形成することを特徴とし、具体的には、第
１の形態として、前記ダミーゲートが、シリコン酸化膜
とその上のポリシリコン膜との積層膜、或いは、シリコ
ン酸化膜とその上のポリシリコン膜とさらにその上のシ
リコン窒化膜との積層膜、又は、シリコン酸化膜とその
上のシリコン窒化膜との積層膜、である場合は、前記ダ
ミーゲートを選択的に少なくとも一部除去する工程は、
それぞれ、前記ポリシリコン膜、前記ポリシリコン膜と
さらにその上の前記シリコン窒化膜、前記シリコン窒化
膜を選択的に除去する工程であるというものであり、第
２の形態として、前記ダミーゲートを選択的に少なくと
も一部除去する工程が、前記ダミーゲートを選択的にす
べて除去する工程である場合は、前記ゲート電極形成用
開口部の底部に露出した材料を所定の厚さだけ除去する
工程は、前記ゲート電極形成用開口部の底部に露出した
前記半導体層をその表面から所定の厚さだけ除去する工
程である。

【００２４】次に、上記第１、２の形態に用いられる支
持基板の具体的形態として、前記ダミーゲートを選択的
に少なくとも一部除去して前記層間絶縁膜にゲート電極
形成用開口部を設ける工程と前記ゲート電極を形成する
工程との間に、前記ゲート電極形成用開口部下方の前記
支持基板に第２導電型の不純物を分布させる工程を有す
る。更に、上記第１、２の形態に用いられる支持基板の
具体的形態として、前記半導体層の上に前記ダミーゲー
トを形成する工程以前に、前記支持基板に第２導電型の
不純物を導入して前記支持基板に第２導電型の第１の不
純物濃度を持たせる工程を有し、かつ、前記ダミーゲー
トを選択的に少なくとも一部除去して前記層間絶縁膜に
ゲート電極形成用開口部を設ける工程と前記ゲート電極
を形成する工程との間に前記ゲート電極形成用開口部下
方の前記支持基板に第２導電型の不純物を導入して前記
ゲート電極形成用開口部下方の前記支持基板に第２導電
型の第２の不純物濃度を持たせる工程を有し、更には、
前記第１の不純物濃度及び前記第２の不純物濃度は共に
１×１０¹⁸ａｔｏｍｓ／ｃｍ³〜１×１０¹⁹ａｔｏｍｓ
／ｃｍ³の範囲である、というものである。

【００２５】半導体層の表面から裏側に向かって不純物
濃度が減少する分布を用いることにより基板浮遊効果が
抑制される原理を、ｎ型電界効果トランジスタを例にし
て、以下に説明する。

【００２６】ｎ型電界効果トランジスタの場合、チャネ
ルを成すキャリアは電子であり、基板浮遊効果を引き起
こす余剰なキャリアは正孔である。電子は電位の高い部
分を流れ、正孔は電位の低い部分に蓄積する。この時、
半導体層の上下における電位差が大きいと、半導体層中
に電位の低い部分ができやすくなり、正孔がより蓄積し
やすくなる。従って、基板浮遊効果を抑制するために
は、半導体層中の電位差を小さくすれば良い。ところ
で、半導体層の上下の界面間の電位差は、不純物が表面
付近にある場合には小さく、裏側界面付近にある場合は
大きくなる。これは次の理由による。一般にＳＯＩ−Ｍ
ＯＳＦＥＴでは、半導体層とゲート電極の距離が比較的
小さく、半導体層と支持基板との距離が比較的大きいた
めに、半導体層中の不純物とゲート電極間の縦方向の電
界は、半導体層中の不純物と支持基板間の縦方向の電界
よりも大きくなる。すなわち、不純物が分布する位置よ
りも表面側で、縦方向の電界が大きい。このため、不純
物が主に表面側に分布すると、半導体層において、縦方
向の電界が大きい領域が占める割合が小さくなり、その
結果半導体層上下での電位差が小さくなる。逆に、不純
物が主に底面側に分布すると、半導体層において縦方向
の電界が大きい領域が占める割合が大きくなり、その結
果半導体層上下での電位差が大きくなる。

【００２７】従って、不純物をできるだけ表面側に寄せ
ると、縦方向の電位差が小さくなり基板浮遊効果が抑制
される。しかし、不純物分布は、イオン注入時の分布
や、熱処理による拡散の影響を受けるので、不純物を半
導体層のごく表面だけに限定して配置することは、困難
である。これに対して本発明においては、半導体層の表
面から裏側界面にかけて不純物濃度が減少する分布を用
いることにより、不純物のうち、表面側に分布するもの
の割合を増し、縦方向の電位差を減少させ基板浮遊効果
を抑制する。

【００２８】次に、不純物分布のピーク位置（不純物濃
度が最大となる深さ方向の位置）について考察する。熱
処理により、半導体層のごく表面に分布する不純物が、
ゲート酸化膜側に拡散し、半導体層のごく表面では不純
物濃度が低下する場合があるので、不純物濃度は必ずし
も表面において最大にできるとは限らない。

【００２９】ところで、一般に正孔と電子の濃度の積は
チャネル形成領域中でほぼ一定という関係があり、電子
の濃度が高い部分では正孔の濃度が低くなる（正孔、電
子それぞれの擬フェルミエネルギーが互いに離れると、
正孔、電子の濃度積が変化するが、この場合において
も、両擬フェルミエネルギーがチャネル形成領域中でほ
ぼ一定であれば上記関係が成り立つ）。従って、正孔が
蓄積するのは、電子が分布しない部分であるから、電子
が主に分布する領域である反転層部分においては、正孔
の蓄積の影響をあまり考えなくても良い。従って、不純
物濃度のピーク位置が半導体層の表面から離れた内側の
位置に入り込んでいても、そのピーク位置が電子が主に
分布する領域（例えば反転層の下端よりも表面側）にあ
れば、正孔の蓄積に無関係な部分（例えば反転層部分
内）での電位分布に影響するだけであるから、基板浮遊
効果への影響は小さい。

【００３０】従って、不純物濃度のピークは、電子が主
に分布する領域の下端よりも表面側にあれば良い。ここ
で、電子が主に分布する領域の下端として、反転層の最
大深さをとればよい。なお、反転層とは、ゲート電極に
しきい値電圧以上の電圧が印加され半導体中にチャネル
を成すキャリア（ソース／ドレイン領域と同じく第一導
電型のキャリア）が誘起された時、そのキャリアの濃度
が、チャネル形成領域に分布する第二導電型不純物の濃
度を上回る領域をいう。反転層の深さとは、反転層の下
端の位置であり、チャネルを成すキャリアの濃度と、チ
ャネル形成領域に分布する第二導電型不純物の濃度が等
しい位置（図２のＸ１点）をいう。また、反転層の深さ
は、バイアス条件に依存して変化するが、反転層の最大
深さとは、本発明に係わるトランジスタが使用される状
態において、反転層の深さが最大となる場合の反転層の
深さをいう。一般にｎ型電界効果トランジスタの反転層
は、ソース電圧、ドレイン電圧の両者に対しては、それ
らが低いほど深くまで分布し、ゲート電圧に対しては、
それが高いほど深くまで分布する。ｐ型電界効果トラン
ジスタの反転層は、ソース電圧、ドレイン電圧の両者に
対しては、それらが高いほど深くまで分布し、ゲート電
圧に対しては、それが低いほど深くまで分布する。ま
た、反転層の深さは、トランジスタ中の位置によっても
一定でない。

【００３１】従って、ｎ型電界効果トランジスタにおい
ては、ソース及びドレインに電圧の両者に回路中で使用
される、もしくは発生する最も低い電圧が印加され、ゲ
ート電圧に対しては回路中で使用される、もしくは発生
する最も高い電圧が印加された場合に、トランジスタ中
で反転層が最も深くなる横方向位置における反転層の深
さが最大深さである。ｐ型電界効果トランジスタにおい
ては、ソース及びドレインに電圧の両者に回路中で使用
される、もしくは発生する最も高い電圧が印加され、ゲ
ート電圧に対しては回路中で使用される、もしくは発生
する最も低い電圧が印加された場合に、トランジスタ中
で反転層が最も深くなる横方向位置における反転層の深
さが最大深さである。

【００３２】但し、回路動作中に発生する電圧の範囲を
正確に決定する作業は煩雑であるので、本発明において
は、反転層の最大深さを次のように決定しても良い。通
常ＣＭＯＳ回路に供給される最大の電圧は電源電圧ＶＤ
Ｄ（またはＶＣＣ）であり、最小の電圧は接地電圧であ
るので、ｎ型電界効果トランジスタでは、ソース、ドレ
イン領域の両者を接地し、ゲート電圧に電源電圧を印加
した場合のチャネル中央部での反転層の深さを、反転層
の最大深さとし、ｐ型電界効果トランジスタでは、ソー
ス、ドレイン領域の両者に電源電圧、ゲートを接地した
場合のチャネル中央部での反転層の深さを、反転層の最
大深さとすれば良い。なお、ソース及びドレインの電位
が等しい場合には、反転層の深さの横方向位置依存性は
小さいので、チャネル中央部（ソース及びドレインの両
者からの距離が等しい点）における反転層深さを代表値
にとれば良い。

【００３３】論理振幅が電源電圧ＶＤＤと接地電圧との
間に設定されず、最大電圧ＶＨと最小電圧ＶＬの間とし
て設定される場合には、電源電圧ＶＤＤと接地電圧のそ
れぞれを、ＶＨ及びＶＬと読み変えれば良い。

【００３４】反転層の具体的厚さは、バイアス条件や素
子構造に依存するが、通常は５ｎｍ〜１０ｎｍ程度であ
るので、不純物濃度のピークは、ＳＯＩ表面から５ｎｍ
以内にあるようにすれば良い。また、反転層端より下
部、反転層端の近傍では、チャネルをなすキャリアがあ
る程度高濃度に存在するので、反転層部と同様に正孔濃
度は低い。チャネルをなすキャリアがある程度高濃度に
存在することから、電位分布が不純物分布だけで決まる
のではなく、ある程度キャリア（電子）の電界が影響す
ることになる。従って、反転層端より下のある範囲以内
に分布する不純物によって発明の効果を劣化させる影響
は小さいと考えられ、不純物のピーク位置は、反転層端
より下のある範囲以内にあっても良いと考えられる。典
型的には、反転層厚さの２倍以内と考えられるので、不
純物濃度のピークは、ＳＯＩ表面から１０ｎｍ以内にあ
るようにすれば良い。

【００３５】なお、ｐ型電界効果トランジスタにおいて
は、ｎ型電界効果トランジスタの場合の議論に於いて、
極性及び電位の大小関係をすべて逆にすれば同様であ
る。

【００３６】

【発明の実施の形態】本発明の電界効果トランジスタの
第１の実施形態を図１を参照しながら説明する。

【００３７】支持基板１上に、絶縁膜２を介して、単結
晶の半導体層３が設けられる。半導体層３上には、ゲー
ト絶縁膜４を介して、導電性ゲート電極５が形成され
る。ゲート電極５の両側における、半導体層３中には第
１導電型の高濃度の不純物が導入されてソース領域６及
びドレイン領域７が設けられる（図１（ａ））。

【００３８】ここで、半導体層３のソース領域６とドレ
イン領域７とに挟まれたチャネル形成領域領域８におい
ては、半導体層３の表面から絶縁膜２と半導体層３との
界面にかけて、第２導電型の不純物が導入されており、
第２導電型の不純物濃度は図１（ｂ）のように単調に減
少する。第２導電型の不純物濃度は、例えば、チャネル
形成領域領域８表面で３×１０¹⁸ａｔｏｍｓ／ｃｍ³、
絶縁膜２と半導体層３との界面で３×１０¹⁷ａｔｏｍｓ
／ｃｍ³であり、この間においては指数関数的に不純物
濃度が変化するものとする。

【００３９】具体的には、例えば、以下のような材料、
寸法を用いる。支持基板１にはシリコン基板、絶縁膜２
には厚さ１００ｎｍのシリコン酸化膜、半導体層３には
厚さ５０ｎｍのシリコン半導体層を用いる。シリコン半
導体層上には、ゲート絶縁膜４として厚さ３ｎｍのゲー
ト酸化膜と、導電性ゲート電極５として厚さ２００ｎｍ
のｎ⁺型ポリシリコンゲート電極が形成される。ｎ⁺型ポ
リシリコンゲート電極の両側において、シリコン半導体
層中には砒素、リン等のｎ型不純物が１×１０ ¹⁹ａｔｏ
ｍｓ／ｃｍ³〜１×１０²⁰ａｔｏｍｓ／ｃｍ³、導入され
た、ソース領域及びドレイン領域が設けられる。次に、
本発明の電界効果トランジスタの第２の実施形態を図２
を参照しながら説明する。第２の実施形態の電界効果ト
ランジスタの構成は、第２導電型の不純物濃度分布以外
は第１の実施形態の図１（ａ）と同じであるが、半導体
層３において、ソース領域６とドレイン領域７とに挟ま
れたチャネル形成領域８の第２導電型の不純物濃度が図
２に示すように深さ方向に分布する。

【００４０】具体的には、例えば、第２導電型の不純物
としてホウ素を用いた場合、ホウ素はチャネル形成領域
表面とゲート酸化膜との界面において、チャネル形成領
域中のホウ素濃度が低くなるように分布する傾向があ
る。

【００４１】従って、第２の実施形態の特徴は、チャネ
ル形成領域の第２導電型の不純物濃度が、ごく表面近傍
で低くなっており、反転層の下部において、不純物濃度
がシリコン酸化膜とシリコン半導体層との界面に向かっ
て単調に減少するように形成される。

【００４２】具体的には、図２のように、不純物濃度が
キャリア（電子）濃度を越える領域（図中の反転層深さ
Ｘ１よりも深い領域）において、不純物濃度がシリコン
酸化膜とシリコン半導体層との界面に向かって単調に減
少する分布を持つように不純物濃度分布を設定する。

【００４３】なお、量子力学的効果により、半導体表面
のごく近傍でキャリア濃度が低くなるが、この領域では
キャリアが分布しておらず、トランジスタの特性には関
係しないので、この領域でキャリア濃度が不純物濃度よ
りも低くなることがあっても、上記キャリア濃度ど不純
物濃度との関係からは除外して考える。

【００４４】反転層の深さや、反転層のキャリア濃度
は、バイアス条件などによって変化するが、反転層が最
も厚くなる条件、すなわちソース電圧とドレイン電圧が
接地され、ゲート電極に電源電圧と同じ電圧を掛けた
時、上の条件を満たすようにする。又、反転層の深さ
や、反転層のキャリア濃度は位置によって異なるが、代
表点としてソース端からの距離とドレイン領域端からの
距離が等しい点、即ちチャネルの中央の点をとり、この
位置での反転層の深さや、反転層のキャリア濃度と、不
純物の分布が上の条件を満たすように不純物濃度分布を
設定する。

【００４５】ここで、上記第１、２の実施形態の効果を
順を追って説明する。

【００４６】（１）これらの発明は、不純物濃度を半導
体層の表面において高くすることにより、基板浮遊効果
を抑制する効果を持つ。不純物の濃度が表面において高
いと、基板浮遊効果が抑制されるのは以下の理由によ
る。

【００４７】ｎ型電界効果トランジスタを例に説明す
る。不純物が均一に分布している場合は、図３の破線の
ように、シリコン半導体層の裏側寄りに位置する不純物
イオンの電界が電位分布に影響し、裏側寄りの位置の電
位が大きく下がる。電位の低い位置には正孔が蓄積しや
すいので、基板浮遊効果が起こりやすくなる。

【００４８】これに対して、不純物を主に表面側に集中
させた場合には、図３の実線のように、表面付近では不
純物イオンの電界の影響が大きく、電位分布の曲率が大
きくなる一方、裏側寄りの位置では不純物イオンが少な
く、その電界の影響が小さいので、電位の変化がなだら
かになる。この結果、裏側寄りの位置での電位の低下が
少なく、基板浮遊効果が抑制される。

【００４９】（２）これらの発明は、不純物濃度を半導
体層の表面において高くすることにより、短チャネル効
果を抑制する効果を持つ。不純物の濃度が表面において
高いと、短チャネル効果が抑制されのは以下の理由によ
る。

【００５０】不純物イオンは、ソース／ドレイン領域及
びゲート電極と静電気的な結合を持つ。これは、例え
ば、黄他により、ジャパニーズ・ジャーナル・オブ・ア
プライド・フィジックス、３６巻、１５６３頁に記載さ
れている（Ｒ．ｋｏｈ，ｅｔ．ａｌ、Ｊｐｎ．Ｊ．Ａｐ
ｐｌ．Ｐｈｙｓ、Ｖｏｌ．３６、Ｐａｒｔ１、Ｎｏ．３
Ｂ）。

【００５１】トランジスタが微細化すると、不純物イオ
ンどソース／ドレイン領域との距離が小さくなるので、
不純物イオンとソース／ドレイン領域との静電気的結合
が強くなる。このため、不純物イオンとゲート電極との
静電気的結合は相対的に弱くなる。しきい値電圧は、不
純物イオンとゲート電極との間の電界に依存するため、
不純物イオンとゲート電極との静電気的結合が弱くなる
と、これを反映してしきい値電圧が低下する。これが短
チャネル効果（微細化に伴うしきい値電圧の低下）を引
き起こす一つの原因となっている。

【００５２】ここで、不純物イオンの位置が深いと、ゲ
ートからの距離が大きいので、ソース／ドレイン領域と
の結合が強くなり、不純物イオンとゲート電極との結合
は相対的に小さくなる。一方、不純物イオンの位置が浅
いと、不純物イオンとゲートとの距離が小さいので、不
純物イオンとゲート電極との結合は相対的に大きくな
り、微細素子においても上述のしきい値電圧の低下を抑
制する。すなわち、短チャネル効果を抑制する。従っ
て、不純物イオンを表面付近に集中させれば良い。

【００５３】この効果は、バルクＦＥＴにおいても同様
である。バルクＦＥＴの場合、通常はパンチスルーを抑
制するための深いイオン注入と、しきい値を調整するた
めの浅いイオン注入を組み合わせて形成するが、しきい
値を調整するための不純物について、本発明の不純物分
布を適用することにより、短チャネル効果を抑制でき
る。

【００５４】（３）不純物濃度を急峻に変化させること
により、不純物濃度を階段状に変化させた場合と、同等
の効果を得る。具体的には、不純物濃度のピークが、シ
リコン半導体層の表面又は表面付近（典型的には反転層
の２倍以内、特に反転層の下端よりも表面側）にあり、
シリコン半導体層の裏側に向かって単調に減少する不純
物プロファイルを用いれば、不純物を表面に局在させた
場合と、同様の効果が得られる。

【００５５】また、トランジスタにおいてピンチオフが
発生しない条件において、反転層の下部で、不純物濃度
が反転層のキャリア濃度を越える領域において、不純物
濃度が、シリコン半導体層の裏側に向かって単調に減少
する分布を持たせれば、同様の効果が得られる。トラン
ジスタの特性を支配するのは、チャネルを形成するキャ
リアが多く分布する位置における電位である。従って、
少なくともキャリアが主に分布する領域よりも深い位置
で、不純物濃度がピーク値を持たないようにすれば良
い。例えば、量子力学的効果によりキャリア濃度が低く
なる半導体層のごく表面の領域を除いてキャリアの濃度
が不純物濃度よりも高い領域（反転層）よりも下部で、
不純物濃度がピーク値を持たないようにすれば良い。或
いは、反転層の２倍の深さよりも下部で、不純物濃度が
ピーク値を持たないようにすれば良い。

【００５６】次に、本発明の第３の実施形態を図４及び
図６（ａ）を参照しながら説明する。図４は本発明の第
３の実施形態による電界効果トランジスタの構造を製造
フローに従って示した断面図であり、図６（ａ）は図４
（ａ）に対応する工程における不純物濃度分布を示した
ものである。

【００５７】シリコン基板１１上に厚さ１００ｎｍの絶
縁膜１２を介して厚さ５０ｎｍのシリコン半導体層１３
を持つＳＯＩ基板を用意する。ＳＯＩ基板上に厚さ７０
ｎｍのダミー層となるシリコン酸化膜２４をＣＶＤ法等
により堆積する。続いて、シリコン半導体層１３にＢＦ
２を注入エネルギー４０ｋｅＶ、ドーズ量５×１０¹³ａ
ｔｏｍｓ／ｃｍ²の条件でイオン注入する。この時、不
純物濃度が最大となるピークは、ダミー層のシリコン酸
化膜２４内に位置するようにシリコン酸化膜２４の厚さ
及び不純物の注入エネルギーが選択されていれば、上記
以外の条件及びイオン種を用いてイオン注入を行っても
良い。例えば、Ｂイオンを注入エネルギー１０ｋｅＶ、
ドーズ量５×１０¹³ａｔｏｍｓ／ｃｍ²の条件でイオン
注入する（図４（ａ））。

【００５８】次に、温度９００℃、時間１０秒の熱処理
により不純物を活性化したのち、シリコン半導体層１３
上のシリコン酸化膜２４をフッ酸を用いたウェットエッ
チングにより除去する（図４（ｂ））。

【００５９】続いて、シリコン半導体層１３表面に厚さ
３ｎｍのゲート酸化膜１４を形成したのち、ゲートポリ
シリコン１５をパターニングし、続いて砒素をドーズ量
１×１０¹⁵ａｔｏｍｓ／ｃｍ²の条件でイオン注入して
ソース領域１６及びドレイン領域１７を形成する。この
ソース領域１６及びドレイン領域１７に挟まれたシリコ
ン半導体層１３が不純物としてボロンを含むチャネル形
成領域１８となる（図１（ｃ））。

【００６０】ところで、イオン注入によるシリコン半導
体層１３内での深さ方向の不純物分布は、不純物濃度の
ピークから離れるとその変化が急峻になるので、上記方
法を用いることにより、チャネル領域１８の不純分布を
図１（ｂ）のような急峻なものとすることができる。す
なわち、図４（ａ）の段階において、図６（ａ）に示す
ような不純物濃度分布が得られるが、不純物濃度がシリ
コン酸化膜２４とシリコン半導体層１３との界面に向か
って漸増する領域と不純物濃度のピーク位置を過ぎて不
純物濃度が漸減する領域の、不純物濃度の深さ依存性が
なだらかな部分は、図４（ａ）のシリコン酸化膜２４中
に位置し、このシリコン酸化膜２４は図４（ｂ）の段階
で除去されるので、シリコン半導体層１３中の不純物分
布は急峻になり、図１（ｂ）又は図２と同様の不純物分
布が得られる。これは図１（ｂ）の不純物分布とは異な
るが、シリコン半導体層１３表面で濃度が高く、絶縁膜
１２とシリコン半導体層１３との界面で濃度が低いとい
う点においては共通しているので、図１（ｂ）の構造と
同様に、基板浮遊効果を抑制できる。

【００６１】ここで、ダミー層のシリコン酸化膜は熱酸
化等ＣＶＤ以外の方法により形成しても良い。また、ダ
ミー層の材料には特に制限はなく、シリコン窒化膜等、
シリコン酸化膜以外の絶縁膜を用いても良いことは勿論
である。

【００６２】次に、本発明の第４の実施形態を図５及び
図６（ｂ）を参照しながら説明する。図５は本発明の第
４の実施形態による電界効果トランジスタの構造を製造
フローに従って示した断面図であり、図６（ｂ）は図５
（ａ）に対応する工程における不純物濃度分布を示した
ものである。

【００６３】シリコン基板３１上に厚さ１００ｎｍの絶
縁膜３２を介して厚さ１００ｎｍのシリコン半導体層３
３を持つＳＯＩ基板を用意する。次に、シリコン半導体
層３３にＢＦ２を注入エネルギー２０ｋｅＶ、ドーズ量
１×１０¹³ａｔｏｍｓ／ｃｍ²の条件でイオン注入する
（図５（ａ））。

【００６４】続いて、温度９００℃、時間１０秒の熱処
理により不純物を活性化したのち、シリコン半導体層３
３をその表面から５０ｎｍの厚さを異方性ドライエッチ
ング（ＲｉａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇの略
称で、以下ＲＩＥと略称する）により除去する（図５
（ｂ））。

【００６５】続いて、シリコン半導体層３３表面に厚さ
３ｎｍのゲート酸化膜３４を形成したのち、ゲートポリ
シリコン３５をパターニングし、続いて砒素をドーズ量
１×１０¹⁵ａｔｏｍｓ／ｃｍ²の条件でイオン注入して
ソース領域３６及びドレイン領域３７を形成する。この
ソース領域３６及びドレイン領域３７に挟まれたシリコ
ン半導体層３３が不純物としてボロンを含むチャネル領
域３８となる（図５（ｃ））。このとき、不純物濃度が
最大となるピークは、除去される領域のシリコン半導体
層３３内に位置するようにシリコン半導体層３３の除去
量と不純物の注入エネルギーが選択されていれば、上記
以外の条件及びイオン種を用いてイオン注入を行っても
良い。例えば、Ｂイオンを注入エネルギー１０ｋｅＶ、
ドーズ量１×１０¹⁴ａｔｏｍｓ／ｃｍ²の条件でイオン
注入する。

【００６６】本実施形態においても、第３の実施形態と
同様に、図５（ａ）に対応する図６（ｂ）の不純物濃度
に示すように、チャネル形成領域３８の不純物濃度が絶
縁膜３２とシリコン半導体層３３との界面に向かって漸
増する領域と不純物濃度のピーク位置を過ぎて不純物濃
度が漸減する領域の、不純物濃度の深さ依存性がなだら
かな部分は、ＲＩＥによって除去されるので、シリコン
半導体層３３中の不純物分布は急峻になり、図１（ｂ）
又は図２と同様の不純物分布が得られる。この実施形態
は、ダミー層として、実施形態３におけるシリコン酸化
膜に代えて、シリコン半導体層の表層部を用いるもので
ある。

【００６７】上記本発明の実施形態３においては、シリ
コン半導体層の表面にダミー層を設けてダミー層内、又
は、ダミー層とシリコン半導体界面付近で不純物濃度が
最大となるようにイオン注入を行い、その後、ダミー層
を取り除いて電界効果トランジスタを作成すると、シリ
コン半導体層の表面から深さ方向に向かって、単調に減
少する不純物分布が得られる。或いは、トランジスタに
おいてピンチオフが発生しない条件において、反転層の
下部で、不純物濃度が反転層のキャリア濃度を越える領
域において、不純物濃度がシリコン半導体層の表面から
深さ方向に向かって単調に減少する分布が得られる。こ
れは、深さ方向の不純物分布は、不純物濃度のピークか
ら離れるとその変化が急峻になることを利用したもので
ある。

【００６８】又、本発明の実施形態４においては、シリ
コン半導体層の表面側の一部をダミー層として用い、シ
リコン半導体層にイオン注入を行ったのち、不純物分布
がなだらかである表面の部分のシリコン半導体層を取り
除き、不純物分布が急峻な部分を利用して電界効果トラ
ンジスタを作成することにより、実施形態３と同様な分
布が得られる。

【００６９】更に、上記の実施形態３、４において、Ｂ
Ｆ２のイオン注入にかえて、ＢやＩｎのイオン注入を用
いても良い。また、イオン注入に変えてプラズマドーピ
ングを行っても良い。

【００７０】イオン種をＩｎとすること、或いは、プラ
ズマドーピングを行うと、一般に不純物分布が急峻にな
るので、これによりシリコン半導体層の表面から深さ方
向に向かって不純物濃度が低下する分布が得られる場
合、あるいはＸ１点よりも深い位置から深さ方向に向か
って不純物濃度が低下する分布が得られる場合には、実
施形態４に述べたシリコン半導体層上層部の除去、また
は実施形態３に述べたシリコン半導体層上のシリコン酸
化膜の堆積とその除去は、省略しても良い。

【００７１】次に、本発明の第５の実施形態を図７を参
照しながら説明する。図７は本発明の第５の実施形態に
よる電界効果トランジスタの構造を製造フローに従って
示した断面図である。

【００７２】シリコン基板４１上に厚さ１００ｎｍの絶
縁膜４２を介して厚さ４０ｎｍのシリコン半導体層４３
を持つＳＯＩ基板を用意する。ＳＯＩ基板上に厚さ１０
ｎｍのシリコン膜４９をエピタキシャル成長させる。こ
のとき、シリコン膜４９中にはその成長中にホウ素を３
×１０¹⁸ａｔｏｍｓ／ｃｍ³導入する（図７（ａ））。

【００７３】続いて、シリコン膜４９表面に厚さ３ｎｍ
のゲート酸化膜４４を形成したのち、ゲートポリシリコ
ン４５をパターニングし、続いて砒素をドーズ量１×１
０¹⁵ａｔｏｍｓ／ｃｍ²の条件でイオン注入してソース
領域４６及びドレイン領域４７を形成する（図７
（ｂ））。

【００７４】ここで、シリコン膜４９中のホウ素の濃度
をシリコン半導体層４３中のホウ素の濃度よりも高く設
定することにより、シリコン膜４９中のホウ素は、シリ
コン膜４９の成長後に受ける様々な熱処理（例えば、ソ
ース／ドレイン領域に注入した不純物を活性化するため
のアニール等）によってシリコン半導体層４３中に拡散
し、シリコン半導体層４３の表面から絶縁膜４２とシリ
コン半導体層４３との界面に向かって不純物濃度が単調
に低下する分布が得られる。また、シリコン膜４９内に
おいても、中央より下部の領域においては、絶縁膜４２
とシリコン半導体層４３との界面に向かって不純物濃度
が単調に低下する分布が得られる。また、シリコン膜４
９内においても、中央よりも下部の領域においては、絶
縁膜４２とシリコン半導体層４３との界面に向かって不
純物濃度が単調に低下する分布が得られる。

【００７５】特に、シリコン膜４９の厚さを反転層の厚
さよりも小さくすると、図２に示すＸ１よりも深い位置
から下に向かって、不純物濃度が減少する分布を容易に
得ることができる。典型的には、シリコン膜４９の厚さ
を５ｎｍ以下とすれば良い。

【００７６】また、シリコン膜４９は、気相エピタキシ
ャル法によって形成しても良い。また、不純物を含んだ
アモルファスシリコンを堆積したのち、これを固相エピ
タキシャル法により、単結晶化しても良い。

【００７７】以上に述べた本発明の第５の実施形態は、
下地半導体上に下地半導体よりも不純物濃度の高い半導
体を成長させることにより、不純物濃度のピークを、成
長させた半導体層中に位置させるものである。

【００７８】次に、本発明の第６の実施形態を図８を参
照しながら説明する。図８は本発明の第６の実施形態に
よる電界効果トランジスタの構造を製造フローに従って
示した断面図である。

【００７９】本実施形態は、第５の実施形態をｎチャネ
ルとｐチャネルの双方のトランジスタを形成する場合に
適用したものであり、それぞれのトランジスタに対して
別々にエピタキシャル層を形成すれば良い。例えば、シ
リコン半導体層５３の全面を熱酸化することにより、そ
の表面を厚さ１０ｎｍの第１のマスク酸化膜１０１で覆
い、通常のリソグラフィの後ＲＩＥまたはウェットエッ
チングによりｎ型電界効果トランジスタを形成する領域
の第１のマスク酸化膜を除去し、レジストを除去した
後、この領域にホウ素を含んだシリコン層をエピタキシ
ャル成長させ、ボロンドープシリコン膜５９を形成する
（図８（ａ））。続いて全面にＣＶＤにより厚さ２０ｎ
ｍの第２のマスク酸化膜１０２を堆積し、レジストをパ
ターニングしてそれをマスクに、今度は通常のリソグラ
フィの後ＲＩＥまたはウェットエッチングによりｐ型電
界効果トランジスタを形成する領域の第１のマスク酸化
膜１０１及び第２のマスク酸化膜１０２を除去し、レジ
ストを除去した後、この領域にリンを含んだシリコン層
をエピタキシャル成長させ、リンドープシリコン膜６９
を形成する（図８（ｂ））。その後、マスク酸化膜をウ
ェットエッチングにより除去し、素子分離絶縁膜６０、
ゲートポリシリコン５５、６５、ソース領域５６、６
６、ドレイン領域５７、６７を形成し、電界効果トラン
ジスタを形成する（図８（ｃ））。このとき、素子分離
として、トレンチ分離を用いると、ＬＯＣＯＳ分離の場
合に比べて熱処理時間が短くなるので、チャネル形成領
域５８、６８において縦方向の不純物分布の急峻性が保
持される。

【００８０】又、図示はしないが、素子分離の後に、ｎ
型、ｐ型電界効果トランジスタを形成する領域のそれぞ
れにおいて、シリコン半導体層の表面にそれぞれｐ型及
びｎ型の不純物を含んだ層をエピタキシャル成長させて
も良い。例えば、素子領域となる部分の上にパッド酸化
膜、窒化膜、フォトレジストがこの順に下から積層した
構造をパターニングし、これらをマスクに素子分離領域
のシリコン半導体層をＲＩＥにより除去し、レジストの
除去後、ＣＶＤにより酸化膜を埋設し、続いて窒化膜を
ストッパとしてＣＭＰにより平坦化する。この後、素子
領域上に存在する窒化膜を除去し、続いて、リソグラフ
ィ及びエッチングによりｎ型電界効果トランジスタを形
成する部分の素子領域上に存在するパッド酸化膜だけを
除去し、ここにｐ型シリコン膜をエピタキシャル成長す
る。続いてＣＶＤにより厚さ１０ｎｍのマスク酸化膜を
全体に堆積し、リソグラフィ及びエッチングによりｐ型
電界効果トランジスタを形成する部分の素子領域上に存
在するパッド酸化膜とマスク酸化膜を除去し、ここにｎ
型シリコン膜をエピタキシャル成長する。続いて、ｎ型
電界効果トランジスタ上のマスク酸化膜を除去し、通常
の工程によりゲートポリシリコン、ソース領域、ドレイ
ン領域を形成し、電界効果トランジスタを形成する。こ
の場合には２つのエピタキシャル層を形成するが、先に
エピタキシャル層を形成したチャネルタイプのトランジ
スタに対するマスク酸化膜として、ゲート酸化前にシリ
コン膜を熱酸化して形成する犠牲酸化膜を用いても良
い。

【００８１】以上に述べた本発明の第６の実施形態で
は、ｐチャネルのトランジスタを形成する半導体層上に
エピタキシャル成長を行う際は、ｎチャネルトランジス
タを形成する半導体層を絶縁膜よりなるマスク材料で覆
い、ｎチャネルトランジスタを形成する際は、ｐチャネ
ルトランジスタを形成する半導体層を絶縁膜よりなるマ
スク材料で覆うものであり、これにより、トランジスタ
のチャネルタイプに応じて異なる導電性を持つ不純物を
含む半導体層を成長させることができる。

【００８２】次に、本発明の第７の実施形態を図９を参
照しながら説明する。図９は本発明の第７の実施形態に
よる電界効果トランジスタの構造を製造フローに従って
示した断面図である。

【００８３】本実施形態の趣旨は、チャネル形成領域の
不純物の分布に、より急峻性を求める場合は、ソース／
ドレイン領域を形成するためのアニールが、不純物分布
をなだらかに変化させることを防ぐため、ソース領域、
ドレイン領域の形成後に、ダミー層を通したチャネル領
域への不純物注入及びダミー層の除去を行うことにあ
る。

【００８４】実施形態３と同様に、シリコン半導体層７
３にダミー層となるシリコン酸化膜８４を５０ｎｍ成長
させたのち、厚さ２００ｎｍのポリシリコン８１を堆積
させて、シリコン酸化膜８４とポリシリコン９１からな
るダミーゲート８２をＲＩＥによるパターニングによっ
て設ける（図９（ａ））。次に、砒素を２×１０¹⁵ａｔ
ｏｍｓ／ｃｍ²イオン注入し、続いて８５０℃、３０秒
の熱処理を行い、ダミーゲート８２両側のシリコン半導
体層７３にソース領域７６、ドレイン領域７７を形成す
る（図９（ｂ））。続いて、全体に３００ｎｍのＣＶＤ
酸化膜８３を堆積し、ＣＶＤ酸化膜８３に対してＣＭＰ
（ＣｈｅｍｉｃａｌＭｅｃｈａｎｏＰｏｌｉｓｈ、化
学的機械的研磨の意味し、以下ＣＭＰと略称する）を行
い、ダミーゲート８２上部を露出させる（図９
（ｃ））。

【００８５】続いて、ダミーゲート８２の上層部のポリ
シリコン８１をＲＩＥにより除去し、スリット８５を形
成する。次に、ＢＦ２を２０ｋｅＶ、３×１０¹³ａｔｏ
ｍｓ／ｃｍ²のドーズ量でイオン注入する（図１０
（ａ））。続いて、ダミー層であるシリコン酸化膜８４
をＲＩＥで除去する。シリコン酸化膜８４のＲＩＥ時に
は、ＣＶＤ酸化膜８３も少し薄くなるが、問題は無い。

【００８６】次にゲート絶縁膜７４を堆積し、ゲート電
極となる材料、例えばポリシリコンを埋め込み、埋め込
んだポリシリコンを適当な形状にパターニングして、ゲ
ートポリシリコン７５を形成する（図１０（ｂ））。

【００８７】ゲート絶縁膜７４の形成は、熱酸化、熱窒
化等でも良いが、熱処理が不純物分布に与える影響を低
減するには、ＣＶＤ法による酸化膜や窒化膜の堆積、あ
るいはＣＶＤ法やスパッタ法による金属酸化物の堆積
等、熱酸化よりも低温で絶縁膜を形成できる方法、特に
７５０℃以下で形成できる方法を用いることが望まし
い。ダミーゲートの上層部はシリコン窒化膜でも良い
し、又、ポリシリコン上にシリコン窒化膜を積層した構
造でも良い。

【００８８】なお、スリット８５を開口後、これにゲー
ト電極となる材料を埋め込むまでの間に（図１０
（ａ）、図１０（ｂ）に掛けての工程に相当）、このス
リット８５を通して、シリコン基板（支持基板）７１に
対してイオン注入を行っても良い。これにより得られる
不純物の様子を図１１（ａ）に示す。基板不純物領域８
６は、シリコン基板７１に空乏層が広がるのを防ぎ、シ
リコン基板７１の電位を安定させる作用、また、ドレイ
ン電界を終端し、短チャネル効果やバックチャネルの形
成を抑制する作用を持つ。シリコン基板７１の電位をよ
り安定させるためには、図１１（ｂ）のように基板不純
物領域８６と、これと接続し、かつシリコン基板７１の
表面から離れた位置に設けられる深い不純物領域８７と
組み合わせることが望ましい。深い不純物領域８７は、
基板不純物領域８６への電荷の流入経路として作用し、
基板不純物領域８６の電位をより安定させる。形成され
るトランジスタの形状は、図１１（ａ）、図１１（ｂ）
のそれぞれに対応して、図１２（ａ）、図１２（ｂ）の
ようになる。

【００８９】深い不純物領域８７は、例えば図９（ａ）
のダミーゲートの下層部であるシリコン酸化膜８４の形
成に先立って、絶縁膜７２を通してシリコン基板７１に
イオン注入することにより形成できる。

【００９０】基板不純物領域８６、深い不純物領域８７
の不純物濃度は一般に１×１０¹⁸ａｔｏｍｓ／ｃｍ³以
上である。これらの領域８５、８６を絶縁膜７２を通し
たイオン注入により形成する場合には、絶縁膜７２への
ダメージを防ぐために、不純物濃度は５×１０¹⁹ａｔｏ
ｍｓ／ｃｍ³以下とすることが望ましい。

【００９１】単に電位を安定化させるという観点から
は、基板不純物領域８６、深い不純物領域８７の導電型
は問わないが、ソース領域、ドレイン領域との仕事関数
差を利用し、バックチャネルを防止するという観点から
は、双方ともに第２導電型であることが好ましい。

【００９２】また、実施形態４と同じく、シリコン半導
体層７３の上部をダミー層として用いて図９から図１０
の製造方法を実施しても良い。シリコン半導体層７３の
上部をダミー層とする場合は、図９（ａ）に示すダミー
ゲート８２両側でのダミー層であるシリコン半導体層７
３の上部をエッチングせず、図９（ｃ）におけるダミー
ゲート８２を除去した後に図１３（ａ）のようにイオン
注入を行い、その後に図１３（ｂ）のようにシリコン半
導体層７３の上部をエッチングする工程のみを実施し、
最終的に図１３（ｃ）のようにゲートポリシリコンの下
方のシリコン半導体層７３の形状が凹型となるようにし
てゲート絶縁膜９４及びゲートポリシリコン９５を形成
しても良い。

【００９３】以上の本発明の実施形態３から実施形態７
までの製造方法に関する発明は、シリコン半導体層のう
ち、埋込絶縁膜界面寄りに不純物を導入するプロセス、
例えば注入エネルギーの比較的高いイオン注入と組み合
わせて用いても良い。これは、表面における高濃度部が
しきい値の制御を行い、シリコン半導体層の埋込絶縁膜
界面寄りに導入した不純物がバックチャネルを抑制し、
同時に基板浮遊効果及び短チャネル効果の抑制を行う効
果をもたらす。

【００９４】又、バルク基板上のＦＥＴにおいて、表面
から離れた深い位置に不純物を導入する工程と組み合わ
せても良い。これは、表面における高濃度部がしきい値
の制御を行い、深い位置に導入された不純物がパンチス
ルーを抑制するものである。

【００９５】本発明の実施形態３から実施形態７までの
製造方法に関する発明は、半導体の表面に不純物濃度の
高い領域を形成する作用を持つので、この作用を必要と
する電界効果トランジスタであれば、第１、第２の実施
形態に記載した構造以外のトランジスタの製造に用いて
も良い。例えば、第１、第２の実施例に記載した第２導
電型不純物分布（第１の不純物分布）に加え、他の不純
物の分布（第２の不純物分布）が重畳するトランジスタ
を形成する際に、第１の不純物分布を得るために、上記
製造方法を用いても良い。例えば、シリコン半導体層の
うち、埋込絶縁膜界面寄りに不純物を導入するプロセ
ス、例えば注入エネルギーの比較的高いイオン注入と組
み合わせる上記製造方法に用いる。

【００９６】又、本発明の実施形態３から実施形態７ま
での製造方法に関する発明において、絶縁層上の半導体
層を通常の半導体基板に置き換え、表面に少なくとも一
つの不純物濃度のピークを持つ、通常のバルク基板上の
電界効果トランジスタを製造する場合に用いても良い。
又、本発明の実施形態３から実施形態７までの製造方法
に関する発明は、基板浮遊効果や短チャネル効果を抑制
する効果が弱まるが、その効果が皆無ではない、反転層
の最大深さが２倍から１０倍の深さの位置に不純物濃度
のピークが位置するトランジスタの製造に用いても良
い。

【００９７】尚、本発明において使用されるシリコン半
導体層と言う語句は、絶縁体上に設けられた半導体層を
指し、ＳＯＩ基板という語句は、絶縁体上に半導体層が
設けられている構造を含んでいる基板を意味する。

【００９８】又、本発明に係る上記半導体層としては、
シリコンが主に使用されるが、シリコン以外の半導体で
あっても良い。例えばＧｅ、ＧａＡｓ、ＳｉＧｅ、Ｓｉ
Ｃ、ＧａＰ等が挙げられる。

【００９９】又、半導体層のある一部がシリコン、他の
一部がシリコン以外の半導体であっても良い。例えば、
シリコン層の一部がゲルマニウム（Ｇｅ）やシリコンゲ
ルマニウム（ＳｉＧｅ）によって置き換えられていても
良い。

【０１００】本発明において、第１導電型とはソース領
域及びドレイン領域の導電型を指し、第１導電型はチャ
ネルを形成するキャリアの導電型と同一である。チャネ
ル形成領域に導入する不純物は第２導電型である。

【０１０１】本発明において、第１の導電性を有する不
純物を例えばリン、ヒ素等のｎ型不純物とした場合、第
２の導電性を有する不純物は、例えばホウ素、インジウ
ム等のｐ型不純物である。また、第１の導電性を有する
不純物を例えばホウ素、インジウム等のｐ型不純物とし
た場合、第２の導電性を有する不純物は、例えばリン、
ヒ素等のｎ型不純物である。また、ホウ素を導入するた
めに、ＢＦ２イオンを用いる方法等、導入せんとする元
素と、それ以外の元素とから構成されるイオンを注入す
る方法を用いても良い。

【０１０２】本発明による電界効果トランジスタは、例
えば、ＳＩＭＯＸ、張り合わせ等により形成したＳＯＩ
基板、あるいはＥＬＯ（横方向エピタキシャル成長）、
レーザーアニール等、他の方法により形成したＳＯＩ基
板上に作成されるもので有っても良い。

【０１０３】これらＳＯＩ基板において絶縁層上に形成
される半導体層（シリコン半導体層）は単結晶である。
これらＳＯＩ基板を用いて形成された電界効果トランジ
スタを構成する半導体層は、その一部、あるいは全部が
単結晶となる。

【０１０４】ここで、ＳＩＭＯＸとは、Ｓｅｐａｒａｔ
ｉｏｎ−ｂｙ−ｉｍｐｌａｎｔｅｄ−ｏｘｙｇｅｎの略
称であり、シリコン基板中に酸素をイオン注入すること
により、薄いシリコン層の下に酸化膜層を設ける技術で
あり、又は係る技術によって形成されたＳＯＩ基板を言
う。

【０１０５】貼り合わせ技術とは、二枚のシリコン基板
を、それらの間に酸化膜を挟み込む様にして張り合わせ
て形成するＳＯＩ基板形成技術である。一方、ＥＬＯ
は、ＥｐｉｔａｘｉａｌＬａｔｅｒａｌＯｖｅｒ
Ｇｒｏｗｔｈの略称であり、絶縁体上に横方向に半導体
層をエピタキシャル成長させる技術である。

【０１０６】上記実施形態では、素子が形成される半導
体層が、単結晶のシリコン半導体層である場合について
述べたが、半導体層は単結晶に限らない。絶縁体上の多
結晶半導体、あるいはアモルファス半導体に形成される
ＴＦＴにおいては、余剰なキャリアが再結合により失わ
れやすいため、一般に単結晶のＳＯＩ基板上に形成され
る電界効果トランジスタよりも基板浮遊効果は発生しに
くいが、ＴＦＴにおいても基板浮遊効果を抑制する必要
のあるときは、本発明を用いると好ましい。

【０１０７】また、半導体層の一部が単結晶であり、他
の部分が多結晶であっても良い。例えば、チャネル形成
領域を多結晶ではなく単結晶とすると、キャリアの移動
度が増し、ドレイン電流が増すという効果があるので、
チャネル形成領域だけが単結晶の半導体で他の部分にお
いて半導体層中に多結晶の領域がある構成でも良い。ま
た、チャネル形成領域の近傍をを多結晶ではなく単結晶
とすると、結晶欠陥を介し漏れ電流が減るという効果が
得れらるので、少なくともチャネル形成領域とチャネル
形成領域の近傍だけが単結晶の半導体で、他の部分にお
いて半導体層中に多結晶の領域がある構成でも良い。

【０１０８】埋め込み酸化膜層の厚さは、ＳＩＭＯＸ基
板においては典型的には８０ｎｍから４００ｎｍ、張り
合わせ基板においては１００ｎｍから２μｍ程度である
が、本発明の効果は埋め込み酸化膜層の厚さとは関係は
無いので、これらよりも膜厚の大きな、あるいは小さな
埋め込み酸化膜を、静電耐圧や熱伝導性の仕様を満たす
ように用いれば良い。但し、一般には支持基板とシリコ
ン半導体層間の寄生容量を小さくするために、埋め込み
酸化膜厚はゲート酸化膜厚の少なくとも５倍程度よりは
大きくすることが有利である。

【０１０９】また、埋め込み酸化膜に変えて、他の絶縁
体を用いても良い。例えば、シリコン窒化膜、アルミ
ナ、多孔質シリコン酸化膜、アモルファスカーボン等を
用いても良い。また、埋め込み酸化膜を空洞で置き換え
ても良い。支持基板を設けず、サファイア基板、ガラス
基板上の絶縁体上にトランジスタを形成しても良い。

【０１１０】素子領域におけるシリコン半導体層の厚さ
は、典型的には３０ｎｍから２５０ｎｍ程度であるが、
これについても特に制限は無い。但し、ソース領域及び
ドレイン領域の寄生容量を低減するという観点から、ソ
ース領域及びドレイン領域に導入した不純物がシリコン
半導体層の底に届くか、あるいはソース領域及びドレイ
ン領域下が空乏化する程度の厚さに、シリコン半導体層
の厚さを設定することが望ましい。

【０１１１】図１（ａ）の断面構造を有する電界効果ト
ランジスタのチャネル形成領域の不純物濃度分布に関し
ては、図１（ｂ）或いは図２に示す不純物濃度の最大値
が、５×１０¹⁷ａｔｏｍｓ／ｃｍ³から１×１０¹⁹ａｔ
ｏｍｓ／ｃｍ³の範囲であり、半導体層／絶縁膜界面で
の不純物濃度は、上述の最大値よりも低く、かつ、２．
０×１０¹⁸ａｔｏｍｓ／ｃｍ³以下である。更に、典型
的な値としては、不純物濃度の最大値が、１．０×１０
¹⁸ａｔｏｍｓ／ｃｍ³から５．０×１０¹⁸ａｔｏｍｓ／
ｃｍ³の範囲であり、半導体層／絶縁膜界面では１．０
×１０¹⁷ａｔｏｍｓ／ｃｍ³から５．０×１０¹⁷ａｔｏ
ｍｓ／ｃｍ³の範囲である。チャネル形成領域８には、
ｎ型電界効果トランジスタの場合はホウ素等のアクセプ
タ不純物が導入され、又、ｐ型電界効果トランジスタの
場合はリン、ヒ素等のドナー不純物が導入される。

【０１１２】ソース領域６及びドレイン領域７の不純物
濃度は、典型的には１×１０¹⁹ａｔｏｍｓ／ｃｍ³から
１×１０²¹ａｔｏｍｓ／ｃｍ³の範囲であり、１×１０
²⁰ａｔｏｍｓ／ｃｍ³よりも大きいことが寄生抵抗低減
という観点から望ましい。ソース領域６及びドレイン領
域７には、ｎ型電界効果トランジスタの場合はリン、ヒ
素等のドナー不純物が、ｐ型電界効果トランジスタの場
合はホウ素等のアクセプタ不純物が、導入される。

【０１１３】ゲート絶縁膜４の厚さは通常２ｎｍから２
０ｎｍ程度である。これより薄いと、トンネル電流によ
り、ゲート電極からの漏れ電流が発生するが、素子の用
途上漏れ電流が多くてもよい場合は、これより薄い絶縁
膜を用いてもよい。

【０１１４】また、ゲート絶縁膜４の膜厚を２０ｎｍ以
下とするのはＬＳＩ用の素子として一般に要求されるだ
けのドレイン電流を得るためであるが、高耐圧素子等に
おいて、ドレイン電流よりもゲート酸化膜中の電界緩和
が重要な場合はこれよりも厚くてもよく、また、ゲート
絶縁膜はシリコン酸化膜であっても、それ以外の絶縁
体、例えばシリコン窒化膜、タンタル酸化膜（Ｔａ２Ｏ
５）等であってもよい。また、複数の材料が積層された
ものであってもよい。

【０１１５】ゲート長は（ソース領域とドレイン領域を
結ぶ方法におけるゲート電極の長さ）、例えば３０ｎｍ
から０．６μｍ程度の範囲とする。これはＬＳＩ用のト
ランジスタを想定した場合、通常使われている寸法、及
び将来使われるといわれている寸法であるが、高耐圧Ｍ
ＯＳ等、他の用途に適用する場合は、これより大きくて
もよい。また、素子の微細化が重要な場合はこれよりも
小さくても良い。また、ｎ型電界効果トランジスタにお
いてゲート電極はｐ＋ポリシリコン、Ｍｏ、Ｗ、Ｔａ等
の金属、金属シリサイド、エルビウムシリサイド、Ｔｉ
Ｎ等の金属化合物等であってもよい。

【０１１６】ｐ型電界効果トランジスタにおいてゲート
電極は通常ｐ⁺ポリシリコンであるが、ｎ⁺ポリシリコ
ン、Ｍｏ、Ｗ、Ｔａ等の金属、金属シリサイド（白金シ
リサイド、チタンシリサイド、タングステンシリサイド
等）、ＴｉＮ等の金属化合物、ｐ ⁺型多結晶シリコン−
ゲルマニウム混晶等であってもよい。また、ソース領域
及びドレイン領域は均一の深さを持つものではなく、チ
ャネル形成領域に接する部分だけ浅く設けるエクステン
ション構造、チャネル形成領域に接する部分の不純物濃
度を低くするＬＤＤ構造を持っても良い。また、ソース
領域及びドレイン領域の少なくとも一部、あるいはエク
ステンション領域等のソース領域及びドレイン領域に接
続する領域の少なくとも一部が、エピタキシャル成長な
どにより、チャネル形成領域の表面よりも上に突起する
構造を持っても良い。

【０１１７】尚、本発明における上記各実施形態におい
て、ゲート絶縁膜、埋込み絶縁膜の材質は、上記の様な
シリコン酸化膜以外の材料を使用する事も可能であるこ
とは勿論である。

【０１１８】

【発明の効果】以上説明したように、本発明に従って、
下記１、２を実施することにより、下記（１）、
（２）、（３）のような効果が得られる。１．シリコン半導体層の表面にダミー層を設け、ダミー
層内、あるいはダミー層とシリコン半導体層の界面付近
で不純物濃度が最大となるようにイオン注入を行う。そ
の後、ダミー層を取り除き、電界効果トランジスタを作
成すると、シリコン半導体層の表面から半導体層／絶縁
膜界面に向かって、単調に減少する不純物分布が得られ
る。あるいは、トランジスタにおいてピンチオフが発生
しない条件において、反転層の下部で、不純物濃度が反
転層のキャリア濃度を越える領域において、不純物濃度
が、半導体層の奥に向かって単調に減少する分布が得ら
れる。これは、深さ方向の不純物分布は、不純物濃度の
ピークから離れるとその変化が急峻になることを利用し
たものである。また、半導体層の表面側の一部をダミー
層として用いる。半導体層にイオン注入を行ったのち、
不純物分布がなだらかである表面の部分を取り除き、不
純物分布が急峻な部分を利用して電界効果トランジスタ
を作成すると、同様な分布が得られる。また、ダミー層
として、ＣＶＤにより堆積したシリコン酸化膜、シリコ
ン窒化膜を用いる。２．シリコン半導体層の表面に半導体層をエピタキシャ
ル成長させるとともに、エピタキシャル成長された半導
体層には、その下地の半導体層よりも濃度の高い不純部
が、成長時に導入される。これにより表面で濃度が高い
不純物分布が得られる。（１）不純物の濃度を表面において高くすることによ
り、基板浮遊効果が抑制される。（２）不純物の濃度を表面において高くすることによ
り、短チャネル効果が抑制される。（３）半導体層のごく表面を除いて、不純物濃度が表面
から半導体層／絶縁膜界面に向かって減少するように分
布させることにより、不純物の濃度を表面において高く
することができ、基板浮遊効果または短チャネル効果を
抑制できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態により得られる電界効
果トランジスタの断面図及びそのチャネル形成領域にお
ける不純物分布である。

【図２】本発明の第２の実施形態により得られる電界効
果トランジスタのチャネル形成領域における不純物分布
である。

【図３】ゲート電極にしきい値以上の電圧が印加された
ときの本発明の第１、２の実施形態により得られるチャ
ネル形成領域における電位分布と、従来構造の電界効果
トランジスタのチャネル形成領域における電位分布であ
る。

【図４】本発明の第３の実施形態により得られる電界効
果トランジスタの製造工程を製造工程順に示す断面図で
ある。

【図５】本発明の第４の実施形態により得られる電界効
果トランジスタの製造工程を製造工程順に示す断面図で
ある。

【図６】図４（ａ）及び図５（ａ）に示す製造工程にお
ける不純物濃度分布を示すグラフである。

【図７】本発明の第５の実施形態により得られる電界効
果トランジスタの製造工程を製造工程順に示す断面図で
ある。

【図８】本発明の第６の実施形態により得られる電界効
果トランジスタの製造工程を製造工程順に示す断面図で
ある。

【図９】本発明の第７の実施形態により得られる電界効
果トランジスタの製造工程を製造工程順に示す断面図で
ある。

【図１０】図９に続く製造工程を製造工程順に示す断面
図である。

【図１１】本発明の第７の実施形態に用いられる半導体
基板に改良を加えた半導体基板を形成する製造工程を製
造工程順に示す断面図である。

【図１２】本発明の第７の実施形態に用いられる半導体
基板に改良を加えた半導体基板を用いて形成された電界
効果トランジスタの断面図である。

【図１３】本発明の第７の実施形態によるチャネル形成
領域を、もう一つ別の形成方法を用いて形成する場合の
製造工程を製造工程順に示す断面図である。

【図１４】従来の半導体基板を用いた電界効果トランジ
スタとＳＯＩ基板を用いた電界効果トランジスタの動作
中の衝突電離により発生するキャリアの様子を模式的に
示す断面図である。

【図１５】ＳＯＩ基板を用いた電界効果トランジスタの
構造において、チャネル形成領域の不純物濃度分布を深
さ方向に階段的に変化させた電界効果トランジスタの断
面図とそのチャネル形成領域の不純物濃度分布である。

【図１６】ＳＯＩ基板を用いた電界効果トランジスタの
構造において、通常のイオン注入を用いてチャネル形成
領域を形成した場合のチャネル形成領域の不純物濃度を
深さ方向に示す不純物濃度分布である。

【符号の説明】

１、１１１、１２１支持基板２、１２、３２、４２、５２、７２絶縁膜３半導体層４、８４、９４ゲート絶縁膜５導電性ゲート電極６、１６、３６、４６、５６、６６、７６、１０６、１
１６、１２６ソース領域７、１７、３７、４７、５７、６７、７７、１０７、１
１７、１２７ドレイン領域８、１８、３８、４８、５８、６８、１０８、１１８、
１２８チャネル形成領域１３、３３、４３、５３、７３、１１３、１２３シ
リコン半導体層１４、３４、４４、５４、６４、１０４、１１４、１２
４ゲート酸化膜１５、３５、４５、５５、６５、９５ゲートポリシ
リコン５９ボロンドープシリコン膜６９リンドープシリコン膜８１ポリシリコン８２ダミーゲート８３ＣＶＤ酸化膜８４シリコン酸化膜８５スリット８６基板不純物領域８７深い不純物領域１０１第１マスク酸化膜１０２第２マスク酸化膜１０３ｐ型シリコン基板１０５、１１５、１２５ゲート電極１２２埋込酸化膜１２９高不純物濃度層１３０低不純物濃度層

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F110 AA15 BB04 CC02 DD02 DD04 DD05 DD12 DD13 DD14 DD24 EE01 EE04 EE05 EE09 FF01 FF02 FF03 FF23 FF29 GG02 GG03 GG04 GG13 GG25 GG32 GG34 GG37 HJ01 HJ13 HJ23 HM15 NN62 QQ03 QQ04 QQ11

Claims

【特許請求の範囲】

【請求項１】少なくとも底面を絶縁体により覆われた
素子形成用の半導体層と、前記半導体層表面に形成され
たゲート絶縁膜を介してその上に設けられたゲート電極
と、前記ゲート電極の両側の前記半導体層内に形成され
た第１導電型のソース領域及びドレイン領域とからなっ
ており、前記ゲート電極下の前記半導体層に含まれる第
２導電型不純物濃度が最大値となる深さが、前記ゲート
電極にしきい値電圧以上の電圧が印加された場合の前記
半導体層表面近傍の反転層の最大深さよりも前記半導体
層表面側に位置し、かつ、前記第２導電型不純物濃度が
前記反転層の最大深さから前記半導体層と前記絶縁体と
の界面に向かって単調に減少していることを特徴とする
電界効果トランジスタ。
【請求項２】前記第１導電型がｎ型であるときは、前
記反転層の最大深さは、前記ソース領域及び前記ドレイ
ン領域とが接地され、前記ゲート電極に電源電圧と同じ
電圧が印加されたときに、前記ゲート電極中央下の前記
反転層のキャリア濃度が、前記第２導電型不純物濃度と
等しくなる深さとする請求項１記載の電界効果トランジ
スタ。
【請求項３】前記第１導電型がｐ型であるときは、前
記反転層の最大深さは、前記ソース領域及び前記ドレイ
ン領域とに電源電圧が印加され、前記ゲート電極が接地
されたときに、前記ゲート電極中央下の前記反転層のキ
ャリア濃度が、前記第２導電型不純物濃度と等しくなる
深さとする請求項１記載の電界効果トランジスタ。
【請求項４】少なくとも底面を絶縁体により覆われた
素子形成用の半導体層と、前記半導体層表面に形成され
たゲート絶縁膜を介してその上に設けられたゲート電極
と、前記ゲート電極の両側の前記半導体層内に形成され
た第１導電型のソース領域及びドレイン領域とからなっ
ており、前記ゲート電極下の前記半導体層に含まれる第
２導電型不純物濃度が最大値となる深さが、前記半導体
層表面から１０ｎｍ以内に位置し、かつ、前記第２導電
型不純物濃度が前記半導体層表面から１０ｎｍの深さか
ら前記半導体層と前記絶縁体との界面に向かって単調に
減少していることを特徴とする電界効果トランジスタ。
【請求項５】前記第２導電型不純物濃度が前記半導体
層表面から前記半導体層と前記絶縁体との界面に向かっ
て単調に減少している請求項１乃至４記載の電界効果ト
ランジスタ。
【請求項６】前記半導体層が、膜厚４０〜２５０ｎｍ
の膜厚の半導体層である請求項１乃至５記載の電界効果
トランジスタ。
【請求項７】前記第２導電型不純物濃度の最大値が、
５×１０¹⁷ａｔｏｍｓ／ｃｍ³〜１×１０¹⁹ａｔｏｍｓ
／ｃｍ³であり、前記第２導電型不純物濃度の前記半導
体層と前記絶縁体との界面における値が、前記最大値よ
りも低く、かつ、２×１０¹⁸ａｔｏｍｓ／ｃｍ³以下で
ある請求項１乃至６記載の電界効果トランジスタ。
【請求項８】前記第２導電型不純物濃度の最大値が、
１×１０¹⁸ａｔｏｍｓ／ｃｍ³〜５×１０¹⁸ａｔｏｍｓ
／ｃｍ³で、前記第２導電型不純物濃度の前記半導体層
と前記絶縁体との界面における値が、１×１０¹⁷ａｔｏ
ｍｓ／ｃｍ³〜５×１０¹⁷ａｔｏｍｓ／ｃｍ³である請求
項１乃至７記載の電界効果トランジスタ。
【請求項９】前記半導体層が、シリコン、ゲルマニウ
ム、砒化ガリウム、シリコン・ゲルマニウム混晶、シリ
コンカーバイド、ガリウムリンのいずれか、或いは、そ
れらの組み合わせからなる請求項１乃至８記載の電界効
果トランジスタ。
【請求項１０】絶縁体上に少なくとも半導体層を含む
基板を用意し、前記半導体層に第２導電型不純物を導入
し、少なくともゲート電極形成領域の下に位置する前記
半導体層に対してその上方からエッチング処理を施し
て、前記ゲート電極形成領域下の半導体層中の前記第２
導電型不純物濃度がその表面から前記半導体層と前記絶
縁体との界面に向かって単調に減少する不純物分布と
し、前記エッチング処理を施された前記半導体層の表面
にゲート絶縁膜を成長させ、前記ゲート絶縁膜の上にゲ
ート電極を形成し、前記ゲート電極をマスクとして前記
半導体層に第１導電型のソース領域及びドレイン領域を
形成することを特徴とする電界効果トランジスタの製造
方法。
【請求項１１】前記半導体層に第２導電型不純物を導
入する工程が、前記半導体層の上に成長させたダミー絶
縁膜を通して前記半導体層に前記第２導電型不純物をイ
オン注入して、その不純物濃度のピークが前記ダミー絶
縁膜中に位置させることにより行われ、前記エッチング
処理を施す工程が、前記ダミー絶縁膜を除去することに
より行われる請求項１０記載の電界効果トランジスタの
製造方法。
【請求項１２】前記半導体層に第２導電型不純物を導
入する工程が、前記半導体層に前記第２導電型不純物を
イオン注入して、その不純物濃度のピークが前記半導体
層中に位置させることにより行われ、前記エッチング処
理を施す工程が、前記半導体層のうち、前記不純物濃度
がピークとなる位置を含む領域を除去することにより行
われる請求項１０記載の電界効果トランジスタの製造方
法。
【請求項１３】絶縁体上に半導体層が設けられた基板
を用意し、前記半導体層に前記半導体層よりも高濃度の
不純物を含む不純物ドープト半導体層を成長させ、前記
不純物ドープト半導体層の表面にゲート絶縁膜を成長さ
せ、前記ゲート絶縁膜の上にゲート電極を形成し、前記
ゲート電極をマスクとして前記不純物ドープト半導体層
及び前記半導体層に前記不純物と逆導電型の不純物を導
入して前記不純物と逆導電型のソース領域及びドレイン
領域を形成することを特徴とする電界効果トランジスタ
の製造方法。
【請求項１４】前記不純物ドープト半導体層が、膜厚
が５ｎｍ以下である請求項１３記載の電界効果トランジ
スタの製造方法。
【請求項１５】前記不純物ドープト半導体層を、不純
物を導入しながら行う気相エピタキシャル法により、或
いは、不純物を含んだアモルファスシリコンを堆積後固
相エピタキシャル法により単結晶化させることにより得
る請求項１３又は１４記載の電界効果トランジスタの製
造方法。
【請求項１６】支持基板とその上の絶縁体上に半導体
層が設けられた基板を用意し、前記半導体層の上にダミ
ーゲートを形成し、前記ダミーゲートをマスクとして前
記半導体層に第１導電型の不純物を導入後熱処理して前
記半導体層に第１導電型のソース領域及びドレイン領域
を形成し、前記ダミーゲートを含む前記半導体層全面に
層間絶縁膜を前記ダミーゲートよりも高い位置まで成長
させ、前記層間絶縁膜を前記ダミーゲートの表面が露出
するまで研磨し、前記ダミーゲートを選択的に少なくと
も一部除去して前記層間絶縁膜にゲート電極形成用開口
部を設け、前記ゲート電極形成用開口部下の前記半導体
層に第２導電型の不純物をイオン注入し、前記ゲート電
極形成用開口部の底部に露出した材料を所定の厚さだけ
除去して、前記半導体層中の前記第２導電型不純物濃度
をその表面から前記半導体層と前記絶縁体との界面に向
かって単調に減少する不純物分布とし、前記ゲート電極
形成用開口部において露出した前記半導体層表面にゲー
ト絶縁膜を成長させ、前記ゲート絶縁膜を覆ってゲート
電極を形成することを特徴とする電界効果トランジスタ
の製造方法。
【請求項１７】前記ダミーゲートが、シリコン酸化膜
とその上のポリシリコン膜との積層膜、或いは、シリコ
ン酸化膜とその上のポリシリコン膜とさらにその上のシ
リコン窒化膜との積層膜、又は、シリコン酸化膜とその
上のシリコン窒化膜との積層膜、である場合は、前記ダ
ミーゲートを選択的に少なくとも一部除去する工程は、
それぞれ、前記ポリシリコン膜、前記ポリシリコン膜と
さらにその上の前記シリコン窒化膜、前記シリコン窒化
膜を選択的に除去する工程である請求項１６記載の電界
効果トランジスタの製造方法。
【請求項１８】前記ダミーゲートを選択的に少なくと
も一部除去する工程が、前記ダミーゲートを選択的にす
べて除去する工程である場合は、前記ゲート電極形成用
開口部の底部に露出した材料を所定の厚さだけ除去する
工程は、前記ゲート電極形成用開口部の底部に露出した
前記半導体層をその表面から所定の厚さだけ除去する工
程である請求項１６記載の電界効果トランジスタの製造
方法。
【請求項１９】前記ダミーゲートを選択的に少なくと
も一部除去して前記層間絶縁膜にゲート電極形成用開口
部を設ける工程と前記ゲート電極を形成する工程との間
に、前記ゲート電極形成用開口部下方の前記支持基板に
第２導電型の不純物を分布させる工程を有する請求項１
６乃至１８記載の電界効果トランジスタの製造方法。
【請求項２０】前記半導体層の上に前記ダミーゲート
を形成する工程以前に、前記支持基板に第２導電型の不
純物を導入して前記支持基板に第２導電型の第１の不純
物濃度を持たせる工程を有し、かつ、前記ダミーゲート
を選択的に少なくとも一部除去して前記層間絶縁膜にゲ
ート電極形成用開口部を設ける工程と前記ゲート電極を
形成する工程との間に前記ゲート電極形成用開口部下方
の前記支持基板に第２導電型の不純物を導入して前記ゲ
ート電極形成用開口部下方の前記支持基板に第２導電型
の第２の不純物濃度を持たせる工程を有する請求項１６
乃至１９記載の電界効果トランジスタの製造方法。
【請求項２１】前記第１の不純物濃度及び前記第２の
不純物濃度は共に１×１０¹⁸ａｔｏｍｓ／ｃｍ³〜１×
１０¹⁹ａｔｏｍｓ／ｃｍ³の範囲である請求項２０記載
の電界効果トランジスタの製造方法。