JP4713415B2 - 半導体素子 - Google Patents
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Description
(1)ソース層およびドレイン層の底面にPN接合がないため、寄生容量が抑えられ、高速動作が可能である。
等の利点がある。
このようなSOI基板に形成される半導体素子には、完全空乏型(Fully Depleted)と部分空乏型(Partially Depleted)の2種類があり、完全空乏型の半導体素子は、部分空乏型の半導体素子に較べてSOI層の膜厚が薄く、その中の多数のキャリア(nMOS素子の場合は正孔)が完全に空乏化していることが特徴であり、部分空乏型に較べて、
(1)空乏層容量がないため、ゲート電極に電圧を印加した場合、急峻にチャネルを作ることが可能である(急峻なsub−threshold特性)。
等の利点がある。
しかしながら、SOI基板に形成された半導体素子は、周囲を絶縁膜に覆われているため、チャネル領域のドレイン側で生じたキャリア(nMOS素子の場合は正孔)がチャネル層に蓄積される基板浮遊効果によりしきい電圧が低下してソース−ドレイン耐圧が低下するという問題が生ずる。
このため、ソース−ドレイン耐圧や電圧の平坦化が重要となる半導体素子では、基板浮遊効果を抑制することが重要な課題になる。
この基板浮遊効果の抑制のために、従来のSOI基板上に形成されるMOSFETは、pMOS素子の場合に、SOI基板のSOI層に素子分離層、ゲート絶縁膜を順に形成し、ゲート絶縁膜上のポリシリコン層をパターニングしてゲート電極を形成する。
このような、MOSFETのソース層およびドレイン層をシリコンゲルマニウム層に形成することは、電位障壁を低くして基板浮遊効果を抑制することには効果があるもの、このようなMOSFETを形成するためには、ゲルマニウムのイオン注入工程を追加することが必要になり、その工程設備の導入や製造ラインの配置替え等を行わなければならないという問題が生ずる。
前記のような新たな工程設備の導入を行わずに、通常の工程設備を利用して基板浮遊効果を抑制するために、従来のSOI基板上に形成されるMOSFETは、nMOS素子の場合に、SOI基板のSOI層に素子分離層を形成した後に、SOI層にP型不純物を拡散させてチャネル領域を形成し、その上に形成したゲート絶縁膜上にN型不純物を拡散させたポリシリコン層を形成し、これをパターニングしてゲート電極を形成する。
本発明は、上記の問題点を解決するためになされたもので、半導体素子の大きさを維持して集積度の悪化を防止しながら、基板浮遊効果を抑制する手段を提供することを目的とする。
該ゲート絶縁膜を挟んで前記SOI層に対向配置されたゲート電極と、該ゲート電極の両側の前記SOI層に、前記SOI層とは逆の型の導電性不純物を拡散させて形成されたソース層およびドレイン層とを備えた半導体素子において、前記ゲート絶縁膜下の前記ソース層とドレイン層との間のSOI層の上層に、前記SOI層と同じ型の導電性不純物を前記SOI層より高濃度に拡散させて形成されたチャネル領域と、該チャネル領域と前記埋込み酸化膜との間のSOI層の下層の前記ソース層側に、該ソース層および前記チャネル領域に接し、かつ前記チャネル領域と同じ型の導電性不純物を、前記チャネル領域より低濃度に拡散させて形成された低電荷層と、前記SOI層の下層の前記ドレイン層側に、該ドレイン層および前記チャネル領域に接し、かつ前記チャネル領域と同じ型の導電性不純物を、前記チャネル領域より高濃度に拡散させて形成されたポケット層とを有することを特徴とする。
図1において、1はSOI基板であり、シリコンからなるシリコン基板2と、シリコン基板2上に形成された酸化シリコン(SiO2)からなる埋込み酸化膜3と、埋込み酸化膜3上に形成された薄い単結晶シリコンからなるSOI層4とで形成されたSOI構造の基板である。
素子分離層7は、素子分離領域8のSOI層4に、酸化シリコン等の絶縁材料で埋込み酸化膜3に達する絶縁層として形成され、SOI層4の隣合う素子形成領域6との間を電気的に絶縁分離する機能を有している。
10はゲート絶縁膜であり、酸化シリコン等の絶縁材料からなる比較的膜厚の薄い絶縁膜である。
11はゲート電極であり、ソース層14(後述)と同じ型の不純物(本実施例ではN型)を比較的高濃度に拡散させたポリシリコン等からなる電極であって、素子形成領域6のゲート長方向の中央部にゲート絶縁膜10を挟んで素子形成領域6のSOI層4に対向して形成され、その側面には窒化シリコン(Si3N4)等の絶縁材料からなるサイドウォール12が形成されている。
17はポケット層であり、チャネル領域16と同じ型の不純物(本実施例ではP型)をチャネル領域16より高濃度に拡散させた拡散層であって、チャネル領域16と埋込み酸化膜3との間のSOI層4の下層4aのドレイン層15側に、エクステンション部15aの下方に延在しドレイン層15に接して形成されており、SOI構造のnMOS素子9の短チャネル効果を抑制する機能を有している。
本実施例の残留SOI層18のイオン濃度は、1×1014/cm3程度である。
また、上記各拡散層の導電性不純物の型およびそのイオン濃度は、それぞれ
ソース層14およびドレイン層15:N型、1×1019〜1×1021/cm3
エクステンション部14a、15a:N型、1×1017〜2×1020/cm3
チャネル領域16:P型、1×1017/cm3以上、5×1018/cm3以下
ポケット層17:P型、1×1018/cm3以上
である。
20はシリサイド層であり、コバルト(Co)やチタン(Ti)等のシリサイド化材料をアニール処理によりシリコンと化合させて形成されたシリコン化合物からなる導電性を有する層であって、ゲート電極11、ソース層14およびドレイン層15の上部に形成されている。
24はコンタクトプラグであり、層間絶縁膜22を貫通してnMOS素子9のソース層14およびドレイン層15のシリサイド層20に達する貫通穴として開口されたコンタクトホール25にそれぞれタングステン(W)やアルミニウム(Al)等の導電材料を埋め込んで形成されたプラグである。
図2、図3において、31はマスク部材としてのレジストマスクであり、フォトリソグラフィによりSOI基板1上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチングやイオン注入におけるマスクとして機能する。
P1(図2)、P型不純物を低濃度に拡散させたシリコン基板2にSIMOX(Separation by Implanted Oxygen)法により表層に薄いシリコン層を残して酸素を注入し、これをアニールして埋込み酸化膜3を形成し、表層のシリコン層と下層のシリコン基板2とを絶縁分離する。
このレジストマスク31をマスクとして、異方性エッチングによりシリコン窒化膜をエッチングして除去し、パッド酸化膜を露出させる。
P3(図2)、熱酸化法により素子形成領域6のSOI層4の上面を酸化してゲート絶縁膜10を形成し、フォトリソグラフィにより素子形成領域6のゲート絶縁膜10を露出させたレジストマスク31を形成する。
このとき、SOI層4のチャネル領域16と埋込み酸化膜3との間の下層4aには、不純物が意図的に注入されていないシリコン層が残留した状態になっている。
そして、フォトリソグラフィにより素子形成領域6およびその周囲の電極膜11aを露出させたレジストマスク31を形成し、これをマスクとして電極膜11aにN型不純物イオンを注入し、電極膜11aにN型不純物を比較的高濃度に拡散させる。
P7(図3)、工程P6で形成したレジストマスク31を除去し、フォトリソグラフィによりゲート電極11と素子分離層7との間、つまりゲート電極11のドレイン層15側のゲート絶縁膜10およびその周囲の素子分離層7のゲート絶縁膜10側の一部を露出させたレジストマスク31を形成し、これをマスクとしてゲート電極11下のSOI層4にP型不純物イオンをドレイン層15側の素子分離層7側からゲート電極11に向かって斜めに、かつ深く注入し、チャネル領域16およびドレイン層15側のエクステンション層33と埋込み酸化膜3との間のSOI層4の下層4aに、P型不純物をチャネル領域16より高濃度に拡散させたポケット層17を形成する。
この場合に、本工程で形成される素子分離層7上のレジストマスク31は、P型不純物イオンの斜め注入のときに、ドレイン層15側のSOI層4と素子分離層7との界面がレジストマスク31の影とならない位置に形成される。
これにより、SOI層4のソース層14(エクステンション部14aを含む。)とドレイン層15(エクステンション部15aを含む。)とに挟まれたゲート電極11下の領域がチャネル領域16として機能すると共に、SOI層4の下層4aのドレイン層15側にエクステンション部15aの下方に延在しドレイン層15に接するポケット層17が、ソース層14側にエクステンション部14aの下方に延在しソース層14に接する意図的にイオン注入を行っていない残留SOI層18が形成される。
P11(図4)、そして、サリサイド処理によりゲート電極11上、ソース層14およびドレイン層15上のシリコンと接しているシリサイド化材料層20aをシリサイド化してそれぞれ部位にシリサイド層20を形成する。
P12(図4)、シリサイド層20の形成後に、シリサイド層20および素子分離層7上等のSOI基板1上の全面に、CVD法によりNSGを比較的厚く堆積し、その上面を平坦化処理して層間絶縁膜22を形成する。
その後に、工程P12同様にして、ゲート電極11のシリサイド層20に達するコンタクトホール27に導電材料を埋込んでコンタクトプラグ26を形成し、平坦化処理を施して図1に示す本実施例のnMOS素子9を形成する。
これにより、本実施例のSOI構造のnMOS素子9は、基板浮遊効果を抑制することが可能になる。
更に、P型イオンおよびN型イオンの注入設備等の通常の工程設備を利用して、基板浮遊効果を抑制する半導体素子を形成することができるので、ゲルマニウムイオンの注入設備を新たに導入する必要はない。
このようなイオン濃度に拡散すれば、残留SOI層18のP型不純物のイオン濃度をチャネル領域16のイオン濃度より低くすることができると共に、ソース層14のエクステンション部14aと、残留SOI層18との間の濃度差に基づく電位障壁を0.6eV(エレクトロンボルト)以上、0.9eV以下に設定することができ、ドレイン層15側のPN接合による電位障壁1.0eVに較べて十分に低くすることが可能になり、ソース−ドレイン間のリーク電流を防止しながら、チャネル領域16に蓄積される正孔をソース層15側へ引抜くことができ、SOI構造のnMOS素子9の基板浮遊効果を抑制することができるからである。
なお、上記実施例1と同様の部分は、同一の符号を付してその説明を省略する。
図5において、41は低電荷層としての2重ドープ層であり、元の導電性不純物であるチャネル領域16と同じ型の不純物(本実施例ではP型)に、逆の型の不純物(本実施例ではN型)を重ねて注入して、チャネル領域16と同じ型の不純物をチャネル領域16より低濃度に拡散させた拡散層であって、実施例1の残留SOI層18と同様に、SOI層4の下層4aのソース層14側に、エクステンション部14aの下方に延在しソース層14に接すると共に、チャネル領域16に接して形成されており、チャネル領域16に蓄積される正孔のソース層14への通過経路として機能する。
また、2重ドープ層41のP型不純物は、実施例1の残留SOI層18と同様に、0より多く、1×1017/cm3より少ないイオン濃度に拡散されている。
本実施例の工程PA1(図6)〜工程PA6(図7)の作動は、上記実施例1の工程P1(図2)〜工程P6(図3)の作動と同様であるので、その説明を省略する。
PA7(図7)、工程PA6で形成したレジストマスク31をそのままにし、これをマスクとしてゲート電極11下のSOI層4にP型不純物イオンを両側の素子分離層7からゲート電極11に向かってそれぞれ斜めに、かつ深く注入し、チャネル領域16および両側のエクステンション層33と埋込み酸化膜3との間のSOI層4の下層4aに、P型不純物をチャネル領域16より高濃度に拡散させたポケット層17を形成する。
この場合に、工程PA6で形成される両側の素子分離層7上のレジストマスク31は、P型不純物イオンの両側からの斜め注入のときに、ソース層14側およびドレイン層15側のSOI層4と素子分離層7との界面がレジストマスク31の影とならない位置に形成される。
これにより、SOI層4の下層4aのドレイン層15側にポケット層17が形成されると共に、SOI層4の下層4aのソース層14側にP型不純物を低濃度に拡散させた2重ドープ層41が形成される。
PA9(図7)、工程PA8で形成したレジストマスク31を除去し、実施例1の工程P8と同様にして、ゲート電極11の側面にサイドウォール12を形成する。
これにより、SOI層4のソース層14(エクステンション部14aを含む。)とドレイン層15(エクステンション部15aを含む。)とに挟まれたゲート電極11下の領域がチャネル領域16として機能すると共に、SOI層4の下層4aのドレイン層15側にエクステンション部15aの下方に延在しドレイン層15に接するポケット層17が、ソース層14側にエクステンション部14aの下方に延在しソース層14に接する2重ドープ層41が形成される。
そして、工程PA13の後に、工程PA13同様にして、ゲート電極11のシリサイド層20に達するコンタクトホール27に導電材料を埋込んでコンタクトプラグ26を形成し、平坦化処理を施して図5に示す本実施例のnMOS素子9を形成する。
これにより、本実施例のSOI構造のnMOS素子9は、基板浮遊効果を抑制することが可能になる。
以上説明したように、本実施例では、nMOS素子のゲート絶縁膜下のソース層とドレイン層との間のSOI層の上部にチャネル領域を形成し、そのチャネル領域と埋込み酸化膜との間のSOI層の下層のソース層側に2重ドープ層を形成するようにしたことによっても、上記実施例1と同様の効果を得ることができる。
また、上記各実施例においては、MISFETはnMOS素子として説明したが、MISFETは前記に限らず、pMOS素子であってもよい。この場合には、上記各実施例のnMOS素子の各拡散層の不純物の型を逆にして形成する。
2 シリコン基板
3 埋込み酸化膜
4 SOI層
4a 下層
6 素子形成領域
7 素子分離層
8 素子分離領域
9 nMOS素子
10 ゲート絶縁膜
11 ゲート電極
11a 電極膜
12 サイドウォール
14 ソース層
14a エクステンション部
15 ドレイン層
15a エクステンション部
16 チャネル領域
17 ポケット層
18 残留SOI層
20 シリサイド層
20a シリサイド化材料層
22 層間絶縁膜
24、26 コンタクトプラグ
31 レジストマスク
33 エクステンション層
41 2重ドープ層
Claims (5)
- シリコン基板と、該シリコン基板上に形成された埋込み酸化膜と、該埋込み酸化膜上に形成された一の型の導電性不純物を拡散させたSOI層とで形成されたSOI基板と、 前記SOI層上に形成されたゲート絶縁膜と、
該ゲート絶縁膜を挟んで前記SOI層に対向配置されたゲート電極と、
該ゲート電極の両側の前記SOI層に、前記SOI層とは逆の型の導電性不純物を拡散させて形成されたソース層およびドレイン層とを備えた半導体素子において、
前記ゲート絶縁膜下の前記ソース層とドレイン層との間のSOI層の上層に、前記SOI層と同じ型の導電性不純物を前記SOI層より高濃度に拡散させて形成されたチャネル領域と、
該チャネル領域と前記埋込み酸化膜との間のSOI層の下層の前記ソース層側に、該ソース層および前記チャネル領域に接し、かつ前記チャネル領域と同じ型の導電性不純物を、前記チャネル領域より低濃度に拡散させて形成された低電荷層と、
前記SOI層の下層の前記ドレイン層側に、該ドレイン層および前記チャネル領域に接し、かつ前記チャネル領域と同じ型の導電性不純物を、前記チャネル領域より高濃度に拡散させて形成されたポケット層とを有することを特徴とする半導体素子。 - 請求項1において、
前記低電荷層は、前記SOI層をそのまま残留させた残留SOI層であることを特徴とする半導体素子。 - 請求項1において、
前記低電荷層は、元の導電性不純物に、該導電性不純物とは逆の型の導電性不純物を重ねて注入して形成された2重ドープ層であることを特徴とする半導体素子。 - 請求項1ないし請求項3のいずれか一項において、
前記低電荷層に、前記チャネル領域と同じ型の導電性不純物を、0より多く、1×1017/cm3より少なく拡散させたことを特徴とする半導体素子。 - 請求項1ないし請求項4のいずれか一項において、
前記低電荷層と、前記ソース層との間の電位障壁を、0.6eV以上、0.9eV以下に設定したことを特徴とする半導体素子。
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