JPH05259449A - Ｍｉｓ型電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＭＩＳＦＥＴのサブスレッショルド因子を小
さく保ち同時にしきい電圧を制御できるデバイス構造と
その製造方法を提供すること。 【構成】 表面型ＭＩＳＦＥＴのチャネル領域１０４内
において、反転層が形成される領域１０７の不純物濃度
を、反転層が形成されない領域１０８の不純物濃度より
も高くする。このような構造を実現するために、基板１
０１表面に堆積された薄膜（ＳｉＯ2 膜、ゲート電極）
から基板１０１へ不純物を拡散する方法、基板１０１表
面にエピタキシャル成長、イオン注入、気相導入等によ
り高濃度Ｓｉ層を形成する方法を採用する。 【効果】 サブスレッショルド因子が小さく同時に適正
なしきい電圧を備えたＭＩＳＦＥＴを実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＩＳ型電界効果トラン
ジスタ（以下、ＭＩＳＦＥＴという。）及びその製造方
法に関する。

【０００２】

【従来の技術】図１１は従来のＭＩＳＦＥＴの構造を示
すものである。

【０００３】この図において、Ｂ０１はｐ型Ｓｉ基板で
あり、この基板Ｂ０１上にはＳｉＯ2 膜Ｂ０２を介して
ポリシリコンゲート電極Ｂ０３が形成されている。基板
Ｂ０１内のゲート電極Ｂ０３直下にはチャネル形成領域
Ｂ０４が形成され、その各側にｎ⁺ ソース領域Ｂ０５と
ｎ⁺ ドレイン領域Ｂ０６とが形成されている。符号Ｂ０
７はチャネル空乏層を含む最大空乏層端を示している。
このように、基板Ｂ０１のＳｉ上にＳｉＯ2 膜Ｂ０２か
らなる絶縁膜を介してゲート電極Ｂ０３を形成するポリ
シリコン金属が載置されており、ＭＩＳ（Metal Insula
tor Semiconductor)型構造、特にＳｉＯ2 を絶縁膜とし
て使用していることからＭＯＳ（MetalOxide Semicondu
ctor)型を有するものとなっている。

【０００４】ところで、このようなＭＩＳ型半導体素子
の電気特性においてその立ち上がり部分の特性、即ちし
きい電圧とサブスレッショルド特性とは、最も基本的な
特性である。例えばＤＲＡＭにおいては、オフ時におけ
るリーク電流を充分に小さく抑えるためには、サブスレ
ッショルド領域における電流立上がり即ちサブスレッシ
ョルド因子の大きさに応じて、充分に高い特定の値にし
きい電圧を設定する必要がある。また、素子動作のマー
ジンを確保し、かつ、オン時に充分に早いゲート制御性
を得るためには、半導体素子を含む回路の電源電圧に応
じて、サブスレッショルド因子は十分に小さい値である
必要がある。

【０００５】従来、しきい電圧を調節するためには、基
板結晶引き上げの際に混入された不純物を含む半導体基
板、または電界によって加速されることにより注入され
た不純物を含む半導体基板を、チャネル領域の半導体領
域として用いる方法が行われてきた。

【０００６】しかしながら、この従来の方法にあって
は、高いしきい電圧を得るために導入された不純物によ
って最大空乏層幅を狭くしてしまい、空乏層容量を大き
くし、結果としてサブスレッショルド因子を大きくする
こととなっていた。そのため、ゲートによる制御性はそ
の分だけ劣化させることとなっている。一般に、薄い基
板濃度を用いれば小さなサブスレッショルド因子は得ら
れるが、この時にはしきい電圧が低くなり、オフ時電流
カットオフを劣化させてしまうこととなる。

【０００７】

【発明が解決しようとする課題】以上のように、ＭＩＳ
ＦＥＴにおけるしきい電圧とサブスレッショルド因子と
の両特性は、一方の特性を向上させようとすると他方の
特性をある程度犠牲にせざるを得ず、従来はそれらの妥
協点を見出だすしかなかった。

【０００８】本発明は上記事情に鑑みてなされたもの
で、その目的とするところはサブスレッショルド特性の
改善及びしきい電圧調節を同時に可能とするＭＩＳＦＥ
Ｔ及びその製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明のＭＩＳＦＥＴ
は、請求項１記載のように、第１導電型半導体基板上に
絶縁膜を介して形成されたゲート電極と、上記半導体基
板内における上記ゲート電極直下のチャネル形成領域の
一方の側に設けられ上記第１導電型とは逆の第２導電型
ソース領域と、上記半導体基板内における上記チャネル
空乏層領域の他方の側に設けられた上記第２導電型ドレ
イン領域と、上記チャネル形成領域の表面に形成され、
上記第１導電型の不純物に関しこのチャネル形成領域中
における反転層が形成される領域の不純物濃度が最大と
なる不純物濃度プロファイルを形成する高濃度不純物層
とを備えていることを特徴とする。

【００１０】このような構造を有する本発明のＭＩＳＦ
ＥＴは次のような製造プロセスにより形成することがで
きる。

【００１１】まず、請求項２記載のように、第１導電型
半導体基板上にゲート絶縁膜及びゲート電極を形成する
とともに、これらのうち少なくとも一方を不純物導入媒
体としてこれに上記第１導電型の不純物を含有させる第
１の工程と、上記ゲート電極をマスクとして上記半導体
基板内へイオン注入を行うことにより上記第１導電型と
は逆の第２導電型のソース領域及びドレイン領域を形成
する第２の工程と、上記不純物導入媒体に含有される不
純物を上記半導体基板に拡散させるべく熱処理を行う第
３の工程とを含む製造方法である。

【００１２】また、請求項３記載のように、第１導電型
半導体基板上にこの第１導電型の半導体層を形成する第
１の工程と、この半導体層上にゲート絶縁膜及びゲート
電極を形成する第２の工程と、上記ゲート電極をマスク
として上記半導体層及び半導体基板内へイオン注入を行
うことにより上記半導体層及び半導体基板内における上
記ゲート電極直下のチャネル領域として上記半導体層を
残すように上記第１導電型とは逆の第２導電型のソース
領域及びドレイン領域を形成する第３の工程とを含む製
造方法である。

【００１３】上記第１導電型の半導体層の形成法は例え
ば次の３通りが考えられる。

【００１４】一つは、素子領域作成時にチャネル表面に
高濃度不純物を含んだ半導体層をエピタキシャル成長さ
せる、というものである。この場合、そのエピタキシャ
ル成長層の不純物濃度をそれ以外のチャネル空乏層部の
濃度の１００倍以上とし、当該エピタキシャル層の厚さ
を例えば１５ｎｍ以下とし、チャネル反転層が形成され
る部分の基板濃度をチャネル空乏層の他の部分よりも高
濃度にする。

【００１５】また、第１導電型半導体層の形成法は、基
板表面部へイオン注入することで不純物を導入し、チャ
ネル表面より例えば２０ｎｍ以内の深さに不純物濃度の
最大値があり且つチャネル表面より２０ｎｍ以上の深さ
における不純物濃度が該最大値の１００分の１以下とな
るように、イオン注入条件またはＭＩＳ型半導体素子製
造工程中の熱工程の条件を選択し、当該高濃度不純物層
の不純物濃度がチャネル空乏層中の反転層以外の領域の
不純物濃度よりも高いとものとする。

【００１６】なお、この製法を採用するにあたっては、
そのイオン注入の前に半導体基板上に絶縁膜を形成して
おき、この絶縁膜を介してイオン注入を行うことによ
り、このイオン注入による不純物プロファイルのピーク
値が絶縁膜内に存在し、当該プロファイルの袖の部分が
チャネル表面に来るように制御することができる。

【００１７】更には、基板表面を、導入する不純物を含
んだ気体と接触させ、この気体より基板表面へ不純物を
導入し、チャネル表面高濃度領域を形成し、このチャネ
ル表面より例えば２０ｎｍの深さにおける不純物濃度
が、該高濃度領域における不純物濃度の最大値の１００
分の１以下であるようにするものである。

【００１８】

【作用】サブスレッショルド因子は主にゲート絶縁膜の
キャパシタンスとチャネル空乏層のキャパシタンスとの
比によって決まる。チャネル空乏層キャパシタンスは空
乏層幅が大きいほど小さい。一般に基板濃度が低いほど
チャネル空乏層の幅を大きく、チャネル空乏層のキャパ
シタンスが小さいほどサブスレッショルド因子は小さく
なる。一方、しきい電圧は基板表面の電位が反転層を形
成した時の基板表面での電界にゲート酸化膜厚さをかけ
たものによって決まる。

【００１９】従来のデバイス構造の場合、適正なしきい
電圧を得るためにチャネル空乏層部の濃度を濃くすると
空乏層幅が小さく、サブスレッショルド因子は大きくな
る。また、空乏層内の一部の不純物濃度を高くする場合
でも、空乏層の基板奥側の不純物濃度を高くすると、基
板表面側の不純物濃度を高くした場合よりも、空乏層幅
は狭くなる。このため、適正なしきい電圧を得ると同時
に小さなサブスレッショルド因子を得ることはできなか
った。

【００２０】これに対し、請求項１記載の本発明の素子
構造では、チャネル反転層が生じる領域、すなわち基板
表面の極めて浅い領域に高濃度不純物領域を設けてい
る。この表面高濃度不純物領域により、基板表面の反転
層が形成される部分での電界は強く、反転層が形成され
る部分以外の部分の電界は弱くするように、バンド構造
を制御することができる。よって、高濃度不純物層にお
ける電界強度の強さによりしきい電圧を高く設定し、そ
れより深い領域における電界強度の弱さにより、チャネ
ル空乏層幅を大きく、そしてチャネル空乏層キャパシタ
ンスを小さくして、サブスレッショルド特性を改善する
ことができることとなる。これにより、本発明のデバイ
ス構造では高いしきい電圧と小さなサブスレッショルド
因子との両者を同時に得られることとなる。

【００２１】

【実施例】以下、本発明の実施例について図面を参照し
つつ説明する。

【００２２】図１はＭＩＳＦＥＴに係る本発明の第１実
施例に係るＭＩＳＦＥＴの構造を示すものである。

【００２３】この図において、１０１はｐ型Ｓｉ基板で
あり、この基板１０１上にはＳｉＯ₂ 膜１０２を介して
ポリシリコンゲート電極１０３が形成されている。基板
１０１内におけるゲート電極１０３直下の領域はチャネ
ル領域１０４とされ、その各側にｎ⁺ ソース領域１０５
及びｎ⁺ ドレイン領域１０６が形成されている。チャネ
ル領域１０４は第１の領域１０７と第２の領域１０８と
からなる２層構造を有し、第１の領域１０７は、ゲート
電極１０３をバイアスしたときに反転層が形成される基
板最表面の５ｎｍないし２０ｎｍの領域に相当し、第２
の領域１０８は、ゲート電極１０３をバイアスしたとき
でも反転層が形成されない深層領域に相当する。この第
１の領域１０７は第２の領域１０８に比べて高濃度のｐ
型不純物が導入され、これにより、チャネル領域１０４
全体としては、その反転層が形成される第１の領域１０
７に不純物濃度の最大値が存在する不純物濃度プロファ
イルを持つものとなっている。符号１０９はチャネル空
乏層を含む最大空乏層領域を示している。

【００２４】図３はゲート電極１０３からチャネル第２
の領域１０８までのバンド構造を示すもので、この図
中、実線が本発明の素子構造によるバンド構造を示し、
破線は従来（図１１）の素子構造によるバンド構造を本
発明と対比して示している。

【００２５】サブスレッショルド因子は主にゲート絶縁
膜のキャパシタンスとチャネル空乏層のキャパシタンス
との比によって決まる。チャネル空乏層キャパシタンス
は空乏層幅が大きいほど小さい。一般に基板濃度が低い
ほどチャネル空乏層の幅が大きく、チャネル空乏層のキ
ャパシタンスが小さいほどサブスレッショルド因子は小
さくなる。一方、しきい電圧は基板表面の電位が反転層
を形成したときの基板表面での電界にゲート酸化膜厚さ
を掛けたものによって決まる。

【００２６】従来のデバイス構造の場合、図３の破線で
示すように、適正なしきい電圧を得るためにチャネル領
域Ｂ０４の濃度を濃くするとのチャネル空乏層幅ｄｍａ
ｘ2が小さく、サブスレッショルド因子は大きくなる。
また、空乏層内の一部の不純物濃度を高くする場合で
も、空乏層の基板奥側の不純物濃度を高くすると、基板
表面側の不純物濃度を高くした場合よりも、空乏層幅は
狭くなる。このため、適正なしきい電圧を得ると同時に
小さなサブスレッショルド因子を得ることはできなかっ
た。

【００２７】これに対し、本発明のデバイス構造では、
チャネル反転層が生じる領域即ち基板表面の極めて浅い
領域１０７に高濃度部分を設けている。基板表面の反転
層が形成される部分である高濃度部分での電位の勾配、
すなわち基板表面での電界強度を示す線３０１の勾配と
従来の線３０３の勾配とを対比すると明らかなように、
表面高濃度部分の働きにより電界強度が強い。同時に、
反転層が形成される部分以外の領域１０８の基板濃度は
低く、線３０２の描くカーブは緩やかになるために、チ
ャネル空乏層幅ｄｍａｘ1 は大きく、チャネル空乏層キ
ャパシタンスは小さい。これにより、本発明のデバイス
構造では高いしきい電圧と小さなサブスレッショルド因
子が得られることとなる。

【００２８】図４はデバイスシュミレーションにより本
発明の効果を確認したものの一例である。ここでは、破
線は基板不純物濃度を１×１０¹⁷ｃｍ^-3の均一基板とし
た時のＩｄ−Ｖｇ特性を示し、実線は基板表面の不純物
濃度を１×１０¹⁸ｃｍ^-3とし、表面より１５ｎｍの幅で
不純物濃度を１×１０¹⁶ｃｍ^-3まで変化させ、表面部以
外の基板の不純物濃度を１×１０¹⁶ｃｍ^-3とした時のＩ
ｄ−Ｖｇ特性を示している。後者の実線による曲線が本
発明のデバイス構造による特性であるが、本発明のデバ
イスでは従来の場合と同程度のしきい電圧の値が得られ
ているが、特性の傾きの点で本発明の方は従来のものよ
りも急である。すなわち、本発明のデバイスの方がサブ
スレッショルド因子は小さく、サブスレッショルド特性
が改善されていることを示している。

【００２９】図２はＭＩＳＦＥＴに係る本発明の第２実
施例に係るＭＩＳＦＥＴの構造を示すものである。

【００３０】この図に示すものは、ＳＯＩ（Silicon On
Insulating)構造を有し、２０１はＳｉＯ₂ 絶縁物層で
あり、この絶縁物層２０１上にはＳｉ基板層２０２が設
けられ、このＳｉ基板層２０２上にはＳｉＯ₂ 膜２０３
を介してポリシリコンゲート電極２０４が形成されてい
る。この基板層２０２内におけるゲート電極２０４直下
の領域はチャネル領域２０５とされ、その各側の領域は
ｎ⁺ ソース領域２０６、ｎ⁺ ドレイン領域２０７とされ
ている。チャネル領域２０５は第１の領域２０８と第２
の領域２０９とからなる２層構造を有し、第１の領域２
０８は、ゲート電極２０４をバイアスしたときに反転層
が形成される表面領域に相当し、第２の領域２０９は、
ゲート電極２０４をバイアスしたときでも反転層が形成
されない深層領域に相当する。この第１の領域２０８は
第２の領域２０９に比べて高濃度のｐ型不純物が導入さ
れ、これにより、チャネル領域２０５全体としては、そ
の反転層が形成される第１の領域２０８に不純物濃度の
最大値が存在する不純物濃度プロファイルを持つように
されている。

【００３１】本実施例によっても図１に示す実施例と同
等の作用効果が発揮されることは勿論のことである。

【００３２】上記図１、図２に示す素子構造、特に非常
に浅い或いは薄い表面高濃度不純物層は以下に説明する
本発明特有の各種プロセスにより形成可能となる。な
お、以下に説明するプロセスはいずれも図１に示す通常
の基板構造の素子を作成する場合について図解している
が、図２に示すＳＯＩ構造を持つ素子の場合、図示工程
前にＳＯＩ構造を得るプロセスが置かれるだけで、本発
明製造方法としての特徴は変わらないので、ここで付言
しておく。

【００３３】さて、まず図５はＭＩＳＦＥＴ製造方法に
係る本発明の第１実施例を図解するものである。

【００３４】図５（ａ）に示すように、例えばｐ型シリ
コン基板５０１に窒化膜５０２をマスクとした選択酸化
等の通常の素子分離方法により、素子分離ＳｉＯ₂ 膜５
０３を作成する。

【００３５】次に、図５（ｂ）に示すように、モノシラ
ンを１％含んだヘリウムガス及び一酸化二窒素ガスを反
応ガスとして用いた３５０℃のプラズマ化学デポジショ
ンにおいて、更にＢ₂ Ｈ₆ を用いることにより、ホウ素
を１×１０¹⁹ｃｍ^-3含んだＳｉＯ₂ 膜５０４を例えば２
０ｎｍ堆積する。

【００３６】次に、図５（ｃ）に示すように、ポリシリ
コン膜を例えば３００ｎｍ堆積し、レジストを用いた光
リソグラフィー法（ＲＩＥ）により、そのポリシリコン
膜及びＳｉＯ₂ 膜５０４をパターニングして、ゲート絶
縁膜５０５及びゲート電極５０６を形成する。次に、こ
のゲート電極５０６をマスクとして、基板５０１の表面
からひ素をイオン注入し、セルフアラインによってｎ⁺
ソース領域５０７及びｎ⁺ ドレイン領域５０８を形成す
る。この時、同時にゲート電極５０６にもひ素をイオン
注入する。

【００３７】次に、図５（ｄ）に示すように、水素を１
０％含む窒素雰囲気中にて、８００℃、１時間のアニー
ルにより、ソース領域５０７、ドレイン領域５０８、及
びゲート電極５０６のひ素を活性化し、この時、同時
に、基板５０１上の酸化膜５０５中に含まれたほう素
（Ｂ）を基板５０１中に拡散させ、基板５０１表面のｐ
型高濃度層５０９を形成する。続いて、チャネル表面か
ら２０ｎｍ以内における不純物濃度が基板表面における
不純物濃度の１００分の１になるように選ばれた条件、
つまり水素を含む雰囲気中で低温でアニールすることに
よりシリコン酸化膜５０５より基板５０１へのほう素の
導入を加速し、８００℃という低温の条件でアニールす
ることにより基板５０１中でのほう素の広域拡散を抑
え、基板５０１の表面に浅いプロファイルを形成する。
この基板５０１の表面高濃度不純物層５０９が本発明の
特徴をなす部分を形成するもので、これは図１に示す素
子におけるチャネル領域１０４中の第１の領域１０７に
相当するものとなる。

【００３８】以降、パッシベーション膜を堆積しＲＩＥ
により必要な部分にコンタクトホールをあけ、通常の方
法により配線を接続し、以上の工程によりＭＩＳＦＥＴ
を形成する。

【００３９】以上のような製法によれば、基板５０１表
面へのｐ型不純物導入を、基板５０１上に堆積された不
純物を含んだＳｉＯ₂ 膜５０５により行い、このＳｉＯ
₂ 膜５０５をゲート絶縁膜として用いるため、ゲート絶
縁膜形成工程と、ソースまたはドレインまたはゲート電
極の不純物を活性化する際に加えられる熱工程とによっ
て、基板５０１へのしきい電圧調節のための不純物導入
を同時に行うことができ、工程数の削減を図ることがで
きる。

【００４０】図６はＭＩＳＦＥＴ製造方法に係る本発明
の第２実施例を図解するものである。

【００４１】まず、図６（ａ）に示すように、例えばｐ
型シリコン層６０１に窒化膜６０２をマスクとした通常
の素子分離方法により、素子分離ＳｉＯ₂ 膜６０３を作
成する。

【００４２】次に、図６（ｂ）に示すように、ジクロル
シランＳｉＣｌ₂ Ｈ₂ に水素をキャリアガスとして用
い、同時にＢ₂ Ｈ₆ を用いて６４０℃、６ｔｏｒｒの条
件で多結晶Ｓｉをエピタキシャル成長させ、基板６０１
の表面に、その不純物濃度を他のチャネル空乏層部の濃
度の１００倍以上とし、かつその厚さを例えば１５ｎｍ
以下とする条件、例えばほう素を１×１０¹⁸ｃｍ^-3含ん
だＳｉ膜６０５を１０ｎｍ成長させる。このＳｉ膜６０
５が本発明の特徴をなすチャネル表面高濃度層を形成す
るものである。次に、３５０度のプラズマＣＶＤによ
り、ゲート絶縁膜として使用するＳｉＯ₂ 膜６０５を例
えば１５ｎｍ堆積させる。

【００４３】次に、図６（ｃ）に示すように、ポリシリ
コン層を例えば３０００オングストローム堆積し、レジ
ストを用いた光リソグラフィーの方法により、ゲート電
極６０６を形成する。次に、このゲート電極６０６をマ
スクとして、Ｓｉ膜６０４と基板６０１とにひ素をイオ
ン注入し、セルフアラインの方法によりｎ⁺ ソース領域
６０７及びｎ⁺ ドレイン領域６０８を形成する。この
時、同時にゲート電極６０６にもひ素をイオン注入す
る。また、この処理によって、Ｓｉ膜６０４におけるゲ
ート電極６０６の直下の部分のみｐ型高濃度層６０９と
して残される。これが上記第１の領域１０７に相当する
ものとなる。そして、ラピッドサーマルアニールによ
り、ソース領域６０７、ドレイン領域６０８、ゲート電
極６０６のひ素を活性化する。次に、パッシベーション
膜を堆積しＲＩＥにより必要な部分にコンタクトホール
をあけ、通常の方法により配線を接続し、以上の工程に
よりＭＩＳＦＥＴを形成する。

【００４４】なお、本実施例の特徴は図１に示す素子構
造を実現するための基板表面高濃度不純物層を基板表面
へのＳｉ層のエピタキシャル成長によって形成するもの
であり、ゲート絶縁膜としてのＳｉＯ₂ 膜は、例えば、
エピタキシャル成長Ｓｉ層６０４を１７ｎｍ成長させた
後、このＳｉ層６０４の表面１２ｎｍを熱酸化すること
によって形成してもよい。

【００４５】また、当該Ｓｉ層６０４を、例えばＳｉＣ
ｌ₂ Ｈ₂ とＧｅＨ₄ とを反応ガスとして用い、同時にＢ
₂ Ｈ₆ を用いることにより、ほう素を含むシリコン・ゲ
ルマニウム混晶のエピタキシャル層で置きかえても良
い。ゲルマニウムはシリコンよりも高い移動度を持って
いるため、このＳｉＧｅ混晶により基板表面ｐ型高濃度
層６０９を形成した場合、より高い移動度が得られ、さ
らにデバイス特性は向上する。

【００４６】図７はＭＩＳＦＥＴ製造方法に係る本発明
の第３実施例を図解するものである。

【００４７】まず、図７（ａ）に示すように、窒化膜７
０２をマスクとする選択酸化等により素子分離ＳｉＯ₂
膜７０３を形成する。

【００４８】次に、図７（ｂ）に示すように、８００
℃、２時間３０分の熱酸化により、ゲート絶縁膜となる
１０ｎｍのＳｉＯ₂ 膜７０４を形成する。次に、ＣＶＤ
により、ゲート電極材料となるポリシリコン層を３８０
ｎｍデポジションし、続いて、８０ＫｅＶの加速エネル
ギーにて、このポリシコリン層にＢＦ₂ を１×１０¹⁵ｃ
ｍ^-2イオン注入する。次に、マスクを用いた光リソグウ
ラフィーの方法によりパターニングして、当該ポリシリ
コン層からゲート電極７０５を作成する。次に、８００
℃のＨ₂ ガス中にて、１時間のアニールを行う。このよ
うに、Ｈ₂ 雰囲気中にてアニールすることにより、ゲー
ト電極７０５中のほう素がＳｉＯ₂ 膜７０４中の拡散を
加速され、基板７０１表面部に注入されることとなり、
８００℃という低温を用いることにより、その基板７０
１中での拡散は浅く抑えられ、基板７０１へ非常に浅く
表面ｐ型高濃度層７０６が形成される。

【００４９】次に、図７（ｃ）に示すように、ゲート電
極７０５をマスクとしてひ素をイオン注入し、ｎ⁺ ソー
ス領域７０７及びｎ⁺ ドレイン領域７０８を形成する。
この時、同時にゲート電極７０５中にもひ素をイオン注
入し、ゲート電極７０５の極性をドナー型とする。次
に、１０００℃、１０秒のラピッドサーマルアニールに
より、ソース領域７０７、ドレイン領域７０８、及びゲ
ート電極７０５中のひ素を活性化する。このようにして
ＭＩＳＦＥＴを形成した後、パシベーション膜をデポジ
ションし、通常の方法によりコンタクトおよび配線を形
成する。

【００５０】図８はＭＩＳＦＥＴ製造方法に係る本発明
の第４実施例を図解している。

【００５１】まず、図８（ａ）に示すように、窒化膜８
０２をマスクとする選択酸化により素子分離酸化膜８０
３を形成する。

【００５２】次に、図８（ｂ）に示すように、基板８０
１表面に１ｋｅＶで１×１０¹³ｃｍ^-2のＢＦ₂ をイオン
注入し、表面高濃度不純物層８０４を形成する。

【００５３】次に、図８（ｃ）に示すように、３５０℃
のプラズマＣＶＤによりゲート酸化膜とするＳｉＯ₂ 膜
８０５を２０ｎｍデポジションする。続いて、その上に
ポリシリコン層をデポジションし、マスクを用いた光リ
ソグラフィーの方法により、ゲート電極８０６を形成す
る。次に、このゲート電極８０６をマスクとして、基板
８０１にひ素をイオン注入し、セルフアラインによりソ
ース領域８０７及びドレイン領域８０８を形成する。こ
の時、同時にゲート電極８０６にもひ素をイオン注入す
る。また、この処理で、高濃度不純物導入層８０４にお
けるゲート電極８０６直下の部分が表面ｐ型高濃度層８
０９として形成される。次いで、９５０℃、３０秒のラ
ピッドサーマルアニールにより、ソース領域８０７、ド
レイン領域８０８、ゲート電極８０６及び表面ｐ型高濃
度層８０９の不純物を活性化する。以降は、前述の実施
例と同様の工程を経て素子が完成される。

【００５４】図９はＭＩＳＦＥＴ製造方法に係る本発明
の第５実施例を図解するものである。

【００５５】この図９（ａ）に示すように、窒化膜９０
２をマスクとして使用することにより選択酸化を行っ
て、素子分離ＳｉＯ₂ ９０３を形成する。

【００５６】次に、図９（ｂ）に示すように、絶縁膜、
例えば熱酸化によりＳｉＯ₂ 膜９０４を４ｎｍ形成し、
イオン注入阻止層を形成する。次に、１．５×１０¹³ｃ
ｍ^-2のＢＦ₂ を３ｋｅＶでイオン注入する。この時、ほ
う素分布のピークはイオン注入阻止ＳｉＯ₂ 膜９０４内
の位置となり、基板９０１中には、ほう素分布の裾の部
分によってほう素が注入され、基板９０１表面の高濃度
不純物導入層９０５が形成される。

【００５７】次に、図９（ｃ）に示すように、希釈フッ
酸を用いたエッチングによりイオン注入阻止ＳｉＯ₂ 膜
９０４を除去し、次に、低温プラズマＣＶＤによりＳｉ
Ｏ₂ 膜９０６を２０ｎｍ堆積し、ゲート絶縁膜とする。
次に、通常のＣＶＤによりポリシリコンを３８０ｎｍデ
ポジションし、マスクを用いたリソグラフィーの方法に
より、パターニングして、ゲート電極９０７を形成す
る。

【００５８】その後、図９（ｄ）に示すように、ゲート
電極９０７をマスクとして、基板９０１にひ素をイオン
注入し、ソース領域９０８及びドレイン領域９０９を形
成する。この時、同時にゲート電極９０７中にもひ素を
イオン注入する。また、この処理によって、高濃度不純
物導入層９０５におけるゲート電極９０７直下の部分が
残存し、表面ｐ型高濃度層９１０として形成される。そ
して、１０００℃、１０秒のＲＴＡにより、ソース領域
９０８、ドレイン領域９０９、及び高濃度層９１０の不
純物を活性化する。このようにして素子領域の作成を行
い、次に、通常の工程により、パシベーション膜の形成
および配線の形成を行う。

【００５９】図１０はＭＩＳＦＥＴ製造方法に係る本発
明の第６実施例を図解するものである。

【００６０】まず、図１０（ａ）のように、基板Ａ０１
上に、窒化膜Ａ０２をマスクとする選択酸化等によって
素子分離ＳｉＯ₂ 膜Ａ０３を形成する。

【００６１】次いで、図１０（ｂ）に示すように、基板
Ａ０１表面全面にアルミ層５０００オングストロームを
スパッタリングにより付け、レジストを用いた光リソグ
ラフィにより素子領域部分のアルミを除去し、素子分離
ＳｉＯ₂ 膜Ａ０３上にのみ反射膜Ａ０４を形成する。

【００６２】次に、図１０（ｃ）に示すように、１０％
のＢＦ₃ を含むヘリウムガスＡ０５を、５００ｔｏｒｒ
で基板Ａ０１表面に接触させ、パルス状のエキシマレー
ザー光（ＸｅＣｌ）Ａ０６を照射して、基板Ａ０１表面
１５ｎｍの領域にほう素を導入し、ｐ型高濃度不純物導
入層Ａ０７を形成する。

【００６３】そして、図１０（ｄ）のように、３５０℃
のプラズマＣＶＤにてＳｉＯ₂ Ａ０８を例えば２０ｎｍ
堆積する。次に、ゲート電極Ａ０９、ソース領域Ａ１
０、及びドレイン領域Ａ１１を作成する。このようにし
て素子領域の作成を行い、次に、通常の工程により、パ
シベーション膜の形成および配線の形成を行う。

【００６４】以上本発明の実施例について説明したが、
本発明により得られる素子構造は、パンチスルー耐性を
改善すべく、チャネル空乏層内のソースまたはドレイン
領域の周辺の基板濃度を濃くする構造、例えばｐポケッ
ト構造と併用することができる。よって、このようにす
ることにより更に特性良好なＭＩＳＦＥＴが得られるこ
ととなる。

【００６５】

【発明の効果】以上説明したように本発明によれば、チ
ャネル反転層が生じる領域、すなわち基板表面の極めて
浅い領域に高濃度不純物領域を設け、この表面高濃度不
純物領域により、基板表面の反転層が形成される部分で
の電界は強く、反転層が形成される部分以外の部分の電
界は弱くするように、バンド構造を制御することができ
る。よって、高濃度不純物層における電界強度の強さに
よりしきい電圧を高く設定し、それより深い領域におけ
る電界強度の弱さにより、チャネル空乏層幅を大きく、
そしてチャネル空乏層キャパシタンスを小さくして、サ
ブスレッショルド特性を改善することができることとな
る。これにより、本発明のデバイス構造では高いしきい
電圧と小さなサブスレッショルド因子との両者を同時に
得られ、その電気的特性によって高速な大規模集積回路
の実現に大きく寄与する高性能ＭＩＳＦＥＴを提供する
ことができる。

【図面の簡単な説明】

【図１】ＭＩＳＦＥＴ素子構造に係る本発明の第１実施
例を示す素子断面図。

【図２】ＭＩＳＦＥＴ素子構造に係る本発明の第２実施
例を示す素子断面図。

【図３】本発明素子と従来素子とのバンド構造を対比し
て示すエネルギバンド図。

【図４】本発明素子と従来素子とのＩｄ−Ｖｇ特性を対
比して示すシミュレーション結果説明図。

【図５】製法に係る本発明の第１実施例を図解する工程
別素子断面図。

【図６】製法に係る本発明の第２実施例を図解する工程
別素子断面図。

【図７】製法に係る本発明の第３実施例を図解する工程
別素子断面図。

【図８】製法に係る本発明の第４実施例を図解する工程
別素子断面図。

【図９】製法に係る本発明の第５実施例を図解する工程
別素子断面図。

【図１０】製法に係る本発明の第６実施例を図解する工
程別素子断面図。

【図１１】従来のＭＩＳＦＥＴの構造を示す素子断面
図。

【符号の説明】

１０１ ｐ型Ｓｉ基板 １０２ ゲート絶縁膜として機能するＳｉＯ₂ 膜 １０３ ゲート電極 １０４ チャネル領域 １０５ ｎ⁺ ソース領域 １０６ ｎ⁺ ドレイン領域 １０７ 第１の領域（基板表面ｐ型高濃度層） ２０１ ＳＯＩ層間絶縁分離用ＳｉＯ2 膜 ２０２ Ｓｉ基板層 ２０３ ゲート絶縁膜として機能するＳｉＯ₂ 膜 ２０４ ゲート電極 ２０５ チャネル領域 ２０６ ｎ⁺ ソース領域 ２０７ ｎ⁺ ドレイン領域 ２０８ 第１の領域（基板表面ｐ型高濃度層） ５０１ ｐ型Ｓｉ基板 ５０２ 窒化膜 ５０３ 素子分離ＳｉＯ₂ 膜 ５０４ ｐ型不純物を高濃度に含有するＳｉＯ₂ 膜 ５０５ ゲート絶縁膜としてのＳｉＯ₂ 膜 ５０６ ゲート電極 ５０７ ｎ⁺ ソース領域 ５０８ ｎ⁺ ドレイン領域 ６０１ ｐ型Ｓｉ基板 ６０２ 窒化膜 ６０３ 素子分離ＳｉＯ₂ 膜 ６０４ ｐ型不純物を高濃度に含有するエピタキシャル
成長Ｓｉ層 ６０５ ほう素含有Ｓｉ膜 ６０６ ゲート電極 ６０７ ｎ⁺ ソース領域 ６０８ ｎ⁺ ドレイン領域 ６０９ 基板表面ｐ型高濃度層 ７０１ ｐ型Ｓｉ基板 ７０４ ゲート絶縁膜として機能するＳｉＯ₂ 膜 ７０５ ｐ型不純物を高濃度に含有するゲート電極 ７０６ ｐ型不純物高濃度拡散層 ７０７ ｎ⁺ ソース領域 ７０８ ｎ⁺ ドレイン領域 ７０９ 基板表面ｐ型高濃度層 ８０１ ｐ型Ｓｉ基板 ８０４ イオン注入によるｐ型不純物高濃度導入Ｓｉ層 ８０５ ゲート絶縁膜として機能するＳｉＯ₂ 膜 ８０６ ゲート電極 ８０７ ｎ⁺ ソース領域 ８０８ ｎ⁺ ドレイン領域 ８０９ 基板表面ｐ型高濃度層 ９０１ ｐ型Ｓｉ基板 ９０４ ｐ型不純物イオン注入の際に使用するＳｉＯ₂
膜 ９０５ イオン注入によるｐ型不純物高濃度導入Ｓｉ層 ９０６ ゲート絶縁膜として機能するＳｉＯ₂ 膜 ９０７ ゲート電極 ９０８ ｎ⁺ ソース領域 ９０９ ｎ⁺ ドレイン領域 ９１０ 基板表面ｐ型高濃度層 Ａ０１ ｐ型Ｓｉ基板 Ａ０５ 不純物材料ガス Ａ０６ 不純物導入レーザ Ａ０７ ｐ型高濃度不純物気相導入Ｓｉ層 Ａ０８ ゲート絶縁膜として機能するＳｉＯ₂ 膜 Ａ０９ ゲート電極 Ａ１０ ｎ⁺ ソース領域 Ａ１１ ｎ⁺ ドレイン領域 Ａ１２ 基板表面ｐ型高濃度層

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１導電型半導体基板上に絶縁膜を介して
   形成されたゲート電極と、 前記半導体基板内における前記ゲート電極直下のチャネ
   ル形成領域の一方の側に設けられ前記第１導電型とは逆
   の第２導電型ソース領域と、 前記半導体基板内における前記チャネル空乏層領域の他
   方の側に設けられた前記第２導電型ドレイン領域と、 前記チャネル形成領域の表面に形成され、前記第１導電
   型の不純物に関し該チャネル形成領域中における反転層
   が形成される領域の不純物濃度が最大となる不純物濃度
   プロファイルを形成する基板表面第１導電型高濃度層と
   を備えているＭＩＳ型電界効果トランジスタ。
2. 【請求項２】第１導電型半導体基板上にゲート絶縁膜及
   びゲート電極を形成するとともに、これらのうち少なく
   とも一方を不純物導入媒体として前記第１導電型の不純
   物を含有させる第１の工程と、 前記ゲート電極をマスクとして前記半導体基板内へイオ
   ン注入を行うことにより前記第１導電型とは逆の第２導
   電型のソース領域及びドレイン領域を形成する第２の工
   程と、 前記不純物導入媒体に含有される不純物を前記半導体基
   板に拡散させるべく熱処理を行う第３の工程とを含む請
   求項１記載のＭＩＳ型電界効果トランジスタの製造方
   法。
3. 【請求項３】第１導電型半導体基板上に該第１導電型の
   半導体層を形成する第１の工程と、 該半導体層上にゲート絶縁膜及びゲート電極を形成する
   第２の工程と、 前記ゲート電極をマスクとして前記半導体層及び半導体
   基板内へイオン注入を行うことにより前記半導体層及び
   半導体基板内における前記ゲート電極直下のチャネル領
   域として前記半導体層を残すように前記第１導電型とは
   逆の第２導電型のソース領域及びドレイン領域を形成す
   る第３の工程とを含む請求項１記載のＭＩＳ型電界効果
   トランジスタの製造方法。
4. 【請求項４】第１の工程において第１導電型半導体基板
   に該第１導電型の不純物を絶縁膜を介してイオン注入す
   ることにより第１導電型の半導体層を形成することを特
   徴とする請求項３記載のＭＩＳ型電界効果トランジスタ
   の製造方法。