JP2500046B2 - 垂直ゲ―ト型電界効果トランジスタおよびその製造方法 - Google Patents

垂直ゲ―ト型電界効果トランジスタおよびその製造方法

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JP2500046B2
JP2500046B2 JP5130536A JP13053693A JP2500046B2 JP 2500046 B2 JP2500046 B2 JP 2500046B2 JP 5130536 A JP5130536 A JP 5130536A JP 13053693 A JP13053693 A JP 13053693A JP 2500046 B2 JP2500046 B2 JP 2500046B2
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layer
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    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、新規な垂直ゲート型電
界効果トランジスタ（ＦＥＴ）、より詳細には非常に短
いチャネル長を有する電界効果トランジスタに関する。
【０００２】
【従来の技術】現在まで、垂直ゲート形状のＦＥＴ構造
に関する多数の従来技術が提案されている。一般に、こ
れらの提案は、ゲート・チャネルを形成する拡散プロセ
スに重点が置かれている。この従来技術の代表例は、以
下の米国特許に見いだすことができ、各々２重拡散ＭＯ
Ｓデバイスに関連している。
【０００３】従来技術の代表例は、米国特許第４，９７
０，１７３号明細書“Ｍｅｔｈｏｄｏｆ Ｍａｋｉｎｇ
Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｖｅｒｔｉｃａｌ Ｆｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔ
ｈ Ｉｍｐｒｏｖｅｄ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ
Ａｒｅａ”と、米国特許第４，９１４，０５１号明細
書“Ｍｅｔｈｏｄ ｆｏｒ Ｆｏｒｍｉｎｇ ａ Ｖｅ
ｒｔｉｃａｌ Ｐｏｗｅｒ ＤＭＯＳ Ｔｒａｎｓｉｓ
ｔｏｒ”と、米国特許第４，９８３，５３５号明細書
“Ｖｅｒｔｉｃａｌ ＤＭＯＳ Ｔｒａｎｓｉｓｔｏｒ
Ｆａｂｒｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓ”とであ
る。
【０００４】しかしながら、当業者に知られているよう
に、シリコン・エピタキシによって堆積されたデバイス
層の寸法は、基板からのドーパントの拡散長よりも大き
な値に制限されている。典型的な高温処理条件（１００
０℃より高い）の下で、これらの寸法はミクロンのオー
ダである。
【０００５】したがって、約０．１μｍのチャネル長の
電界効果トランジスタを製造する従来技術の提案は、こ
の極端に小さな機能サイズで要求される公差を得るため
に、これまで電子ビームまたはＸ線リソグラフィのよう
な特別なプロセス工程の使用に頼ってきた。しかしなが
ら、従来技術において当業者に知られているように、電
子ビームおよびＸ線のような最新のプロセス工程を用い
ることは、集積回路の製造コストの増加と、製造プロセ
スの応答時間の増加につながる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、既知
の最新技術、すなわちフォトリソグラフィ・プロセス工
程を用いて、約０．１μｍのゲート・チャネルを有し、
そして、微小エリアを占め、寄生容量が小さく、寄生容
量によってラッチアップせず、α粒子および宇宙線衝突
に比較的影響を受けない電界効果トランジスタを提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明に従う垂直ゲート
型電界効果トランジスタは、絶縁物の基層上に設けら
れ、該基層に垂直な第１エッジを有し、ソース領域とし
て働く第１導電型の第１半導体層と、該第１半導体層上
に設けられ、上記第１エッジに整列する第２エッジを有
し、チャネル領域として働く第２導電型の第２半導体層
と、該第２半導体層上に設けられ、上記第２エッジに整
列する第３エッジを有し、ドレイン領域として働く第１
導電型の第３半導体層と、上記第１エッジ、上記第２エ
ッジ及び上記第３エッジに接して設けられたゲート絶縁
層と、該ゲート絶縁層に接して形成された導電性ゲート
電極とを有し、上記第１半導体層及び上記第２半導体層
の間の境界のうち上記ゲート絶縁層から離れた境界部分
に第１酸化物層が形成され、そして上記第２半導体層及
び上記第３半導体層の間の境界のうち上記ゲート絶縁層
から離れた境界部分に第２酸化物層が設けられているこ
とを特徴とする。そして、上記ゲート絶縁層は、酸化物
層であることを特徴とする。そして、上記第１半導体層
のうち上記第１エッジから離れたソース・コンタクト領
域に不純物が注入されており、上記第２半導体層のうち
上記第２エッジから離れたチャネル・コンタクト領域に
不純物が注入されており、そして上記第３半導体層のう
ち上記第３エッジから離れたドレイン・コンタクト領域
に不純物が注入されていることを特徴とする。本発明に
従う垂直ゲート型電界効果トランジスタの第１の製造方
法は、 （ａ）ソース領域として働く第１導電型の第１半導体層
を絶縁物の基層の上に形成する工程と、 （ｂ）該第１半導体層の表面を部分的に覆う第１酸化物
層を形成する工程と、 （ｃ）該第１酸化物層及び上記第１半導体層の上に、チ
ャネル領域として働く第２導電型の第２半導体層を形成
する工程と、 （ｄ）該第２半導体層の表面にうち上記第１酸化物層と
重なる部分に第２酸化物層を形成する工程と、 （ｅ）該第２酸化物層及び上記第２半導体層の上に、ド
レイン領域として働く第１導電型の第３半導体層を形成
する工程と、 （ｆ）該第３半導体層の表面のうち、上記第１酸化物層
及び上記第２酸化物層と重ならない位置から、上記第３
半導体層、上記第２半導体層及び上記第１半導体層を貫
通して上記絶縁物の基層の表面に達する開口を形成し
て、上記第１半導体層、上記第２半導体層及び上記第３
半導体層のそれぞれのエッジを露出する工程と、 （ｇ）上記第１半導体層、上記第２半導体層及び上記第
３半導体層のそれぞれのエッジに接するゲート絶縁層を
形成する工程と、 （ｈ）該ゲート絶縁層に接するゲート電極を形成する工
程とを含む。そして、上記工程（ｅ）及び工程（ｆ）の
間に、上記第３半導体層の上に第３酸化物層を形成する
工程を含み、そして上記工程（ｆ）では、上記第３酸化
物層の表面のうち、上記第１酸化物層及び上記第２酸化
物層と重ならない位置から、上記第３酸化物層、上記第
３半導体層、上記第２半導体層及び上記第１半導体層を
貫通して上記絶縁物の基層の表面に達する開口を形成し
て、上記第１半導体層、上記第２半導体層及び上記第３
半導体層のそれぞれのエッジを露出することを特徴とす
る。そして、上記工程（ｈ）の後に、上記第３半導体層
のうち上記エッジから離れたドレイン・コンタクト領域
に不純物を注入する工程（ｉ）、上記第２半導体層のう
ち上記エッジから離れたチャネル・コンタクト領域に不
純物を注入する工程（ｊ）、及び上記第１半導体層のう
ち上記エッジから離れたソース・コンタクト領域に不純
物を注入する工程（ｋ）を含むことを特徴とする。そし
て、上記工程（ｋ）の後に、上記第３酸化物層及び上記
ゲート電極を覆う保護層を形成する工程（ｌ）、上記ド
レイン・コンタクト領域、上記チャネル・コンタクト領
域、上記ソース・コンタクト領域及び上記ゲート電極に
達する開口をそれぞれ上記保護層に形成する工程
（ｍ）、並びに該工程（ｍ）で形成された上記それぞれ
の開口内に導電性接続体を充填する工程（ｎ）を含むこ
とを特徴とする。本発明に従う垂直ゲート型電界効果ト
ランジスタの第２の製造方法は、 （ａ）ソース領域として働く第１導電型の第１半導体層
を絶縁物の基層の上に形成する工程と、 （ｂ）該第１半導体層の表面部分を覆うマスク層を形成
する工程と、 （ｃ）上記第１半導体層の表面のうち上記マスク層が形
成されていない表面に第１酸化物層を熱成長させる工程
と、 （ｄ）上記マスク層を除去して上記第１半導体層の表面
部分を露出する工程と、 （ｅ）上記第１半導体層の表面部分及び上記第１酸化物
層の上に第２導電型の第２半導体層を形成する工程と、 （ｆ）該第２半導体層の上に第２酸化物層を形成する工
程と、 （ｇ）該第２酸化物層のうち、上記第１半導体層の表面
部分の上方に位置する部分を除去して、上記第２半導体
層の表面部分を露出する工程と、 （ｈ）該第２半導体層の表面部分及び上記第２酸化物層
の上に第１導電型の第３半導体層を形成する工程と、 （ｉ）該第３半導体層の上に第３酸化物層を形成する工
程と、 （ｊ）該第３酸化物層の表面のうち、上記第１半導体層
の表面部分の上方の位置から、上記第３酸化物層、上記
第３半導体層、上記第２半導体層及び上記第１半導体層
を貫通して上記絶縁物の基層の表面に達する開口を形成
して、上記第１半導体層、上記第２半導体層及び上記第
３半導体層のそれぞれのエッジを露出する工程と、 （ｋ）上記第１半導体層、上記第２半導体層及び上記第
３半導体層のそれぞれのエッジに接するゲート絶縁層を
形成する工程と、 （ｌ）該ゲート絶縁層に接するゲート電極を上記開口内
に形成する工程とを含む。本発明は、垂直ゲートおよび
ソース層とドレイン層とに挟まれた非常に薄いゲート・
チャネルを有する電界効果トランジスタ（ＦＥＴ）の提
供を意図するものである。本発明の好適な実施例におい
て、ＦＥＴは第１層（たとえばソース層）として働くシ
リコン層を有するシリコン・オン・インシュレータ（Ｓ
ＯＩ）基板上のシリコン上に形成される。低温エピタキ
シャル（ＬＴＥ）プロセスは、非常に薄いゲート・チャ
ネル（たとえば０．１μｍ）を形成するために用いら
れ、気相成長ポリシリコン層は最上層（たとえばドレイ
ン層）を形成する。開口が、３つの層を経て絶縁基板ま
でエッチングされ、開口の壁は酸化され、ゲート酸化物
層を形成する。ポリシリコンは開口を充てんするように
堆積し、垂直ゲートを形成する。この積層垂直ゲート構
造は、０．１μｍ以下のチャネル長を有し、厳しい寸法
公差（たとえば±１０オングストローム）を有するＦＥ
Ｔデバイスを与える。このＦＥＴデバイスは、通常のフ
ォトリソグラフィ・プロセス工程を用いて製造できる。
ＬＴＥ層の厚さはチャネル長を決定し、チャネル幅は垂
直ゲート開口の周辺への広がりによって決定される。好
適な薄膜シリコン・オン・インシュレータの実施例にお
いて、寄生容量は小さく、寄生容量によるラッチアップ
はほとんど存在しない。このデバイスはまた、α粒子お
よび宇宙線放射によるソフトエラーの影響をほとんど受
けない。ｎＭＯＳおよびｐＭＯＳの両方の電界効果トラ
ンジスタ・デバイスは、本発明により実現できる。これ
らのデバイスの基板は、アクセスでき、バイアスでき
る。したがって、完全に空乏化されたＳＯＩデバイスに
よって引き起こされるような、フローティング・ボディ
（ｆｌｏａｔｉｎｇ ｂｏｄｙ）効果は起きない。これ
らのデバイスは、本来、チャネルの幅対長さの比が大き
く、他の従来のＦＥＴデバイスよりも性能が良い。
【０００８】
【実施例】図面を参照して本発明のＣＭＯＳデバイス、
特にｎＭＯＳ ＦＥＴの実施例について説明する。当業
者に認識されているように、ｎ型ドーパントの代わりに
ｐ型ドーパントを用いて、あるいはｐ型ドーパントの代
わりにｎ型ドーパントを用いて、本発明の教示により同
様なｐＭＯＳ ＦＥＴを製造することができる。
【０００９】図１に示す好適な実施例において、シリコ
ン・オン・インシュレータ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）基板が用いられる。この基板は、ウ
エハ（図示せず）上に支持される酸化物基層１４上に非
常に薄いシリコン層１２（たとえば１０００オングスト
ローム）を有する。ＳＯＩ基板を形成するためには、種
々の適切な従来技術の方法が用いられており、Ａｔｓｕ
ｓｈｉ Ｆｕｋｕｖｏｄａによる“Ｓｉ Ｗａｆｅｒ
Ｂｏｎｄｉｎｇ Ｗｉｔｈ ＴＡ ＳｉｌｉｃｉｄｅＦ
ｏｒｍａｔｉｏｎ”（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａ
ｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．
３０，Ｎｏ．１０Ａ，Ｏｃｔｏｂｅｒ１９９１，ｐｌ１
６９３〜１６９５）に記述されている低温・プロセス・
ウエハ・ボンディングが望ましい。第１半導体層即ちシ
リコン層１２は、本発明の好的な実施例においては、適
切なｎ+ドーパントによってドープされる。シリコン層
１２は、パターニングおよびエッチングされ、アイラン
ド構造を形成する。
【００１０】図２において、非常に薄い窒化物層１６
が、シリコン層１２上に堆積され、パターニングおよび
エッチングされ、窒化物のマスク１６を取り囲む露出シ
リコン領域１８を形成する。本発明の実施例でＦＥＴソ
ース・コンタクトに用いられる領域１８は、アニールさ
れる。
【００１１】第１の酸化物層即ち熱酸化物層２０は、露
出シリコン領域１８上で成長し、窒化物のマスク層１６
はその後除去される。次に、低温エピタキシャル・プロ
セスが用いられ、非常に薄いチャネル領域になる薄い第
２半導体層即ちｐ型シリコン層２２を形成する。“Ｌｏ
ｗ−ＴｅｍｐｅｒａｔｕｒｅＳｉｌｉｃｏｎ Ｅｐｉｔ
ａｘｙ ｂｙ Ｕｌｔｒａｈｉｇｈ Ｖａｃｃｕｕｍ／
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ”（Ｍｅｙｅｒｓｏｎ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔ
ｔ．４８（１２），Ｍａｒｃｈ ２４，１９８６，ｐ
ｐ．７９７−７９９）に、適切なプロセスが開示されて
いる。チャネル層２２の厚さは、たとえば約１５００オ
ングストロームであり、ドーパント濃度は約３ｘ１０17
原子／ｃｍ3である。チャネルのドーピングは、しきい
値制御とパンチスルー保護のために調整される。図３
に、この段階でのデバイスを示す。
【００１２】第２酸化物層２４が、ＰＥＣＶＤプロセス
工程によって形成され、次にエッチングされ、デバイス
の中央で第２酸化物層２４内に窓２６を形成する。図４
に、この段階での構造の状態を示す。
【００１３】次に、ＦＥＴのドレインが、第３半導体層
即ちポリシリコン層２８を堆積し、これに適切なｎ型ド
ーパントでドーピングすることによって形成される。高
圧酸化処理（ＨＩＰＯＸ）によって形成された第３酸化
物層３０は、ポリシリコン２８上に成長する。図５は、
この段階でのデバイスを示す。
【００１４】図６において、第３酸化物層３０はパター
ニングされ、すべての層、即ちこの第３酸化物層３０、
第３半導体層２８、第２半導体層２２及び第１半導体層
１２を経て酸化物の基層１４の上面にまで延びる開口３
２が、普通の適切なプロセス工程を用いてエッチングさ
れる。これにより、第１、第２及び第３半導体層のそれ
ぞれのエッジが露出される。ゲート酸化物層３３が、開
口３２の壁（即ち第１、第２及び第３半導体層のそれぞ
れのエッジ）上に薄い酸化物層（たとえば６０オングス
トロームの厚さ）として成長される。
【００１５】図７において、ゲート構造３４が、ＣＶＤ
工程でｎ+ポリシリコンを堆積することによって形成さ
れる。このゲート構造は、、開口３２を充てんし、酸化
物層３０の一部分の上に延びる。通常のドライ・エッチ
ング・プロセスが、ゲート電極を規定するために用いら
れ、薄い酸化物層が、ポリシリコン・ゲート構造の露出
部分に成長され、薄い窒化物層が、通常のプロセス工程
を用いて酸化物層上に堆積され、酸化物／窒化物層３６
を形成する。ゲートがエッチングされた後、露出ゲート
構造の側壁３８は、ＨＩＰＯＸ工程により酸化され、次
にリンまたはヒ素がドレイン領域の層２８に注入され
る。図７は、これらの工程の終了時の構造を示す。
【００１６】次に、ブロックアウト・マスク４０が形成
され、基板層２２に対して形成された開口は、意図した
基板コンタクト領域に形成される。ボロン・イオンが、
図８に示したこの領域に注入される。
【００１７】次に、ブロック・フォトレジスト４０は、
再形成および再パターニングされ、コンタクト開口が、
意図したソース・コンタクト領域上にエッチングされ
る。リンまたはヒ素イオンが、図９に示すようにこの領
域の層１２に注入され、導電率を向上させる。
【００１８】次に、構造はアニールされ、ソース層およ
びドレイン層はｎ+ド−ピングされ、各層から低温エピ
タキシャル・チャネル層２２内へ約２５０オングストロ
ーム拡散し、約１０００オングストロームの有効チャネ
ル長を生成する。高圧酸化物層４１は、露出シリコン側
壁上に成長する。
【００１９】図１０において、通常のプロセス工程を用
いて、石英層４２が構造を覆うように形成される。石英
層４２及び上記種々な層に開口が形成され、次にコンタ
クト・スタッドが形成され、そしてデバイス上面が平坦
化される。図１０には、ソース、ゲート、ドレイン、基
板の各コンタクトが示されている。図１１は図１０に似
た断面図を示し、図１３の平面図に示される共有ゲート
構造を示している。図１１において、デバイスは中央線
Ｃ−Ｃに対して対称である。
【００２０】このように本発明によると、第１半導体層
１２及び第２半導体層２２の間の境界のうちゲート酸化
物層３３から離れた境界部分に第１酸化物層２０が形成
され、そして第２半導体層２２及び第３半導体層２８の
間の境界のうちゲート酸化物層から離れた境界部分に第
２酸化物層２４が設けられているので、ソース領域とし
て働く第１半導体層１２及びチャネル領域として働く第
２半導体層２２の間の接合容量を減少することができ、
そして更に第２半導体層２２及びドレイン領域として働
く第３半導体層２８の間の接合容量を減少することがで
き、垂直ゲート型電界効果トランジスタの動作特性を改
善することができる。
【００２１】上述した垂直ゲートＦＥＴは、図１２に示
すような、各デバイスに対して単一ゲートを持つ閉じた
幾何形状を有するように構成できることがわかる。さら
に、デバイスは、図１３に示すように、ゲート構造が２
つのＦＥＴデバイスによって共有されるように簡単に構
成することができる。
【００２２】本発明を１つの好適な実施例について説明
したが、当業者によれば、本発明の趣旨および範囲を逸
脱することなく、種々の変更を行うことができる。
【００２３】
【発明の効果】本発明により、接合容量が減少され、そ
してフォトリソグラフィ・プロセスを用いる約０．１μ
ｍのゲート・チャネルを有する垂直ゲート型電界効果ト
ランジスタを実現することができる。
【図面の簡単な説明】
【図１】本発明によるデバイスの製造工程を示す図であ
る。
【図２】本発明によるデバイスの製造工程を示す図であ
る。
【図３】本発明によるデバイスの製造工程を示す図であ
る。
【図４】本発明によるデバイスの製造工程を示す図であ
る。
【図５】本発明によるデバイスの製造工程を示す図であ
る。
【図６】本発明によるデバイスの製造工程を示す図であ
る。
【図７】本発明によるデバイスの製造工程を示す図であ
る。
【図８】本発明によるデバイスの製造工程を示す図であ
る。
【図９】本発明によるデバイスの製造工程を示す図であ
る。
【図１０】本発明による単一ゲートＦＥＴの断面図であ
る。
【図１１】本発明による共有ゲートＦＥＴの部分断面図
である。
【図１２】本発明による単一ゲートＦＥＴの平面図であ
る。
【図１３】本発明による共有ゲートＦＥＴの平面図であ
る。
【符号の説明】
１２ シリコン層 １４ 酸化物基層 １６ 窒化物層 １８ 露出シリコン領域 ２０ 熱酸化物層 ２２ ｐ型シリコン層 ２４，３０ 酸化物層 ２６ 窓 ２８ ポリシリコン層 ３２ 開口 ３３ ゲート酸化物層 ３４ ゲート構造 ３６ 酸化物／窒化物層 ３８ 側壁 ４０ ブロックアウト・マスク ４１ 高圧酸化物層 ４２ 石英層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 セイキ・オグラ アメリカ合衆国 ニューヨーク州 ホー プウエル ジャンクション ロング ヒ ル ロード 50 (56)参考文献 特開 昭61−144875（ＪＰ，Ａ) 特開 昭58−98974（ＪＰ，Ａ)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】絶縁物の基層上に設けられ、該基層に垂直
    な第１エッジを有し、ソース領域として働く第１導電型
    の第１半導体層と、 該第１半導体層上に設けられ、上記第１エッジに整列す
    る第２エッジを有し、チャネル領域として働く第２導電
    型の第２半導体層と、 該第２半導体層上に設けられ、上記第２エッジに整列す
    る第３エッジを有し、ドレイン領域として働く第１導電
    型の第３半導体層と、 上記第１エッジ、上記第２エッジ及び上記第３エッジに
    接して設けられたゲート絶縁層と、 該ゲート絶縁層に接して形成された導電性ゲート電極と
    を有し、 上記第１半導体層及び上記第２半導体層の間の境界のう
    ち上記ゲート絶縁層から離れた境界部分に第１酸化物層
    が形成され、そして上記第２半導体層及び上記第３半導
    体層の間の境界のうち上記ゲート絶縁層から離れた境界
    部分に第２酸化物層が設けられていることを特徴とする
    垂直ゲート型電界効果トランジスタ。
  2. 【請求項２】上記ゲート絶縁層は、酸化物層であること
    を特徴とする請求項１記載の垂直ゲート型電界効果トラ
    ンジスタ。
  3. 【請求項３】上記第１半導体層のうち上記第１エッジか
    ら離れたソース・コンタクト領域に不純物が注入されて
    おり、上記第２半導体層のうち上記第２エッジから離れ
    たチャネル・コンタクト領域に不純物が注入されてお
    り、そして上記第３半導体層のうち上記第３エッジから
    離れたドレイン・コンタクト領域に不純物が注入されて
    いることを特徴とする請求項１記載の垂直ゲート型電界
    効果トランジスタ。
  4. 【請求項４】（ａ）ソース領域として働く第１導電型の
    第１半導体層を絶縁物の基層の上に形成する工程と、 （ｂ）該第１半導体層の表面を部分的に覆う第１酸化物
    層を形成する工程と、 （ｃ）該第１酸化物層及び上記第１半導体層の上に、チ
    ャネル領域として働く第２導電型の第２半導体層を形成
    する工程と、 （ｄ）該第２半導体層の表面にうち上記第１酸化物層と
    重なる部分に第２酸化物層を形成する工程と、 （ｅ）該第２酸化物層及び上記第２半導体層の上に、ド
    レイン領域として働く第１導電型の第３半導体層を形成
    する工程と、 （ｆ）該第３半導体層の表面のうち、上記第１酸化物層
    及び上記第２酸化物層と重ならない位置から、上記第３
    半導体層、上記第２半導体層及び上記第１半導体層を貫
    通して上記絶縁物の基層の表面に達する開口を形成し
    て、上記第１半導体層、上記第２半導体層及び上記第３
    半導体層のそれぞれのエッジを露出する工程と、 （ｇ）上記第１半導体層、上記第２半導体層及び上記第
    ３半導体層のそれぞれのエッジに接するゲート絶縁層を
    形成する工程と、 （ｈ）該ゲート絶縁層に接するゲート電極を形成する工
    程とを含む垂直ゲート型電界効果トランジスタの製造方
    法。
  5. 【請求項５】上記工程（ｅ）及び工程（ｆ）の間に、上
    記第３半導体層の上に第３酸化物層を形成する工程を含
    み、そして上記工程（ｆ）では、上記第３酸化物層の表
    面のうち、上記第１酸化物層及び上記第２酸化物層と重
    ならない位置から、上記第３酸化物層、上記第３半導体
    層、上記第２半導体層及び上記第１半導体層を貫通して
    上記絶縁物の基層の表面に達する開口を形成して、上記
    第１半導体層、上記第２半導体層及び上記第３半導体層
    のそれぞれのエッジを露出することを特徴とする請求項
    ４記載の垂直ゲート型電界効果トランジスタの製造方
    法。
  6. 【請求項６】上記工程（ｈ）の後に、上記第３半導体層
    のうち上記エッジから離れたドレイン・コンタクト領域
    に不純物を注入する工程（ｉ）、上記第２半導体層のう
    ち上記エッジから離れたチャネル・コンタクト領域に不
    純物を注入する工程（ｊ）、及び上記第１半導体層のう
    ち上記エッジから離れたソース・コンタクト領域に不純
    物を注入する工程（ｋ）を含むことを特徴とする請求項
    ５記載の垂直ゲート型電界効果トランジスタの製造方
    法。
  7. 【請求項７】上記工程（ｋ）の後に、上記第３酸化物層
    及び上記ゲート電極を覆う保護層を形成する工程
    （ｌ）、上記ドレイン・コンタクト領域、上記チャネル
    ・コンタクト領域、上記ソース・コンタクト領域及び上
    記ゲート電極に達する開口をそれぞれ上記保護層に形成
    する工程（ｍ）、並びに該工程（ｍ）で形成された上記
    それぞれの開口内に導電性接続体を充填する工程（ｎ）
    を含むことを特徴とする請求項６記載の垂直ゲート型電
    界効果トランジスタの製造方法。
  8. 【請求項８】（ａ）ソース領域として働く第１導電型の
    第１半導体層を絶縁物の基層の上に形成する工程と、 （ｂ）該第１半導体層の表面部分を覆うマスク層を形成
    する工程と、 （ｃ）上記第１半導体層のうち上記マスク層が形成され
    ていない表面に第１酸化物層を熱成長させる工程と、 （ｄ）上記マスク層を除去して上記第１半導体層の表面
    部分を露出する工程と、 （ｅ）上記第１半導体層の表面部分及び上記第１酸化物
    層の上に第２導電型の第２半導体層を形成する工程と、 （ｆ）該第２半導体層の上に第２酸化物層を形成する工
    程と、 （ｇ）該第２酸化物層のうち、上記第１半導体層の表面
    部分の上方に位置する部分を除去して、上記第２半導体
    層の表面部分を露出する工程と、 （ｈ）該第２半導体層の表面部分及び上記第２酸化物層
    の上に第１導電型の第３半導体層を形成する工程と、 （ｉ）該第３半導体層の上に第３酸化物層を形成する工
    程と、 （ｊ）該第３酸化物層の表面のうち、上記第１半導体層
    の表面部分の上方の位置から、上記第３酸化物層、上記
    第３半導体層、上記第２半導体層及び上記第１半導体層
    を貫通して上記絶縁物の基層の表面に達する開口を形成
    して、上記第１半導体層、上記第２半導体層及び上記第
    ３半導体層のそれぞれのエッジを露出する工程と、 （ｋ）上記第１半導体層、上記第２半導体層及び上記第
    ３半導体層のそれぞれのエッジに接するゲート絶縁層を
    形成する工程と、 （ｌ）該ゲート絶縁層に接するゲート電極を上記開口内
    に形成する工程とを含む垂直ゲート型電界効果トランジ
    スタの製造方法。
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