KR100986631B1 - 실리콘 온 인슐레이터 상의 극초대집적회로 반도체 소자및 그 제조방법 - Google Patents
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- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 69
- 239000010703 silicon Substances 0.000 title claims abstract description 69
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000012212 insulator Substances 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 title claims description 20
- 230000010354 integration Effects 0.000 title abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 68
- 125000006850 spacer group Chemical group 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 claims abstract description 19
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 230000001808 coupling effect Effects 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 3
- 230000000593 degrading effect Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 108010011935 Poly 18 antigen Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 실리콘 온 인슐레이터(silicon on insulator; SOI) 웨이퍼 상에 구현될 수 있는 나노 기술의 실현이 가능하도록 설계된 것으로서, NM(PM) 이온 주입량을 낮게 설정함으로서 드레인에 가해진 동작 전압의 강하(drop)를 일으키게 하여 고전압의 동작이 가능하도록 하는 SOI 상의 극초대집적회로(ultra large scal integration; ULSI) 반도체 소자 및 그 제조방법을 제공하는 것이다. 본 발명의 반도체 소자는 능동 실리콘 영역과, 능동 실리콘 영역 상에 형성된 게이트 산화막과, 게이트 산화막 상에 형성된 게이트 폴리와, 능동 실리콘 영역 상에서 게이트 산화막 및 게이트 폴리의 측면에 형성된 제 1의 약하게 도핑된 드레이(lightly doped drain; LDD) 스페이서와, 제 1의 LDD 스페이서 상에 형성된 제 2의 LDD 스페이서와, 능동 실리콘 영역의 주변 및 상기 게이트 폴리 상에 형성된 살리사이드 층과, 살리사이드층 상에 형성된 메탈 커넥션(metal connection)을 포함한다.
살리사이드, 제 1 및 제 2 LDD 스페이서, NM(PM) 도핑영역
Description
도 1은 종래 기술에 따라 제작된 SOI 상의 반도체 소자의 평면도를 도시한다.
도 2는 종래 기술에 따라 형성된 SOI 상의 반도체 소자의 단면도를 도시한다.
도 3은 본 발명의 바람직한 실시예에 따라 제작된 SOI 상의 극초대집적회로(ultra large scale integration; ULSI) 반도체 소자의 평면도를 도시한다.
도 4는 본 발명의 바람직한 실시예에 따라 제작된 SOI 상의 ULSI 반도체 소자의 단면도를 도시한다.
도 5a 내지 도 5f는 본 발명의 바람직한 실시예에 따른 SOI 상의 ULSI 반도체 소자의 제조방법을 설명하기 위하여 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : ULSI 반도체 소자 108 : 게이트 폴리
115 : 게이트 산화막 120 : 실리콘 기판
122 : 산화막층 124 : 능동영역
125 : 남겨진 능동영역 126 : 하드 마스크 산화막
128 : NM(PM) 도핑영역 130 : 살리사이드 층
132, 134, 136 : 메탈 커넥션 140 : 제 1 LLD 스페이서
142 : 제 2 LLD 스페이서
본 발명은 실리콘 온 인슐레이터(silicon on insulator; SOI) 웨이퍼를 이용하여 나노 소자를 구현할 수 있는 반도체 제조 공정에 관한 것으로서, 보다 상세하게는, 매우 높은 밀도(very high desity)를 구현함에 있어 트랜지스터에서 발생되는 기생 특성들을 완전히 제거하여 안정된 제품의 특성을 구현할 수 있는 SOI 상의 극초대집적회로(ultra large scal integration; ULSI) 반도체 소자의 제조방법에 관한 것이다.
도 1 및 도 2는 종래 기술에 따라 형성된 SOI 상에 반도체 소자를 제조하기 위한 방법을 설명하기 위한 평면도 및 단면도를 도시한다.
도 1은 종래 기술에 따라 제작된 SOI 상의 반도체 소자의 평면도를 도시한다.
도 1에 도시된 바와 같이, 반도체 소자(10)는 SOI 상의 반도체 소자는 능동영역(12), 소오스 영역을 전기적으로 연결하기 위한 메탈 커넥션(14) 및 드레인 영역을 전기적으로 연결하기 위한 메탈 커넥션(16)과 메탈 커넥션(.12, 16)사이에 형성된 폴리 게이트(18)를 포함한다.
도 2는 종래 기술에 따라 형성된 SOI 상의 반도체 소자의 단면도를 도시한다.
도 2에 도시된 바와 같이, 반도체 소자(10)는 실리콘 기판(20), 실리콘 기판(20) 상에 형성되어 절연층으로 사용하기 위한 산화막층(22), 산화막층(22) 상에 형성된 능동 실리콘 영역(active silicon region)(25), 산화막층(22) 상에 형성된 능동 실리콘 영역(25) 상에 순차적으로 형성된 게이트 산화막(15), 폴리 게이트(18) 및 메탈 커넥션들(14, 16, 19)을 포함한다.
도 1 및 도 2에 도시한 바와 같이, 종래 기술에 따른 제조 공정은 다음과 같다.
먼저, 능동 영역을 정의하기 위하여 드렌치 식각을 수행하고, 임계전압을 조절하기 위한 CAP 이온주입(17) 공정을 수행한다. 이어서, 게이트 산화막(15)을 형성한 후, 게이트 폴리층을 형성한다. 다음 단계로, 게이트 폴리층을 포토 및 식각 공정을 이용하여 패터닝하여 게이트 폴리(18)을 형성한다.
그리고 나서, NM(PM) 포토 공정 및 이온주입 공정을 수행한다. 이어서, 약하 게 도핑된 드레인(lightly doped drain; LDD) 스페이서 산화막을 증착한 후, LDD 스페이서 식각을 수행하여 LDD 스페이서(27)를 형성한다.
다음 단계로, N+(P+) 포토 및 이온주입 공정을 수행한다. 이후의 소오스, 드레인 등과 전기적으로 메탈 커넥션을 수행하기 위한 공정은 반도체 제조공정에 있어서의 일반적인 공정과 동일하다.
전술한 종래 기술에 있어서, 기존의 SOI 웨이퍼를 이용하여 씨모스(complementary metal oxide semiconductor; CMOS)의 제조시 디바이스 내에 트랜지스터의 밀도를 증가시키기 위해 길이(length)를 작게 할 경우 0.6 ㎛ 이하의 트랜지스터에서 짧은 채널효과(short channel effect)를 보임으로써 더 이상 반도체 디바이스의 크기를 축소 할 수 없게 되는 문제점이 있다.
이는 반도체 디바이스의 비용대비 출력(out-put)의 감소로 결국은 가격 측면에서 불리함은 물론 더욱 많은 소오스/드레인의 엔지니어링을 요구하게 되는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 실리콘 온 인슐레이터(silicon on insulator; SOI) 웨이퍼 상에 구현될 수 있는 나노 기술의 실현이 가능하도록 설계된 것으로서, NM(PM) 이온 주입량을 낮게 설정함으로서 드레인에 가해진 동작 전압의 강하(drop)를 일으키게 하여 고전압의 동작이 가능하도록 하는 SOI 상의 극초대집적회로(ultra large scal integration; ULSI) 반도체 소자의 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 드레인에 가해진 동작 전압이 NM(PM) 사이의 산화 절연막과의 커패시터 역할을 통한 결합효과(coupling effect)를 통하여 실제 NM(PM) 영역에 가해지는 전압의 강하를 유도할 수 있는 SOI 상의 극초대집적회로(ultra large scal integration; ULSI) 반도체 소자의 제조방법을 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 채널 영역이 수평영역 +NM(PM) 영역까지 확대함으로써 유효 채널길이의 증가를 전술한 목적을 이룸으로써 스냅-백(snap-back) 특성을 개선할 수 있도록 하는 SOI 상의 극초대집적회로(ultra large scal integration; ULSI) 반도체 소자의 제조방법을 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 짧은 채널마진 향상 및 고전압 동작을 가능하게 함으로서 60~90 nm의 트랜지스터 길이를 갖는 나노 트랜지스터의 구현이 가능하도록 하는 SOI 상의 극초대집적회로(ultra large scal integration; ULSI) 반도체 소자의 제조방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 능동 실리콘 영역과, 능동 실리콘 영역 상에 형성된 게이트 산화막과, 게이트 산화막 상에 형성된 게이트 폴리와, 능동 실리콘 영역 상에서 게이트 산화막 및 게이트 폴리의 측면에 형성된 제 1의 약하게 도핑된 드레인(lightly doped drain; LDD) 스페이서와, 제 1의 LDD 스페이서 상에 형성된 제 2의 LDD 스페이서와, 능동 실리콘 영역의 주변 및 상기 게이트 폴리 상에 형성된 살리사이드 층과, 살리사이드층 상에 형성된 메탈 커넥션(metal connection)을 포함하는 것을 특징으로 하는 실리콘 온 인슐레이터(silicon on insulator; SOI) 상의 극초대집적회로(ultra large scale integration; ULSI) 반도체 소자를 제공한다.
또한, 본 발명은 실리콘 기판 상에 절연 산화막을 형성하는 단계와, 절연 산화막 상에 능동 실리콘 영역을 형성하는 단계와, 능동 실리콘 영역 상에 게이트 산화막을 형성하는 단계와, 게이트 산화막 상에 게이트 폴리를 형성하는 단계와, 능동 실리콘 영역에 NM(PM) 이온주입을 실시하는 단계와, 능동 실리콘 영역 상에 위치하며 게이트 산화막 및 게이트 폴리의 측면에 제 1의 약하게 도핑된 드레인(lightly doped drain; LDD) 스페이서를 형성하는 단계와, 제 1의 LDD 스페이서 상에 제 2의 LDD 스페이서를 형성하는 단계와, 남겨진 능동 실리콘 영역 및 게이트 폴리 상에 살리사이드 층을 형성하는 단계와, 살리사이드 층에 메탈 커넥션을 형성하는 단계를 포함하는 것을 특징으로 하는 실리콘 온 인슐레이터(silicon on insulator; SOI) 상의 극초대집적회로(ultra large scale integration; ULSI) 반도체 소자를 제조하는 방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 3 내지 도 5는 본 발명의 바람직한 실시예에 따른 실리콘 온 인슐레이터(silicon on insulator; SOI) 상의 극초대집적회로 반도체 소자의 제조방법을 설명하기 위한 평면도 및 단면도를 각각 도시한다.
도 3은 본 발명의 바람직한 실시예에 따라 제작된 SOI 상의 극초대집적회로(ultra large scale integration; ULSI) 반도체 소자의 평면도를 도시한다.
도 3에 도시된 바와 같이, ULSI 반도체 소자(100)는 SOI 상의 ULSI 반도체 소자는 능동영역(125), 소오스 영역을 전기적으로 연결하기 위한 메탈 커넥션(130) 및 드레인 영역을 전기적으로 연결하기 위한 메탈 커넥션(132)과 메탈 커넥션(.130, 132)사이에 형성된 폴리 게이트(108)을 포함한다.
도 4는 본 발명의 바람직한 실시예에 따라 제작된 SOI 상의 ULSI 반도체 소자의 단면도를 도시한다.
도 4에 도시된 바와 같이, ULSI 반도체 소자(100)는 실리콘 기판(120), 실리콘 기판(120) 상에 형성되어 절연층으로 사용하기 위한 산화막층(122), 산화막층(122) 상에 형성된 능동 실리콘 영역(active silicon region)(125), 산화막층(122) 상에 형성된 능동 실리콘 영역(125)의 주변 영역에 형성된 살리사이드(salicide) 층(130), 능동 실리콘 영역과 살리사이드 층(130) 사이에 형성된 NM(PM) 도핑 영역(111), 능동 실리콘 영역(125) 상에 순차적으로 형성된 게이트 산화막(115), 폴리 게이트(108), 게이트 산화막(115) 및 폴리게이트(108)의 측면에 형성된 제 1의 LLD 스페이서(140), 제 1 LDD 스페이서(140) 상에 형성된 제 2의 LDD 스페이서(142) 및 능동 실리콘 영역(125)에 형성된 살리사이드 층(130) 및 게이트 폴리(130) 상에 형성된 살리사이드 층(130) 상에 형성된 메탈 커넥션들(132, 134, 136)을 포함한다.
본 발명의 바람직한 실시예에 따르면, 제 1 LLD 스페이서(140)를 형성할 경우에 상기 능동 실리콘 영역(124)의 남겨지는 부분(125)을 대략 700 Å 정도의 두께로 형성하도록 하는 것이 바람직하다.
또한, 본 발명의 바람직한 실시예에 따르면, 남겨진 능동 실리콘 영역(125)의 전체에 살리사이드 층(130)이 형성되는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 드레인에 가해진 전압이 살리사이드 층(130)을 통하여 실리콘 능동영역(125)으로 인가된다. 이때, 제 2의 LLD 스페이서(142)를 통한 결합효과(coupling effect)에 의해 강하된 바이어스는 NM(PM) 도핑영역(111)으로 전이된다. 실리콘 능동영역(125)으로의 드레인 바이어스는 NM(PM) 하부에 추가 채널을 형성함으로서 유효채널(effective channel)을 증가시킴과 동시에 드레인의 전압 강하를 일으킨다.
이로 인하여, 본 발명의 바람직한 실시예에 따른 ULSI 반도체 소자(100)는 60 nm~90 nm 정도의 길이를 갖는 트랜지스터에서 불가했던 12 V 이상의 동작이 스냅-백 특성의 저하(de-grade)없이 가능하게 되었다.
또한, 게이트와 드레인 영역이 NM(PM)의 낮은 레벨 도핑효과에 따라서 깊은 채널을 형성하고 고온의 캐리어 효과를 줄일 수 있게 되었다.
도 5a 내지 도 5f는 본 발명의 바람직한 실시예에 따른 SOI 상의 ULSI 반도체 소자의 제조방법을 설명하기 위하여 나타낸 단면도들이다.
먼저, 도 5a에 도시된 바와 같이, 실리콘 기판(120)을 준비하고, 절연막으로 사용하기 위하여 실리콘 기판(120) 상에 산화막층(122)를 형성한다. 그리고 나서, 능동 영역을 형성하기 위한 능동 실리콘(124)을 증착과 같은 방법을 이용하여 형성한다. 이어서, 형성된 능동 실리콘 층(124)을 샐로우 트렌치 아이솔레이션(shallow trench isolation; STI) 포토 및 식각 공정을 이용하여 소정의 형상으로 패터닝함으로써, 남겨진 능동 실리콘층(125)을 형성한다. 그리고, 임계전압을 조절하기 위하여 VT 이온주입을 실행한다.
이어서, 도 5b에 도시된 바와 같이, 남겨진 능동 실리콘층(125) 상에 게이트를 형성하기 위하여 산화막층, 폴리층 및 하드 마스크 산화막층(126)을 순차적으로 형성한 후, 하드 마스크 산화막층(126)을 이용하여 산화막층 및 폴리층을 식각함으로써, 게이트 산화막(108) 및 게이트 폴리(108)을 형성한다.
본 발명의 바람직한 실시예에 따르면, 게이트 산화막(108)은 대략 3,500 Å 내지 4,500 Å 정도의 범위로 형성하고 하드 마스크 산화막(126)은 대략 6,500 Å 내지 7,500 Å 정도의 범위로 형성하는 것이 바람직하다. 또한, 하드 마스크 산화막(126)은 게이트 산화막(115) 식각 후 능동 실리콘 식각까지 견딜 수 있도록 하는 것이 바람직하다.
다음 단계로, 도 5c에 도시된 바와 같이, NM(PM) 포토 및 이온 주입 공정을 수행하여 NM(PM) 도핑 영역(128)을 능동 실리콘층(124) 상의 게이트 산화막(115) 주변 아래에 형성한다. 이어서, 제 1의 약하게 도핑된 드레인(lightly doped drain; LDD) 산화막을 증착하고 블랭크 식각을 수행하여 제 1의 LDD 스페이서(140) 를 형성한다. 본 발명의 바람직한 실시예에 의하면, 도핑 농도는 1.0 x 1012 내지 4.0 x 1012 정도로 형성되는 것이 바람직하다.
이어서, 도 5d에 도시된 바와 같이, 제 1 LDD 스페이서(140) 상에 제 2 LDD 스페이서(142)를 형성하기 위한 산화막을 대략 950 Å 내지 1,050 Å 정도의 두께의 범위로 형성한다. 그리고 나서, 제 2의 LDD 식각을 수행하여 제 2의 LDD 스페이서(142)를 형성한다.
본 발명의 바람직한 실시예에 따르면, 남겨진 능동 실리콘 영역(125)의 전체에 걸쳐서 상기 살리사이드 층(130)을 형성하는 것이 바람직하다. 또한, 제 2의 LDD 스페이서(142)는 드레인의 살리사이드 층과 NM(PM) 도핑 영역(128)간의 절연층으로 작용하는 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시예에 따르면, 드레인 영역의 살리사이드 층(130)에 가해진 바이어스의 조건에 의하여 NM(PM) 도핑 영역(128)의 아래에 추가의 채널 영역이 형성된다.
후속 단계로, 도 5e에 도시된 바와 같이, 남겨진 능동 실리콘 영역(125) 및 게이트 폴리(108) 상에 N+(P+) 포토 및 이온 주입을 수행함으로써, Ti 살리사이드 층(130)을 형성한다.
마지막 단계로서, 도 5f에 도시된 바와 같이, 능동 실리콘 영역(125) 및 게이트 폴리(108) 상에 형성된 살리사이드층(130) 상에 소오스 영역과 전기적으로 연결하기 위한 메탈 커넥션(136) 및 게이트 영역과 전기적 연결을 하기 위한 메탈 커 넥션(134) 및 드레인 영역과 전기적으로 연결하기 위한 메탈 커넥션(132)을 형성한다.
본 발명의 바람직한 실시예에 따르면, 드레인에 가해진 전압이 살리사이드 층(130)을 통하여 실리콘 능동영역(125)으로 인가된다. 이때, 제 2의 LLD 스페이서(142)를 통한 결합효과(coupling effect)에 의해 강하된 바이어스는 NM(PM) 도핑영역(111)으로 전이된다. 실리콘 능동영역(125)으로의 드레인 바이어스는 NM(PM) 하부에 추가 채널을 형성함으로서 유효채널(effective channel)을 증가시킴과 동시에 드레인의 전압 강하를 일으킨다.
이로 인하여, 본 발명의 바람직한 실시예에 따른 ULSI 반도체 소자(100)는 60 nm~90 nm 정도의 길이를 갖는 트랜지스터에서 불가했던 12 V 이상의 동작이 스냅-백 특성의 저하(de-grade)없이 가능하게 되었다.
또한, 게이트와 드레인 영역이 NM(PM)의 낮은 레벨 도핑효과에 따라서 깊은 채널을 형성하고 고온의 캐리어 효과를 줄일 수 있게 되었다.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
상기한 바와 같이, 본 발명은 60 내지 90 nm의 나노테크 레벨(Nano-tech level)의 트랜지스터를 구현하는 것이 가능하다.
또한, 본 발명은 드레인 바이어스를 고전압(high voltage), 예를 들어 12 V 이상의 구현이 가능하도록 하는 것이 가능하다는 효과가 있다.
더욱이, 본 발명은 깊은 채널(deep channel) 및 드레인 바이어스 강하(drain bias drop)를 통하여 고온의 캐리어에 관한 면역성(immunity)이 향상되는 효과가 있다.
그리고, 본 발명은 높은 드레인 바이어스(high drain bias)에도 불구하고 스냅-백(snap-back) 특성을 향상시킬 수 있는 이점이 있다.
마지막으로, 본 발명은 필드에 대한 절연을 산화막 갭 충진(oxide gap-fill)으로 실시함으로서 래치-업(latch-up) 현상을 제거할 수 있는 장점이 있다.
Claims (10)
- 능동 실리콘 영역과,상기 능동 실리콘 영역 상에 형성된 게이트 산화막과,상기 게이트 산화막 상에 형성된 게이트 폴리와,상기 능동 실리콘 영역 상에서 상기 게이트 산화막 및 상기 게이트 폴리의 측면에 형성된 제 1의 약하게 도핑된 드레인 스페이서와,상기 제 1의 LDD 스페이서 상에 형성된 제 2의 LDD 스페이서와,상기 능동 실리콘 영역의 주변 및 상기 게이트 폴리 상에 형성된 살리사이드 층과,상기 살리사이드층 상에 형성된 메탈 커넥션을 포함하는 것을 특징으로 하는 실리콘 온 인슐레이터 상의 극초대집적회로 반도체 소자.
- 제 1 항에 있어서, 상기 능동 실리콘 영역은 임계전압을 조절하기 위한 이온주입이 실행이 실행되는 것을 특징으로 하는 실리콘 온 인슐레이터 상의 극초대집적회로 반도체 소자.
- 제 1 항에 있어서, 상기 능동 실리콘 영역과 제 1 LLD 스페이서 사이에 NM(PM) 도핑 영역을 더 포함하는 것을 특징으로 하는 실리콘 온 인슐레이터 상의 극초대집적회로 반도체 소자.
- 제 3 항에 있어서, 상기 제 1 LLD 스페이서를 형성할 경우에 상기 능동 실리콘 영역의 남겨지는 부분을 대략 700 Å 정도의 두께로 형성하도록 하는 것을 특징으로 하는 실리콘 온 인슐레이터 상의 극초대집적회로 반도체 소자.
- 제 4 항에 있어서, 상기 남겨진 능동 실리콘 영역의 전체에 살리사이드 층이 형성되는 것을 특징으로 하는 실리콘 온 인슐레이터 상의 극초대집적회로 반도체 소자.
- 실리콘 기판 상에 절연 산화막을 형성하는 단계와,상기 절연 산화막 상에 능동 실리콘 영역을 형성하는 단계와,상기 능동 실리콘 영역 상에 게이트 산화막을 형성하는 단계와,상기 게이트 산화막 상에 게이트 폴리를 형성하는 단계와,상기 능동 실리콘 영역에 NM(PM) 이온주입을 실시하는 단계와,상기 능동 실리콘 영역 상에 위치하며 상기 게이트 산화막 및 상기 게이트 폴리의 측면에 제 1의 약하게 도핑된 드레인 스페이서를 형성하는 단계와,상기 제 1의 LDD 스페이서 상에 제 2의 LDD 스페이서를 형성하는 단계와,남겨진 상기 능동 실리콘 영역 및 상기 게이트 폴리 상에 살리사이드 층을 형성하는 단계와,상기 살리사이드 층에 메탈 커넥션을 형성하는 단계를 포함하는 것을 특징으로 하는 실리콘 온 인슐레이터 상의 극초대집적회로 반도체 소자를 제조하는 방법.
- 제 6항에 있어서, 상기 제 1 LDD 스페이서 형성시 능동 실리콘 영역을 대략 700 Å 정도의 두께로 남기는 것을 특징으로 하는 실리콘 온 인슐레이터 상의 극초대집적회로 반도체 소자를 제조하는 방법.
- 제 7항에 있어서, 상기 남겨진 능동 실리콘 영역의 전체에 걸쳐서 상기 살리사이드 층을 형성하는 것을 특징으로 하는 실리콘 온 인슐레이터 상의 극초대집적회로 반도체 소자를 제조하는 방법.
- 제 6항에 있어서, 상기 제 2의 LDD 스페이서는 드레인의 살리사이드 층과 NM(PM) 영역간의 절연층을 형성하는 것을 특징으로 하는 실리콘 온 인슐레이터 상의 극초대집적회로 반도체 소자를 제조하는 방법.
- 제 6항에 있어서, 상기 드레인 영역의 살리사이드 층에 가해진 바이어스의 조건에 의하여 NM(PM) 영역의 아래에 추가의 채널 영역이 형성되는 것을 특징으로 하는 실리콘 온 인슐레이터 상의 극초대집적회로 반도체 소자를 제조하는 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020030050737A KR100986631B1 (ko) | 2003-07-23 | 2003-07-23 | 실리콘 온 인슐레이터 상의 극초대집적회로 반도체 소자및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050011578A KR20050011578A (ko) | 2005-01-29 |
| KR100986631B1 true KR100986631B1 (ko) | 2010-10-08 |
Family
ID=37223612
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030050737A KR100986631B1 (ko) | 2003-07-23 | 2003-07-23 | 실리콘 온 인슐레이터 상의 극초대집적회로 반도체 소자및 그 제조방법 |
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| Country | Link |
|---|---|
| KR (1) | KR100986631B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040080839A (ko) * | 2003-03-14 | 2004-09-20 | 주식회사 하이닉스반도체 | 반도체 소자의 액티브 영역 손상 방지방법 |
-
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|---|---|
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