JPS63155660A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63155660A JPS63155660A JP61301162A JP30116286A JPS63155660A JP S63155660 A JPS63155660 A JP S63155660A JP 61301162 A JP61301162 A JP 61301162A JP 30116286 A JP30116286 A JP 30116286A JP S63155660 A JPS63155660 A JP S63155660A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- capacitor
- film
- cell
- dram cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000003990 capacitor Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000002955 isolation Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000013039 cover film Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- UNPLRYRWJLTVAE-UHFFFAOYSA-N Cloperastine hydrochloride Chemical compound Cl.C1=CC(Cl)=CC=C1C(C=1C=CC=CC=1)OCCN1CCCCC1 UNPLRYRWJLTVAE-UHFFFAOYSA-N 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- GOQFGEHFZBDYEC-UHFFFAOYSA-N [AlH2+] Chemical compound [AlH2+] GOQFGEHFZBDYEC-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
縦型トランジスタ・サイドウオール・ゲート電極および
サイトウォールド・キャパシタをもったＤＲＡＭセルで
ある。
サイトウォールド・キャパシタをもったＤＲＡＭセルで
ある。
本発明は半導体装置、更に詳しく言えば、縦型トランジ
スタ、サイドウオール・ゲート電極（基板の凸部の両側
部に形成されたゲート電極）およびサイトウォールド・
キャパシタ電極（基板の凸部の両側部に形成されたキャ
パシタ電極）をもったダイナミック・ランダム・アクセ
ス・メモリ （ＤＲＡＭ）セルに関する。
スタ、サイドウオール・ゲート電極（基板の凸部の両側
部に形成されたゲート電極）およびサイトウォールド・
キャパシタ電極（基板の凸部の両側部に形成されたキャ
パシタ電極）をもったダイナミック・ランダム・アクセ
ス・メモリ （ＤＲＡＭ）セルに関する。
ＤＲＡＭセルの構造としてはいくつかのものが知られて
いる。
いる。
プレーナ型と呼称されるＤＲＡＭセルは第３図（ａｌと
ｆｂ）の断面図と平面図に示され、同図において、３１
はシリコン基板、３２と３３は同基板に形成されたソー
ス領域とドレイン領域、３４は多結晶シリコン（ポリシ
リコン）で作ったワードライン（ＷＬ）となるトランス
ファーゲート、３５はポリシリコンで作ったセルプレー
ト、３６はドレイン領域３３とコンタクトをとったアル
ミニウム（ｉ）のビットライン（ＢＬ） 、３７は二酸
化シリコン（５ｉ０２）のゲート酸化膜（膜厚は例えば
３００人）、３８は例えば１５０人の膜厚の５ｉ０２の
キャパシタ絶縁膜、３９は例えば燐をドープした燐・シ
リケート・ガラス（ｐｓｃ； ） ＨＩテ、ビットライ
ン３６ノ上にはＰＳＧ （７１カバー膜が作られている
。
ｆｂ）の断面図と平面図に示され、同図において、３１
はシリコン基板、３２と３３は同基板に形成されたソー
ス領域とドレイン領域、３４は多結晶シリコン（ポリシ
リコン）で作ったワードライン（ＷＬ）となるトランス
ファーゲート、３５はポリシリコンで作ったセルプレー
ト、３６はドレイン領域３３とコンタクトをとったアル
ミニウム（ｉ）のビットライン（ＢＬ） 、３７は二酸
化シリコン（５ｉ０２）のゲート酸化膜（膜厚は例えば
３００人）、３８は例えば１５０人の膜厚の５ｉ０２の
キャパシタ絶縁膜、３９は例えば燐をドープした燐・シ
リケート・ガラス（ｐｓｃ； ） ＨＩテ、ビットライ
ン３６ノ上にはＰＳＧ （７１カバー膜が作られている
。
第３図（ｂｌは同図（ａ）のＤＲＡＭセルの平面図で、
シリコン基板上には図示の一点鎖線を中心として線対称
に図示の構造が多く作られる。
シリコン基板上には図示の一点鎖線を中心として線対称
に図示の構造が多く作られる。
スタックドキャパシタ型ＤＲＡＭセルは第４図に断面図
で示され、この型のＤＲＡＭセルは第３図（ａ）のキャ
パシタ４０がポリシリコン膜４１を図示の如く形成し、
その上にセルプレート３５が積み重ねられた（スタック
ド）構成となっていてキャパシタンスの増大が実現され
ている。
で示され、この型のＤＲＡＭセルは第３図（ａ）のキャ
パシタ４０がポリシリコン膜４１を図示の如く形成し、
その上にセルプレート３５が積み重ねられた（スタック
ド）構成となっていてキャパシタンスの増大が実現され
ている。
トレンチ型ＤＲＡＭセルは第５図の断面図に示され、セ
ルプレート３５は基板３１に４〜５μｍの深さに掘った
トレンチ４３内に埋没した形状に形成される。
ルプレート３５は基板３１に４〜５μｍの深さに掘った
トレンチ４３内に埋没した形状に形成される。
基板がセルプレートとなったソース側にコンタクトをと
るセルプレート型ＤＲＡＭセルは第６図に断面図で示さ
れ、ポリシリコン層４４はソース側にコンタクトをとり
、セルプレートは基板３１によって構成される。
るセルプレート型ＤＲＡＭセルは第６図に断面図で示さ
れ、ポリシリコン層４４はソース側にコンタクトをとり
、セルプレートは基板３１によって構成される。
最近は第７図に断面図で示されるトレンチト・トランジ
スタ・キャパシタ（ＴＴＣ）型ＤＲＡＭセルが発表され
、この型のＤＲＡＭセルは基板３１に８μｍ程度の深さ
のトレンチ４２を形成し、ビットライン拡散層４４を形
成し、ワードライン３４はトレンチ４２の上方に、また
キャパシタは同トレンチ内にワードラインの下に形成さ
れ、セルプレートは基板によって構成されている。
スタ・キャパシタ（ＴＴＣ）型ＤＲＡＭセルが発表され
、この型のＤＲＡＭセルは基板３１に８μｍ程度の深さ
のトレンチ４２を形成し、ビットライン拡散層４４を形
成し、ワードライン３４はトレンチ４２の上方に、また
キャパシタは同トレンチ内にワードラインの下に形成さ
れ、セルプレートは基板によって構成されている。
上記したトレンチ型ＤＲＡＭセルでトランジスタの形成
には、一般的に選択成長したエピタキシャル１ｉを用い
る。
には、一般的に選択成長したエピタキシャル１ｉを用い
る。
ＤＲＡＭセルにおいては、集積度を高めることと、キャ
パシタンスの増大が問題となり、これら２つの要求は互
いに相反する性質をもつ。すなわち、ＤＲＡＭセルを微
細化する一方でいかにしてキャパシタンスを大にとるか
が重要な問題である。
パシタンスの増大が問題となり、これら２つの要求は互
いに相反する性質をもつ。すなわち、ＤＲＡＭセルを微
細化する一方でいかにしてキャパシタンスを大にとるか
が重要な問題である。
集積度については、１００ｍｍ ２のチップを標準とし
て、プレーナ型ＤＲＡＭセルでは１メガビツト、スタッ
クドキャパシタでは４メガビツトが限界であり、トレン
チ型基板プレート型では１６メガビツトが限界であろう
といわれ、ＴＴＣ型については現在のところ知られてい
ないがより高い集積度が得られるのではないかといわれ
ている。
て、プレーナ型ＤＲＡＭセルでは１メガビツト、スタッ
クドキャパシタでは４メガビツトが限界であり、トレン
チ型基板プレート型では１６メガビツトが限界であろう
といわれ、ＴＴＣ型については現在のところ知られてい
ないがより高い集積度が得られるのではないかといわれ
ている。
キャパシタンスの大きさについては、ＤＲＡＭに必要な
キャパシタンスは、ソフトエラー・レートを抑える見地
から３０〜４０ｆＦが一般的である。トレンチ型はキャ
パシタンスの確保の点からは有利であるが、前記した如
＜ ＴＴＣ型では８μｍとかなりの深さのトレンチが必
要で製造が難しくなる問題がある。
キャパシタンスは、ソフトエラー・レートを抑える見地
から３０〜４０ｆＦが一般的である。トレンチ型はキャ
パシタンスの確保の点からは有利であるが、前記した如
＜ ＴＴＣ型では８μｍとかなりの深さのトレンチが必
要で製造が難しくなる問題がある。
本発明はこのような点に鑑みて創作されたちので、高密
度化されたＤＲＡＭセルを提供することを目的とする。
度化されたＤＲＡＭセルを提供することを目的とする。
第１図（ａ）と（ｂ）は本発明実施例の断面図と平面図
であり、図中、１１はシリコン基板、１２はサイドウオ
ール・ゲート電極（ゲート電極）、１３はサイトウォー
ルド・キャパシタ電極（キャパシタ電極）、１４はソー
ス領域、１５はドレイン電極、１６は絶縁膜（例えば燐
・シリケート・ガラス（ＰＳＧ）膜）、１７はビットラ
イン、１８はカバー膜である。
であり、図中、１１はシリコン基板、１２はサイドウオ
ール・ゲート電極（ゲート電極）、１３はサイトウォー
ルド・キャパシタ電極（キャパシタ電極）、１４はソー
ス領域、１５はドレイン電極、１６は絶縁膜（例えば燐
・シリケート・ガラス（ＰＳＧ）膜）、１７はビットラ
イン、１８はカバー膜である。
本発明においては、シリコン基板１１の１つの凸部１１
ａを第１図（ｂ）に示される如く化学気相成長（ＣＶＤ
）法で堆積したＣＶＤ ＳｉＯ２で埋め込まれたア
イソレーション領域１９によって分離された凸部となし
、凸部１１ａの隣の凸部１１ｂはセルプレートとなるグ
ランド（ＧＮＤ）された凸部であり、凸部１１ａの両側
部にはワードラインとなるゲート電極１２が設けられて
縦型トランジスタを構成し、また凸部１１ｂの両側部に
はキャパシタ電極１３が設けられてキャパシタを構成し
、ドレイン領域１５からビットライン１７が引き出され
てなるものである。
ａを第１図（ｂ）に示される如く化学気相成長（ＣＶＤ
）法で堆積したＣＶＤ ＳｉＯ２で埋め込まれたア
イソレーション領域１９によって分離された凸部となし
、凸部１１ａの隣の凸部１１ｂはセルプレートとなるグ
ランド（ＧＮＤ）された凸部であり、凸部１１ａの両側
部にはワードラインとなるゲート電極１２が設けられて
縦型トランジスタを構成し、また凸部１１ｂの両側部に
はキャパシタ電極１３が設けられてキャパシタを構成し
、ドレイン領域１５からビットライン１７が引き出され
てなるものである。
上記した構成で、第１図（ａｌの一点鎖線で囲まれた部
分が１つの単位セルを構成し、トランジスタは縦型構成
をとるのでＤＲＡＭセルの高密度化が達成される。
分が１つの単位セルを構成し、トランジスタは縦型構成
をとるのでＤＲＡＭセルの高密度化が達成される。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
再び第１図（ａ）と（ｂ）とを参照すると、本発明にか
かるＤＲＡＭセルは、シリコン基板１１の凸部１１ａと
ゲート電極１２とによって構成される縦型トランジスタ
および凸部１１ｂとキャパシタ１３とによって形成され
るキャパシタからなる。
かるＤＲＡＭセルは、シリコン基板１１の凸部１１ａと
ゲート電極１２とによって構成される縦型トランジスタ
および凸部１１ｂとキャパシタ１３とによって形成され
るキャパシタからなる。
凸部１１ａは第１図（ｂ）の平面図に示される如くアイ
ソレーション領域１９で分離されている。アイソレーシ
ョン領域１９は、シリコン基板１１に第１図に見て横方
向のトレンチを形成し、ＣＶＤ ５ｉ０２を堆積しそ
れをエツチングにより平坦化することによって形成され
る。凸部１１ａと１１ｂは、第１図（ａ）に見て紙面の
垂直方向（同図（ｂｌの上下方向）にトレンチ（２７）
をエツチングバックすることによって形成される。
ソレーション領域１９で分離されている。アイソレーシ
ョン領域１９は、シリコン基板１１に第１図に見て横方
向のトレンチを形成し、ＣＶＤ ５ｉ０２を堆積しそ
れをエツチングにより平坦化することによって形成され
る。凸部１１ａと１１ｂは、第１図（ａ）に見て紙面の
垂直方向（同図（ｂｌの上下方向）にトレンチ（２７）
をエツチングバックすることによって形成される。
凸部１１ａの上方部分にはドレイン領域１５が形成され
、かつ、凸部１１ａの両側部にはゲート電極１２が配置
されてトランジスタが作られ、ドレイン領域から例えば
アルミニウム（八β）で形成したビットライン１７が引
き出されている。
、かつ、凸部１１ａの両側部にはゲート電極１２が配置
されてトランジスタが作られ、ドレイン領域から例えば
アルミニウム（八β）で形成したビットライン１７が引
き出されている。
凸部１１ｂの両側部にはキャパシタ電極１３が形成され
、キャパシタ電極１３の下とゲート電極１２の下との間
にソース領域１４が作られている。ソース領域は第１図
（ａ）に点線で示される拡がりをもつよう形成してもよ
い。
、キャパシタ電極１３の下とゲート電極１２の下との間
にソース領域１４が作られている。ソース領域は第１図
（ａ）に点線で示される拡がりをもつよう形成してもよ
い。
上記した構成とすることにより、第１図に一点鎖線で囲
まれる部分で１つの単位セルが作られ、このセルで凸部
１１ａの縦型トランジスタの半分と凸部１１ｂに形成さ
れたキャパシタの半分を利用するものであるので、ＤＲ
ＡＭセルの高密度化に有利である。
まれる部分で１つの単位セルが作られ、このセルで凸部
１１ａの縦型トランジスタの半分と凸部１１ｂに形成さ
れたキャパシタの半分を利用するものであるので、ＤＲ
ＡＭセルの高密度化に有利である。
キャパシタの容量を増大することが希望される場合には
、第１図（Ｃ）に示されるように凸部１１ｂの上とキャ
パシタ電極の上にポリシリコン２０を堆積するとよい。
、第１図（Ｃ）に示されるように凸部１１ｂの上とキャ
パシタ電極の上にポリシリコン２０を堆積するとよい。
次に、第２図を参照して第１図（ａｌの本発明実施例を
作る工程を説明する。
作る工程を説明する。
第２図（ａｌには、シリコン基板１１に凸部１１ａと１
１ｂとが形成され終った構造が示される。凸部１１ａの
図に見て表と裏には、ＣＶＤ ＳｉＯ２で埋め込んだ
アイソレーション領域１９（第１図（ｂ））が形成され
ている。凸部１１ａ、 １１ｂを含む基板表面には熱酸
化によって酸化膜（５ｉ０２膜）２１とシリコン窒化膜
（Ｓｉ３Ｎｇ膜）２２を形成し、かつ、凸部１１ａには
チャネルカットとｖｔｈ制御用に不純物をイオン注入す
る。
１ｂとが形成され終った構造が示される。凸部１１ａの
図に見て表と裏には、ＣＶＤ ＳｉＯ２で埋め込んだ
アイソレーション領域１９（第１図（ｂ））が形成され
ている。凸部１１ａ、 １１ｂを含む基板表面には熱酸
化によって酸化膜（５ｉ０２膜）２１とシリコン窒化膜
（Ｓｉ３Ｎｇ膜）２２を形成し、かつ、凸部１１ａには
チャネルカットとｖｔｈ制御用に不純物をイオン注入す
る。
次に、第２図（ｂｌに示される如くドープしたＰＳＧ膜
２３を堆積し、その上にレジスト膜２４を図示の如くバ
ターニングし、異方性エツチングで同図に点線で囲む範
囲内のＰＳＧをエツチングし、燐酸系エッチャントでシ
リコン窒化膜２２、ＨＰを用いるエツチングで５ｉ０２
膜２１をエツチングし、レジスト膜２４を除去し、ＰＳ
Ｇをエツチングし、引続きシリコン窒化膜２２をエツチ
ングで除去する（第２図（Ｃ））。
２３を堆積し、その上にレジスト膜２４を図示の如くバ
ターニングし、異方性エツチングで同図に点線で囲む範
囲内のＰＳＧをエツチングし、燐酸系エッチャントでシ
リコン窒化膜２２、ＨＰを用いるエツチングで５ｉ０２
膜２１をエツチングし、レジスト膜２４を除去し、ＰＳ
Ｇをエツチングし、引続きシリコン窒化膜２２をエツチ
ングで除去する（第２図（Ｃ））。
この工程で、ゲート酸化膜となる凸部１１ａ上の５ｉ０
２膜を、キャパシタ絶縁膜となる凸部１１ｂ上の５ｉ０
２膜よりも厚く形成するには、凸部１１ａをレジストで
マスクし、凸部１１ｂ上のＳｉＯ＋膜を除去し、次にレ
ジストを除去し再度熱酸化により両凸部上に５ｉ０２膜
を形成し、膜厚の大なるゲート酸化膜２１ａとそれより
も薄いキャパシタ絶縁膜２１ｂを作る。
２膜を、キャパシタ絶縁膜となる凸部１１ｂ上の５ｉ０
２膜よりも厚く形成するには、凸部１１ａをレジストで
マスクし、凸部１１ｂ上のＳｉＯ＋膜を除去し、次にレ
ジストを除去し再度熱酸化により両凸部上に５ｉ０２膜
を形成し、膜厚の大なるゲート酸化膜２１ａとそれより
も薄いキャパシタ絶縁膜２１ｂを作る。
上記した工程に代えて、第１のレジスト膜で平坦化し、
第２のレジスト）模を第１のレジスト膜の上に形成し、
第２のレジスト膜の露光、現像で得たパターンをマスク
に第１のレジスト膜を露光、現像し、かくして得られた
第１のレジスト膜のパターンをマスクにしてシリコン窒
化膜と５ｉ０２膜をエツチングしてもよい。
第２のレジスト）模を第１のレジスト膜の上に形成し、
第２のレジスト膜の露光、現像で得たパターンをマスク
に第１のレジスト膜を露光、現像し、かくして得られた
第１のレジスト膜のパターンをマスクにしてシリコン窒
化膜と５ｉ０２膜をエツチングしてもよい。
次いで、第２図（ｄｌに示される如く全面にドープした
ポリシリコン２５（図には点線で示す）を堆積し、ポリ
シリコン２５を異方性エツチングしてゲート電極１２、
キャパシタ電極１３を残し、スルー酸化によって５ｉ０
２膜２６を形成する。
ポリシリコン２５（図には点線で示す）を堆積し、ポリ
シリコン２５を異方性エツチングしてゲート電極１２、
キャパシタ電極１３を残し、スルー酸化によって５ｉ０
２膜２６を形成する。
次いでＰＳＧ膜１６を堆積し、アニールによってそれを
平坦化し、ドレイン領域１５にコンタクト窓２７を窓開
けし、八βを蒸着し、バターニングしてビット線１７を
形成し、その上にカバー膜１８を堆積して第１図（ａ）
のＤＲＡＭセルを作る。
平坦化し、ドレイン領域１５にコンタクト窓２７を窓開
けし、八βを蒸着し、バターニングしてビット線１７を
形成し、その上にカバー膜１８を堆積して第１図（ａ）
のＤＲＡＭセルを作る。
以上述べてきたように本発明によれば、ＤＲＡＭセルは
縦型トランジスタと凸部の両側部に形成されたゲート電
極とキャパシタ電極とを利用するもので、ＤＲＡＭセル
の高密度化に有利であり、かつ、従来の縦型トランジス
タの如く選択エピタキシャル成長を用いないので、工程
が容易である利点がある。
縦型トランジスタと凸部の両側部に形成されたゲート電
極とキャパシタ電極とを利用するもので、ＤＲＡＭセル
の高密度化に有利であり、かつ、従来の縦型トランジス
タの如く選択エピタキシャル成長を用いないので、工程
が容易である利点がある。
第１図（ａｌと（ｂｌは本発明実施例の断面図と平面図
、第１図（Ｃ１は本発明の他の実施例のキャパシタの断
面図、 第２図（ａｌから（ｄｌは本発明実施例を作る工程の図
、第３図はプレーナ型ＤＲＡＭセルの図で、その（ａ）
と（ｂｌは断面図と平面図、 第４図はスタソクトキャパシタ型ＤＲＡＦＩセルの断面
図、 第５図はトレンチ型ＤＲＡＭセルの断面図、第６図はセ
ルプレート型ＤＲＡＭセルの断面図、第７図はＴＴＣ型
ＤＲＡＭセルの断面図である。 第１図と第２図において、 １］はシリコン基板、 １１ａと１１ｂは凸部、 １２はゲート電極、 １３はキャパシタ電極、 １４はソース領域、 １５はトレイン領域、 １６はＰＳＧ膜、 １７はビットライン、 １８はカバー膜、 １９はアイソレーション領域、 ２０はポリシリコン、 ２１は ５ｉ０２膜、 ２１ａはゲート酸化膜、 ２１ｂはキャパシタ絶縁膜、 ２２は５ｉｓＮす膜、 ２３はＰＳＧ膜、 ２４はレジスト膜、 ２５はポリシリコン、 ２６は ５ｉ０２膜、 ２７はトレンチである。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 （′ｌ＋）ｆ− −ｇＦ−一 一帽 、７帽 ＋ｌ＼ Ｏ Ｑ ’！ ７ＣＰ・ｖ７ ト”ｒヤ／ｉシ９ ｆｔｊ！ＤＲＡＭｋ
ＬｌｑｔＪＩｆｌ第４図 セ１し７°レ一ト型ＤＲＡＭ＋＋しの＠ｋＪ関第６図 トレンナ籾ＤＲＡＭ七１し。少自動閏 第５図 ＴＴＣ現！ ＤＲＡＭ乞１しのＷ１加の第７図
、第１図（Ｃ１は本発明の他の実施例のキャパシタの断
面図、 第２図（ａｌから（ｄｌは本発明実施例を作る工程の図
、第３図はプレーナ型ＤＲＡＭセルの図で、その（ａ）
と（ｂｌは断面図と平面図、 第４図はスタソクトキャパシタ型ＤＲＡＦＩセルの断面
図、 第５図はトレンチ型ＤＲＡＭセルの断面図、第６図はセ
ルプレート型ＤＲＡＭセルの断面図、第７図はＴＴＣ型
ＤＲＡＭセルの断面図である。 第１図と第２図において、 １］はシリコン基板、 １１ａと１１ｂは凸部、 １２はゲート電極、 １３はキャパシタ電極、 １４はソース領域、 １５はトレイン領域、 １６はＰＳＧ膜、 １７はビットライン、 １８はカバー膜、 １９はアイソレーション領域、 ２０はポリシリコン、 ２１は ５ｉ０２膜、 ２１ａはゲート酸化膜、 ２１ｂはキャパシタ絶縁膜、 ２２は５ｉｓＮす膜、 ２３はＰＳＧ膜、 ２４はレジスト膜、 ２５はポリシリコン、 ２６は ５ｉ０２膜、 ２７はトレンチである。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 （′ｌ＋）ｆ− −ｇＦ−一 一帽 、７帽 ＋ｌ＼ Ｏ Ｑ ’！ ７ＣＰ・ｖ７ ト”ｒヤ／ｉシ９ ｆｔｊ！ＤＲＡＭｋ
ＬｌｑｔＪＩｆｌ第４図 セ１し７°レ一ト型ＤＲＡＭ＋＋しの＠ｋＪ関第６図 トレンナ籾ＤＲＡＭ七１し。少自動閏 第５図 ＴＴＣ現！ ＤＲＡＭ乞１しのＷ１加の第７図
Claims (1)
- 【特許請求の範囲】 ダイナミック・ランダム・アクセス・メモリセルであ
って、 半導体基板（１１）に形成されたアイソレーション領域
（１９）とトレンチ（２７）によって分離された凸部（
１１ａ、１１ｂ）が設けられ、 凸部（１１ａ）の上方部分はドレイン領域で、かつ、凸
部（１１ａ）の両側部にはワードラインとなるゲート電
極（１２）が配置され、 凸部（１１ｂ）の両側にはキャパシタ電極（１３）が設
けられ、 キャパシタ電極（１３）の下からゲート電極（１２）の
下まで延在するソース領域（１４）が形成され、ドレイ
ン領域（１５）からビットライン（１７）が引き出され
てなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301162A JPS63155660A (ja) | 1986-12-19 | 1986-12-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301162A JPS63155660A (ja) | 1986-12-19 | 1986-12-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63155660A true JPS63155660A (ja) | 1988-06-28 |
Family
ID=17893533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61301162A Pending JPS63155660A (ja) | 1986-12-19 | 1986-12-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63155660A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057896A (en) * | 1988-05-28 | 1991-10-15 | Fujitsu Limited | Semiconductor device and method of producing same |
| US5283456A (en) * | 1992-06-17 | 1994-02-01 | International Business Machines Corporation | Vertical gate transistor with low temperature epitaxial channel |
-
1986
- 1986-12-19 JP JP61301162A patent/JPS63155660A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057896A (en) * | 1988-05-28 | 1991-10-15 | Fujitsu Limited | Semiconductor device and method of producing same |
| US5283456A (en) * | 1992-06-17 | 1994-02-01 | International Business Machines Corporation | Vertical gate transistor with low temperature epitaxial channel |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01125858A (ja) | 半導体装置およびその製造方法 | |
| TW200406040A (en) | Floating gate memory fabrication methods comprising a field dielectric etch with a horizontal etch component | |
| JPS62286270A (ja) | 半導体メモリ装置 | |
| JP2013143423A (ja) | 半導体装置及びその製造方法 | |
| US5350708A (en) | Method of making dynamic random access semiconductor memory device | |
| TW200406044A (en) | Floating gate memory structures and fabrication methods | |
| JP2011166089A (ja) | 半導体装置及びその製造方法 | |
| JPH10144886A (ja) | 半導体装置及びその製造方法 | |
| JPS62500831A (ja) | 溝トランジスタ | |
| JPS63155660A (ja) | 半導体装置 | |
| JPS6350056A (ja) | 半導体記憶装置 | |
| JPH0423467A (ja) | 半導体記憶装置の製造方法 | |
| JPS61107768A (ja) | 半導体記憶装置 | |
| JPS63227050A (ja) | 半導体記憶装置及びその製造方法 | |
| JPS63197370A (ja) | 半導体装置とその製造方法 | |
| JPS63260166A (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH0864777A (ja) | 半導体記憶装置とその製造方法 | |
| JPH03257859A (ja) | 半導体装置の製造方法 | |
| JPH0310235B2 (ja) | ||
| JPS6362370A (ja) | 半導体装置の製造方法 | |
| JPS60245163A (ja) | 半導体装置 | |
| JPS63155661A (ja) | 半導体装置 | |
| JP2529781B2 (ja) | 垂直トランジスタ―を有するスタック−トレンチ構造のｄｒａｍセルおよびその製造方法 | |
| JPS62268157A (ja) | 半導体記憶装置 | |
| JPH06342887A (ja) | Ｍｉｓｔ型ダイナミックランダムアクセスメモリセル及びその製造方法 |