JPS63155661A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 縦型トランジスタ、サイドウオール・ゲート、縦型キャ
パシタをもったセルプレート型のＤＲＡＭセルである。

〔産業上の利用分野〕

本発明は半導体装置に関し、更に詳しく言えば、高密度
化されたＤＲＡＭ　（ダイナミック・ランダム・アクセ
ス・メモリ）セルに関するものである。

〔従来の技術〕

ＤＲＡＭセルの構造としてはいくつかのものが知られて
いる。

プレーナ型と呼称されるＤＲＡＭセルは第３図（ａｌと
（ｂ）の断面図と平面図に示され、同図において、３１
はシリコン基板、３２と３３は同基板に形成されたソー
ス領域とドレイン領域、３４は多結晶シリコン（ポリシ
リコン）で作ったワードライン（礼）となるトランスフ
ァーゲート、３５はポリシリコンで作ったセルプレート
、３６はドレイン領域３３とコンタクトをとったアルミ
ニウム（八ｌ）のビットライン（ＢＬ）　、３７は二酸
化シリコン（５ｉＯ２）のゲート酸化膜（膜厚は例えば
３００人）、３８は例えば１５０人の膜厚のＳｉＯ２の
キャパシタ絶縁膜、３９は例えば燐をドープした燐・シ
リケート・ガラス（ＰＳＧ　）膜で、ビットライン３６
の上にはＰＳＧのカバー膜が作られている。

第３図（ｂ）は同図（ａ）のＤＲＡＭセルの平面図で、
シリコン基板上には図示の一点鎖線を中心として線対称
に図示の構造が多く作られる。

スタソクトキャパシタ型ＤＲＡＭセルは第４図に断面図
で示され、この型のＤＲＡＭセルは第３図（ａ）のキャ
パシタ４０がポリシリコン膜４１を図示の如く形成し、
その上にセルプレート３５が積み重ねられた（スタツク
ド）構成となっていてキャパシタンスの増大が実現され
ている。

トレンチ型ＤＲＡＭセルは第５図の断面図に示され、セ
ルプレート３５は基板３１に４〜５μｍの深さに掘った
トレンチ４３内に埋没した形状に形成される。

基板がセルプレートとなったソース側にコンタクトをと
るセルプレート型ＤＲＡＭセルは第６図に断面図で示さ
れ、ポリシリコン層４４はソース側にコンタクトをとり
、セルプレートは基板３１によって構成される。

最近は第７図に断面図で示されるトレンチト・トランジ
スタ・キャパシタ（ＴＴＣ）型ＤＲＡＭセルが発表され
、この型のＤＲＡＭセルは基板３１に８μｍ程度の深さ
のトレンチ４２を形成し、ビットライン拡散層４４を形
成し、ワードライン３４はトレンチ４２の上方に、また
キャパシタは同トレンチ内にワードラインの下に形成さ
れ、セルプレートは基板によって構成されている。

上記したトレンチ型ＤＲＡＭセルでトランジスタの形成
には、一般的に選択成長したエピタキシャル１冒を用い
る。

〔発明が解決しようとする問題点〕

ＤＲＡＭセルにおいては、集積度を高めることと、キャ
パシタンスの増大が問題となり、これら２つの要求は互
いに相反する性質をもつ。すなわち、ＤＲＡＭセルを微
細化する一方でいかにしてキャパシタンスを大にとるか
が重要な問題である。

集積度については、１００ｍｍ　２のチップを標準とし
て、プレーナ型ＤＲＡＭセルでは１メガビツト、スタツ
クドキャパシタでは４メガビツトが限界であり、トレン
チ型基板プレート型では１６メガビツトが限界であろう
といわれ、ＴＴＣ型については現在のところ知られてい
ないがより高い集積度が得られるのではないかといわれ
ている。

キャパシタンスの大きさについては、ＤＲＡＭに必要な
キャパシタンスは、ソフトエラー・レートを抑える見地
から３０〜４０ｆＦが一般的である。トレンチ型はキャ
パシタンスの確保の点からは有利であるが、前記した如
＜　ＴＴＣ型では８μｍとかなりの深さのトレンチが必
要で製造が難しくなる問題がある。

本発明はこのような点に鑑みて創作されたもので、高密
度化されたＤＲＡＭセルを提供することを目的とする。

〔問題点を解決するための手段〕

第１図＋ａ）と（ｂ）は本発明実施例の断面図と平面図
で、図中、１１はｐ型シリコン基板、１２はソース領域
、１３はドレイン領域、１４はサイドウオール・ゲート
　（ゲート電極）、１５はセルプレート、１６は絶縁膜
（例えば燐・シリケート・ガラス（ＰＳＧ　）膜）、１
７はビットラインである。

本発明実施例では、シリコン基板１１にエツチングによ
って凸部１１ａ、　１１ｂ、、、、、が形成され、１つ
の凸部１１ａの上部はドレイン領域１３となり、その隣
の凸部１１ｂはソース領域１２として形成され、ドレイ
ン領域が形成された凸部１１ａのサイドウオール（両側
壁）にはワードラインとなるゲート電極１４が設けられ
、ソース領域１２は凸部１１ａの側壁上の凸部１１ｂに
近いゲート１４の下方にまで延在し、ソース領域とその
隣の凸部１１ｃ上にはキャパシタ絶縁膜２０　　を介し
てセルプレート１５が延在し、ドレイン領域１３および
セルプレート１５上には絶縁膜（ＰＳＧ膜）１６が設け
られ、ドレイン領域にはコンタクト窓１７が窓開きされ
、コンタクト窓１７を通ってドレイン領域１３とコンタ
クトをとるビットライン１８が、またビットライン１日
上にはカバー膜１９が設けられてなる。

〔作用〕

前記したＤＲＡＭセルは縦型トランジスタを利用するも
のであるので高密度化が可能となり、かつ、ソース領域
、ドレイン領域は選択成長したエピタキシャル層によっ
てではなく、凹凸をもつようエツチングされた半導体基
板に形成されたものであるので、製造工程が容易化され
る。

〔実施例〕

以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図に示されるＤＲＡＭセルは、半導体基板にエツチ
ングによって凹凸部を形成し、１つの凸部１１ａの上部
にドレイン領域１３を、そして隣の凸部１１ｂにソース
領域１２を形成した構成のものである。

第１図（ａｌの１点鎖線で囲まれる領域が単位セルであ
り、１つの単位セルと隣の単位セルとはチャネルカット
２０によって分離されている。ドレイン領域１３が形成
された凸部１１ａの両側壁部にはワードラインとなるゲ
ート電極１４が形成されていて、凸部１１ｂのソース領
域１２はそれに近いゲート電極１４の下まで延在してい
る。かくして、凸部１１ａの右半分で１つの縦型トラン
ジスタが構成され、そのドレイン領域からビットライン
１８が引き出され、ゲート電極１４はワードラインとな
る。

凸部１１ｂ上にはキャパシタ絶縁膜２１を介してセルプ
レート１５が配設されて１つのキャパシタが構成されて
いる。

第１図（ｂ）は同図（ａ）のＤＲＡｌ’ｌセルの平面図
で、図中、砂地を付した部分は化学気相成長（ＣＶＤ　
）法で形成されたＣＶＤ　　ＳｉＯ２が埋め込まれたア
イソレーション領域２２、小丸印を付した部分はゲート
電極１４とセルプレート１５を示す。凸部１１ａは第１
図（ａ）に見て紙面の垂直方向に延在するので、１つの
ドレイン領域１３を隣のドレイン領域と分離するため所
定の間隔をおいて複数のアイソレーション領域（ｔ） ２２ａ、　２２ｂ、、、、、が設けられている。かくし
て、１つの単位セルは、第１図（ａｌに見て横方向にあ
る他の単位セルとはチャネルカット２０により、また同
図（ｂ）に見て上下方向の他の単位セルとはアイソレー
ション領域２２によって分離されている。

本発明者の実験によると、１００ｍｍ　２のチップで５
０％のセル充填率のものにおいて、３０ｆＦのキャパシ
タンスを確保して８メガビツトの容量のものが得られた
。

第２図（ａ）には半導体基板例えばｐ型シリコン基板１
１が平面図で示される。

先ず、チャネルカット２０を形成するために、ボロン（
Ｂ）を、ｌＸｌ０”ヨ／ｃｍ２のドーズ量、３００　Ｋ
ｅＶの加速エネルギーでイオン注入する。続いて、アイ
ソレーション領域２２ａ、　２２ｂ、、、、、をエツチ
ングによって形成する。次いで、熱酸化で基板表面に酸
化膜（ＳｉＯ２膜）を形成する。

次いで、化学気相成長（ＣＶＤ）法で全面にＣＶＤ５ｉ
０２を堆積し、エツチングバックで表面を平坦化する。

次いで、第１図に点線で示すチャネル部２４のｖｔｈを
制御するために、例えばＢ＋をドーズ量１．ＯＸ　１０
１２／　ｃｍ２＋　１８０　ＫｅＶの加速エネルギーで
イオン注入する。

次に、第２図（ｂ）に示される如くレジスト膜２５ａを
パターニングし、シリコン（Ｓｔ）と５ｉ０２とに対し
同じエツチングレートをもつエッチャントでエツチング
してトレンチ２３ａ、　２３ｂ、、、、、を形成し、こ
れらトレンチの間のレジスト膜２５の下に第１図（ａ）
に示される凸部１１ａ、　ｆｌｂ、、、６．を残す。

第２図（Ｃ）には前記したエツチングで形成された凸部
１１ａと１１ｂとが示される。ここで、ゲート酸化膜と
キャパシタ絶縁膜を形成するのであるが、それには先ず
双方の凸部の表面に熱酸化で酸化膜を形成し、ゲート酸
化膜が形成される凸部１１ａをレジストでマスクして凸
部１１ｂ上の酸化膜をＩＰを用いるウェットエツチング
で除去し、次いでレジストマスクを除去し、再度熱酸化
して３００人程レジ厚いゲート酸化膜２６とそれよりも
薄い１５０人程レジキャパシタ絶縁膜２１を形成する。

次に、イオン注入法でソース領域１２とトレイン領域１
３とを形成するが、ソース領域の形成には八Ｓ＋を、ド
ーズ量Ｉ　Ｘ　１０１５／　ｃｍ２．５０　ＫｅＶの加
速エネルギーで、またドレイン領域１３の形成には例え
ばＡｓ＋を、ドーズ量Ｉ　ＸＩＯ工５／ｃｍ２．６０Ｋ
ｅＶの加速エネルギーでイオン注入する。

次に、第２図（ｄｌに示される如く全面にポリシリコン
２７を堆積し、その上にレジストを塗布し、バターニン
グして図示の如くレジスト膜２５ｂを形成する。

ここで、異方性エツチングによってポリシリコンをエツ
チングすると、凸部１１ａの両側部にはゲート電極１４
（ワードライン）となるポリシリコンと、セルプレート
１４となるポリシリコンが残る。

レジスト膜２５ｂを除去し、次いでブロック酸化によっ
て基板１１、ゲート電極１４、セルプレート１５の表面
にＳｉＯ２膜２８膜形８する（第２図（ｅ））。

次いで、ドープしたＰＳＧを堆積してＰＳＧＳｉＯ１作
り、アニールによってその表面を平坦化し、コンタクト
窓１７を窓開けし、　八βを蒸着しパターニングしてビ
ットライン１８を形成し、その上にカバー膜１９を付け
て第１図に示されるＤＲＡＭセルを完成する。

なお、第２図（ａｌを参照して説明したチャネルカット
２０を形成するためのイオン注入は、第２図（Ｃ）を参
照して説明したソース領域、ドレイン領域形成のための
イオン注入工程で実施してもよい。

第１図ｔｃ＋には本発明の他の実施例が断面図で示され
る。この実施例においては、ソース領域１２が凸部１１
ｂの両側にそれぞれ形成されるので、単位セルの面積が
第１図（ａ）に示される単位セルの面積よりも小になる
利点がある。

〔発明の効果〕

以上述べてきたように本発明によれば、トレンチ型ＤＲ
Ａ？１１セルに適用される選択エピタキシャル成長を用
いないので工程が容易となり、ＤＩ’ｌＡＭセルをソフ
トエラー・レートを抑えて高密度化することが可能とな
る。

【図面の簡単な説明】

第１図は本発明実施例の図で、その＋ａ）と（ｂ）は断
面図と平面図、 第１図（Ｃ）は本発明の他の実施例の断面図、第２図（
ａ）から（ｅｌは本発明実施例を作る工程の図、第３図
はプレーナ型ＤＲＡＭセルの図で、その（ａ）と（ｂｌ
は断面図と平面図、 第４図はスタックドキャパシタ型ＤＲＡＭセルの断面図
、 第５図はトレンチ型ＤＲＡＭセルの断面図、第６図はセ
ルプレート型ＤＲＡＭセルの断面図、第７図はＴＴＣ型
ＤＲＡＭセルの断面図である。 第１図と第２図において、 １１はシリコン基板、 １１ａ、　１１ｂ、　１１ｃは凸部、 １２はソース領域、 １３はドレイン領域、 １４はゲート電極、 １５はセルプレート、 １６はｐｓｃ膜、 １７はコンタクト窓、 １８はビットライン、 １９はカバー膜、 ２０はチャネルカット、 ２１はキャパシタ絶縁膜、 ２２ａ、　２２ｂ、　２２ｃはアイソレーション領域、
２３ａ、　２３ｂはトレンチ、 ２４はチャネル部、 ２５ａ、　２５ｂはレジスト膜、 ２６はゲート酸化膜、 ２７はポリシリコン、 ２８は５ｉ０２膜である。 代理人　　弁理士　　久木元　　　彰 復代理人　弁理士　　大　菅　義　之 ＴＴＣ樫ＩＤＲＡＭ七ｊ 第７図 しの断面国

Claims (1)

1. 【特許請求の範囲】 　ダイナミック・ランダム・アクセス・メモリセルであ
   って、 半導体基板（１１）の一方向に間隔をおいて作られたア
   イソレーション領域（２２）と同領域（２２）にほぼ直
   交するトレンチ（２３ａ、２３ｂ．．．．．）によって
   分離された凸部（１１ａ、１１ｂ．．．．．）を設け、
   １つの凸部（１１ａ）の上方部分にはドレイン領域（１
   ３）が、また同凸部の両側にはワードラインとなるゲー
   ト電極（１４）が設けられ、 前記凸部（１１ａ）の隣の凸部（１１ｂ）に形成された
   ソース領域（１２）は同凸部（１１ｂ）に近いゲート電
   極（１４）の下まで延在し、 ドレイン領域（１３）からビットライン（１８）が引き
   出されてなる構成としたことを特徴とする半導体装置。